JPH11219593A

JPH11219593A - 不揮発性半導体記憶装置

Info

Publication number: JPH11219593A
Application number: JP2216398A
Authority: JP
Inventors: Kazuhiko Yamamichi; 和彦山道
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-02-03
Filing date: 1998-02-03
Publication date: 1999-08-10
Anticipated expiration: 2018-02-03
Also published as: JP3906545B2

Abstract

(57)【要約】【課題】書き込み速度を低下させることなく、書き込
み後のしきい値電圧の狭帯化を実現できる不揮発性半導
体記憶装置を提供する。【解決手段】書き込み時に、選択ワード線および選択
ビット線にそれぞれ所定の書き込みパルス信号を印加
し、書き込み後ベリファイを行い、センスアンプにより
メモリセルのしきい値電圧を検出する。メモリセルのし
きい値電圧が目標Ｖ_THの近傍に達するまで書き込みおよ
びベリファイを繰り返し行い、書き込み回数に従ってパ
ルス信号の電圧の絶対値を増加させて上記選択ワード線
に印加し、メモリセルのしきい値電圧が目標Ｖ_THの近傍
に達した後、ビット線に印加する書き込みパルス信号の
幅を初期幅より狭い幅に設定して、センスアンプの感度
を高く設定する。選択メモリセルのしきい値電圧が目標
Ｖ_THに達するまで当該狭まったパルス信号による書き込
みおよび書き込み後のベリファイを繰り返して行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に一つのメモリセルに２値以上のデータを記
憶可能な多値メモリの書き込みおよび書き込み後のベリ
ファイに関するものである。

【０００２】

【従来の技術】不揮発性半導体記憶装置、例えば、メモ
リセルの一括消去を行ういわゆるフラッシュメモリにお
いては低電圧化、低消費電力化および多値化が進められ
ている。多値化により、同じメモリセル数でも記憶容量
の大幅な増加を実現でき、大容量化を実現しやすい利点
がある。

【０００３】図１０は、不揮発性半導体記憶装置の基本
構成素子である不揮発性メモリセルの一例を示す簡略断
面図である。図示のように、本例の不揮発性メモリセル
は、周囲と電気的に絶縁され、注入された電荷を保持す
る電荷蓄積層を構成する浮遊ゲート（フローティングゲ
ート）を有する、いわゆるフローティングゲート型メモ
リセルである。当該メモリセルは、例えば、ｐ型基板ま
たはｐ型ウェル１に形成され、ｐ型基板またはｐ型ウェ
ル１に、イオン注入により、ｎ型不純物を拡散させて形
成したソース拡散層２およびドレイン拡散層３を有す
る。メモリセルの電圧バイアス状態に応じて、これらの
不純物拡散層の間にチャネル領域が形成される。当該チ
ャネル領域上方の基板（またはウェル）１の表面に、例
えば、酸化シリコン（ＳｉＯ₂）からなる薄いゲート絶
縁膜４が形成され、その表面に例えば、ポリシリコン層
が成層され、当該ポリシリコン層によりフローティング
ゲート５が構成される。フローティングゲート５の表面
に酸化シリコン膜、窒化シリコン膜からなる層間絶縁膜
６が成膜され、さらにその表面に例えば、ポリシリコン
および金属シリサイド、例えば、タングステンシリサイ
ド（ＷＳｉ₂）からなる２層構造のポリサイド層が形成
され、当該ポリサイド層により制御ゲート（コントロー
ルゲート）７が形成される。

【０００４】なお、図示していないが、上記メモリセル
の両側に例えば、シリコン酸化膜からなるサイドウォー
ルが形成されるので、フローティングゲート５は、周囲
と電気的に絶縁状態となる。また、図１０に示したメモ
リセル全体は、例えば、酸化シリコンからなる絶縁体で
覆われ、コントロールゲート７は、コンタクトを介して
メモリセルの上部に金属配線層からなるワード線に接続
されている。また、ソース拡散層２、コンタクトを介し
て他の金属配線層からなるソース線に接続され、ドレイ
ン拡散層３は、さらにコンタクトを介してさらに他の金
属配線層で構成されたビット線に接続されている。

【０００５】上述したメモリセルにより構成された不揮
発性半導体記憶装置において、消去動作時に、ワード線
にハイレベル消去電圧を印加し、ビット線をフローティ
ング状態に設定し、ソース線に負の電圧を印加する。こ
れにより、メモリセルのドレイン拡散層とソース拡散層
との間にチャネル領域が形成し、ＦＮトンネリングによ
り、当該チャネル領域からフローティングゲート５に電
荷（電子）が注入される。注入した電子がフローティン
グゲート５により保持されるので、消去動作が行われた
メモリセルのしきい値電圧が上昇する。

【０００６】一方、書き込み動作時に、書き込みデータ
に応じて、選択されたメモリセルに接続された選択ワー
ド線に負の電圧を印加し、選択されたメモリセルに接続
された選択ビット線に正の電圧を印加し、ソース線をフ
ローティング状態に保持する。これにより、選択メモリ
セルにおいて、ＦＮトンネリングによりフローティング
ゲート５からドレイン拡散層３に向かって、フローティ
ングゲート５内の電子が抽出される。電子が抽出された
メモリセルのしきい値電圧が低下する。

【０００７】図１１は、消去状態（Ｅｒａｓｅ状態）お
よび書き込み状態（Ｗｒｉｔｅ状態）のメモリセルのし
きい値電圧Ｖ_thの分布を示している。図示のように、消
去状態のメモリセルのしきい値電圧Ｖ_thが高いレベルに
分布し、逆に書き込み状態のメモリセルのしきい値電圧
Ｖ_thが低いレベルに分布する。ここで、例えば、消去状
態の高いしきい値電圧Ｖ_thをデータの“１”に対応さ
せ、書き込み状態の低いしきい値電圧Ｖ_thをデータの
“０”に対応させると、メモリセルに対して消去または
書き込みを行うことにより、データの“１”または
“０”の何れかを記憶させることができる。さらに、フ
ローティングゲート５にある電子が半永久的に保持され
るので、メモリセルに対して新たな書き込みまたは消去
が行われるまで、電源の供給状態に関わらず、記憶デー
タが保持され、不揮発性記憶特性を有する。

【０００８】上述した書き込みおよび消去により、メモ
リセルのしきい値電圧Ｖ_thが２段階に設定することがで
きる。これによって、一つのメモリセルに“１”または
“０”の１ビットのデータを記憶させることができる。
メモリセルのしきい値電圧Ｖ_thを二つ以上のレベルに設
定し、例えば、４段階に設定することにより、一つのメ
モリセルには、２ビットのデータ“１１”、“１０”、
“０１”および“００”の内の何れかを記憶させること
が可能であるいわゆる多値メモリを実現することができ
る。

【０００９】例えば、図１２に示すように、メモリセル
のしきい値電圧Ｖ_thを４つの領域に分布させ、それぞれ
の領域を２ビットのデータ“１１”、“１０”、“０
１”および“００”に対応させることにより、一つのメ
モリセルに２ビットのデータを記憶できる多値メモリを
実現できる。

【００１０】図１２に示すようにメモリセルのしきい値
電圧Ｖ_thを複数の領域に分布させるためには、しきい値
電圧の各分布範囲を２値メモリの場合より狭くする、即
ちしきい値電圧の狭帯化を図ることが必要である。しき
い値電圧の狭帯化を実現するために、これまでには種々
の書き込み方法が提案されており、ＩＳＰＰ（Incremen
tal Step Pulse Programing ）法はその一つである。

【００１１】ＩＳＰＰ法では、書き込みを複数回にわた
って行う。書き込み回数の増加に伴って選択メモリセル
へ印加する電圧のレベルを変化させていく。上述したよ
うに、書き込み時に、選択メモリセルに接続された選択
ワード線に負の電圧を印加し、選択されたメモリセルに
接続された選択ビット線に正の電圧を印加する。電圧の
印加は複数回にわたって行われるので、選択ワード線お
よび選択ビット線にパルス信号を印加することになる。
図１３は、ＩＳＰＰ法における選択ワード線へ印加され
る負のパルスの絶対値を示す波形図である。図示のよう
に、選択ワード線へ印加されるパルス信号の電圧の絶対
値は、パルス信号の印加する回数、即ち、書き込み回数
の増加に伴って増加していく。なお、各回の書き込み毎
にパルス電圧の絶対値の増加分ΔＶ_WLi（ｉ＝１，２，
３，…）は、書き込み対象のメモリセルの電気的な特性
に応じて、等しくまたは異なるように設定される。

【００１２】各回の書き込みパルス信号を印加したあ
と、ビット線に接続されているセンスアンプにより選択
メモリセルに対して読み出しが行われ、当該読み出しの
結果に応じて選択メモリセルのしきい値電圧が判定され
る。この動作をベリファイと呼ばれている。選択メモリ
セルのしきい値電圧が目標Ｖ_THに達成するまで、書き込
みパルス信号の印加と印加後のベリファイが繰り返して
行われるので、書き込みの結果、選択メモリセルのしき
い値電圧が目標Ｖ_THまたはそれに近い値に設定される。

【００１３】このようなＩＳＰＰ法により、書き込み時
に図１０に示すメモリセルのフローティングゲート５と
チャネル領域との間にあるゲート絶縁膜４にかかるスト
レスを緩和させながら、書き込み速度の向上および書き
込み後のしきい値電圧の狭帯化を実現できる。

【００１４】

【発明が解決しようとする課題】ところで、上述した従
来の不揮発性メモリセルおよびその書き込み方法におい
ては、書き込み後のメモリセルのしきい値電圧の分布範
囲を狭くするために、各書き込みにおけるしきい値電圧
の変動幅を小さくすることが必要である。しかし、一回
の書き込みにおけるしきい値電圧の変動幅を小さくする
と、しきい値電圧を目標値に達するまでに所要の書き込
み回数が増加し、即ち書き込みの所要時間が増加し、書
き込み速度が低下する。このため、従来の書き込み動作
においては、しきい値電圧の狭帯化と書き込み速度は相
反する関係にあり、多値メモリの場合には、しきい値電
圧の狭帯化を図るため書き込み速度の低下が回避できな
いという不利益がある。

【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、不揮発性メモリの書き込み速度
を多段階に設定することにより、書き込み速度を低下さ
せることなく、書き込み後のしきい値電圧の狭帯化を実
現できる多値メモリを提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、周囲と電気的
に絶縁されている電荷蓄積層に対して電荷の授受を行う
ことによりしきい値電圧を制御し、当該しきい値電圧に
応じたデータを保持するメモリセルを有し、書き込み時
に上記メモリセルの制御ゲートに所定の幅を有するパル
ス信号を印加し、当該パルス信号を印加した後上記メモ
リセルのしきい値電圧を判定するベリファイが行われる
不揮発性半導体記憶装置であって、書き込み時に上記メ
モリセルが接続されているビット線に第１の幅を有する
パルス信号を印加し、上記制御ゲートへ印加される上記
パルス信号の電圧の絶対値を印加回数に従って増加さ
せ、上記メモリセルのしきい値電圧が上記所望値の近傍
に達した後、上記メモリセルが接続される上記ビット線
に印加される上記パルス信号の幅を上記第１の幅より狭
い第２の幅に設定して、上記しきい値電圧が上記所望値
に達するまで上記第２の幅を有するパルス信号を上記ビ
ット線に印加する制御手段を有する。

【００１７】また、より具体的に、本発明の不揮発性半
導体記憶装置は、複数のメモリセルを行列状に配置さ
せ、同一行のメモリセルの制御ゲートを同じワード線に
接続し、同一列のメモリセルのドレインを同じビット線
に接続してメモリセルアレイを構成し、選択されたメモ
リセルが接続された選択ワード線に所定の幅を有するパ
ルス信号を印加し、選択されたメモリセルに接続された
ビット線に第１の幅を有するパルスを印加することによ
り選択メモリセルのプログラムが行われる不揮発性半導
体記憶装置であって、書き込み時に、上記選択ワード線
に印加される上記パルス信号の電圧の絶対値を増加させ
て上記選択ワード線に印加し、上記選択メモリセルのし
きい値電圧が上記所望値の近傍に達した後、上記ビット
線に印加されるパルス信号の幅を上記第１の幅より狭い
第２の幅に設定して、上記選択メモリセルのしきい値電
圧が上記所望値に達するまで上記第２の幅を有するパル
ス信号を上記ビット線に印加する制御手段を有する。

【００１８】また、本発明では、好適には、上記各ビッ
ト線の電位を検出するセンスアンプを有し、書き込み後
のベリファイにおいて、上記制御手段は上記センスアン
プによる読み出しの結果に応じて上記選択メモリセルの
しきい値電圧が所定値に達したか否かを判定し、上記制
御手段は、上記選択メモリセルのしきい値電圧が上記所
望値の近傍に達したと判断したとき、上記センスアンプ
の感度をそれまでの感度より高く設定する。

【００１９】さらに、本発明では、好適には、上記書き
込み動作により、上記選択メモリセルのしきい値電圧が
少なくとも二つのしきい値電圧の内書き込みデータに応
じて選択されたしきい値電圧に設定される。また、上記
同一列のメモリセルのドレインが同じサブビット線に接
続され、複数本の上記サブビット線がそれぞれ選択ゲー
トを介して一本のビット線に接続される、いわゆるＤＩ
ＮＯＲ型のメモリセルアレイが構成されている。

【００２０】

【発明の実施の形態】図１は本発明に係る不揮発性半導
体記憶装置の一実施形態を示す回路図であり、不揮発性
半導体記憶装置の全体の構成を示すブロック図である。
図示のように、本実施形態の不揮発性半導体記憶装置
は、メモリセルアレイ１、ローデコーダ２、ワード線ド
ライバー３、データラッチアレイ４、パルス電圧制御回
路５、センスアンプアレイ（Ｓ／Ａアレイ）６、カラム
デコーダ７およびカラム選択回路８により構成されてい
る。

【００２１】メモリセルアレイ１は、複数のメモリセル
ＭＣ₀₀，…，ＭＣ_Om，…，ＭＣ_n0，…，ＭＣ_nmが行列状
に配置されて構成されている。各メモリセルは、図１０
に示すメモリセルと同じ構成を有するものとする。同一
行にある各メモリセルのコントロールゲートは同じワー
ド線ＷＬｉ（ｉ＝０，１，…，ｎ）に接続され、同一列
にあるメモリセルのドレイン拡散層は同じビット線ＢＬ
ｊ（ｊ＝０，１，…，ｍ）に接続されている。さらに、
同一行にある各メモリセルのソース拡散層は、同じソー
ス線ＳＬｉ（ｉ＝０，１，…，ｎ）に接続され、各ソー
ス線ＳＬｉは共通に接続されている。

【００２２】各ビット線ＢＬｊは、データラッチアレイ
４に接続され、さらに、センスアンプアレイ６に接続さ
れている。データラッチアレイ４は、複数のラッチ回路
により構成され、書き込み時に各ラッチ回路は、書き込
みデータを格納して保持する。センスアンプアレイ６
は、複数のセンスアンプにより構成され、読み出しおよ
び書き込み後のベリファイにおいては、それぞれのセン
スアンプによって、当該センスアンプに接続されている
ビットの電位を検出し、検出されたビット線の電位に応
じて、読み出し時に選択メモリセルの記憶データを読み
出し、ベリファイのとき、書き込み対象となるメモリセ
ルのしきい値電圧のレベルが検出される。

【００２３】ローデコーダ２は、入力されたローアドレ
スＸ０，…，Ｘａを受けて、当該ローアドレスにより指
定されたワード線を選択し、ワード線ドライバー３に指
示する。ワード線ドライバー３は、ローデコーダ２によ
り指示されたワード線を選択ワード線として、読み出し
時に選択ワード線に所定の読み出し電圧Ｖ_RDを印加し、
書き込み時に、書き込み回数に応じた書き込み電圧Ｖ_WL
を印加する。

【００２４】パルス電圧制御回路５は、読み出し動作時
に読み出し電圧Ｖ_RDを発生し、ワード線ドライバー３に
供給し、書き込み動作時に書き込みの回数に応じてそれ
ぞれ異なるレベルを持つ書き込み電圧Ｖ_WLを発生し、ワ
ード線ドライバー３に供給する。例えば、書き込み時
に、一回目の書き込みにおいて、書き込み電圧Ｖ_WL0を
発生し、２回目の書き込みにおいて、一回目の書き込み
電圧Ｖ_WL0よりΔＶ_WL1高い書き込み電圧Ｖ_WL1を発生
し、ワード線ドライバー３に供給する。

【００２５】上述したように、パルス電圧制御回路５に
おいては電源電圧Ｖ_CCより高いレベルの高電圧あるいは
負の電圧を発生する必要があるので、一般的にパルス電
圧制御回路５には、昇圧回路が設けられ、昇圧回路によ
り電源電圧Ｖ_CC以上のレベルを持つ正の高電圧を発生
し、または負の昇圧回路により、負の電圧を発生する。

【００２６】カラムデコーダ７は、カラムアドレスＹ
０，…，Ｙｂに応じてカラム選択信号を発生し、カラム
選択回路８に出力する。カラム選択回路８は、カラムデ
コーダ７からのカラム選択信号に応じて複数のビット線
ＢＬ０，…，ＢＬｍから所定のビット線を選択して、当
該選択ビット線の電位をセンスアンプに入力し、センス
アンプの出力信号をデータバスＤＢに出力する。

【００２７】図２は、メモリセルアレイ１ａ、データラ
ッチアレイ４ａおよびセンスアンプアレイ６ａのそれぞ
れの構成および接続関係を示す回路例である。図示のよ
うに、本例のメモリセルアレイ１ａは、行列状に配置さ
れているメモリセルＭＣ₀₀，ＭＣ₀₁，ＭＣ₀₂，ＭＣ₀₃，
ＭＣ₁₀，ＭＣ₁₁，ＭＣ₁₂，ＭＣ₁₃，ＭＣ₂₀，ＭＣ₂₁，Ｍ
Ｃ₂₂，ＭＣ₂₃により構成されている。同一行に配置され
ているメモリセル、例えばメモリセルＭＣ₀₀，ＭＣ₀₁，
ＭＣ₀₂，ＭＣ₀₃のコントロールゲートは同一のワード線
ＷＬ０に接続され、同一列に配置されているメモリセ
ル、例えばメモリセルＭＣ₀₀，ＭＣ₁₀，ＭＣ₂₀は、同じ
ビット線ＢＬ０に接続されている。また、同一行にある
メモリセルは、同じソース線に接続され、各行のソース
線ＳＬ０，ＳＬ１，ＳＬ２は共通に接続されている。な
お、実際のメモリセルアレイにおいては、メモリセルか
らなる行列の行数および列数がもっと多く、例えば、５
１２行×５１２列のメモリセルからメモリセルアレイが
構成され、それに応じて、ワード線数およびビット線の
数もそれぞれ５１２本となる。

【００２８】図２は、ＮＯＲ型不揮発性メモリの例を示
しているが、本発明はＮＯＲ型に限定されるものではな
く、ＦＮトンネリングにより書き込みを行う他の不揮発
性メモリ、例えばＤＩＮＯＲ型不揮発性メモリ、即ち、
同一列にあるメモリセルのドレイン拡散層が一本のサブ
ビット線に接続し、複数のサブビット線ＳＢＬ１〜ＳＢ
Ｌｋがそれぞれ選択ゲートを介して一本のビット線に接
続する構造を有する不揮発性メモリおよび複数のメモリ
セルがビット線とソース線との間に直列接続されてなる
ＮＡＮＤ型不揮発性メモリなどにおいても、本発明の効
果を損なうことなく適用することができる。

【００２９】データラッチアレイ４ａは、図示のよう
に、ビット線の数に応じて４つのラッチ回路４０，４
１，４２および４３により構成されている。これらのラ
ッチ回路は、それぞれビット線ＢＬ０，ＢＬ１，ＢＬ２
およびＢＬ３に接続されている。センスアンプＳ／Ａに
より、それに接続されているビット線の電位が設定され
るので、読み出しおよびベリファイのとき、選択ビット
線を所定の電位にプリチャージし、センスアンプにより
選択ビット線の電流を検出することにより、選択メモリ
セルのしきい値電圧を検出することができ、それに応じ
て読み出しのとき選択メモリセルの記憶データを出力
し、ベリファイのとき書き込み対象メモリセルのしきい
値電圧レベルを判定される。また、書き込みのとき書き
込みデータに応じて、それぞれのビット線を所定の電位
に設定し、さらにベリファイにより書き込み対象メモリ
セルのしきい値電圧の判別結果に応じて、選択ビット線
へ印加するパルス信号の幅を制御する。

【００３０】センスアンプアレイ６ａは、図示のよう
に、センスアンプ６１，６２，６３および６４により構
成されている。各センスアンプはそれぞれビット線ＢＬ
０，ＢＬ１，ＢＬ２およびＢＬ３に接続されている。上
述したようにセンスアンプにより、読み出しおよびベリ
ファイのときビット線に流れる電流を検出し、検出結果
に応じて、読み出し時に選択メモリセルの記憶データを
出力し、ベリファイのときには書き込み対象メモリセル
のしきい値電圧を検出して、検出結果に応じてセンスア
ンプの感度を制御するなどの機能を有する。なお、実際
のセンスアンプアレイの構成は、図２に示す例に限られ
ることなく、例えば、一つのセンスアンプにより、複数
のビット線に対して電流を検出することができるよう
に、複数のビット線をそれぞれ選択ゲートを通してセン
スアンプに接続し、カラムデコーダなどにより、選択ビ
ット線に接続されている選択ゲートのみを導通させるこ
とで、選択ビット線の電流のみを検出することができ
る。これによって、複数のビット線により一つのセンス
アンプを共有することができ、回路構成の簡略化が図れ
る。

【００３１】図３は、ラッチ回路の一構成例を示す回路
図である。ここで、例えば、図２に示すデータラッチア
レイ４ａを構成する複数のラッチ回路４０，４１，４２
および４３が同じ構成を有するものとして、図３はラッ
チ回路４０のみを例示する。

【００３２】図示のように、ラッチ回路４０は、二つの
データラッチ４１０，４１１、複数のＡＮＤゲート４０
１，４０２，４０３，４０４，４０５，４０８、インバ
ータ４０６、ＯＲゲート４０７および出力バッファ４０
９により構成されている。書き込みのとき、書き込みデ
ータに応じてデータラッチ４１０および４１１の初期状
態、即ちラッチデータが設定される。例えば、メモリセ
ルに対して書き込みを行う場合、即ち選択メモリセルの
しきい値電圧Ｖ_thを消去状態と異なる値に設定する場合
に、データラッチ４１０および４１１にデータ“０”を
ラッチさせ、即ち、これらのデータラッチの出力端子を
ローレベルに設定する。逆に、選択メモリセルに書き込
みを行わないとき、即ち、選択メモリセルのしきい値電
圧Ｖ _thを消去状態に保持させる場合に、データラッチ４
１０および４１１にデータ“１”をラッチさせ、即ち、
これらのデータラッチの出力端子をハイレベルに設定す
る。

【００３３】このため、書き込みを行わないとき、デー
タラッチ４１０および４１１の出力端子がハイレベルに
保持されるので、ＡＮＤゲート４０８の出力端子がロー
レベルに保持される。これに応じて出力バッファ４０９
により駆動されるビット線ＢＬ０が所定の信号レベルに
保持され、当該ビット線ＢＬ０に接続されている選択メ
モリセルに対して書き込みが行われず、そのしきい値電
圧Ｖ_thが消去後のしきい値電圧Ｖ_thに保持される。

【００３４】書き込みを行う場合に、上述したようにデ
ータラッチ４１０および４１１の出力端子がローレベル
に保持される。これに応じて書き込み開始後、まずＡＮ
Ｄゲート４０５により書き込みパルス信号Ｓ_PW1が選択
され、ＯＲゲート４０７およびＡＮＤゲート４０８を介
して出力バッファ４０９に出力される。このため、パル
ス信号Ｓ_PW1がハイレベルに保持されている間に、ビッ
ト線ＢＬ０が出力バッファ４０９により所定の電圧レベ
ルに保持される。この間、書き込み対象メモリセルに対
して書き込みが行われる。なお、このとき、インバータ
４０６の出力信号ＴＳＡＺがハイレベルに保持されてい
る。

【００３５】書き込み対象メモリセルのしきい値電圧Ｖ
_thが目標Ｖ_THの近傍に達したとき、例えば、センスアン
プによりデータ変換パルス信号Ｓ_PDが発生され、ＡＮＤ
ゲート４０１および４０２に入力される。これに応じて
ＡＮＤゲート４０１および４０２の出力端子がハイレベ
ルに設定される。このため、データラッチ４１１のラッ
チデータが“０”から“１”に変更し、その出力端子が
ハイレベルに設定される。データラッチの４１１の出力
信号の変化に応じてインバータ４０６の出力信号ＴＳＡ
Ｚもハイレベルからローレベルに切り換えられる。

【００３６】それに応じてＡＮＤゲート４０３の出力信
号、即ち書き込みパルス信号Ｓ_PW1とＳ_PW2の論理積が
ＡＮＤゲート４０４を介してＯＲゲート４０７に出力さ
れ、さらにＡＮＤゲート４０８を通して出力バッファ４
０９に出力されるので、ＡＮＤゲート４０３の出力信号
がハイレベルにとき、ビット線ＢＬ０が出力バッファ４
０９により所定の電圧レベルに保持される。この間、書
き込み対象メモリセルに対して書き込みが行われる。こ
のように、ＡＮＤゲート４０３に入力された書き込みパ
ルス信号Ｓ_PW1，Ｓ_PW2は、例えば、周期が同じく位相
がずれたパルス信号とすると、これらのパルスの位相の
ずれに応じてＡＮＤゲート４０３の出力信号のパルス幅
が制御されるので、書き込みパルス信号Ｓ_PW1，Ｓ_PW2
の位相ずれを制御することにより、書き込み対象メモリ
セルに印加される書き込みパルスの幅が初期幅より狭く
制御できるので、一回の書き込みによるメモリセルのし
きい値電圧の変化量をより細かく制御することができ、
しきい値電圧の狭帯化を実現可能である。

【００３７】ベリファイにより、書き込み対象メモリセ
ルのしきい値電圧Ｖ_thが目標Ｖ_THに達したと判定された
とき、例えば、センスアンプにより二回目のデータ変換
パルス信号Ｓ_PDが出力される。これに応じてデータラッ
チ４１１のラッチデータが“０”から“１”に切り換え
られ、データラッチ４１１の出力端子がハイレベルに設
定されるので、ＡＮＤゲート４０８の出力端子がローレ
ベルに設定され、出力バッファ４０９により、ビット線
ＢＬ０が所定のレベルに保持され、書き込みが終了す
る。

【００３８】上述のように、ラッチ回路４０に設けられ
ている二つのデータラッチ４１０，４１１のラッチデー
タに応じて書き込み動作が制御される。書き込み開始し
たとき、データラッチ４１０および４１１にともにデー
タ“０”がラッチされ、これに応じて書き込みパルス信
号Ｓ_PW1が選択され、その幅に応じて書き込みが行われ
る。書き込み対象メモリセルのしきい値電圧Ｖ_thが目標
Ｖ_THの近傍に達したとき、センスアンプによりデータ変
換パルス信号Ｓ_PDが出力され、これに応じてデータラッ
チ４１０のラッチデータが“０”から“１”に切り換え
られ、これに応じて書き込みパルス信号Ｓ_PW1，Ｓ_PW2
の論理積に応じて書き込みが継続される。なお、このと
き、実質的に書き込みパルスの幅が狭まったので、一回
の書き込みによるしきい値電圧Ｖ_thの変化量が小さく制
御され、しきい値電圧Ｖ_thの細かい制御が実現できる。
メモリセルのしきい値電圧Ｖ_thが目標Ｖ_THに達したと
き、センスアンプにより二回目のデータ変換パルス信号
Ｓ_PDが出力されるので、これに応じてデータラッチ４１
０および４１１のラッチデータがともに“１”に切り換
えられるので、出力バッファ４０９の出力端子が所定の
レベルに保持され、書き込み動作が終了する。

【００３９】図４はセンスアンプの一構成例であるセン
スアンプ６０ａの構成を示している。図示のように、本
例のセンスアンプ６０ａは、入力部６１、リファレンス
部６２、コンパレータ６３，６４，６５および出力部６
６により構成されている。

【００４０】入力部６１において、ｎＭＯＳトランジス
タＮ１，Ｎ２，Ｎ３，Ｎ４からなる選択ゲートを介し
て、４本のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３が
それぞれノードＮＤ０に接続されている。ｎＭＯＳトラ
ンジスタＮ１，Ｎ２，Ｎ３，Ｎ４のゲートにそれぞれカ
ラム選択信号Ｙ２０，Ｙ２１，Ｙ２２，Ｙ２３が印加さ
れる。なお、カラム選択信号Ｙ２０，Ｙ２１，Ｙ２２，
Ｙ２３は例えば、図１に示すカラムデコーダ７により発
生され、ビット線を選択するとき、カラムデコーダ７に
よりカラム選択信号Ｙ２０，Ｙ２１，Ｙ２２，Ｙ２３の
うち一つのみがハイレベルに設定され、他の信号がロー
レベルに設定されるので、ビット線ＢＬ０，ＢＬ１，Ｂ
Ｌ２，ＢＬ３のうち一本のみが選択され、センスアンプ
のノードＮＤ０に接続される。センスアンプにより、選
択されたビット線に流れる電流の量を検出し、それに応
じて読み出し時に選択メモリセルの記憶データを出力
し、ベリファイのとき書き込み対象メモリセルのしきい
値電圧を判定する。

【００４１】図４において、クロック信号ＣＬＫ１はセ
ンスアンプ６０ａの検出結果を出力するタイミングを制
御する。例えば、クロック信号ＣＬＫ１がハイレベルの
とき、センスアンプ６０ａの出力部６６において、トラ
ンスファゲートＴＧ１がオフセット状態に保持され、セ
ンスアンプの出力端子がハイインピーダンス状態にな
る。一方、クロック信号ＣＬＫ１がローレベルのとき、
出力部６６のトランスファゲートＴＧ１がオン状態とな
り、センシングの結果がトランスファゲートＴＧ１を通
して出力される。

【００４２】クロック信号ＣＬＫ２はセンスアンプの動
作状態を制御する。例えば、クロック信号ＣＬＫ２がロ
ーレベルのとき、センスアンプがプリチャージを行い、
入力部６１のノードＮＤ０およびリファレンス部６２の
ノードＮＤ３をそれぞれ所定の電位にプリチャージす
る。そして、プリチャージ後、入力部６１において選択
されたメモリセルの記憶データに応じてビット線に所定
の電流が流れるので、ノードＮＤ０の電位が選択メモリ
セルの記憶データに応じて設定される。リファレンス部
６２においては、リファレンスビット線ＢＬＲに接続さ
れているリファレンスセルに応じて、リファレンスビッ
ト線ＢＬＲに所定のリファレンス電流が流れるので、ノ
ードＮＤ３の電位が設定される。クロック信号ＣＬＫ２
がハイレベルのとき、入力部６１、リファレンス部６
２、コンパレータ６３，６４および６５に電源電圧Ｖ_CC
が供給されないので、センスアンプ６０ａが非動作状態
に設定される。

【００４３】ＶＣＣ＿ＤＥＴ信号は、複数の電源電圧、
例えば、５．０Ｖおよび３．３Ｖの二つの電源電圧に対
応できるために設けられた切り換え信号である。例え
ば、電源電圧Ｖ_CCが５．０Ｖのとき、ＶＣＣ＿ＤＥＴ信
号はハイレベルに保持され、電源電圧Ｖ_CCが３．３Ｖの
とき、ＶＣＣ＿ＤＥＴ信号はローレベルに保持される。

【００４４】例えば、ＶＣＣ＿ＤＥＴ信号がローレベル
のとき、入力部６１およびリファレンス部６２におい
て、トランジスタＮ１０，Ｎ１７がともにオフ状態に設
定され、ＶＣＣ＿ＤＥＴ信号がハイレベルのとき、入力
部６１およびリファレンス部６２において、トランジス
タＮ１０，Ｎ１７がともにオン状態に設定されるので、
入力部６１においては、トランジスタＮ６はトランジス
タＮ７と並列に接続され、リファレンス部６２において
はトランジスタＮ１４はトランジスタＮ１３と並列に接
続される。これによって、異なる電源電圧Ｖ_CCで動作す
るときでも、センスアンプ６０ａにより、選択ビット線
をプリチャージする場合に、ビット線のプリチャージ電
位をほぼ一定のレベルに保持することが可能となる。

【００４５】以下、クロック信号ＣＬＫ２がハイレベル
およびローレベルのそれぞれの状態において、入力部６
１、リファレンス部６２、コンパレータ６３，６４およ
び６５それぞれの動作について説明する。図４に示すよ
うに、クロック信号ＣＬＫ２がハイレベルのとき、入力
部６１においてトランジスタＰ５がオフ状態に設定さ
れ、トランジスタＮ５がオン状態に設定される。このた
めトランジスタＮ８，Ｎ９のゲートが接地電位ＧＮＤに
保持され、これらのトランジスタがオフ状態に保持され
る。この結果、入力部６１の出力ノードＮＤ１がフロー
ティング状態に設定される。同様に、クロック信号ＣＬ
Ｋ２がハイレベルのとき、リファレンス部６２の出力ノ
ードＮＤ２もフローティング状態に保持される。また、
コンパレータ６５の出力側に接続されているトランジス
タＮ２７がオン状態にあるので、信号ＲＳＤがローレベ
ル、即ち接地電位ＧＮＤレベルに保持される。上述のよ
うに、クロック信号ＣＬＫ２がハイレベルのとき、セン
スアンプはセンシング動作を行わない、即ち、非動作状
態に保持される。

【００４６】クロック信号ＣＬＫ２のローレベルのと
き、入力部６１において、トランジスタＰ５がオン状態
に設定され、トランジスタＮ５がオフ状態に設定され
る。このとき、トランジスタＮ８とＮ９のゲートに所定
の駆動電圧が印加され、オン状態となるので、ノードＮ
Ｄ０は、トランジスタＮ８および直列に接続されている
トランジスタＰ７，Ｎ９により、所定の電位にプリチャ
ージされる。プリチャージ終了したあと、カラム選択ゲ
ートＮ１，Ｎ２，Ｎ３，Ｎ４により選択されたビット線
がノードＮＤ０に接続され、当該選択ビット線に接続さ
れている選択メモリセルの記憶データに応じてビット線
に流れる電流が変化し、ノードＮＤ０の電位が選択ビッ
ト線の電流に応じて設定される。さらに、ノードＮＤ０
の電位に応じて入力部６１の出力ノードＮＤ１の電位は
設定される。

【００４７】リファレンス部６２においては、クロック
信号ＣＬＫ２がローレベルのとき、トランジスタＰ９が
オン状態、トランジスタＮ１５がオフ状態にそれぞれ設
定される。トランジスタＮ１２および直列に接続されて
いるトランジスタＰ８とＮ１１を介して、ノードＮＤ３
は電源電圧Ｖ_CCによりチャージされる。一方、ゲートが
電源電圧Ｖ_CCに固定されているトランジスタＮ１６を介
してノードＮＤ３はリファレンスビット線ＢＬＲに接続
されている。リファレンスビット線ＢＬＲにはリファレ
ンスセルが接続され、当該リファレンスセルは、例え
ば、メモリセルアレイを構成するメモリセルと同じ構成
を持ち、所定のデータが書き込まれている。このため、
リファレンスセルの書き込みデータに応じてリファレン
ス部６２の出力ノードＮＤ２の電位が設定される。

【００４８】コンパレータ６３，６４および６５におい
て、クロック信号ＣＬＫ２がハイレベルのとき、それぞ
れの電源電圧Ｖ_CC側に接続されているトランジスタＰ１
１，Ｐ１４およびＰ１７がオフ状態に保持されるので、
これらのコンパレータに電源電圧Ｖ_CCが供給されず、コ
ンパレータが非動作状態にある。逆に、クロック信号Ｃ
ＬＫ２がローレベルに保持されているとき、各コンパレ
ータに電源電圧Ｖ_CCが供給されるので、コンパレータ６
３，６４および６５が動作状態にある。

【００４９】コンパレータ６３により、入力部６１の出
力ノードＮＤ１とリファレンス部６２の出力ノードＮＤ
２の電位が比較され、比較結果に応じて信号がコンパレ
ータ６５のトランジスタＮ２６のゲートに印加される。
同様に、コンパレータ６４により、入力部６１の出力ノ
ードＮＤ１とリファレンス部６２の出力ノードＮＤ２の
電位が比較され、比較結果に応じて信号がコンパレータ
６５のトランジスタＮ２４のゲートに印加される。

【００５０】図示のようにコンパレータ６３と６４は、
対称な回路構成を有するので、入力部６１の出力ノード
ＮＤ１とリファレンス部６２の出力ノードＮＤ２との電
位差に応じて、互いに相反する比較結果信号が出力され
る。コンパレータ６３と６４の出力信号がさらにコンパ
レータ６５により比較される結果、入力部６１の出力ノ
ードＮＤ１とリファレンス部６２の出力ノードＮＤ２の
電位差が増幅され、増幅された電位差ＲＳＤが比較の結
果としてトランスファゲートＴＧ１の入力側に出力され
る。

【００５１】クロック信号ＣＬＫ１に応じて、出力部６
６のトランスファゲートＴＧ１の導通／非導通状態が制
御され、これに応じてコンパレータ６５の出力信号ＲＳ
Ｄがラッチされ、または出力端子ＯＵＴに出力される。
例えば、クロック信号ＣＬＫ１がハイレベルのとき、ト
ランスファゲートＴＧ１が非導通状態にあり、出力端子
ＯＵＴがハイインピーダンス状態にある。一方、クロッ
ク信号ＣＬＫ１がローレベルのとき、トランスファゲー
トＴＧ１が導通状態にあり、コンパレータ６５の出力信
号ＲＳＤがトランスファゲートＴＧ１を通して出力端子
ＯＵＴに出力される。

【００５２】上述のように、図４に示すセンスアンプ６
０ａにおいて、クロック信号ＣＬＫ２により、センスア
ンプの動作状態が制御される。クロック信号ＣＬＫ２が
ハイレベルのとき、センスアンプが非動作状態に保持さ
れ、その出力信号がローレベルに保持される。クロック
信号ＣＬＫ２がローレベルのとき、センスアンプが動作
状態に保持される。この場合、カラム選択ゲートにより
選択されたビット線に接続された選択メモリセルのしき
い値電圧に応じて、出力ノードＮＤ１が電位さらに設定
される。一方、リファレンス部６２において入力ノード
ＮＤ３に接続されたリファレンスセルの記憶データに応
じて出力ノードＮＤ２の電位が設定される。

【００５３】コンパレータ６３，６４および６５によ
り、ノードＮＤ１とノードＮＤ２の電位差が増幅され、
増幅の結果信号ＲＳＤが出力される。クロック信号ＣＬ
Ｋ１によりコンパレータ６５からの増幅信号ＲＳＤが保
持または出力される。クロック信号ＣＬＫ１がハイレベ
ルのとき、出力部６６においてトランスファゲートＴＧ
１が非導通状態にあり、出力端子ＯＵＴがハイインピー
ダンス状態に保持される。一方、クロック信号ＣＬＫ１
がローレベルのとき、出力部６６のトランスファゲート
ＴＧ１が導通状態にあり、コンパレータ６５の出力信号
ＲＳＤが出力端子ＯＵＴに出力される。

【００５４】さらに、センスアンプ６０ａは、データラ
ッチアレイにあるラッチ回路からの制御信号ＴＳＡＺに
応じて、センシング感度が切り換えられる。図４に示す
ように、制御信号ＴＳＡＺが入力部６１のトランジスタ
Ｐ３のゲートに印加される。トランジスタＰ３とトラン
ジスタＰ４とは電源電圧Ｖ_CCと出力ノードＮＤ１との間
に直列に接続され、入力部６１の負荷回路を構成してい
る。制御信号ＴＳＡＺのレベルに応じてトランジスタＰ
３のオン状態が制御されるので、入力部６１の負荷が制
御信号ＴＳＡＺにより設定され、これに応じてセンスア
ンプのセンシング感度が制御される。なお、トランジス
タＰ１のゲートに印加される信号ＶＥＺＢに応じて、ト
ランジスタＰ１のオン／オフ状態が制御される。このた
め、信号ＶＥＺＢのレベルを制御することにより、入力
部６１の負荷を調整できるので、例えば、センスアンプ
６０ａの動作マージンを微調整することができる。

【００５５】上述した構成を有する不揮発性メモリにお
いて、書き込みのとき書き込み対象メモリセルのしきい
値電圧Ｖ_thが目標Ｖ_THの近傍に達するまで、電圧が増加
する書き込みパルス信号が印加され、しきい値電圧Ｖ_th
が目標Ｖ_THの近傍に達したとき、幅が狭まった書き込み
パルス信号が印加されるので、書き込み毎にしきい値電
圧Ｖ_thの変化量が小さく制御される。これに応じて、し
きい値電圧Ｖ_thが目標Ｖ_TH近傍に達するまで、書き込み
毎にしきい値電圧Ｖ_thの変化量を大きく設定でき、目標
Ｖ_TH近傍に達したあと書き込み毎にしきい値電圧Ｖ_thの
変化量が小さく制御できるので、書き込み速度を低下さ
せることなく、しきい値電圧の狭帯化を実現できる。

【００５６】図５は、本実施形態の不揮発性メモリの書
き込み動作によるメモリセルのしきい値電圧Ｖ_thの変化
を示すグラフであり、本発明の不揮発性メモリにおける
書き込み動作の特徴を示す図である。同図（ａ）に示す
ように、従来のＩＳＰＰ法において、書き込み毎に書き
込み対象メモリセルのしきい値電圧の変化量ΔＶ_thを常
に一定に保つことにより、メモリセルのゲート酸化膜の
ストレスを一定に保ちながら書き込み時間の短縮が図れ
る。本発明では、メモリセルのしきい値電圧Ｖ_thが目標
Ｖ_TH近傍値に達したあと、書き込みパルス信号の幅を狭
めることにより書き込み毎のしきい値電圧の変換量ΔＶ
_thを小さくするので、しきい値電圧の分布範囲を狭くで
きる。即ち、しきい値電圧の狭帯化を実現できる。

【００５７】しかし、図５（ａ）に示すように、単にし
きい値電圧Ｖ_thが目標Ｖ_TH近傍に達したあとの書き込み
パルス幅を狭めるだけでは、書き込み時間が増加してし
まうので、同図（ｂ）に示すように、全体の書き込み時
間を短縮させるために、しきい値電圧Ｖ_thが目標Ｖ_TH近
傍に達するまでの書き込み毎のしきい値電圧の変化量Δ
Ｖ_thを大きく設定する。即ち、通常のＩＳＰＰ法の書き
込みパルス信号より幅がやや広い、または電圧がやや高
いパルス信号をメモリセルに印加する。このため、しき
い値電圧Ｖ_thが目標Ｖ_TH近傍に達するまでの時間が通常
のＩＳＰＰ法により短縮され、全体の書き込み時間が短
縮可能である。

【００５８】図６は、本実施形態における書き込みパル
ス信号Ｓ_PWの波形を示す波形図である。同図（ａ）は、
書き込み対象メモリセルのしきい値電圧Ｖ_thが目標Ｖ_TH
近傍に到達するまでの書き込みパルス信号を示してい
る。この場合のパルス幅はＴ_wである。同図（ｂ）およ
び（ｃ）は、しきい値電圧Ｖ_thが目標Ｖ_TH近傍に達した
後の書き込みパルス信号を示している。図示のように、
この場合のパルス幅が到達するまでのパルス幅の半分ま
たは１／３に設定される。このため、書き込み毎にメモ
リセルのしきい値電圧の変化量ΔＶ_thが小さく制御さ
れ、しきい値電圧の狭帯化を実現できる。

【００５９】なお、パルス幅の変更は、例えば、図３に
示すデータラッチアレイにある各ラッチ回路により実現
される。図３の構成例では、前記のように入力された二
つの書き込みパルス信号Ｓ_PW1，Ｓ_PW2の位相差を制御
することにより、これらのパルス信号の論理積で書き込
みパルス幅を制御することが可能である。

【００６０】図７は、本実施形態の不揮発性メモリの書
き込み時の信号を示す波形図である。以下、図７を参照
しながら本実施形態の不揮発性メモリの書き込み動作を
説明する。時間ｔ１とｔ２の間に、アドレス信号および
ページデータが読み込まれる。また、ビット線毎に設け
られたラッチ回路にある二つのデータラッチの保持デー
タが書き込み状態に応じて設定される。例えば、書き込
みを行う場合に、二つのデータラッチのラッチデータが
ともに“０”に設定され、書き込みを行わない場合に、
ラッチデータがともに“１”に設定される。なお、図７
の場合に、ラッチデータがともに“０”に設定される。
即ち、書き込みを行うように設定される。

【００６１】時間ｔ２とｔ３の間に、プログラム／ベリ
ファイ信号に従って、書き込み対象メモリセルに対し
て、書き込みパルス信号が印加され、一回の書き込みが
行われる。なお、図７では、選択ワード線に印加された
書き込みパルス信号の絶対値を示している。例えば、Ｄ
ＩＮＯＲ型不揮発性メモリの場合に、選択ワード線に負
のパルス信号が印加され、選択ビット線に正のパルス信
号が印加される。選択メモリセルにおいてワード線電圧
とビット線電圧の差および当該電圧差の継続時間に応じ
て、しきい値電圧Ｖ_thが変化する。当該しきい値電圧Ｖ
_thが変化分は、一回の書き込みによるメモリセルのしき
い値電圧の変化量ΔＶ_thである。

【００６２】書き込み後に、時間ｔ３とｔ４との間に、
ベリファイが行われる。この場合に、選択ワード線に読
み出し電圧ＶＲが印加される。センスアンプにより、選
択ビット線の電流が検出され、検出結果に応じてデータ
ラッチのデータが設定され、それに応じて次回の書き込
み動作が制御される。例えば、メモリセルのしきい値電
圧が目標Ｖ_TH近傍に達していない場合、データラッチが
そのままに保持され、逆にしきい値電圧が目標Ｖ_TH近傍
に達した場合に、二つのデータラッチ内、データラッチ
２の保持データが“０”から“１”にセットされる。さ
らに、これに伴いセンスアンプのセンシング感度が切り
換えられ、最初の感度より高く設定される。

【００６３】このように、書き込み後のベリファイによ
り、書き込み対象メモリセルのしきい値電圧が検出さ
れ、検出結果に応じて次回の書き込みが制御されるの
で、しきい値電圧が目標Ｖ_THに達するまで、書き込みお
よびベリファイが繰り返して行われる。また、書き込み
の回数の増加に伴い、メモリセルに印加されるパルス電
圧の絶対値が増加していく。

【００６４】時間ｔ８とｔ９の間に、ベリファイが行わ
れ、その結果書き込み対象メモリセルのしきい値電圧Ｖ
_thが目標Ｖ_TH近傍に達したと判定されるので、データラ
ッチ２のデータが“１”にセットされる。これに応じ
て、次回の書き込み、即ち、時間ｔ９とｔ１０の間にお
いては、ラッチ回路により選択ビット線に印加されるパ
ルス信号の幅が狭められた。例えば、パルス幅が直前の
幅の半分または１／３に設定される。これにより、書き
込み毎にメモリセルのしきい値電圧の変化量ΔＶ_thが小
さくなり、しきい値電圧を高精度の制御することができ
る。

【００６５】書き込み対象メモリセルのしきい値電圧が
目標Ｖ_THに達するまで、上述した書き込みおよびその後
のベリファイが繰り返して行われる。そして、図示のよ
うに、時間ｔ１１とｔ１２との間に、ベリファイの結果
により、メモリセルのしきい値電圧Ｖ_thが目標Ｖ_THに達
したと判定され、これに応じてデータラッチ１のデータ
も“１”にセットされる。これによって、書き込み動作
が終了する。

【００６６】図８は、本発明の不揮発性メモリに適用し
た書き込み方法と従来の書き込み方法を比較するための
図である。図示のように、本発明による書き込みでは、
通常のメモリセルまたは遅いメモリセルの何れでもほぼ
同じ時間で目標Ｖ_THに到達させることができる。さら
に、パルスが変化しない書き込みに較べて、何れの場合
においては書き込み時間の短縮を実現できる。

【００６７】図９は、ＩＳＰＰ法および本発明の書き込
みによるしきい値電圧Ｖ_thの分布を示している。同図
（ａ）に示すように、ＩＳＰＰ法による書き込みでは、
書き込み毎にしきい値電圧の変化量ΔＶ_thがほぼ一定に
設定されているので、書き込み後しきい値電圧Ｖ_thの分
布幅がやや広くなる。これに対して、本発明の書き込み
では、同図（ｂ）に示すように、しきい値電圧Ｖ_thが目
標Ｖ_TH近傍に達した後、書き込み毎にしきい値電圧の変
化量ΔＶ_thが小さく設定されるので、しきい値電圧Ｖ_th
をより細かく制御できる。この結果、本発明では、書き
込み後のしきい値電圧Ｖ_thの分布幅がＩＳＰＰ法による
書き込みに較べて狭くなり、しきい値電圧の狭帯化が実
現できる。

【００６８】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、書き込み速度を低下させるこ
となく、しきい値電圧の狭帯化を実現できる利点があ
る。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。

【図２】メモリセルアレイ、データラッチアレイおよび
センスアンプアレイの構成例を示す回路図である。

【図３】ラッチ回路の構成を示す回路図である。

【図４】センスアンプの構成を示す回路図である。

【図５】書き込みによるしきい値電圧の変化を示す図で
ある。

【図６】書き込みパルス信号を示す波形図である。

【図７】本発明の書き込み動作を示す波形図である。

【図８】本発明による書き込みと従来の書き込みとを比
較するための図である。

【図９】本発明とＩＳＰＰ法による書き込み後のしきい
値電圧の分布を示す図である。

【図１０】不揮発性メモリセルの構成を示す簡略断面図
である。

【図１１】消去状態および書き込み後のメモリセルのし
きい値電圧の分布を示す図である。

【図１２】多値メモリにおけるしきい値電圧の分布を示
す図である。

【図１３】ＩＳＰＰ法における書き込みパルスの波形を
示す図である。

【図１４】書き込みにおけるしきい値電圧の変化量と分
布範囲の関係を示す図である。

【符号の説明】

１…メモリセルアレイ、２…ローデコーダ、３…ワード
線ドライバー、４，４ａ…データラッチアレイ、５…パ
ルス電圧制御回路、６，６ａ…センスアンプアレイ、７
…カラムデコーダ、８…カラム選択回路、ＢＬ０，ＢＬ
１，…，ＢＬｍ…ビット線、ＷＬ０，ＷＬ１，…，ＷＬ
ｎ…ワード線、ＭＣ₀₀，…，ＭＣ_Om，…，ＭＣ_n0，…，
ＭＣ_nm…メモリセル、４０，４１，４２，４３…ラッチ
回路、６０，６０ａ，６１，６２，６３…センスアン
プ、６１…センスアンプの入力部、６２…センスアンプ
のリファレンス部、６３，６４，６５…センスアンプの
コンパレータ、６６…センスアンプの出力部、Ｖ_CC…電
源電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】周囲と電気的に絶縁されている電荷蓄積層
に対して電荷の授受を行うことによりしきい値電圧を制
御し、当該しきい値電圧に応じたデータを保持するメモ
リセルを有し、書き込み時に上記メモリセルの制御ゲー
トに所定の幅を有するパルス信号を印加し、当該パルス
信号を印加した後上記メモリセルのしきい値電圧を判定
するベリファイが行われる不揮発性半導体記憶装置であ
って、書き込み時に上記メモリセルが接続されているビット線
に第１の幅を有するパルス信号を印加し、上記制御ゲー
トへ印加される上記パルス信号の電圧の絶対値を印加回
数に従って増加させ、上記メモリセルのしきい値電圧が
上記所望値の近傍に達した後、上記メモリセルが接続さ
れる上記ビット線に印加される上記パルス信号の幅を上
記第１の幅より狭い第２の幅に設定して、上記しきい値
電圧が上記所望値に達するまで上記第２の幅を有するパ
ルス信号を上記ビット線に印加する制御手段を有する不
揮発性半導体記憶装置。
【請求項２】上記メモリセルに対して読み出しを行うセ
ンスアンプを有し、書き込み後の上記ベリファイにおい
て、上記制御手段は上記センスアンプによる読み出しの
結果に応じて上記メモリセルのしきい値電圧が所望値に
達したか否かを判定する請求項１記載の不揮発性半導体
記憶装置。
【請求項３】上記制御手段は、上記選択メモリセルのし
きい値電圧が上記所望値の近傍に達したと判断したと
き、上記センスアンプの感度をそれまでの感度より高く
設定する請求項２記載の不揮発性半導体記憶装置。
【請求項４】周囲と電気的に絶縁されている電荷蓄積層
に対して電荷の授受を行うことによりしきい値電圧を制
御し、当該しきい値電圧に応じたデータを保持する複数
のメモリセルを行列状に配置させ、同一行のメモリセル
の制御ゲートを同じワード線に接続し、同一列のメモリ
セルのドレインを同じビット線に接続してメモリセルア
レイを構成し、選択されたメモリセルが接続された選択
ワード線に所定の幅を有するパルス信号を印加し、選択
されたメモリセルに接続されたビット線に第１の幅を有
するパルスを印加することにより選択メモリセルのプロ
グラムが行われる不揮発性半導体記憶装置であって、書き込み時に、上記選択ワード線に印加される上記パル
ス信号の電圧の絶対値を増加させて上記選択ワード線に
印加し、上記選択メモリセルのしきい値電圧が上記所望
値の近傍に達した後、上記ビット線に印加されるパルス
信号の幅を上記第１の幅より狭い第２の幅に設定して、
上記選択メモリセルのしきい値電圧が上記所望値に達す
るまで上記第２の幅を有するパルス信号を上記ビット線
に印加する制御手段を有する不揮発性半導体記憶装置。
【請求項５】上記各ビット線の電位を検出するセンスア
ンプを有し、書き込み後のベリファイにおいて、上記制
御手段は上記センスアンプによる読み出しの結果に応じ
て上記選択メモリセルのしきい値電圧が所定値に達した
か否かを判定する請求項４記載の不揮発性半導体記憶装
置。
【請求項６】上記制御手段は、上記選択メモリセルのし
きい値電圧が上記所望値の近傍に達したと判断したと
き、上記センスアンプの感度をそれまでの感度より高く
設定する請求項５記載の不揮発性半導体記憶装置。
【請求項７】上記書き込み動作により、上記選択メモリ
セルのしきい値電圧が少なくとも二つのしきい値電圧の
内書き込みデータに応じて選択されたしきい値電圧に設
定される請求項４記載の不揮発性半導体記憶装置。
【請求項８】上記同一列のメモリセルのドレインが同じ
サブビット線に接続され、複数本の上記サブビット線が
それぞれ選択ゲートを介して一本のビット線に接続され
る請求項４記載の不揮発性半導体記憶装置。