JP2007520029A - 非揮発性メモリの雑／ファインプログラミングのための可変電流シンキング - Google Patents

Abstract

非揮発性メモリ装置は、雑プログラミング工程を実行し、次いでファインプログラミング工程を実行することによってプログラミングされる。雑／ファインプログラミング方法は、雑プログラミング工程についていくつかの非揮発性メモリセルをベリファイする間に、ファインプログラミング工程についてこれら以外の非揮発性メモリセルをベリファイすることを許容する効率的なベリフィケーションスキームを利用することによって促進される。ファインプログラミング工程は、電流シンキング、チャージパケット測定、又はその他の適切な手段を利用して達成される。

Description

本出願は、次の２つの米国特許出願に関連する。即ち、「Charge Packet Metering For Coarse/Fine Programming Of Non-Volatile Memory」, Daniel C. Guterman, Nima Mokhlesi, Yupin Fongと、「Efficient Verification For Coarse/Fine Programming of Non-Volatile Memory」, Daniel C. Guterman, Nima Mokhlesi, Yupin Fongに関連している。これらの出願は、本出願と同日に出願された。上記の両方の関連出願の全体は、本願明細書に組み込まれる。

本発明は、非揮発性メモリのための技術に関する。

半導体メモリ装置は、様々な電子装置に使用されてポピュラーになっている。例えば、非揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及びその他の装置に使用されている。最も普及している非揮発性半導体メモリは、電気的消去プログラミングが可能な読み取り専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリである。

ＥＥＰＲＯＭとフラッシュメモリの両方は、半導体基板のチャネル領域から絶縁されているとともにチャネル領域の上に配置されているフローティングゲートを利用する。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートは、フローティングゲートの上に設けられているとともに、フローティングゲートから絶縁されている。トランジスタの閾電圧は、フローティングゲートに保持される電荷量によって制御される。即ち、トランジスタがソースとドレインの間を導通してターンオンする前に制御ゲートに付加されるべき最小限の電圧が、フローティングゲートの電荷レベルによって制御される。

いくつかのＥＥＰＲＯＭとフラッシュメモリは、２つの電荷範囲を保持するために使用されるフローティングゲートが設けられている。このために、メモリセルを２つの範囲の間でプログラミング／消去することができる。ＥＥＰＲＯＭ又はフラッシュメモリにプログラミングする場合、典型的には、制御ゲートにプログラミング電圧が供給され、ビットラインが接地される。チャネルからの電子がフローティングゲートに注入される。フローティングゲート内に電子が蓄積すると、フローティングゲートが負電荷状態となり、メモリセルの閾電圧が上昇する。

一般的に、制御ゲートに供給されるプログラミング電圧は、一連のパルスとして付加される。パルスの大きさは、連続パルス毎に所定のステップサイズ（例えば０．２ｖ）増加する。
パルスとパルスの間の期間において、ベリファイ動作（証明動作）が実行される。即ち、並列プログラミングされている一群のセルの各セルのプログラミングレベルが、連続したプログラミングパルス間で読み出され、プログラミングされるベリファイレベル以上であるのかが決定される。プログラミングをベリファイする手法の１つでは、特定の比較点でのコンディションをテストする。例えば、ＮＡＮＤセルにおいて十分にプログラムされたことがベリファイされたセルは、ビットライン電圧を０からＶｄｄ（例えば２．５ボルト）に上昇させることによってロックアウトされる。これにより、これらのセルについてのプログラミング工程が停止される。いくつかのケースでは、パルス数が制限されている（例えば２０個のパルス）。所定のメモリセルが最後のパルスによってもプログラミングが完了していない場合、エラーが推測される。
一実施態様では、メモリセルが、プログラミングの前に（ブロック単位又は他の単位で）消去される。プログラミングに関するさらなる情報は、２００３年３月５日出願の米国特許出願１０／３７９６０８号の「Self Boosting Technique」と、２００３年７月２９日出願の米国特許出願第１０／６２９０６８号の「Detecting Over Programmed Memory」から得ることができる。両出願の全体は、本願明細書に組み込まれる。

図１は、フラッシュメモリセルの制御ゲート（あるいはステアリングゲート）に供給されるプログラミング電圧信号Ｖｐｇｍを示す。プログラミング電圧信号Ｖｐｇｍは、時間が経過すると上昇する一連のパルス群を含んでいる。プログラムパルスの開始時に、プログラミングされるべき全てのセルのビットライン（例えばドレインに接続されている）が接地される。これにより、ゲートからチャネルまでにＶｐｇｍ−０ｖの電圧差が生じる。セルが（プログラミングベリファイを超えて）目標電圧に達すると、それぞれのビットライン電圧がＶｄｄまで上昇し、メモリセルがプログラミング禁止モードになる（例えば、そのセルに対するプログラミングが停止する）。

マルチ状態フラッシュメモリセルは、禁止された電圧範囲によって分離された複数の許容された閾電圧範囲を特定することによって実現される。例えば、図２は、３ビットデータに対応する８個の閾範囲（０、１、２、３、４、５、６、７）を示す。メモリセルは、８個より多い又は少ない閾範囲を使用することもできる。それぞれの閾電圧範囲は、データビット群のセットの所定値に対応している。いくつかの実施態様では、これらのデータ値（たとえば論理状態）は、グレーコードアサイメント（gray code assignment）を利用して、閾範囲に割り当てられる。フローティングゲートの閾電圧が誤ってその近くのシジカル状態にシフトしても、１ビットしか影響を受けない。メモリセルにプログラムされるデータとセルの閾電圧範囲の間の関係は、セルに採用されるデータエンコーディングスキーム（data encoding scheme）に依存する。例えば、米国特許第６２２２７６２号と、２００３年６月１３日出願の米国特許出願第１０／４６１２４４号の「Tracking Cells For A Memory System」は、マルチ状態フラッシュメモリセルのための様々なデータエンコーディングスキームを開示している。これらの全体は、本願明細書に組み込まれる。

上述したように、フラッシュメモリセルにプログラミングする場合、プログラミングパルス間に、メモリセルが目標閾値に達したのか否かがベリファイされる。１つのベリファイ手段は、目標閾値に対応するワードラインにパルスを供給し、メモリセルがオン状態になるのか否かを決定する。オンになれば、メモリセルは目標閾電圧値に達したことになる。
フラッシュメモリセルのアレイでは、多数のセルがパラレルにベリファイされる。マルチ状態フラッシュメモリセルのアレイでは、メモリセル群が各状態のベリフィケーションステップを実行し、そのメモリセルがどの状態にあるのかを決定する。例えば、８つの状態のデータを記憶できるマルチ状態メモリセルは、７つの比較点についてベリファイオペレーションを実行する必要がある。図３は、３つのプログラミングパルス１０ａ，１０ｂ，１０ｃを示す（これらは図１にも示されている）。プログラミングパルス間には、７回のベリファイオペレーションを実行するための７つのベリファイパルスが存在する。システムは、７回のベリファイオペレーションに基づいて、メモリセルの状態を決定することができる。

各プログラミングパルスの後に７回のベリファイオペレーションを実行すると、プログラミング工程が遅くなる。ベリファイの時間的負荷を低減するための１つの手段では、より効率的なベリファイプロセスを利用する。例えば、２００２年１２月５日出願の米国特許出願第１０／３１４０５５号の「Smart Verify for Multi-State Memories」には、スマートなベリファイプロセスが開示されている。この全体は、本願明細書に組み込まれる。
スマートベリファイプロセスを利用してプログラミング／ベリファイシーケンスの間にマルチ状態メモリに連続的に書き込むための１つの実施形態では、以下が実施される。プロセスの最初においては、選択されたメモリセルのマルチ状態範囲の最も低い状態（例えば図２の状態１）のみが、ベリファイフェーズの間にチェックされる。一又は複数のメモリセルによって第１記憶状態（例えば図２の状態１）に達すると、マルチ状態のシーケンスの次の状態（例えば図２の状態２）がベリファイプロセスに加えられる。この状態は、シーケンス内でこの前の状態に最も早く達したセルにすぐに加えられるか、あるいは、メモリは一般的に状態から状態に移動するためにいくつかのプログラミングステップを有するように設計されているために、数サイクルのディレイの後に加えられる。ディレイの程度は、固定されていてもよいし、パラメータベースの態様を使用することもできる。後者は、装置の特徴に従って設定されるディレイの程度を許容する。
ベリファイフェーズにおいてチェックされるセットに対する状態の追加は、最も高い状態が追加されるまで、上述のように継続する。同様に、これらのレベルに達した全てのメモリセルの目標値がベリファイされ、さらなるプログラミングがロックアウトされた場合には、最も低い状態をベリファイのセットから取り除くことができる。

リーズナブルな速度でプログラミングすることに加えて、マルチ状態セルが適切なデータの記憶を実現するためには、マルチ状態メモリセルの閾電圧レベルの複数の範囲を、充分なマージンで相互に離間させるべきである。これにより、明確なマナーでメモリセルのレベルのプログラミングと読み出しを実行することができる。さらに、タイトな閾電圧分布が推奨される。タイトな閾電圧分布の達成には、一般的に小さなプログラミングステップが使用されるために、セルの閾電圧のプログラミングがさらに遅くなる。所望の閾分布がタイトであるほど、ステップが小さくなり、プログラミングプロセスが遅くなる。

プログラミングプロセスがそれほど遅くならずにタイトな閾分布を達成するための１つの解決法では、２フェーズのプログラミングプロセスが利用される。第１フェーズ、即ち雑プログラミングフェーズは、閾電圧をより高速なマナーで上昇させ、タイトな閾分布の達成をそれほど意識していない。第２フェーズ、即ちファインプログラミングフェーズは、目標の閾電圧に達するように閾電圧をより遅いマナーで上昇させ、よりタイトな閾分布を達成する。雑／ファインプログラミングの例は、２００２年１月２２日出願の米国特許出願第１０／０５１３７２号の「Non-Volatile Semiconductor Memory Device Adapted to Store A multi-Valued Data in a Single Memory Cell」、米国特許第６３０１１６１号、米国特許第５７１２８１５号、米国特許第５２２０５３１号、及び、米国特許第５７６１２２２号から得られる。これらの全体は、本願明細書に組み込まれる。
プログラミングの間にメモリセルをベリファイする場合、いくつかの上記の解決法は、最初に雑モードについてベリファイプロセスを実行し、その後にファインモードについてベリファイプロセスを実行する。このようなベリフィケーションプロセスでは、ベリフィケーションに要する時間が増加する。雑／ファインプログラミングは、上述したスマートベリファイプロセスと共に利用することができる。

メモリ装置がより小型化かつ高密度化するに従って、よりタイトな閾値分布及び妥当なプログラミング時間の必要性が増加する。雑／ファインプログラミング方法は既存のいくつかの事案を解決するが、望ましいよりタイトな閾値分布及び妥当なプログラミング時間を提供することができるように、雑／ファインプログラミング方法をさらに改善する必要がある。

本発明は、簡単に言うと、非揮発性メモリの技術に関する。より詳細には、ここで記述される技術は、改善された雑／ファインプログラミング技術を提供するために利用される。

本発明の一実施形態は、非揮発性記憶要素にプログラミングするための装置を含む。この装置は、プログラミング回路に接続される非揮発性記憶要素群と、一又は複数のベリフィケーション選択回路に接続される。ベリフィケーション選択回路は、第１サブセットの非揮発性記憶要素群を雑ベリフィケーションの対象とし、それと同時に、第２サブセットの非揮発性記憶要素群をファインベリフィケーションの対象とする。

本発明のいくつかの実施形態は、非揮発性記憶要素に接続されるセンス回路と、センス回路に基づいて、非揮発性揮発要素が雑プログラミングモードにあること又はファインプログラミングモードにあることを示す出力を提供するプログラミングモードインディケーション回路と、プログラミングモードインディケーション回路に接続される第１選択回路を有する。第１選択回路は、非揮発性記憶要素が雑プログラミングモードにある場合に、非揮発性記憶要素に雑ベリフィケーション信号を供給し、非揮発性記憶要素がファインプログラミングモードにある場合に、非揮発性記憶要素にファインベリフィケーション信号を供給する。

一つの実施例では、この装置は、非揮発性記憶要素が雑プログラミングモードにあること又はファインプログラミングモードにあることを決定するステップを有する方法を実行する。非揮発性記憶要素が雑プログラミングモードにあることが決定されると、非揮発性記憶要素にファインベリフィケーションを実行することなく、非揮発性記憶要素には雑ベリフィケーションが実行される。非揮発性記憶要素がファインプログラミングモードにあることが決定されると、非揮発性記憶要素に雑ベリフィケーションを実行することなく、非揮発性記憶要素にはファインベリフィケーションが実行される。

本発明の別の実施形態は、ゲートと制御端末群のセットとを有する非揮発性記憶要素を含む。この装置は、少なくとも1つの制御端末に接続される切換可能電流シンキング装置をさらに含む。切換可能電流シンキング装置は、非揮発性記憶要素が雑プログラミングモードにある場合に、制御端末に雑電流シンクを提供し、非揮発性記憶要素がファインプログラミングモードにある場合に、制御端末にファイン電流シンクを提供する。いくつかの実施形態では、雑プログラミングモードの間ではなくて、ファインプログラミングモードの間に電流シンクが提供される。

本発明の別の実施形態は、非揮発性記憶要素に接続されるセンス回路と、センス回路に基づいて、非揮発性記憶要素が雑プログラミングモードにあること又はファインプログラミングモードにあることを示す出力を提供するプログラミングモードインディケーション回路と、プログラミングモードインディケーション回路と非揮発性記憶要素に接続される切換可能電流シンキング装置とを含む。切換可能電流シンキング装置は、非揮発性記憶要素が雑プログラミングモードにある場合に、非揮発性記憶要素に雑電流シンクを提供し、非揮発性記憶要素がファインプログラミングモードにある場合に、非揮発性記憶要素にファイン電流シンクを提供する。一実施形態では、装置が、非揮発性記憶要素のゲートに共通プログラミング信号を供給し、雑プログラミングの間に非揮発性記憶要素から第１電流をシンクし、非揮発性記憶要素の閾電圧が第１ベリフィケーションレベルに達したことを決定し、非揮発性記憶要素の閾電圧が第１ベリフィケーションレベルに達したのか否かを決定することに応じて第２電流を求めるためにシンキングを切り換える。

本発明の別の実施形態は、非揮発性記憶要素に接続されるセンス回路と、センス回路に基づいて、非揮発性記憶要素が雑プログラミングモードにあること又はファインプログラミングモードにあることを示す出力を提供するプログラミングモードインディケーション回路と、プログラミングモードインディケーション回路と非揮発性記憶要素に接続される切換可能電荷パケット測定回路とを含む。切換可能電荷パケット測定回路は、非揮発性記憶要素がファインプログラミングモードにあることを示すプログラミングモードインディケーション回路に応じて、測定された電荷を非揮発性記憶要素に供給する。

本発明のさらに別の実施形態は、非揮発性記憶要素群のセットと、非揮発性記憶要素群に接続される独立的切換可能電荷パケット測定システムとを含む。独立的切換可能電荷パケット測定システムは、ファインプログラミングモードで非揮発性記憶要素群をプログラミングするための特定の測定された電荷を供給するために、独立的に切り換えられる。この場合、雑プログラミングモードで非揮発性記憶要素群をプログラミングするためには、前記特定の測定された電荷が供給されない。
一実施形態では、非揮発性記憶要素群に雑プログラミング工程を実行し、非揮発性記憶要素群がファインプログラミング工程に切り換えられるべきであることを決定し、これに応答してファインプログラミング工程を実行することを含む。ファインプログラミング工程の一つの形態では、非揮発性記憶要素のための制御ラインをプレチャージし、非揮発性記憶要素にプログラミングするために非揮発性要素を介して制御ラインを放電する。

本発明のこれらの目的とその他の目的と利点は、図面を参照して説明される以下の本発明の好適な実施形態からより明確となるだろう。

I．メモリシステム
本発明の様々な態様を採用したメモリシステムの例が、図４のブロック線図に示されている。本発明では、図４以外の構造を利用することもできる。独立してアドレサブル（addressable）な多数のメモリセル１１は、行と列のアレイによって配置されている。アレイ１１の列に沿って延びているビットラインは、ライン１５を介して、ビットラインデコーダとドライバとセンス増幅器回路１３に電気的に接続されている。アレイ１１の行に沿って延びているワードラインは、ライン１７を介して、ワードラインデコーダとドライバ回路１９に電気的に接続されている。アレイ１１のメモリセルの列に沿って延びているステアリングゲートは、ライン２３を介して、ステアリングゲートデコーダとドライバ回路２１に電気的に接続されている。
回路１３と１９と２１のそれぞれは、バス２５を介して、コントローラ２７からアドレスを受信する。デコーダとドライバ回路１３，１９，２１は、それぞれに対応する制御信号ライン及び状態信号ライン２９，３１，３３を介して、コントローラ２７に接続されている。ステアリングゲートとビットラインに供給される電圧は、コントローラとドライバ回路１３，２１を相互に接続するバス２２を介して調整される。１つの実施形態では、コントローラ２７は、ここで説明される機能のパフォーマンスを調整する状態機械を含む。別の実施形態では、状態機械は、コントローラとは別に動作する。

コントローラ２７は、ライン３５を介してホスト装置（図示せず）に接続されることができる。このホストは、パーソナルコンピュータ、ノートブックコンピュータ、ハンドヘルド型装置、デジタルカメラ、オーディオプレーヤ、携帯電話、又は、これら以外の様々な装置である。図４のメモリシステムは、いくつかの既存の物理的及び電気的スタンダードの１つに準拠したカードによって実現することができる。例えば、ＰＣＭＣＩＡ、ＣｏｍｐａｃｔＦｌａｓｈ（登録商標）Ａｓｓｏｃｉａｔｉｏｎ、ＭＭＣ（登録商標）Ａｓｓｏｃｉａｔｉｏｎ、スマートメディア、Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ（登録商標）、メモリスティック等を挙げることができる。
カードフォーマットの場合、ライン３５は、ホスト装置の補助コネクタにインターフェースするカードのコネクタにターミネートする。また、図４のメモリシステムをホスト装置内に組み込むこともできる。さらに別の代替品では、コントローラ２７をホスト装置内に組み込む一方で、メモリシステムの他の構成要素をリムーバブルカードに設けることもできる。別の実施形態では、このメモリシステムをカードではなくパッケージ内に配置することが可能である。例えば、メモリシステムは、一又は複数の集積回路、一又は複数の回路基板、若しくは他のパッケージであってもよい。

デコーダとドライバ回路１３，１９，２１は、それぞれの制御状態ライン２９，３１，３３の制御信号に従って、プログラミング、読み取り、ファンクションの消去を実行するために、バス２５を介して指定されたそれぞれに対応するアレイ１１のラインに適切な電圧を生成する。電圧レベルと他のアレイパラメータを含む状態信号は、同じ制御状態ライン２９，３１，３３を介してアレイ１１によってコントローラ２７に供給される。回路１３の複数のセンス増幅器は、アレイ１１内の指定されたメモリセルの状態を示す電流又は電圧レベルを受け取る。センス増幅器は、読み出し動作の間に、メモリセルの状態に関する情報を、ライン４１を介してコントローラ２７に供給する。通常、多数のメモリセルの状態を並列的に読み出すためには、多数のセンス増幅器が利用される。

II．メモリセル
図５は、メモリアレイ１１の一部の第一実施形態を示す平面図である。図６は、断面Ａ−Ａに沿って得られるメモリアレイの部分断面図である。図面を簡略化するために、基板とコンダクティブな要素とその間に挟設された誘電層は、簡単に示されている。しかしながら、コンダクティブ層自体の間、コンダクティブ層と伝導層の間、あるいは、コンダクティブ層と基板の間に適当な酸化層が設けられることが理解されるだろう。

シリコン基板４５は、平坦上面４７を含む。細長い拡散部４９，５１，５３は、初期イオン注入とその後の拡散によって、表面４７を介して基板４５内に形成される。細長い拡散部４９，５１，５３は、メモリセルのソースとドレインとして機能する。このために、各拡散部は、第１方向（ｘ方向）に離間し、第２方向（ｙ方向）に延びている。ｘ方向とｙ方向は、実質的に直交している。行群と列群を含むアレイ内では、基板表面４７にまたがって、複数のフローティングゲートが設けられている。フローティングゲート間には、適当なゲート誘電体が配置されている。フローティングゲート５５，５６，５７，５８，５９，６０によって構成される１つの行は、フローティングゲート６２，６３，６４，６５，６６，６７によって構成される別の行の付近に平行に配置されている。フローティングゲート６９，５５，６２，７１，７３によって構成される列は、フローティングゲート７５，５６，６３，７７，７９によって構成される列の付近に平行に配置されている。フローティングゲートは、コンダクティブにドープされた多結晶シリコン（ポリシリコン）の第１層から形成されている。この多結晶シリコンは、表面上にデポジットされ、その後に一又は複数のマスキングステップを利用してエッチングすることによって個々のフローティングゲートに分離される。

ビットラインデコーダとドライバ回路１３（図４参照）は、図５の拡散部４９，５１，５３を含むアレイの全てのビットラインソース／ドレイン拡散部にライン１５を介して接続されている。個々のメモリセルの列のソースとドレインは、バス２５を介して供給されるアドレスと、ライン２９を介して供給される制御信号とに応じて、読み出し又はプログラミングのための適切な動作電圧に接続されている。

図５と図６の構造は、フローティングゲートの２つの列毎に、１つのステアリングゲートを利用している。ステアリングゲート８１，８３，８５は、ｙ方向に延びている。ステアリングゲート８１，８３，８５は、隣接した２つのフローティングゲート列に亘って延びているｘ方向の幅と、これらの間に配置されているソース／ドレイン拡散部とを有する。２つのステアリングゲートの間のスペースは、この２つのステアリングゲートが跨っている隣接したフローティングゲートの列間のｘ方向のスペースと同じかそれ以上である。これにより、ゲートをこのスペースに後に形成することができる。ステアリングゲートは、コンダクティブにドープされたポリシリコンの第２層をエッチングすることによって形成される。この第２層は、第１ポリシリコン層の全面上と適当な内部ポリシリコン層誘電体上にデポジットされたものである。
ステアリングゲートデコーダとドライバ回路２１（図４参照）は、ライン２３を介して全てのステアリングゲートに接続されており、バス２５に供給されたアドレスと、ライン３３の制御信号と、ドライバとセンス増幅器１３からのデータとに応じて、それらの電圧を個別に制御する。

ワードライン９１，９２，９３，９４，９５は、ｘ方向に延びているとともに、各ワードラインをフローティングゲートの行に整列するｙ方向にスペースをおいてステアリングゲート群に跨って延びている。ワードラインは、コンダクティブにドープされたポリシリコンの第３層と、ステアリングゲートの間に露出した領域をエッチングすることにより形成される。第３層は、第２ポリシリコン層上に最初に形成された誘電体の上面全体にデポジットされたものである。ワードラインは、読み出し又は書き込みのために、その行内の全てのメモリセルの選択を許容する。メモリアレイの１つの行を別個に選択するために、選択ゲートデコーダとドライバ回路１９（図４参照）が各ワードラインに接続されている。これにより、選択された行内の個々のセルについて、ビットライン、ステアリングゲートデコーダ、ドライバ回路１３，２１（図４参照）によって読み出し又は書き込みが可能になる。

前述の構造におけるゲートは、ドープされたポリシリコン材料によって構成されることが好ましい。しかしながら、上記の一又は複数の３つのポリシリコン層の代わりに、他の適切な電気伝導性材料を利用することもできる。例えば、ワードラインと選択ゲートが形成される第３層は、ポリサイド材料であってもよい。このポリサイド材料は、伝導性を高めるためにタングステンのような伝導性耐腐食性金属ケイ化物が上面に設けられたポリシリコンである。一般的に、ポリサイドによって構成される内部多結晶シリコン酸化物は適切でないために、ポリサイドは第１又は第２ポリシリコン層の代わりに利用されない。

図５と図６には、金属導体層が示されていない。通常、拡散部とポリシリコン要素は金属よりかなり低い伝導性を有している。このために、ポリシリコン要素と拡散部の長さ方向に沿った周期的な間隔をおいて、任意の中間層を介して各金属ラインに対して作成されたコネクションと共に、金属導電体がセパレート層内に含まれている。図５と図６の実施形態の全ての拡散部とポリシリコン要素は個別に駆動されなければならない。このために、これらの金属ラインの数と拡散部とポリシリコン要素の数との間には、１対１の対応関係が一般的に存在する。

図７は、図６の構造の電気的等価回路を示す。等価な要素には、図５と図６の参照符号と同一の符号にプライム（’）を付加している。図示された構造と、それと隣り合う構造は、ソースとドレイン拡散部を共用する。
隣り合う拡散部４９，５１の間の基板内チャネルを介した伝導は、３つの異なる領域内の異なるゲート要素によって制御される。左側の第１領域（Ｔ１−Ｌｅｆｔ）の直上にはフローティングゲート５６が設けられている。左側の第１領域（Ｔ１−Ｌｅｆｔ）に静電的（capacitively）に結合されたステアリングゲート８１が設けられている。右側の第２領域（Ｔ１−Ｒｉｇｈｔ）は、フローティングゲート５７とステアリングゲート８３によって、同様のマナーで制御される。Ｔ１−ＬｅｆｔとＴ１−Ｒｉｇｈｔの間の第３領域Ｔ２は、ワードライン９２の一部である選択ゲート９９によって制御される。

拡散部４９，５１の間のチャネルを通る電子の伝導レベルは、これらの異なるゲート要素からそれぞれに対応するチャネル領域に与えられた電圧に起因する電界によって影響を受ける。フローティングゲートの電圧は、それによってもたらされるネット電荷のレベルに加えて、他のゲートとノードから静電的に結合された全てのディスプレイスメント電荷（displacement charge）に依存する。フローティングゲートの下のチャネル部分の通過を許容する伝導レベルは、そのフローティングゲートの電圧によって制御される。ソース／ドレイン領域のコネクションのために個々のセルを選択するためには、選択ゲート９９の電圧が、単純にチャネルをオフし、目標伝導レベルに切り換える。一実施形態では、個々のメモリセルは、チャネルの３つの異なる領域（Ｔ１−Ｌｅｆｔ、Ｔ２、Ｔ１−Ｒｉｇｈｔ）のそれぞれに設けられている直列接続された３つのトランジスタとして考慮される。別の実施形態では、各フローティングゲートは、メモリセルとして考慮できる。

シングルメモリセルの２つのフローティングゲートの中の１つは、プログラミング又は読み出しのために選択される。この選択は、セルの他の（選択されていない）フローティングゲートによってどのような電荷（その状態に依存する）がキャリーされるのかにかかわらず、その他のフローティングゲートのチャネル領域を適切に伝導させるのに十分な電圧をその他のフローティングゲートのステアリングゲートに供給することによって行なわれる。そのセルの選択トランジスタがそのワードラインに供給された十分な電圧によってターンオンされる場合、そのセルにダイレクトされた読み出し又はプログラミング動作に応答するのは、選択されたフローティングゲートのみである。１つのフローティングゲートの状態の読み出しの間にソースとドレインの間のセルを流れる電流は、他のフローティングゲートの電荷にかかわらず、選択されたフローティングゲートによってキャリーされる電荷に依存する。選択されなかったフローティングゲート下のチャネル部分に伝導性を付与するためにそのフローティングゲート上のステアリングゲートに供給される電圧は、同じステアリングゲートを介して隣り合うセルの隣り合うフローティングゲートにもカップルされる。それにもかかわず、その隣り合うセルのインパクトは、そのセルの他の要素に適切な電圧条件を付加することによって回避される。

図５〜図７の実施形態のフローティングゲートは、そのビットライン（ソースとドレイン拡散部）と、その２つのステアリングゲートとに電圧を供給することによってプログラミングされることが好ましい。この２つのステアリングゲートは、選択されたフローティングゲート内にゲート誘電体に介して注入される、基板チャネル領域内に十分なエネルギを得るために電子を生成させる。このための好ましい技術は、米国特許第５３１３４２１号と第５７１２１８０号の「Source side injection」に開示されている。これらの両方の全体は、本願明細書に組み込まれる。

図５〜図７の実施形態のメモリセルを消去するためには、選択されたフローティングゲートからワードラインのチャネル又は選択ゲートのいずれかに電子が除去されように、メモリセルがデザインされる。選択ゲートに向けて消去される場合、フローティングゲートエッジ１０３と選択ゲート９９の間の誘電体は、薄い酸化層であることが好ましい。この酸化層は、フローティングゲートエッジ上で成長させたものである。セルの様々な要素に適切な電圧が付加されると電子がこの酸化層をトンネルする。同じものが、フローティングゲートエッジ１０５と選択ゲート９９の間にも設けられる。
選択ゲート９９に向けて消去されるようにデザインされている場合、選択ゲートと基板表面４７の間のゲート誘電体に結果としてかかる電圧勾配が、その誘電体のブレークダウンレベルより十分に低く維持されるように注意しなければならない。ワードラインは、一般的に１０ボルトを超えるレベル、場合によっては２０ボルト、さらにはそれ以上に上昇するとともに、セルに付加される他の電圧は、一般的に５ボルト又はそれ未満であるからである。選択ゲート誘電体にかけての電圧勾配は、それを厚くすることによって、あるいは、通常に使用されるものより高い誘電定数を有する選択ゲート誘電体を選択することによって低減することができる。後者は、選択トランジスタの動作に逆方向の影響を及ぼす可能性がある。

セルがチャネルに向けて消去される場合、図５〜図７の実施形態が若干ながら変更される。（１）選択ゲート９９と、隣り合うフローティングゲートエッジ１０３，１０５との間の誘電体が、選択ゲートに向けたフローティングゲートの消去を防ぐために厚くされる。（２）電子トンネルを促進するために、フローティングゲートの下側と基板表面４７との間のゲート誘電体が厚くされる（例えば約１００オングストローム）。（３）ブロックとして同時的に消去されるセルが、列に沿って、あるいは、ブロック内でグループ化される。一実施形態では、ブロックは、基板上で他のブロックから隔離される。これは、一般的にトリプルウェルプロセスによって実行される。ｎウェルがｐ基板内に形成され、セルのブロックをキャリーするｐウェルがｎウェル内に配置される。ｎウェルは、このブロックを他のブロックから隔離する。適切な消去電圧は、消去されるべきブロックのｐウェルに供給され、他のブロックは影響されない。

図４〜図７の構造に関するさらなる詳細は、米国特許第６１５１２４８号に開示されている。この全体は、本願明細書に組み込まれる。

図４〜図７のメモリ構造は、適切なメモリセルの一例である。本発明は、これ以外の構造を利用して実現することもできる。例えば、一実施形態では、電荷保存型誘電体を含む多層誘電体を利用してもよい。本発明の別の実施形態では、ＮＡＮＤ型フラッシュメモリセル又はＮＯＲ型フラッシュメモリセルを利用することができる。関連するＮＡＮＤ型フラッシュメモリとその動作例を以下に列挙する；米国特許第５５７０３１５号、米国特許第５７７４３９７号、米国特許第６０４６９３５号、米国特許第５３８６４２２号、米国特許第６４５６５２８号、及び、米国特許出願番号０９／８９３２７７（公開番号ＵＳ２００３／０００２３４８）。これらの全体は、本願明細書に組み込まれる。以下に挙げる特許は、ＮＯＲ型フラッシュメモリについて説明している；米国特許第５０９５３４４号、第５１７２３３８号、第５８９０１９２号、第６１５１２４８号。これらの全体は、本願明細書に組み込まれる。これ以外のタイプのフラッシュメモリセルや、これ以外のタイプの非揮発性記憶要素を利用することもできる。

III．メモリアレイ動作
図８の表は、アレイ１１のメモリセルのプログラミング、読み出し、及び消去のための動作電圧の例を示す。ライン（２）は、選択ゲート（ワードライン）に向けて消去されるタイプのセルの動作に関連する。ライン（８）は、基板に向けて消去されるタイプのセルの動作に関連する。これらの例では、セルが内部に形成される基板部分はｐ型ドーピングを含んでおり、ビットライン拡散部はｎ型である。これらの動作において、基板はグランド電位に維持される。

図８の表のライン（１）では、選択されない行に電圧条件が付与される。選択されない行のワードラインは、ドライバ回路１９（図４）によって、グランド電位に配置される。ビットライン（拡散部）の列の「Ｘ」と、選択されない行に沿ったセルのステアリングゲートの「Ｘ」は、これらの要素上の電圧は無視することができるものであることを示している。この例では、アレイ要素のための回路１３，１９，２１のいずれからも負電圧が生成されていないために、行の選択ゲートのゼロ電圧によって、その行に沿ったセルが使用可能になることはない。電流は、それらのチャネルを流れることはできない。異なる行の同一列における別のセルのプログラミング又は読み出しは、そのワードラインにゼロ電圧を有する行に影響を与えることなく実行することができる。

表の第２ライン（２）は、ワードラインの選択ゲートに向けて消去されるようにデザインされたタイプのセルを消去するための電圧を示す。１０〜２５ボルト（例えば２０ボルト）の高消去電圧Ｖ_Ｅが、フローティングゲートが消去されるべき全てのワードラインにドライバ回路１９によって供給される。一般的に、これは、多数の連続した行にある全てのセルを含む少なくとも１つの定義されたセルブロックである。しかしながら、より少ない又はより多いセルを同時に消去してもよい。あるいは、消去ブロックをセルの単一行に限定することも可能である。
１つ又はそれ以上の選択された行に沿ったセルのステアリングゲート群は、ドライバ回路２１によって低電圧（例えばゼロ電圧）に設定される。これにより、ステアリングゲートとフローティングゲートの間の高度の静電結合によって、フローティングゲートの電圧が低レベルに維持される。その結果、フローティングゲート群とそれらに対応する選択ゲート群（ワードライン群）の間の電位差は、中間誘電体を電子がトンネルすることを引き起こす。消去についてのさらなる情報は、米国特許第５２７０９７９号に開示されている。この全体は、本願明細書に組み込まれる。

図８の表のライン（３）と（４）は、メモリセルの２つのフローティングゲートの状態を読み出すための電圧の例を示す。ライン（３）は、左フローティングゲートのためのものである。ライン（４）は、右フローティングゲートのためのものである。それぞれにおいて、セルは、そのセルの選択トランジスタをオンして電流がチャネルを流れることを可能とする十分な電圧Ｖ_ＳＲにまで上昇された選択ゲートによって、使用可能になる。一般的に、この電圧は、選択トランジスタの閾値より１ボルトほど高い。

図８の表のライン（３）と（４）に示すように、１つのフローティングゲートの電圧状態を読み出す場合、読み出されるフローティングゲート上のステアリングゲートは、それに供給された電圧Ｖ_Ｍを有する。他のフローティングゲート上のステアリングゲートは、Ｖ_ＢＲまで上昇される。電圧Ｖ_ＢＲは、非選択フローティングゲート下のチャネル部分が十分にコンダクティブになるように、十分に高くされる（例えば８ボルト）。選択されていないフローティングゲートのプログラム状態に依存しない。選択フローティングゲートの状態を読み出すためには、読み取りステップの間に電圧Ｖ_Ｍは複数の電圧（以降で説明する）にステップアップされる。定義された閾値をセル電流が通過する際の値が、回路１３のセンス増幅器によって検出される。

図８の表のライン（５）と（６）は、デュアルフローティングゲートセルの１つのフローティングゲートにプログラミングするための電圧を示す。動作セルを選択するために、選択ゲートが、セルの選択トランジスタをオンするまで十分に上昇される。ソース側インジェクションプログラミング速度を最適化するために、電圧Ｖ_ＳＰは、読み出し中に使用される電圧Ｖ_ＳＲとは異なるものであってよい。一例を挙げると、選択トランジスタの閾値が１ボルトである場合、Ｖ_ＳＰは２．２ボルトである。プログラミングされるべき選択フローティングゲートと同じ側のセルのビットライン拡散部は、プログラミングの間に最大ビットライン電圧（例えば５ボルト）にまで上昇される。この電圧は、ソース側ホットエレクトロンプログラミングを得るために、フローティングゲートチャネルと選択ゲートチャネルの間のギャップに亘って適切な領域を形成するために十分なところまで上昇される。プログラミングの間に、非選択フローティングゲートと同じ側のセルのビットライン拡散部は、ゼロボルト又はゼロボルトに近いボルトにバイアスされる。

非選択フローティングゲート上のフローティングゲートは、その非選択フローティングゲート下のチャネル領域が十分にコンダクティブになるのに十分な電圧Ｖ_ＢＰにまで上昇される（例えば、Ｖ_ＢＰ＝８ボルト）。これにより、非選択ゲートに存在するフローティングゲート電圧の大きさにかかわらず、フローティングゲート電圧のプログラミングウインドウ範囲内においてターゲットフローティングゲートのプログラミングが干渉されない。
ホットエレクトロンプログラミングのために、選択フローティングゲート上ステアリングゲートに電圧Ｖ_Ｐが供給される。この電圧Ｖ_Ｐは、その下のチャネル内に所望の領域条件の作成するのをアシストする電圧まで選択フローティングゲートを駆動するレベルである。例えば、電圧Ｖ_Ｐは、５〜１２ボルトであってもよい。この電圧は、プログラミング動作の間に変化してもよい。一般的に、適切なプログラミング電圧のセットが消去されたセルにまず供給され、適切な読み出し電圧のセットが供給される。さらに、選択フローティングゲートが所望の電圧状態にプログラミングされたことを読み出しステップが示していない場合は、プログラミング電圧が再び供給される。このプログラミング電圧は、先のセットとは一部が異なっていてもよい。上記の所望の電圧状態は、バイナリ記憶素子のプログラミング状態、又は、マルチレベル記憶素子の可変記憶状態の１つのプログラミング状態でもよい。

図８の表のライン（７）は、プログラミングのために選択された行内のセル群に供給される電圧を示すが、これらのセル自体はプログラミングされない。例えば、アレイの区画化された部分の１つの行内で同時にプログラミングされるセル群と、プログラムされないセル群は、交互に配置される。図８の表のライン（７）の電圧が供給されるのは、これらのプログラミングされないセル群である。対向するビットライン拡散部は、電流がチャネル内に流れ込むことを防止するために同じ電圧に維持される（例えば両方がゼロボルト又は両方が５ボルト）。ライン（１）で用いたものと同様に、「ｘ」は、これらのセルのステアリングゲート上の電圧は無視することができるものであることを示す。

基板に消去するようにデザインされたメモリアレイの場合、ライン（２）の消去電圧条件の代わりにライン（８）の消去電圧条件が適用される。消去されるセルのブロックを含んだＰウェルと、これを包囲するｎウェルとが、例示される１０〜２５ボルト（例えば２０ボルトが好ましい）の範囲内で消去電圧Ｖ_Ｅまで上昇される。セルの読み出し及びプログラミングの間において、そのウェルはグランド電位に維持される。基板と選択ゲートの間の過剰な電位差は、誘電材料にダメージを与えたり、セルの動作に望ましいものより誘電材料を厚くしたりする。このために、消去の間において選択ゲートに正電圧Ｖ_ＳＥを付加することによって、選択ゲート誘電体に付加される電圧を低減することが好ましい。このような電圧は、選択ゲートから隣接した選択ゲート（消去されることが求められるもの）に部分的に結合しているために、上昇し過ぎたり、フローティングゲートと基板チャネルの間の電圧差（これは消去のために高くされる）が極端に低減されたりすることはない。Ｖ_ＳＥの範囲は、Ｖ_Ｅのレベルに応じて３〜１２ボルトであってもよい。Ｖ_Ｅが２０ボルトである場合には、Ｖ_ＳＥが１０ボルトであることが好ましい。

図８に示す各値は例である。当業者は、他の適当な値や方法を使用して、メモリシステムを動作させることができる。

IV．雑／ファインプログラミング
図９Ａは、閾電圧（Ｖ_ＴＨ）と時間のグラフ、及び、ビットライン電圧（Ｖ_ＢＬ）と時間のグラフを示す。図９Ａは、雑／ファインプログラミング工程の１つの例がどのようにして実行されるのかを示す。雑／ファインプログラミング方法の様々な代替例や実施形態を使用することもできる。図９Ａに示した方法では、雑フェーズを実行するプログラミング工程から開始する。メモリセルの閾電圧がＶ_ＬＡに到達すると、メモリセルは、セルのビットライン電圧をＶ_Ｉに上昇させてファインプログラミングフェーズにはいる。これにより、メモリセルは、プログラミングが遅くなる。ファインプログラミングフェーズの間は、雑プログラミングフェーズと比較してプログラミングが遅くなる。これにより、ファインプログラミングフェーズ中において、プログラムステップ毎の閾電圧の変化が小さくなる傾向にある。メモリセルは、メモリセルの閾電圧が目標の閾電圧レベルＶ_Ｖに達するまで、ファインプログラミングフェーズを継続する。メモリセルの閾電圧がＶ_Ｖに達すると、そのセルに対するさらなるプログラミングを禁止するために、メモリセルのビットライン電圧がＶ_ｄｄに上昇する。一実施形態では、Ｖ_ＬＡは、Ｖ_Ｖよりも１つのＶ_ｐｇｍステップサイズだけ低い。別の実施形態では、Ｖ_ＬＡとＶ_Ｖの間の差は、より大きい。

図９Ａに示す工程は、１つの雑プログラミングモードと１つのファインモードを示す。別の実施形態では、複数の雑モード及び／又は複数のファインモードが利用される。例えば、図９Ｂは、３つのモードを示す。別の実施形態では、３つより多いモード数を用いることができる。図９Ｂの実施形態は、第１モード（最も雑なモード）を示している。この第１モードは、メモリセルの閾電圧がＶ_ＬＡ２に達するまで実行される。この場合、メモリセルは、中間プログラミングモード（最も雑なモードよりファインであって最もファインなモードより雑）に移行し、ビットラインはＶ_Ｉ１に達する。メモリセルは、その閾電圧がＶ_ＬＡ１に達するまで中間モードに残る。メモリセルは、最もファインなプログラムモードに入り、ビットラインがＶ_Ｉ２に達する。メモリセルは、その閾電圧がＶ_ｖに達するまで、最もファインなプログラムモードに残る。メモリセル閾電圧がＶ_ｖに達すると、メモリセルに対するそれ以上のプログラミングを禁止するために、ビットラインがＶ_ｄｄまで上昇する。別の実施形態では、上述したように、３つより多いモード数を用いることができる（例えば、４モード、５モード、その他）。

図１０は、雑／ファインプログラミング工程の一実施形態を説明するためのフローチャートである。ステップ２０２では、プログラミングされるべきメモリ部分が選択される。一実施形態では、これは、メモリ構造に適した１つ又はそれ以上の書き込みユニットである。書き込みユニットの一例は、ページとして言及される。別の実施形態では、他のユニット及び／又は他の構造を使用することできる。
ステップ２０４では、プレプログラミング工程が時々利用される。アドレスされたメモリセルは、記憶要素の損傷を安定させて次の消去のためにより均一の開始点を提供するために、非データ依存プログラミング（non-data dependent programming）が与えられる。
ステップ２０６では、使用する記憶要素のタイプに応じて、消去工程が実行される。適切なスマートな消去工程の一例は、米国特許第５０９５３４４号に記載されている。この全体は、本願明細書に組み込まれる。
ステップ２０８は、実際の書き込みフェーズのためにより均一な開始範囲内に、消去されたメモリセルの閾電圧を位置させるようにデザインされたソフトプログラミング工程を含んでいる。一実施形態では、消去中（あるいははソフトプログラミング中）に任意のメモリセルがベリファイに失敗した場合、これらのセルを論理アドレススペース外にマッピングすることができる。この場合、メモリは、データ条件プログラミングフェーズのために準備された状態になる。

ステップ２１０では、プログラミング電圧（Ｖｐｇｍ）が初期値に設定される。例えば、いくつかの実施形態では、図１の階段波形が使用される。ステップ２１０は、初期パルスを設定することを含む。ステップ２１０では、プログラムカウンタ（ＰＣ）がゼロに初期化される。
ステップ２２０では、プログラムパルスが付加される。例えば、１つの反復のステップ２２０は、図３のプログラムパルス１０Ａの付加することを含む。
ステップ２２２では、雑ベリフィケーションプロセスとファインベリフィケーションプロセスが同時に実行される。ファインプログラミングについてベリファイされている１つ又はそれ以上のメモリセルと時間的にオーバーラップする状態の中で、１つ又はそれ以上のメモリセルが雑プログラミングについてベリファイされる。例えば、バイナリメモリセル（例えば２状態）において、いくつかのメモリセルが雑プログラミングについてベリファイされる間に、他のメモリセルがファインプログラミングについてベリファイされる。マルチ状態メモリセルにおいて、いくつかのメモリセルが特定状態の雑プログラミングについてベリファイされる間に、他のメモリセルはその同じ特定状態のファインプログラミングについてベリファイされる。マルチ状態メモリセルに関する他の実施形態では、他のメモリセルがファインプログラミングについてベリファイされる間に、いくつかのメモリセルが雑プログラミングについてベリファイされる場合、それと同時に異なるメモリセルがプログラミング／ベリファイされてもよい。ステップ２２２の詳細は後で述べる。

ステップ２２４では、全てのメモリセルについてそれらの閾電圧が最終目標電圧に達したとベリファイされたのか否かが決定される。最終目標電圧に達している場合、ステップ２２６においてプログラミング工程が完了する（状態＝パス）。全てのメモリセルがベリファイされていない場合、プログラムカウンタ（ＰＣ）が２０未満であるのか否かが決定される。プログラムカウンタ（ＰＣ）が２０未満でない場合（ステップ２２８）、プログラム工程は失敗である（ステップ２３０）。プログラムカウンタ（ＰＣ）が２０未満である場合、ステップ２３０において、プログラムカウンタ（ＰＣ）を１つ増加させ、プログラミング電圧が次のパルスにステップアップする。ステップ２３０を終えると、ステップ２２０へ戻り、次のプログラムパルスがメモリセルに付加される。

V．ベリフィケーション
図１１は、ファインベリフィケーションと同時的に雑ベリフィケーションを実行する工程（図１０のステップ２２２参照）の一実施形態を説明するためのフローチャートを示す。
図１１のステップ３０２では、特定のフラッシュメモリセルが雑プログラミングモードにあるのか、あるいは、ファインプログラミングモードにあるのかを決定するために、システムによってレジスタ（または他の記憶装置）がチェックされる。メモリセルが雑フェーズにある場合（ステップ３０４）、ステップ３０６において雑ベリフィケーションが実行される。図９Ａの例の場合、メモリセルは、その閾電圧を電圧Ｖ_ＬＡと比較させることができる。メモリセルの閾電圧がＶ_ＬＡより大きい場合（ステップ３０８）、メモリセルは雑ベリフィケーションテストをパスする。メモリセルの閾電圧がＶ_ＬＡ未満の場合、メモリセルはベリフィケーションテストをパスしない。メモリセルが雑ベリフィケーションテストをパスしなかった場合、メモリセルは、雑プログラミングモードを継続する（ステップ３１０）。メモリセルが雑ベリフィケーションテストをパスした場合、メモリセルは、プログラミングモードからファインプログラミングモードに移行する（ステップ３１２）。

ステップ３０４においてメモリセルがファインプログラミングモードにあると決定された場合、ステップ３２０においてファインベリフィケーション工程が実行される。図９Ａの例の場合、メモリセルの閾電圧は、最終的な目標閾電圧Ｖ_ｖと比較されることができる。メモリセルの閾電圧がターゲット電圧Ｖ_ｖより大きい場合（ステップ３２２）、ファインベリフィケーションテストにパスし、このメモリセルに対するさらなるプログラミングが禁止される（ステップ３２４）。メモリセルのさらなるプログラミングを禁止するための一実施形態では、ビットラインＶｄｄを上昇させる。メモリセルをロックアウトする手段を利用してもよい。（例えばメモリセルの閾電圧が目標電圧Ｖ_ｖに達しなかったために）ステップ３２２においてベリフィケーションテストに合格しなかった場合、メモリセルのさらなるプログラミングが禁止されない（ステップ３２６）。

図１１の工程は、個々のセルに対して実施される。多くの実施形態において、複数のセルに同時的にプログラミングが実行される。これにより、図１１の工程が複数のセルに同時的に実行される。このプログラミングの間に、いくつかのセルは雑プログラミング工程にあるとともに、これ以外のセルはファインプログラミング工程にある。そのために、セル群の中のいくつかは雑ベリフィケーションステップ３０６を実行し、他のセル群はファインベリフィケーションステップ３２０を実行する。例えば、状態２（図２参照）にプログラムされており１セットのセルは、他のセルより高速にプログラミングするいくつかのセルを有する。高速にプログラミングされるセルは、ファインフェーズにより早く移行することができる。雑フェーズにおけるメモリセルがそれらの閾電圧を状態２のＶ_ＬＡと比較させる間に、ファインフェーズにおけるセルはそれらの閾電圧をベリファイされた状態２のＶ_ｖと比較させる。
それぞれのベリフィケーションステップにおいて任意のセルが雑ベリフィケーションのみを実行させるか、あるいはファインベリフィケーションのみを実行させて、両方が実行されることはないために、図１１の工程は効率的である。これに対して、従来のシステムは、雑ベリフィケーションとファインベリフィケーションの両方を順に実行する。
本発明の一実施形態では、メモリセルがマルチ状態セルであって、複数の状態のベリフィケーションテストを実行しなければならない場合には、複数の状態について雑ベリフィケーションが実行されるか、複数の状態についてファインベリフィケーションが実行される。しかしながら、特定のメモリセルに対して、複数の状態について雑ベリフィケーションとファインベリフィケーションの両方が実行されることはない。例えば、図３では、７つの証明パルスを示している。８状態メモリセルでは、７つのベリフィケーションパルスが雑ベリフィケーション工程で使用されるか、７つのベリフィケーションパルスがファインベリフィケーション工程で使用される。いくつかの従来技術の装置では、８状態の場合、１４のベリフィケーションパルスが必要となり、そのうちの７つのパルスは雑フェーズで使用され、他の７パルスはファインフェーズで使用される。図１１の工程は、必要なベリフィケーションパルスの数を減少させることができる。

図１２は、図１１の工程の一実施形態を実現するために使用される構成要素を示すブロック線図である。図１２は、１ビットライン用の回路を示す。一実施形態では、ビットライン毎にこの回路が設けられる。別の実施形態では、１対のビットライン毎にこの回路が設けられる。図１２は、スイッチ４００とキャパシタ４０２に接続されたビットラインを示す。キャパシタは、グランドに接続されている。スイッチ４００は、マルチプレクサ４０４からの信号を入力する。マルチプレクサ４０４からの信号は、プログラミングに使用される。マルチプレクサ４０４は、２つの信号ＶｐｃとＶｐｆを入力し、Ｃ／Ｆレジスタ４２０からの指示に基づいて、これらの２つの信号の中から１つを選択する。スイッチ４００は、センス増幅回路４１０の入力部に接続されている。信号Ｖｒｅｆも、センス増幅回路４１０の入力部に接続されている。センス増幅回路４１０の出力部は、Ｃ／Ｆレジスタ４２０にデータを提供する。Ｃ／Ｆレジスタ４２０の出力部は、マルチプレクサ４０４とロックアウトレジスタ４２２とマルチプレクサ４３０にデータを提供する。マルチプレクサ４３０は、信号ＴｃとＴｆを入力し、Ｃ／Ｆレジスタ４２０からのデータに基づいて、これらの２つの信号の中から１つを選択する。マルチプレクサ４３０の出力部は、センス増幅回路４１０の別の入力部に接続されている。

図１２の構成要素の動作は、ビットライン放電ベリフィケーション工程に基づいている。まず、ビットラインがチャージされる。次に、そのビットラインに接続されるメモリセルの制御ゲート（又はステアリングゲート）にベリフィケーションパルスが供給される。その後に、ビットラインが放電することが許容される。放電のレートに基づいて、メモリセルが特定の閾電圧レベルよりも大きいのか小さいのかが決定される。

図１３は、ビットライン電圧（Ｖｂ１）と時間のグラフを示す。一実施形態では、ビットラインは、ある時間Ｔに亘って放電することが許容される。時間Ｔにおいて、ビットラインの電圧が基準電圧Ｖｒｅｆと比較される。このビットライン電圧がＶｒｅｆより大きい場合、メモリセルは、より低いドライビングキャパビリティを有し、目標閾電圧を超えてプログラムされる。時間Ｔにおいてビット電圧がＶｒｅｆより小さい場合、メモリセルの閾電圧は、目標閾値より小さくなる。別の実施形態では、固定された時間Ｔの後にビットライン上の電圧を測定する代わりに、ビットラインがＶｒｅｆに達するまで放電することが許容される。その後に、閾電圧が目標閾値より大きいのか小さいのかを決定するために、この放電時間が１セットの所定時間と比較される。
一実施形態では、雑／ファイン方法を用いてプログラミングされているセルにおいて、雑プログラミングに１つのＶｒｅｆを持たせて、ファインプログラミングに別のＶｒｅｆを持たせることによって、雑とファインの間で比較点を変えることができる。他の実施形態では、雑プログラミングに関連した放電について１つの時間Ｔ１が設定され、ファインプログラミングに関連した放電について別の時間Ｔ２が設定され、時間Ｔの長さが変えられる。別の実施形態では、１つのプレチャージ値が雑プログラミングに使用され、別のプレチャージ値がファインプログラミングに使用されるように、ビットラインに対するプレチャージが変えられる。なお、上述したことを組み合わせて利用することもできる。

別の実施形態では、電流コンパレータ（current comparators）を利用したスタティックセンシングアプローチ（static sensing approach）が利用される。この実施形態では、固定された基準Ｖｒｅｆが、雑／ファインプログラミングに特化した１セットの基準電流に置き換えられる。与えられたメモリセルについて、基準電流がセル電流を超えると、関連するセンス増幅器が、目標電圧を超えてプログラミングされたセル閾電圧を表示する。さらなる情報は、米国特許第６２２２７６２号に記載されている。この全体は、本願明細書に組み込まれる。

図１２に示す装置の一実施形態では、Ｃ／Ｆレジスタ４２０は、特定のメモリセルが雑プログラミングモードにあるのか、あるいは、ファインプログラミングモードにあるのかを示す１ビットレジスタである。メモリセルが雑プログラミングモードにある場合、プログラミングの間に、マルチプレクサ４０４は、スイッチ４００を介して雑モードプログラミング電圧（Ｖｐｃ）をビットラインに送る。メモリセルがファインプログラミングモードにある場合、マルチプレクサ４０４は、スイッチ４００を介してファインモードプログラミング電圧（Ｖｐｆ）をビットラインに送る。ベリフィケーションの間において、センス増幅器４１０は、ビットライン電圧と基準電圧Ｖｒｅｆを比較する回路を含む。ベリフィケーションの間において、メモリセルが雑モードにある場合、マルチプレクサ４３０は、Ｃ／Ｆレジスタ４２０に従って、雑時間ストロボ（coarse time strobe）Ｔｃを選択する。
センス増幅器４１０は、ビットラインがＴｃで示される時間内に所定の基準値Ｖｒｅｆまで放電したのか否かを決定する。ビットラインがＴｃで示す時間内に所定の基準値Ｖｒｅｆまで放電したことによって、メモリセルについて雑ベリフィケーションテストにパスしたことをセンス増幅器が決定すると、メモリセルがファインプログラミングモードにあることを示すように変更する旨の信号が、Ｃ／Ｆレジスタ４２０に送られる。マルチプレクサ４０４，４３０は、セレクションを変更する。これにより、次にセルのプログラミングを行う際には、マルチプレクサ４０４は、電圧Ｖｐｆをビットラインに送る。次にベリファイオペレーションのための比較が行われる際には、マルチプレクサ４３０は、時間ストロボＴｆをセンス増幅器４１０に送る。
ファインモードの間にビットラインがＴｆで示す時間内で所定の基準値Ｖｒｅｆまで放電したことによって、ファインベリフィケーション工程が完了したことをセンス増幅回路４１０が決定すると、センス増幅器４１０は、Ｃ／Ｆレジスタ４２０にその旨を通知する。Ｃ／Ｆレジスタ４２０は、セルをさらなるプログラミングからロックアウト（禁止）すべきである旨をロックアウトレジスタ４２２に表示させる。

図１４は、ベリフィケーションを実行するための第２実施形態である。１対のセンシング時間と固定基準電圧を使用してビットライン電圧の比較を実行する代わりに、１対の基準電流源が利用される。与えられたメモリセルにおいて、基準電流がそのセル電流を超えると、関連するセンス増幅器が、メモリセルが目標閾値条件を満たすようにプログラムされたことを表示する。これにより、Ｃ／Ｆレジスタ４２０の出力に基づいて、マルチプレクサ４３０は、雑フェーズ（Ｉｃ）のための電流源を供給するのか、あるいは、ファインフェーズ（Ｉｆ）のための電流源を供給するのかを選択する。

図１５は、別の実施形態を示す。図１５では、マルチプレクサ４４８が、雑プログラミングフェーズ（Ｖｒｃ）のための基準電圧とファインプログラミングフェーズ（Ｖｒｆ）のための基準電圧のいずれかを、センス増幅器４１０に供給するために選択する。この実施形態では、センス増幅器４１０が、Ｃ／Ｆレジスタ４２０のターンオンに基づいて、固定された時間（Ｔ）の後に放電しているビットラインの電圧とマルチプレクサ４４８からの電圧基準とを比較する。

VI．電流シンキング
上述したように、メモリセルを雑プログラミングモードからファインプログラミングモードに移行させるための１つの方法は、ビットラインの電圧を上昇させるというものである。ビットラインの電圧を上昇させると、プログラミングが遅くなる傾向がある。これにより、ファインプログラミングモードにあるメモリセルの閾電圧の上昇が小さくなり、よりタイトな閾電圧区分が達成される。
メモリセルを雑プログラミングフェーズからファインプログラミングフェーズに移行させる別の手段は、メモリセルのチャネルを流れる電流量を変えるものである。プログラミングの間において、選択ゲートの伝導特性に従って、メモリセルのソースが、グランドより上昇する。電流シンクはソースに接続されることができ、チャネルを流れる電流量をコントロールすることができる。シンキング電流が大きいほど、チャネルを流れる電流も大きくなり、メモリセルのプログラミングも高速になる。電流シンクが低減されると（シンキングする電流が減少すると）、チャネル内の電流が低下し、メモリセルのプログラミングが遅くなる。例えば、雑フェーズの間に電流シンクが１０００ｎＡほどシンキングし、その後のファインフェーズの間に１００ｎＡほどシンキングした場合、チャネル電流が元の値の１／１０まで低下し、メモリセルのプログラミング速度が１／１０になる。

図１６は、関連する閾電圧の増加（Ｖｔ）と階段制御ゲートプログラミングパルスを示すグラフである。これは、１０００ｎＡの電流シンキングとともに一連の２５０ｍＶ階段制御ゲートプログラミングパルスに従う。これにより、安定した状態のプログラミングコンディションを設定する。
図１６は、異なる電流シンクを利用してプログラミングされるメモリセルについて、５つのプログラミング曲線５００，５０２，５０４，５０６，５０８を示す。グラフ５００のメモリセルは、安定した状態のプログラミング動作を継続し、１０００ｎＡの電流シンクを有する。曲線５０２のメモリセルは、５６２ｎＡまで低下した電流シンクを有する。曲線５０４のメモリセルは、３１６ｎＡまで低下した電流シンクを有する。曲線５０６のメモリセルは、１７８ｎＡまで低下した電流シンクを有する。曲線５０８のメモリセルは、１００ｎＡまで低下した電流シンクを有する。図１６のグラフに見られるように、電流シンクが大きいほど、メモリセルのプログラミングが高速化する。例えば、第１プログラムパルスの後に、曲線５０８のメモリセルの閾電圧が２０ｍｖ上昇し、曲線５０６のメモリセルの閾値電圧が３３ｍｖ上昇し、曲線５０４のメモリセルの閾値電圧が６８ｍｖ上昇し、曲線５０２のメモリセルの閾値電圧が１１２ｍｖ上昇し、曲線５００のメモリセルの閾値電圧が２３４ｍｖ上昇する。これらは、制御ゲートプログラミングステアケース毎に２５０ｍｖの安定的な状態のリスポンスを反映する。
第２プログラミングパルスの後に、曲線５０８のメモリセルが４７ｍｖの閾電圧を有し、曲線５０６のメモリセルが９０ｍｖの閾電圧を有し、曲線５０４のメモリセルが１５９ｍｖの閾電圧を有し、曲線５０２のメモリセルが２７０ｍｖの閾電圧を有する。第３プログラミングパルスの後に、曲線５０８のメモリセル閾電圧が８７ｍｖになり、曲線５０６のメモリセルの閾電圧が１５９ｍｖになり、曲線５０４のメモリセルの閾値電圧が２７１ｍｖになる。第４プログラミングステップの後に、工程５０８のメモリセルは１４４ｍｖの閾電圧を有し、曲線５０６のメモリセルは２４９ｍｖの閾電圧を有する。第５プログラミングステップでは、曲線５０８のメモリセルの閾電圧が２２１ｍｖである。

図１６を参照して説明したように、電流シンキングを低下させることにより、プログラミング速度を遅くできる。一実施形態では、２つの電流シンクの変更を利用して、雑モードとファインモードを変更する。例えば、雑モードは大きな電流シンク（例えば１０００ｎＡ）を有し、ファインモードはこれよりも小さな電流シンク（例えば１００ｎＡ）を有する。あるいは、雑モードに電流シンクを設けず、ファインモードに電流シンクを設けることによって、プログラミング速度を低減することができる。これ以外の構造も利用することができる。

図１７は、右ビット又は制御ライン（ＢＬｒｉｇｈｔ、端末５１’）に接続された電流シンク６００を図７のメモリ要素に追加したものである。図１７では、フローティングゲート５６’がプログラミングされる。いくつかの実施形態では、制御ライン５１’と４９’の両方がビットラインであると考えられる。別の実施形態では、端末５１’の制御ラインがソースライン又は別の制御ラインであると考えられる。
電流シンク６００は、Ｃ／Ｆレジスタ４２０（上記参照）に接続されている。一実施形態では、電流シンク６００は、可変電流シンクである。即ち、電流シンク６００は、レベルの異なる電流をシンクすることができる。例えば、電流シンクは、一方がファインモード用であって他方が雑モード用である２つの異なるレベルの電流をシンクすることができる。Ｃ／Ｆレジスタ４２０からの指示に基づいて、適切な電流シンク値が選択される。例えば、Ｃ／Ｆレジスタ４２０によってフローティングゲート５６’が雑モードにあることが示されると、電流シンク６００は、雑モードに適した電流シンクを選択する。Ｃ／Ｆレジスタ４２０によってフローティングゲート５６’がファインモードにあることが示されると、電流シンク６００は、ファインモードに適したシンク値を選択する。別の実施形態では、電流シンク６００は、電流をファインモード用にシンクするためのみに利用される。この場合、端末５１’とグランドサプライの間には、雑モード中に電流シンク６００をバイパスするためのスイッチが設けられる。このスイッチは、Ｃ／Ｆレジスタ４２０に記憶される値に基づいて制御される。図１７の実施形態では、左ステアリングゲート８１’にプログラミング電圧（例えば上述した階段制御ゲートプログラミング電圧）が供給される。

別の実施形態では、図１７の電流シンク６００は、マルチ状態メモリセルの各状態について雑な値とファインな値の異なるセットをシンクすることができる。７つのプログラミング状態がある場合、電流シンク６００は、１４（オーバラップが存在する場合にはこれ未満）の異なる電流レベルをシンクすることができる。あるいは、１４（オーバラップが存在する場合にはこれ未満）の異なる電流シンクが存在してもよい。異なる状態のために異なるセットの電流シンク値を採用すると、より効率的なプログラミング工程が可能となる。必要なプログラミングパルスが少なくなり（例えば２００ｍＶステップサイズ）、ヘビーにプログラムされた（例えば状態７にプログラムされた）メモリセルのプログラミングが高速化する。この場合、より低い状態にプログラミング（例えば状態１にプログラミング）することが目標とされたセルがオーバープログラムされることがない。
上述したスキームの一例は、上記のスマートベリファイスキームを利用するのではなく、各プログラミングパルスの後に全ての状態に対してベリファイしてもよい。

以下の表１は、電流シンク値のセットの一例を示す。ファインモードには２つのオプションが設けられていることに留意するべきである。ファインモードをデザインする電流デザイナは、ファインモードにおけるプログラミングをどの程度遅くさせたいのかに基づいて、いずれかのオプションを選択することができる。オプション２は、雑モードからファインモードに移行する際にプログラミングがより遅くなるものである。

ｓｔａｔｅ−ｔｏ−ｓｔａｔｅセパレーションは、ｓｔａｔｅ−ｔｏ−ｓｔａｔｅマージンを比較される任意の２つのスキームと同一に維持しながら、プログラミング区分をタイトにすることができる程度と同じ程度まで低減することができる。このために、以下の表２は、４００ｍＶのｓｔａｔｅ−ｔｏ−ｓｔａｔｅセパレーションによって７つの状態のプログラミングするために必要な一定の電流シンク値の範囲を示す。

上記の電流シンク値のセットは例示されたものであり、特定の実施形態に応じて異なる値を利用することができる点に留意するべきである。ファインモードの電流シンキングに利用される多くの値は、別の状態の雑モードに利用される電流シンク値と同じである。例えば、ファインモード（オプション１）の状態５の電流シンク値と、雑モードの状態４の電流シンク値は、共に１１７．４０ｎＡである。このオーバーラップによってこの特徴を実現するために必要なロジックが減少し、いくつかのケースでは電流シンクの数又は電流シンク（群）の複雑性が減少する。

図１８は、スイッチ６２０を制御するためにＣ／Ｆレジスタ４２０を利用する別の実施形態を示す。スイッチ６２０は、２つの電流シンク６２２，６２４の中から１つを選択する。電流シンク６２２は雑モードのための電流をシンキングし、電流シンク６２４はファインモードのための電流をシンキングする。Ｃ／Ｆレジスタ４２０は、フローティングゲート５６’が雑モードでプログラミングされている旨を表示する場合、電流シンク６２２を選択することを示す信号をスイッチ６２８に送る。フローティングゲート５６’がファインモードでプログラミングされている場合、Ｃ／Ｆレジスタ４２０は、電流シンク６２４を選択するようにスイッチ６２０に指示する。雑プログラミングモードからファインプログラミングモードへの切り換えが、電流シンクの切り換えによって実行される。ファインモードの電流シンク６２４は、雑モードの電流シンク６２２よりも少ない電流をシンクすると考えられる。

図１９は、ここで述べている電流シンキング技術を利用するプロセスを説明するためのフローチャートである。ステップ６５０では、メモリセルは、雑プログラミングモードでプログラミングを開始する。雑プログラミングモードは、第１閾電圧ベリフィケーションレベルに達するまで継続する。ステップ６５２では、雑プログラミングモードを実行するために、電流シンク機構が雑モード電流シンキングセッティングにセットされる。いくつかの実施形態では、雑モードにおいて電流シンキングが利用されない。ステップ６５２は、図１７における電流シンク６００の適切な制御、又は、図１８における電流シンク６２２の選択を含むことができる。ステップ６５０とステップ６５２は、雑モードが完了するまで継続する（ステップ６５２の下の矢印が点線状になっているのはこのためである）。
雑ベリフィケーションレベルに達したために雑モードが完了すると、ステップ６５４においてファインプログラミングモードが開始される。ステップ６５６では、ファインプログラミングモードの一部として、電流シンクがファインモード電流シンキングセッティングにセットされる。一実施形態では、ステップ６５６は、図１７における電流シンク６００の適切な設定を含む。別の実施形態では、ステップ６５６は、図１８における電流シンクの選択６２４を含む。図１９の工程は、１つのメモリセルについてのものである。複数のメモリセルが図１９の工程を同時に実行することができる。この場合、いくつかのメモリセルが雑プログラミングモードにあって他のメモリセルがファインプログラミングモードにある状態になる。

この電流シンキング技術と図１９の工程は、図１７と図１８に示すものに加えて、別タイプのメモリセルにおいても使用することができる。例えば、図１７と図１８は、１つのメモリセルについて複数のデュアルフローティングゲートを備える。この電流シンキング技術は、フローティングゲートを１つしか有していないメモリセルにおいても利用することができる。この場合、電流シンクは、１つのフローティングゲートのソース側に接続されることが好ましい。さらに、電流シンキング技術は、２つより多いフローティングゲートを有するメモリセルにおいて利用することができる。
一般的に、電流シンクは、プログラミングされているフローティングゲートに対してソース側に供給される。しかしながら、別の実施形態では、別の制御ラインに接続され、この制御ラインがプログラミング速度を統治する。例えば、いくつかの構造では、ソースとドレインの指定は任意でもよく、本発明はソース側に限定されるものではない。

上記の雑／ファインプログラミングの電流シンクの利用は、上記の同時的に実行される雑／ファインベリフィケーション工程と組み合わせることができる点に留意するべきである。別のモードでは、雑モードに対してファインモードに移行する電流シンク処理は、上記の同時的に実行される雑／ファインベリフィケーション工程がなくてもよい。さらに、この電流シンク技術（同時的に実行される雑／ファインベリフィケーションと組み合わせてもよいし組み合わせなくてもよい）は、上記のスマートベリフィケーション工程の有無にかかわらず利用することができる。さらに、スマートベリフィケーション工程は、雑／ファイン間を変更するために電流シンキングを利用せず、同時的に実行される雑／ファインベリフィケーション工程と共に利用することができる。

VII．チャージパケット測定
図２０〜図２５を参照して、メモリセルをファインプログラミングモードに移行させる別の実施形態のセットを説明する。これらの実施形態は、メモリセルのプログラミングのために使用可能である電荷を制限することによって、ファインプログラミングモードを提供する。
例えば、図２０は、フローティングゲート５６’がプログラミングされている構成の図７のメモリセルを示す。ビットラインライト端末５１’には、Ｃ／Ｆレジスタ４２０によって制御されるスイッチ７００が取り付けられている。スイッチ７００は２つの入力部を設けている。
第１入力部は参照符号７０２で示す。フローティングゲート５６’が雑モードにあることをＣ／Ｆレジスタ４２０が示している場合、スイッチ７００は、雑プログラミングモードの間にビットラインに接続される通常の構成要素である入力部７０２を選択する。即ち、ある実施形態では、雑プログラミングモードの間にチャージパケット測定が実行されない。
フローティングゲート５６’がファインプログラミングモードにあることをＣ／Ｆレジスタ４２０が示している場合、スイッチ７００は、端末５１’をスイッチ７０８とキャパシタ７１０に接続する。キャパシタ７１０の反対側は、基準電位（例えばグランド）に接続されている。スイッチ７０８は、プレチャージサプライ（例えば電圧サプライ）７１２に接続されている。
構成要素７０８，７１０，７１２は、ファインプログラミングモードにおいて２ステップメソッドの一部として利用される。第１ステップでは、コンデンサ７１０は、スイッチ７０８を介して電源７１２に接続され、プレチャージ電圧にチャージされ、プログラミングソースバイアスが実現される。第２ステップでは、キャパシタ７１０は、電源７１２から切断され、制御ゲートプログラミング電圧パルスが左ステアリングゲート８１’に供給される。キャパシタ７１０内に蓄積されているプレチャージ電圧は、メモリセルを通る電流を介して放電し、エレクトロンがフローティングゲート５６’内に注入される。キャパシタが十分に放電すると、ホットエレクトロン注入がストップし、プログラミングが終了する。これにより、キャパシタ７１０に蓄積される電荷の相対量は、プログラミングをどの程度実行するのかを制限する。
キャパシタにおいて相対的に電荷量が少ないということは、閾電圧の移動も少なくなることを意味する。例えば、同じ電圧値にプレチャージされた２倍の規模のキャパシタ（例えば２Ｃ）は、２倍の電荷を蓄積し、同じ電圧値にプレチャージされた静電容量を有するキャパシタＣの２倍をプログラミングする。図２０は、１ビットライン用の構成要素４２０，７００〜７１２を示す。一実施形態では、各ビットラインに類似の構成要素のセットを設けることができる

図２１は、２つのグラフを示す。上のグラフは、端末５１’における電圧と時間を示す。下のグラフは、選択ゲートにおける電圧と時間を示す。時間ｔ_０においてキャパシタ７１０がプレチャージされ、端末５１’における制御ラインがプレチャージされる。時間ｔ_１において選択ゲートがオン状態になると、図２０のキャパシタ７１０が電流のシンキングを開始し、その電圧が上昇し、電流の流れが低減する。最終的には、キャパシタが十分に放電すると、チャネル内の電流の流れが停止する。

図２２は、上記のチャージ測定を実行するための工程の一実施形態のフローチャートである。ステップ７４０では、適切なプレチャージ回路が選択される。一実施形態では、ファインモードのみにプレチャージ回路が設けられ、雑モードにはプレチャージ回路は設けられない。さらなる実施形態では、雑モードに第１プレチャージ回路を利用し、ファインモードに第２プレチャージ回路を利用する。ステップ７４２では、プレチャージを許容するスイッチ（例えばスイッチ７０８）が、プレチャージを開始するために閉じられる。ステップ７４４では、スイッチが開かれ、プレチャージを終了する。ステップ７４６では、ステアリングゲートに供給されるパルスが供給され、選択ゲートがオン状態になることによって、キャパシタが十分に放電するまで、電流がチャネルを流れてエレクトロンがフローティングゲートに注入される。

図２３は、別の実施形態のブロック線図を示す。この実施形態では、雑プログラミングモードに１つのプレチャージ回路を利用し、ファインプログラミングモードに別のプレチャージ回路を利用する。
スイッチ７８０は、端末５１’に接続され、Ｃ／Ｆレジスタ４２０によって制御される。フローティングゲート５６’が雑プログラミングモードにあることをＣ／Ｆレジスタ４２０が示している場合、スイッチ７８０は、構成要素７８２，７８４，７８６を選択する。フローティングゲート５６’がファインプログラミングモードにあることをＣ／Ｆレジスタ４２０が示している場合、スイッチ７８０は、構成要素７９０，７９２，７９４を選択する。

プレチャージサプライ７８６がスイッチ７８２に接続され、これがキャパシタ７８４に接続されている。スイッチ７８２が閉じられると、プレチャージサプライ７８６は、雑プログラミングモードのためにキャパシタ７８４をチャージする。キャパシタ７８４のチャージの後にスイッチ７８２が開かれ、フローティングゲート５６’をプログラミングするために、メモリセルを介して（スイッチ７８０経由で）キャパシタ７８４が放電することが許容される。

プレチャージサプライ７９４は、スイッチ７９０が閉じられている場合に、キャパシタ７９２をプレチャージするために使用される。キャパシタ７９２のプレチャージの後にスイッチ７９０が開かれる。これにより、キャパシタ７９２は、フローティングゲート５６’をプログラミングするために、ファインプログラミングモードの間にメモリセルを介して放電することが許容される。
一実施形態では、プレチャージサプライ７８６はプレチャージサプライ７９４より低い電圧であるために、雑プログラミングモードのためのキャパシタ７８４がチャージされる値は、ファインプログラミングモードのためのキャパシタ７９２がチャージされる値よりも大きくなる。キャパシタのチャージ値が大きいほど、よりプログラミングされることになる。これにより、雑モードについてのプログラミング量が多くなり、ファインモードについてのプログラミング量が減少する。特定の要求、装置の最適化、シミュレーション、及び／又は装置特性、さらに、雑プログラミングとファインプログラミングの区別化のためのターゲットに基づいて、サプライとキャパシタの正確な値（電圧又は別タイプのサプライ）が決定される。

図２４は、メモリセル内のチャージを測定するための別の実施形態を示す。図２４は、可変プレチャージサプライ８００に接続されたＣ／Ｆレジスタ４２０を示す。プレチャージサプライ８００は、一方が雑プログラミングモードのためであって他方がファインプログラミングモードのためである少なくとも２つの異なるサプライレベルを供給することができる。Ｃ／Ｆレジスタ４２０における値に基づいて、スイッチ８０２に適切なレベルが供給される。スイッチ８０２は、キャパシタ８０４と端末５１’にも接続されている。このために、雑プログラミングフェーズの間にフローティングゲート５６’をプログラミングするために、プレチャージサプライ８００は、キャパシタ８０４に雑チャージレベルを送る。ファインプログラミングモードの間にフローティングゲート５６’をプログラミングするために、プレチャージサプライ８００は、（雑チャージよりも比較的に小さい）ファインチャージを供給する。

図２５は、上記のチャージ測定を実行するための別の実施形態を示す。図２５の実施形態では、雑モードとファインモードの両方に共通のプレチャージサプライ８４８を使用する。しかしながら、２つの異なるキャパシタの中から一方を選択するために、スイッチ８４０が利用される。雑モードのプログラミングにはキャパシタ８４２が利用され、ファインモードのプログラミングにはキャパシタ８４２より静電容量が小さいキャパシタ８４４が利用される。スイッチ８４０は、Ｃ／Ｆレジスタ４２０に記憶されている値に基づいて、キャパシタ８４２と８４４の中から一方を選択する。

別の実施形態では、キャパシタを利用して制御ライン（例えば５１’）をプレチャージすることによって、制御ラインを接地する。ステアリングゲートにパルスが供給されると、プレチャージがキャパシタに対する電流のシンキングを引き起こし、装置が最終的にシャットダウンするまで電圧が上昇する。キャパシタ内に電流が流れると、プログラミングを効率的に停止するために十分に高い値に達するまで端末５１’における電圧が上昇する。このチャージ制限されたオペレーションは、プログラミングの間の各パルスについて実行される。

各パルスが供給された後に、メモリセルがベリファイされる。上記のチャージパケット測定技術は、上記のスマートベリファイ工程及び／又は同時的に実行される雑／ファインベリフィケーション工程と組み合わせて利用されてもよい。

別の実施形態では、同時的に実行される雑／ファインベリフィケーションと、プログラミングの間の電流シンキングと、プログラミングの間のチャージ測定との全ては、複数のメモリセルのワードライン又はステアリングゲート（メモリセル構造に依存する）に供給されている共通の信号（例えばＶｐｇｍ）を考慮する点に留意するべきである。

上記した本発明の詳細な説明は、例証及び説明を目的として提示されたものである。上記に開示された形態に本発明を制限することを意図するものではない。上記の示唆を考慮した多くの改良及び応用が可能である。上記の実施形態は、当業者が本発明を様々な実施形態において考えられる特定の使用に適した様々な改良を加えて利用できるように、本発明の原理とその実用的な用途を最良に説明するものとして選択された。本発明の技術的範囲は、添付された特許請求の範囲によって定義されるものとする。

非揮発性メモリセルのプログラミングに利用されるプログラミング電圧の一例を示す。 非揮発性メモリ装置の状態スペースの一例を示す。 フラッシュメモリセルのプログラミングに使用されるプログラミング電圧パルスと、プログラミングパルス間のベリフィケーションパルスの一例を示す。 本発明を実現することができるフラッシュメモリシステムの一実施形態のブロック線図を示す。 図４のシステムのメモリセルアレイの一部の一実施形態の平面図を示す。 図５のメモリセルアレイのＡ−Ａ線部分断面図を示す。 図３の構造と電気的に同等な回路を示す。 メモリセル群を動作させるための電圧例を示す表である。 雑／ファインプログラミングのための時間に対する閾電圧及びビットライン電圧のグラフを示す。 雑／ファインプログラミングのための時間に対する閾電圧及びビットライン電圧の別のグラフを示す。 非揮発性メモリのプログラミング工程の一実施形態を説明するためのフローチャートを示す。 雑／ファインベリフィケーションの一実施形態を説明するためのフローチャートを示す。 非揮発性メモリセルのベリフィケーションに使用される構成要素のブロック線図を示す。 ビットライン電圧とセンス時間のグラフを示す。 非揮発性メモリのベリフィケーションに使用される構成要素の別のブロック線図を示す。 非揮発性メモリセルのベリフィケーションに使用される別のブロック線図を示す。 閾電圧とプログラミングパルスのグラフを示す。 第一実施形態の電流シンキングを利用した非揮発性メモリを示す。 第二実施形態の電流シンキングを利用した非揮発性メモリを示す。 電流シンキングを利用する雑／ファインプログラミング工程の一実施形態を説明するためのフローチャートである。 第一実施形態のチャージパケット測定を利用する非揮発性メモリを簡単に示す。 電圧と時間のグラフを示す。 チャージパケット測定を利用する雑／ファインプログラミング工程の一実施形態のフローチャートを示す。 第二実施形態のチャージパケット測定を利用する非揮発性メモリを簡単に示す。 第三実施形態のチャージパケット測定を利用する非揮発性メモリを簡単に示す。 第四実施形態のチャージパケット測定を利用する非揮発性メモリを簡単に示す。

Claims (46)

1. プログラミングするための装置であり、
   ゲートと２つの制御端末とを有する非揮発性記憶要素と、
   一方の制御端末に接続される切換可能電流シンキング装置とを備え、
   切換可能電流シンキング装置は、非揮発性記憶要素が雑プログラミングモードにある場合に、前記一方の制御端末に雑電流シンクを提供し、非揮発性記憶要素がファインプログラミングモードにある場合に、前記一方の制御端末にファイン電流シンクを提供する装置。
2. 雑電流シンクは、ファイン電流シンクより大きい電流シンクであることを特徴とする請求項１の装置。
3. 切換可能電流シンキング装置は、２つの電流シンクモードにおいて動作することができるシングル電流シンクを含んでいることを特徴とする請求項１の装置。
4. 非揮発性記憶要素に接続されるセンス回路と、
   センス回路に基づいて、非揮発性記憶要素が雑プログラミングモードにあること又はファインプログラミングモードにあることを示す出力を提供するプログラミングモードインディケーション回路とをさらに備え、
   切換可能電流シンキング装置は、プログラミングモードインディケーション回路に接続されるとともに、プログラミングモードインディケーション回路からの出力に基づいて、雑電流シンクとファイン電流シンクを切り換えることを特徴とする請求項１の装置。
5. 切換可能電流シンキング装置は、雑電流シンクを提供する第１電流シンクユニットと、ファイン電流シンクを提供する第２電流シンクユニットと、第１電流シンクユニットと第２電流シンクユニットのいずれかを選択するスイッチとを含んでいることを特徴とする請求項１の装置。
6. 非揮発性記憶要素に接続されるセンス回路と、
   センス回路に基づいて、非揮発性記憶要素が雑プログラミングモードにあること又はファインプログラミングモードにあることを示す出力を提供するプログラミングモードインディケーション回路とをさらに備え、
   前記スイッチは、プログラミングモードインディケーション回路に接続されるとともに、プログラミングモードインディケーション回路からの情報に基づいて、第１電流シンクユニットと第２電流シンクユニットを切り換えることを特徴とする請求項５の装置。
7. 非揮発性記憶要素に接続されるセンス回路と、
   センス回路に基づいて、非揮発性記憶要素が雑プログラミングモードにあること又はファインプログラミングモードにあることを示す出力を提供するプログラミングモードインディケーション回路と、
   プログラミングモードインディケーション回路とセンス回路に接続される選択回路とをさらに備え、
   切換可能電流シンキング装置は、プログラミングモードインディケーション回路に接続され、
   選択回路は、非揮発性記憶要素が雑プログラミングモードにある場合に、センス回路に雑リファレンス信号を供給し、非揮発性記憶要素がファインプログラミングモードにある場合に、センス回路にファインリファレンス信号を供給することを特徴とする請求項１の装置。
8. センス回路は、非揮発性記憶要素が特定のベリフィケーションレベルに達したのか否かを決定するために、プログラミングモードインディケーション回路からの出力に基づいて、雑リファレンス信号又はファインリファレンス信号と非揮発性記憶要素のためのデータとを比較することを特徴とする請求項７の装置。
9. プログラミングモードインディケーション回路は、記憶ユニットを含んでおり、
   その記憶ユニットは、非揮発性記憶要素が雑プログラミングモードとファインプログラミングのいずれにあるのかを示すデータを記憶することを特徴とする請求項８の装置。
10. センス回路は、非揮発性記憶要素がベリフィケーション要求を満たしているか否かを決定するためにビットライン放電分析を実行する電子回路を含んでいることを特徴とする請求項７の装置。
11. 前記２つの制御端末は、ビットラインであることを特徴とする請求項１の装置。
12. 前記一方の制御端末は、ソース端末であることを特徴とする請求項１の装置。
13. 非揮発性記憶要素は、フラッシュメモリ要素であることを特徴とする請求項１の装置。
14. 非揮発性記憶要素は、マルチ状態フラッシュメモリ要素であることを特徴とする請求項１の装置。
15. 非揮発性記憶要素は、マルチ状態記憶要素であり、
    切換可能電流シンキング装置は、異なる状態のための異なる雑電流シンクを前記一方の制御端末に提供するとともに、異なる状態のための異なるファイン電流シンクを前記一方の制御端末に提供することを特徴とする請求項１の装置。
16. 非揮発性記憶要素にプログラミングするための装置であり、
    非揮発性記憶要素に接続されるセンス回路と、
    センス回路に基づいて、非揮発性記憶要素が雑プログラミングモードにあること又はファインプログラミングモードにあることを示す出力を提供するプログラミングモードインディケーション回路と、
    プログラミングモードインディケーション回路と非揮発性記憶要素に接続される切換可能電流シンキング装置とを備え、
    切換可能電流シンキング装置は、非揮発性記憶要素が雑プログラミングモードにある場合に、非揮発性記憶要素に雑電流シンクを提供し、非揮発性記憶要素がファインプログラミングモードにある場合に、非揮発性記憶要素にファイン電流シンクを提供することを特徴とする装置。
17. 雑電流シンクは、ファイン電流シンクより大きい電流シンクであることを特徴とする請求項１６の装置。
18. 切換可能電流シンキング装置は、２つの電流シンクモードにおいて動作することができるシングル電流シンクを含んでいることを特徴とする請求項１６の装置。
19. 切換可能電流シンキング装置は、雑電流シンクを提供する第１電流シンクユニットと、ファイン電流シンクを提供する第２電流シンクユニットと、第１電流シンクユニットと第２電流シンクユニットのいずれかを選択するスイッチとを有し、
    そのスイッチは、プログラミングモードインディケーション回路に接続されるとともに、プログラミングモードインディケーション回路の情報に基づいて、第１電流シンクユニットと第２電流シンクユニットを切り換えることを特徴とする請求項１６の装置。
20. 切換可能電流シンキング装置は、非揮発性記憶要素のソース端末に接続されることを特徴とする請求項１６の装置。
21. 切換可能電流シンキング装置は、非揮発性記憶要素のビットラインに接続されることを特徴とする請求項１６の装置。
22. 切換可能電流シンキング装置は、非揮発性記憶要素の制御ラインに接続されることを特徴とする請求項１６の装置。
23. 非揮発性記憶要素は、フラッシュメモリ要素であることを特徴とする請求項１６の装置。
24. 非揮発性記憶要素は、マルチ状態フラッシュメモリ要素であることを特徴とする請求項１６の装置。
25. 切換可能電流シンキング装置は、異なる状態のための異なる雑電流シンクを提供するとともに、異なる状態のための異なるファイン電流シンクを提供することを特徴とする請求項１６の装置。
26. 非揮発性記憶要素群にプログラミングするための装置であり、
    非揮発性記憶要素群に接続されるプログラミング回路と、
    非揮発性記憶要素群に接続される一又は複数の切換可能電流シンク回路とを備え、
    その一又は複数の電流シンク回路は、雑プログラミングフェーズにある「非揮発性記憶要素群の第１サブセット」を第１電流シンクの対象とし、それと同時に、ファインプログラミングフェーズにある「非揮発性記憶要素群の第２サブセット」を第２電流シンクの対象とすることを特徴とする装置。
27. プログラミング回路は、非揮発性記憶要素群に共通ステアリング信号を供給することを特徴とする請求項２６の装置。
28. 特定の非揮発性記憶要素について、１つの切換可能電流シンク回路は、
    前記特定の非揮発性記憶要素に接続されるセンス回路と、
    センス回路に基づいて、前記特定の非揮発性記憶要素が雑プログラミングフェーズにあること又はファインプログラミングフェーズにあることを示す出力を提供するプログラミングモードインディケーション回路と、
    プログラミングモードインディケーション回路と前記特定の非揮発性記憶要素に接続される切換可能電流シンキング装置とを有し、
    その切換可能電流シンキング装置は、前記特定の非揮発性記憶要素が雑プログラミングフェーズにある場合に、前記特定の非揮発性記憶要素に前記第１電流シンクを提供し、前記特定の非揮発性記憶要素がファインプログラミングフェーズにある場合に、前記特定の非揮発性記憶要素に前記第２電流シンクを提供することを特徴とする請求項２６の装置。
29. 前記第１電流シンクは、前記第２電流シンクより大きい電流シンクであることを特徴とする請求項２８の装置。
30. 切換可能電流シンキング装置は、２つの電流シンクモードにおいて動作することができるシングル電流シンクを有することを特徴とする請求項２８の装置。
31. 非揮発性記憶要素群は、フラッシュメモリ要素群であることを特徴とする請求項２８の装置。
32. 非揮発性記憶要素群は、マルチ状態フラッシュメモリ要素群であることを特徴とする請求項２８の装置。
33. プログラミングするための装置であり、
    非揮発性記憶要素群のために雑プログラミングフェーズを実行する手段と、
    雑プログラミングフェーズの間に第１電流をシンキングする手段と、
    前記シンキングを第２電流に切り換えることによって、非揮発性記憶要素群のためのファインプログラミングに切り換える手段とを備える装置。
34. 一又は複数の切換可能電流シンク回路は、非揮発性記憶要素毎に１つの切換可能電流シンク回路を含んでいることを特徴とする請求項２６の装置。
35. プログラミングするための方法であり、
    非揮発性記憶要素のための雑プログラミングフェーズを実行し、
    雑プログラミングフェーズは第１電流をシンキングすることを含んでおり、
    前記シンキングを第２電流に切り換えることによって、非揮発性記憶要素のためのファインプログラミングフェーズに切り換えることを特徴とする方法。
36. 非揮発性記憶要素の閾電圧が第１ベリファイレベルに達したのか否かを決定し、
    前記切換ステップは、非揮発性記憶要素の閾電圧が第１ベリファイレベルに達すると開始され、
    非揮発性記憶要素の閾電圧が第２ベリファイレベルに達したのか否かを決定し、
    ファインプログラミングフェーズは、非揮発性記憶要素の閾電圧が第２ベリファイレベルに達すると終了されることを特徴とする請求項３５の方法。
37. 第１電流は、第２電流より大きいことを特徴とする請求項３５の方法。
38. 非揮発性記憶要素は、フラッシュメモリ要素であることを特徴とする請求項３５の方法。
39. 非揮発性記憶要素は、マルチ状態フラッシュメモリ要素であることを特徴とする請求項３５の方法。
40. ファインプログラミングフェーズの間における非揮発性記憶要素の閾電圧の変化は、雑プログラミングフェーズと比べて小さいことを特徴とする請求項３５の方法。
41. プログラミングするための方法であり、
    非揮発性記憶要素にプログラミング電圧信号を供給し、
    雑プログラミングを実行するために、非揮発性記憶要素から第１電流をシンキングし、
    非揮発性記憶要素の閾電圧が第１ベリファイレベルに達したことを決定し、
    非揮発性記憶要素の閾電圧が第１ベリファイレベルに達したことを決定することに応答して、第２電流をシンキングするために前記シンキングを切り換え、
    その切換ステップは、非揮発性記憶要素にファインプログラミングを実行させることを特徴とする方法。
42. 第１電流は、第２電流より大きいことを特徴とする請求項４１の方法。
43. 非揮発性記憶要素は、フラッシュメモリ要素であることを特徴とする請求項４１の方法。
44. 非揮発性記憶要素は、マルチ状態フラッシュメモリ要素であることを特徴とする請求項４１の方法。
45. 前記プログラミング電圧は、非揮発性記憶要素の制御ゲートに供給されることを特徴とする請求項４１の方法。
46. プログラミングするための方法であり、
    マルチ状態非揮発性記憶要素群のための雑プログラミングフェーズを実行し、
    雑プログラミングフェーズは、別の状態にプログラミングされる非揮発性記憶要素群が第１セットの電流の異なる電流をシンキングするように、その第１セットの電流をシンキングすることを含んでおり、
    別の状態にプログラミングされる非揮発性記憶要素群が第２セットの電流の異なる電流をシンキングするように、その第２セットの電流に対してシンキングを切り換えることによって、非揮発性記憶要素群をファインプログラミングフェーズに切り換えることを特徴とする方法。

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