JP2011517006A - ソリッドステートメモリデバイスにおけるアナログ読み出し/書き込みパス - Google Patents
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Abstract
【選択図】なし
Description
本開示における1つ以上の実施形態は、デジタルビットパターンを示すアナログ電圧を記憶するように適応されたメモリデバイスを備えたアナログI/0データインターフェースを提供する。1つのこのようなアナログI/0データインターフェースは、記憶および比較機能を有する複数のアナログデータパスから構成されており、各ビット線のためのターゲット電圧を記憶し、そして、各プログラムされたセルにおけるしきい値電圧と、記憶されたターゲット電圧とを比較する。データパスは、次に、ターゲット電圧が一旦所定の値に達すると、さらなるプログラミングを抑制する。
Claims (19)
- コントローラ回路(310)とメモリアレイ(200)を有するメモリデバイス(301)との間をインターフェースするアナログ入力/出力データインターフェースであって、前記インターフェースが、
前記メモリデバイスと前記コントローラ回路とを接続するアナログインターフェース(305)と、
データを示すアナログ信号(450)を記憶するために、前記アナログインターフェースと前記メモリアレイとの間を接続するアナログデータキャッシュ(602)と、を備えており、前記アナログインターフェースおよび前記アナログデータキャッシュが、前記メモリアレイにおいて記憶するために、前記コントローラ回路からの前記アナログ信号を受信する、インターフェース。 - 前記アナログ信号が、デジタルビットパターンを示す電圧である、請求項1に記載のインターフェース。
- 前記アナログデータキャッシュが、前記アナログ信号を記憶するための容量性素子(806)を備える、請求項1に記載のインターフェース。
- 前記アナログインターフェースが、ユニティゲインを有する増幅器(703)を備える、請求項1に記載のインターフェース。
- 前記増幅器が、前記メモリアレイからの増幅出力信号の出力を有効にするための双方向増幅器であり、前記増幅出力信号が、選択されたメモリセルに記憶されたデジタルビットパターンを示すアナログ電圧である、請求項4に記載のインターフェース。
- ビット線(204)に接続された列(206)において組織された複数のメモリセル(2
00)を有するメモリアレイ(104)と、
前記メモリアレイに接続されたアナログ入力/出力データインターフェース(305)と、を備えるメモリデバイス(101)であって、
前記インターフェースが、その各々が、前記メモリアレイにおける選択されたメモリセルの中にプログラムされた、前記メモリデバイスに入力されたアナログ信号(450)を記憶するための記憶素子(806)を備える複数のアナログデータパス(602)を備える、メモリデバイス(101)。 - 前記アナログ入力/出力データインターフェースが、前記記憶素子と前記選択されたメモリセルとを接続するコンパレータ回路(815)をさらに備えており、前記コンパレータ回路が、前記記憶されたアナログ信号入力と、前記選択されたメモリセルにおけるプログラム電圧とを比較し、プログラムされた指示を生成する(915)ように構成される、請求項6に記載のデバイス。
- 前記アナログ信号入力に応答して前記選択されたメモリセルのプログラミングを制御するように構成されるメモリコントローラ(310)をさらに含む、請求項7に記載のデバイス。
- 各アナログデータパスが異なるビット線に接続されており、各アナログデータパスが、前記メモリデバイスに入力されたアナログ入力信号を記憶するための第1の容量性素子(806)と、ターゲット電圧を記憶するための第2の容量性素子(811)とをさらに備える、請求項6に記載のデバイス。
- 各アナログデータパスが、前記第2の容量性素子に記憶される前の前記ターゲット電圧を増幅するためのユニティゲイン増幅器(703)をさらに備える、請求項9に記載のデバイス。
- 前記選択されたメモリセルがターゲット電圧によりプログラムされるときに、前記プログラムされた指示が、前記選択されたメモリセルのプログラミングを抑制するのに用いられる抑制信号を含む、請求項8に記載のデバイス。
- 前記メモリコントローラが、Vccを有する前記選択されたメモリセルに接続されたビット線をバイアスすることによって、前記抑制信号に応答して、前記選択されたメモリセルのプログラミングを抑制する(915)ように適応する、請求項11に記載のデバイス。
- メモリアレイ(104)に接続された複数のアナログデータパス(602)を有するメモリデバイス(101)を作動するための方法であって、前記方法が、
前記複数のデータパスのうちの少なくとも1つのアナログデータパスにおけるアナログデータ信号(450)を記憶するステップ(901)と、
前記アナログデータ信号により選択されたメモリセルをプログラムするために、バイアス電圧により、前記メモリアレイのワード線(202)をバイアスするステップ(904)と、
前記選択されたメモリセルのプログラミングを有効にするために、ビット線(204)をバイアスするステップと、
前記選択されたメモリセルがプログラムされたプログラム電圧をベリファイするステップ(905)と、
前記プログラム電圧が、前記アナログデータ信号を示すターゲット電圧以上である場合に、プログラミングを抑制するステップ(915)と、を含む、方法。 - プログラミングを抑制するステップが、前記プログラム電圧とターゲット電圧とを比較するステップ(911)と、前記プログラム電圧が、前記ターゲット電圧以上である場合に、抑制信号を生成するステップ(915)と、を含む、請求項13に記載の方法。
- 前記プログラム電圧が、前記ターゲット電圧よりも小さい場合に、前記選択されたメモリセルにおける前記バイアス電圧を増大するステップ(913)と、前記プログラム電圧が、前記ターゲット電圧以上になるまで、前記選択されたメモリセルのプログラムを継続するステップ(904)と、をさらに含む、請求項14に記載の方法。
- 前記アナログデータ信号を記憶するステップが、前記アナログデータパスの容量性素子(806)における前記アナログデータ信号を記憶するステップに先立って、ユニティゲインを有する増幅器(703)により、前記アナログデータ信号を増幅するステップを含む、請求項13に記載の方法。
- 前記アナログデータ信号を記憶するステップが、前記複数のデータパスの第1のアナログデータパスにおける開始アドレスを受信するステップ(900)と、前記複数のアナログデータパスを介して増大するステップ(920)と、前記複数のアナログデータパス各々におけるアナログデータ信号を記憶するステップ(901)と、を含む、請求項13に記載の方法。
- 前記複数のアナログデータパスが、メモリセルのページにおける前記ビット線に接続される、請求項13に記載の方法。
- 前記複数のアナログデータパスが、メモリセルのブロックにおける前記ビット線に接続される、請求項13に記載の方法。
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