JP5392631B2 - ソリッドステートメモリデバイスにおけるアナログ読み出し/書き込みパス - Google Patents
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- 239000007787 solid Substances 0.000 title description 6
- 238000000034 method Methods 0.000 claims description 45
- 230000004044 response Effects 0.000 claims description 9
- 230000001629 suppression Effects 0.000 claims description 7
- 238000003491 array Methods 0.000 claims description 3
- 230000002457 bidirectional effect Effects 0.000 claims 1
- 230000008569 process Effects 0.000 description 29
- 239000003990 capacitor Substances 0.000 description 24
- 238000012545 processing Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- 238000004891 communication Methods 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 11
- 238000005070 sampling Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 10
- 230000004907 flux Effects 0.000 description 5
- 238000012937 correction Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000007476 Maximum Likelihood Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- 238000013403 standard screening design Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000006249 magnetic particle Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/101—Analog or multilevel bus
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/562—Multilevel memory programming aspects
- G11C2211/5621—Multilevel programming verification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
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Description
本開示における1つ以上の実施形態は、デジタルビットパターンを示すアナログ電圧を記憶するように適応されたメモリデバイスを備えたアナログI/0データインターフェースを提供する。1つのこのようなアナログI/0データインターフェースは、記憶および比較機能を有する複数のアナログデータパスから構成されており、各ビット線のためのターゲット電圧を記憶し、そして、各プログラムされたセルにおけるしきい値電圧と、記憶されたターゲット電圧とを比較する。データパスは、次に、ターゲット電圧が一旦所定の値に達すると、さらなるプログラミングを抑制する。
Claims (18)
- コントローラ回路(310)とメモリアレイ(200)を有するメモリデバイス(301)との間をインターフェースするアナログ入力/出力データインターフェースであって、前記インターフェースが、
前記メモリデバイスと前記コントローラ回路とを接続するアナログインターフェース(305)と、
データを示すアナログ信号(450)を記憶するために、前記アナログインターフェースと前記メモリアレイとの間を接続するアナログデータキャッシュ(602)と、を備えており、
前記アナログインターフェースおよび前記アナログデータキャッシュが、前記コントローラ回路からの前記アナログ信号を受信して前記メモリアレイに記憶し、前記メモリアレイに記憶された前記アナログ信号を読み出し、該読み出した複数の前記アナログ信号の電圧レベルを用いて、どの程度の前記電圧レベルがアナログ信号の生成に関与したかを予測し、該予測結果を用いて、個々の前記メモリアレイに記憶されたデータ値を予測する、インターフェース。 - 前記アナログデータキャッシュが、前記アナログ信号を記憶するための容量性素子(806)を備える、請求項1に記載のインターフェース。
- 前記アナログインターフェースが、ユニティゲインを有する増幅器(703)を備える、請求項1に記載のインターフェース。
- 前記増幅器が、前記メモリアレイからの増幅出力信号の出力を有効にするための双方向増幅器であり、前記増幅出力信号が、選択されたメモリセルに記憶されたデジタルビットパターンを示すアナログ電圧である、請求項3に記載のインターフェース。
- ビット線(204)に接続された列(206)において組織された複数のメモリセル(200)を有するメモリアレイ(104)と、
前記メモリアレイに接続されたアナログ入力/出力データインターフェース(305)と、を備えるメモリデバイス(101)であって、
前記インターフェースが、その各々が、前記メモリアレイにおける選択されたメモリセルの中にプログラムされた、前記メモリデバイスに入力されたアナログ信号(450)を記憶するための記憶素子(806)を備える複数のアナログデータパス(602)を備え、
前記インターフェースが、前記メモリアレイに記憶された前記アナログ信号を読み出し、該読み出した複数の前記アナログ信号の電圧レベルを用いて、どの程度の前記電圧レベルがアナログ信号の生成に関与したかを予測し、該予測結果を用いて、個々の前記メモリアレイに記憶されたデータ値を予測する、メモリデバイス(101)。 - 前記アナログ入力/出力データインターフェースが、前記記憶素子と前記選択されたメモリセルとを接続するコンパレータ回路(815)をさらに備えており、前記コンパレータ回路が、前記記憶されたアナログ信号入力と、前記選択されたメモリセルにおけるプログラム電圧とを比較し、プログラムされた指示を生成する(915)ように構成される、請求項5に記載のデバイス。
- 前記アナログ信号入力に応答して前記選択されたメモリセルのプログラミングを制御するように構成されるメモリコントローラ(310)をさらに含む、請求項6に記載のデバイス。
- 各アナログデータパスが異なるビット線に接続されており、各アナログデータパスが、前記メモリデバイスに入力されたアナログ入力信号を記憶するための第1の容量性素子(806)と、ターゲット電圧を記憶するための第2の容量性素子(811)とをさらに備える、請求項5に記載のデバイス。
- 各アナログデータパスが、前記第2の容量性素子に記憶される前の前記ターゲット電圧を増幅するためのユニティゲイン増幅器(703)をさらに備える、請求項8に記載のデバイス。
- 前記選択されたメモリセルがターゲット電圧によりプログラムされるときに、前記プログラムされた指示が、前記選択されたメモリセルのプログラミングを抑制するのに用いられる抑制信号を含む、請求項7に記載のデバイス。
- 前記メモリコントローラが、Vccを有する前記選択されたメモリセルに接続されたビット線をバイアスすることによって、前記抑制信号に応答して、前記選択されたメモリセルのプログラミングを抑制する(915)ように適応する、請求項10に記載のデバイス。
- メモリアレイ(104)に接続された複数のアナログデータパス(602)を有するメモリデバイス(101)を作動するための方法であって、前記方法が、
前記複数のデータパスのうちの少なくとも1つのアナログデータパスにおけるアナログデータ信号(450)を記憶するステップ(901)と、
前記アナログデータ信号により選択されたメモリセルをプログラムするために、バイアス電圧により、前記メモリアレイのワード線(202)をバイアスするステップ(904)と、
前記選択されたメモリセルのプログラミングを有効にするために、ビット線(204)をバイアスするステップと、
前記選択されたメモリセルがプログラムされたプログラム電圧をベリファイするステップ(905)と、
前記プログラム電圧が、前記アナログデータ信号を示すターゲット電圧以上である場合に、プログラミングを抑制するステップ(915)と、
前記メモリセルにプログラムされた前記プログラム電圧を読み出し、複数の前記読み出したプログラム電圧レベルを用いて、どの程度の前記読み出したプログラム電圧レベルが前記アナログデータ信号に関与したかを予測し、該予測結果を用いて、前記メモリセルに記憶されたデータ値を予測するステップと、
を含む、方法。 - プログラミングを抑制するステップが、前記プログラム電圧とターゲット電圧とを比較するステップ(911)と、前記プログラム電圧が、前記ターゲット電圧以上である場合に、抑制信号を生成するステップ(915)と、を含む、請求項12に記載の方法。
- 前記プログラム電圧が、前記ターゲット電圧よりも小さい場合に、前記選択されたメモリセルにおける前記バイアス電圧を増大するステップ(913)と、前記プログラム電圧が、前記ターゲット電圧以上になるまで、前記選択されたメモリセルのプログラムを継続するステップ(904)と、をさらに含む、請求項13に記載の方法。
- 前記アナログデータ信号を記憶するステップが、前記アナログデータパスの容量性素子(806)における前記アナログデータ信号を記憶するステップに先立って、ユニティゲインを有する増幅器(703)により、前記アナログデータ信号を増幅するステップを含む、請求項12に記載の方法。
- 前記アナログデータ信号を記憶するステップが、前記複数のデータパスの第1のアナログデータパスにおける開始アドレスを受信するステップ(900)と、前記複数のアナログデータパスを介して増大するステップ(920)と、前記複数のアナログデータパス各々におけるアナログデータ信号を記憶するステップ(901)と、を含む、請求項12に記載の方法。
- 前記複数のアナログデータパスが、メモリセルのページにおける前記ビット線に接続される、請求項12に記載の方法。
- 前記複数のアナログデータパスが、メモリセルのブロックにおける前記ビット線に接続される、請求項12に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/098,652 | 2008-04-07 | ||
US12/098,652 US7768832B2 (en) | 2008-04-07 | 2008-04-07 | Analog read and write paths in a solid state memory device |
PCT/US2009/039387 WO2009126516A2 (en) | 2008-04-07 | 2009-04-03 | Analog read and write paths in a solid state memory device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013208226A Division JP5695154B2 (ja) | 2008-04-07 | 2013-10-03 | ソリッドステートメモリデバイスにおけるアナログ読み出し/書き込みパス |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011517006A JP2011517006A (ja) | 2011-05-26 |
JP5392631B2 true JP5392631B2 (ja) | 2014-01-22 |
Family
ID=41133124
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011503193A Active JP5392631B2 (ja) | 2008-04-07 | 2009-04-03 | ソリッドステートメモリデバイスにおけるアナログ読み出し/書き込みパス |
JP2013208226A Active JP5695154B2 (ja) | 2008-04-07 | 2013-10-03 | ソリッドステートメモリデバイスにおけるアナログ読み出し/書き込みパス |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013208226A Active JP5695154B2 (ja) | 2008-04-07 | 2013-10-03 | ソリッドステートメモリデバイスにおけるアナログ読み出し/書き込みパス |
Country Status (6)
Country | Link |
---|---|
US (3) | US7768832B2 (ja) |
EP (1) | EP2263154B1 (ja) |
JP (2) | JP5392631B2 (ja) |
KR (1) | KR101159013B1 (ja) |
CN (1) | CN101983378B (ja) |
WO (1) | WO2009126516A2 (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7719901B2 (en) | 2007-06-05 | 2010-05-18 | Micron Technology, Inc. | Solid state memory utilizing analog communication of data values |
US7995412B2 (en) | 2007-09-07 | 2011-08-09 | Micron Technology, Inc. | Analog-to-digital and digital-to-analog conversion window adjustment based on reference cells in a memory device |
US7782674B2 (en) | 2007-10-18 | 2010-08-24 | Micron Technology, Inc. | Sensing of memory cells in NAND flash |
US7948802B2 (en) | 2007-12-04 | 2011-05-24 | Micron Technology, Inc. | Sensing memory cells |
US7751253B2 (en) | 2008-03-17 | 2010-07-06 | Micron Technology, Inc. | Analog sensing of memory cells with a source follower driver in a semiconductor memory device |
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US8661184B2 (en) | 2010-01-27 | 2014-02-25 | Fusion-Io, Inc. | Managing non-volatile media |
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US7995412B2 (en) | 2007-09-07 | 2011-08-09 | Micron Technology, Inc. | Analog-to-digital and digital-to-analog conversion window adjustment based on reference cells in a memory device |
US7782674B2 (en) | 2007-10-18 | 2010-08-24 | Micron Technology, Inc. | Sensing of memory cells in NAND flash |
US7751253B2 (en) | 2008-03-17 | 2010-07-06 | Micron Technology, Inc. | Analog sensing of memory cells with a source follower driver in a semiconductor memory device |
-
2008
- 2008-04-07 US US12/098,652 patent/US7768832B2/en active Active
-
2009
- 2009-04-03 CN CN200980112218.3A patent/CN101983378B/zh active Active
- 2009-04-03 KR KR1020107024949A patent/KR101159013B1/ko active IP Right Grant
- 2009-04-03 WO PCT/US2009/039387 patent/WO2009126516A2/en active Application Filing
- 2009-04-03 JP JP2011503193A patent/JP5392631B2/ja active Active
- 2009-04-03 EP EP09730453.9A patent/EP2263154B1/en active Active
-
2010
- 2010-07-02 US US12/829,782 patent/US8068366B2/en active Active
-
2011
- 2011-11-14 US US13/295,388 patent/US8363473B2/en active Active
-
2013
- 2013-10-03 JP JP2013208226A patent/JP5695154B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
US8363473B2 (en) | 2013-01-29 |
US20120057408A1 (en) | 2012-03-08 |
WO2009126516A2 (en) | 2009-10-15 |
WO2009126516A3 (en) | 2010-01-07 |
EP2263154B1 (en) | 2013-12-11 |
US20090251969A1 (en) | 2009-10-08 |
EP2263154A2 (en) | 2010-12-22 |
JP2011517006A (ja) | 2011-05-26 |
CN101983378B (zh) | 2014-04-23 |
US8068366B2 (en) | 2011-11-29 |
JP5695154B2 (ja) | 2015-04-01 |
JP2014017049A (ja) | 2014-01-30 |
US20100271872A1 (en) | 2010-10-28 |
CN101983378A (zh) | 2011-03-02 |
KR101159013B1 (ko) | 2012-06-22 |
US7768832B2 (en) | 2010-08-03 |
EP2263154A4 (en) | 2011-08-31 |
KR20100126600A (ko) | 2010-12-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120823 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121128 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20121128 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130501 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130510 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130510 |
|
A602 | Written permission of extension of time |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S802 | Written request for registration of partial abandonment of right |
Free format text: JAPANESE INTERMEDIATE CODE: R311802 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
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|
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R250 | Receipt of annual fees |
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