JP5534064B2 - ソリッドステートメモリデバイスにおけるメモリセルのアナログ検出 - Google Patents

ソリッドステートメモリデバイスにおけるメモリセルのアナログ検出 Download PDF

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Description

本開示は概して半導体メモリに関し、より具体的には、ソリッドステート不揮発性メモリデバイスに関する。
一般に電子デバイスは、自身が利用可能な一種の大容量記憶デバイスを有する。一般的な例としてはハードディスクドライブ（HDD）がある。HDDは比較的低コストで大容量の記憶が可能であり、現在、1テラバイトを超える容量の民生用HDDが利用可能である。
HDDは通常、回転する磁気メディアもしくはプラッタ上にデータを記憶する。典型的には、データはプラッタ上に磁束反転のパターンとして記憶される。典型的なHDDにデータを書き込むためには、データをあらわすためにプラッタ上に磁気粒子を整列させるよう、プラッタの上方に浮いている書き込みヘッドが連続磁気パルスを発生する間、プラッタが高速回転される。典型的なHDDからデータを読み出すためには、磁気抵抗読み出しヘッドが、高速回転されるプラッタの上方に浮かんでいる際に、その中に抵抗変化が誘導される。実際には、結果として得られるデータ信号はアナログ信号であり、そのピークとバレーはデータパターンの磁束反転の結果である。その後、PRML（partial response maximum likelihood）と呼ばれるデジタル信号処理技術を使用してアナログデータ信号をサンプリングし、そのデータ信号の発生に関与する推定データパターンを決定する。
HDDはその機械的性質に起因するある欠点を持つ。HDDは、衝撃、振動、もしくは強磁場により損傷しやすく、あるいは過剰な読み出し／書き込みエラーを生じやすい。加えて、HDDは携帯用電子機器において比較的大量に電力を消費する。
大容量記憶デバイスの別の例として、ソリッドステートドライブ（SSD）がある。回転メディア上にデータを記憶する代わりに、SSDはデータを記憶するために半導体メモリデバイスを利用するが、ホストシステムに対して典型的なHDDのように見せるようなインターフェースやフォームファクターを含む。SSDのメモリデバイスは通常は不揮発性フラッシュメモリデバイスである。
フラッシュメモリデバイスは、幅広い電子用途用の不揮発性メモリの一般的な供給源へと発展してきた。フラッシュメモリデバイスは通常、高メモリ密度、高信頼性、低消費電力を可能にする1トランジスタメモリセルを使用する。電荷蓄積層もしくは電荷トラップ層のプログラミング、または他の物理現象を通してのセルの閾値電圧の変化が、各セルのデータ値を決定する。フラッシュメモリや他の不揮発性メモリの一般的用途は、パーソナルコンピューター、携帯端末（PDA）、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダー、ゲーム、電化製品、車両、ワイヤレスデバイス、携帯電話、および着脱式メモリモジュールを含み、不揮発性メモリの用途は拡大し続けている。
HDDとは異なり、一般的にSSDの動作は、固体（ソリッドステート）の性質により、振動、衝撃、もしくは磁場の心配がない。同様に、可動部品がないSSDはHDDよりも所要電力が低い。しかしながら、現在のところSSDは同じフォームファクターのHDDと比べて記憶容量がかなり低く、ビット当たりのコストが著しく高い。
特表平１０−５１３２９５号公報 特開２００３−１０９３８６号公報 特開平０２−１４６１９４号公報
上記の理由から、ならびに、本明細書を読んで理解することで当業者に明らかとなるであろう他の理由から、大容量記憶装置の代替オプションが当技術分野で必要とされている。
上記課題を解決するために、本発明のメモリデバイスは、複数のワード線と複数のビット線に構成されたメモリセルのアレイであって、各セルはターゲット閾値電圧にプログラム可能である、メモリセルのアレイと、１つのビット線に結合された、前記ターゲット閾値電圧を記憶するためのサンプル／ホールド回路と、前記１つのビット線に結合された、１つのワード線上の読み出し閾値電圧に応じたビット線電流を検出するための電流検出回路と、第１の時点で前記読み出し閾値電圧を表すデータを出力し、かつ、第２の時点で抑止信号を出力するコンパレータ回路と、を含み、前記サンプル／ホールド回路及び前記コンパレータ回路が、前記ターゲット閾値電圧を表す値を記憶するための第１のキャパシタと、前記読み出し閾値電圧を表す値を記憶するための第２のキャパシタと、前記第１のキャパシタに結合され且つ前記第２のキャパシタに結合されたオペアンプドライバであって、前記読み出し閾値電圧を表す値と前記ターゲット閾値電圧を表す値との比較に応じて、前記第２の時点で前記抑止信号を出力する、オペアンプドライバと、を含むことを特徴とするものである。
本開示の一実施形態に従うメモリデバイスの略ブロック図である。 図１のメモリデバイスで見られ得るようなNANDメモリアレイの一実施例の一部の概略図である。 本開示の一実施形態に従うソリッドステート大容量記憶システムの略ブロック図である。 本開示の一実施形態に従う、読み出し／書き込みチャネルによってメモリデバイスから受信され得るデータ信号を概念的に示す波形図である。 本開示の一実施形態に従う電子システムの略ブロック図である。 サンプル／ホールド・コンパレータ回路を組み込むメモリデバイスの一実施形態のブロック図である。 図６のブロック図に従う、サンプル／ホールド・コンパレータ回路の一実施形態のブロック図である。 図６のブロック図に従う、サンプル／ホールド・コンパレータ回路の別の実施形態のブロック図である。 半導体メモリデバイスにおけるアナログ読み出しのための方法の一実施形態のフローチャートである。
以下の「発明を実施するための形態」では、本明細書の一部をなす添付図面を参照し、図面には、本発明の実施形態が実施され得る具体的な実施形態が例として示されている。これらの実施形態は、当業者が本発明を実施できるように充分詳細に記載されている。当然のことながら他の実施形態が利用されてもよく、本開示の範囲から逸脱することなく、プロセスの変更、電気的変更、もしくは機械的変更がなされてもよい。従って以下の「発明を実施するための形態」は、限定的な意味で解釈されるべきではない。
従来のソリッドステートメモリデバイスはバイナリ信号の形式でデータを渡す。典型的には、接地電位が1ビットのデータの第一の論理レベル（例えばデータ値‘0’）をあらわし、一方電源電位が1ビットのデータの第二の論理レベル（例えばデータ値‘1’）をあらわす。マルチレベルセル（MLC）は、例えば各範囲が200 mVの4通りの異なる閾値電圧（Vt）範囲を割り当てられ、各範囲は固有のデータ状態に対応し、それによって4通りのデータ値もしくはビットパターンをあらわす。典型的には、0.2 Vから0.4 Vのデッドスペースもしくはマージンが各範囲間にあり、Vt分布が重複しないようになっている。セルのVtが第一の範囲内にある場合、セルは論理状態11を記憶するとみなされ、典型的にはセルの消去状態とみなされる。Vtが第二の範囲内にある場合、セルは論理状態10を記憶するとみなされる。Vtが第三の範囲内にある場合、セルは論理状態00を記憶するとみなされる。そしてVtが第四の範囲内にある場合、セルは論理状態01を記憶するとみなされる。
上記のように従来のMLCデバイスをプログラミングする際には、一般的に、セルは消去状態に対応するようにブロック単位でまず消去される。セルのブロックの消去後、必要であれば、各セルの最下位ビット（LSB）が最初にプログラムされる。例えばLSBが1であるならばプログラミングは必要ないが、LSBが0であるならば、ターゲットメモリセルのVtを、論理状態11に対応するVt範囲から論理状態10に対応するVt範囲へと動かす。LSBのプログラミング後、同様に各セルの最上位ビット（MSB）がプログラムされ、必要に応じてVtをシフトする。従来のメモリデバイスのMLCを読み出す際には、1回以上の読み出し動作が、概してセル電圧のVtがどの範囲に入るかを決定する。例えば、第一の読み出し動作は、ターゲットメモリセルのVtが、MSBが1もしくは0であることを示すかどうかを判定し、一方第二の読み出し動作は、ターゲットメモリセルのVtが、LSBが1もしくは0であることを示すかどうかを判定し得る。しかしながらいずれの場合も、各セルに何ビットが記憶されているかにかかわらず、ターゲットメモリセルの読み出し動作からは1ビットしか返されない。このような複数のプログラム動作と読み出し動作の問題は、各MLCに記憶されるビットが増えるにつれ、ますます厄介になる。そのようなプログラム動作もしくは読み出し動作の各々は二項演算であり、つまり、各動作はセルあたり1ビットの情報しかプログラムしない、あるいは返さないので、各MLCにより多くのビットを記憶することは動作時間の延長につながる。
実施形態例のメモリデバイスは、データをVtの範囲としてメモリセルに記憶する。しかしながら従来のメモリデバイスとは対照的に、プログラム動作と読み出し動作は、データ信号をMLCデータ値の離散ビットとしてではなく、MLCデータ値の全表現として利用することができ、例えばMLCデータ値の完全ビットパターンとして利用できる。例えば2ビットのMLCデバイスでは、セルのLSBをプログラムした後に続いてセルのMSBをプログラムするのではなく、これら2ビットのビットパターンをあらわすターゲット閾値電圧がプログラムされ得る。つまり、第一のビットに対して第一の閾値電圧へプログラムしたり、第二のビットに対して第二の閾値電圧へシフトしたりするのではなく、メモリセルがターゲット閾値電圧を得るまで、一連のプログラム動作と検証動作がメモリセルに適用される。同様に、セルに記憶された各ビットを判定するために複数の読み出し動作を利用する代わりに、セルの閾値電圧が判定され、セルの完全なデータ値もしくはビットパターンをあらわす単一信号として渡され得る。種々の実施形態のメモリデバイスは、従来のメモリデバイスでなされるように、メモリセルの閾値電圧が、ある公称閾値電圧よりも高いか低いかを見るだけではない。その代わりに、一連の考えられる閾値電圧にわたってそのメモリセルの実際の閾値電圧をあらわす電圧信号が発生する。この方法の利点は、セルカウントあたりのビットが増えるにつれて顕著になる。例えば、メモリセルが8ビットの情報を記憶する場合、1回の読み出し動作は8ビットの情報をあらわす1つのアナログデータ信号を返す。
図１は、本開示の一実施形態に従うメモリデバイス101の略ブロック図である。メモリデバイス101は行と列に配置されたメモリセルのアレイ104を含む。種々の実施形態は基本的にNANDメモリアレイに関して記載されるが、種々の実施形態はメモリアレイ104の特定のアーキテクチャに限定されない。本発明の実施形態に適した他のアレイアーキテクチャの実施例のいくつかは、NORアレイ、ANDアレイ、仮想グラウンドアレイを含む。しかしながら一般的に、本明細書に記載された実施形態は、各メモリセルの閾値電圧をあらわすデータ信号の発生を可能にするいかなるアレイアーキテクチャにも適用可能である。
メモリデバイス101に供給されるアドレス信号をデコードするため、行デコード回路108と列デコード回路110が備えられる。アドレス信号は、メモリアレイ104にアクセスするために受信され、デコードされる。メモリデバイス101は、メモリデバイス101へのコマンド、アドレス、データの入力、およびメモリデバイス101からのデータ、状態情報の出力を管理する入力／出力（I/O）制御回路112も含む。アドレスレジスタ114は、I/O制御回路112と、行デコード回路108及び列デコード回路110との間に結合し、デコードの前にアドレス信号をラッチする。コマンドレジスタ124はI/O制御回路112と制御論理116との間に結合し、受信コマンドをラッチする。制御論理116はコマンドに応えてメモリアレイ104へのアクセスを制御し、外部プロセッサ130のために状態情報を発生する。制御論理116は行デコード回路108と列デコード回路110に結合し、アドレスに応じて行デコード回路108と列デコード回路110を制御する。
制御論理116はサンプル／ホールド回路118にも結合する。サンプル／ホールド回路118は、受信または送信を問わず、アナログ電圧レベルの形式でデータをラッチする。例えば、サンプル／ホールド回路は、メモリセルに書き込まれるべきデータをあらわす受信電圧信号、またはメモリセルから検出される閾値電圧をあらわす送信電圧信号のいずれかをサンプリングするためのキャパシタもしくは他のアナログ記憶デバイスを含むことができる。サンプル／ホールド回路118は、外部デバイスにより強いデータ信号を供給するために、サンプリングされた電圧の増幅および／またはバッファリングをさらに提供してもよい。
アナログ電圧信号の処理は、CMOS撮像素子技術の分野で既知の方法と類似する方法をとってもよく、CMOS撮像素子技術の分野では、入射照明に応じて撮像素子のピクセルで発生した電荷レベルがキャパシタに記憶される。その後これらの電荷レベルは、基準キャパシタを差動アンプへの第二の入力として、差動アンプを用いて電圧信号に変換される。その後差動アンプの出力をアナログ‐デジタル変換（ADC）デバイスへと渡し、照度をあらわすデジタル値を得る。本発明の実施形態では、それぞれメモリセルの読み出しもしくはプログラミングのための、メモリセルの実際の閾値電圧もしくはターゲット閾値電圧をあらわす電圧レベルに、キャパシタをさらすのに応じて、電荷がキャパシタに記憶され得る。この電荷は、その後、接地された入力もしくは他の基準信号を第二の入力として、差動アンプを用いてアナログ電圧へと変換され得る。差動アンプの出力は、その後、読み出し動作の場合にはメモリデバイスからの出力用にI/O制御回路112へと渡され、あるいは、メモリデバイスのプログラミングにおいては1回以上の検証動作中の比較用に使用され得る。I/O制御回路112は、読み出しデータをアナログ信号からデジタルビットパターンへ変換するアナログ‐デジタル変換機能と、書き込みデータをデジタルビットパターンからアナログ信号へ変換するデジタル‐アナログ変換（DAC）機能を随意に含むことができ、メモリデバイス101がアナログデータインターフェースもしくはデジタルデータインターフェースのいずれとの通信にも適合できるようになっていることに留意されたい。
書き込み動作中、メモリアレイ104のターゲットメモリセルは、Vtレベルをあらわす電圧がサンプル／ホールド回路118に保持されているレベルに一致するまで、プログラムされる。これは、一実施例として、保持されている電圧レベルをターゲットメモリセルの閾値電圧と比較する差動検出デバイスを用いて実現できる。従来のメモリプログラミングと酷似して、プログラミングパルスをターゲットメモリセルに印加して、所望の値に達するまで、あるいは所望の値を超えるまで、閾値電圧を増加することができる。読み出し動作では、ターゲットメモリセルのVtレベルは、ADC/DAC機能がメモリデバイスの外部に備わるか、あるいは内部に備わるかによって、アナログ信号として直接、あるいはアナログ信号のデジタル表現として、外部プロセッサ（図１では不図示）への転送用にサンプル／ホールド回路118へと渡される。
セルの閾値電圧は様々な方法で決定され得る。例えば、ターゲットメモリセルが活性化される時点でワード線電圧がサンプリングされ得る。あるいは、ターゲットメモリセルの第一のソース／ドレイン側にブースト電圧が印加され、閾値電圧は、その制御ゲート電圧と、別のソース／ドレイン側の電圧との差分として得られる。電圧をキャパシタに結合することにより、サンプリングされた電圧を記憶するために電荷がキャパシタと共有される。サンプリングされた電圧は閾値電圧と等しい必要はなく、単にその電圧をあらわすものであることに留意されたい。例えば、ブースト電圧をメモリセルの第一のソース／ドレイン側に印加し、その制御ゲートに既知の電圧を印加する場合、メモリセルの第二のソース／ドレイン側で生じる電圧は、メモリセルの閾値電圧をあらわすので、データ信号として得ることができる。
サンプル／ホールド回路118は、キャッシング、すなわち各データ値の多重記憶位置を含んでもよく、メモリデバイス101が、第一のデータ値を外部プロセッサに渡しながら次のデータ値を読み出すように、あるいは、第一のデータ値をメモリアレイ104に書き込みながら次のデータ値を受信するようになっていてもよい。状態レジスタ122はI/O制御回路112と制御論理116の間に結合し、外部プロセッサへの出力用に状態情報をラッチする。
メモリデバイス101は制御リンク132を介して制御論理116において制御信号を受信する。制御信号は、チップイネーブルCE#、コマンドラッチイネーブルCLE、アドレスラッチイネーブルALE、ライトイネーブルWE#を含んでもよい。メモリデバイス101は、コマンド（コマンド信号の形式で）、アドレス（アドレス信号の形式で）、データ（データ信号の形式で）を、多重化入力／出力（I/O）バス134を介して外部プロセッサから受信し、I/Oバス134を介して外部プロセッサへとデータを出力し得る。
特定の実施例では、コマンドはI/Oバス134の入力／出力（I/O）ピン[7:0]を介してI/O制御回路112で受信され、コマンドレジスタ124に書き込まれる。アドレスはバス134の入力／出力（I/O）ピン[7:0]を介してI/O制御回路112で受信され、アドレスレジスタ114に書き込まれる。データは、8個のパラレル信号を受信できるデバイスの場合は入力／出力（I/O）ピン[7:0]を介して、あるいは16個のパラレル信号を受信できるデバイスの場合は入力／出力（I/O）ピン[15:0]を介して、I/O制御回路112で受信され、サンプル／ホールド回路118へと転送される。データはまた、8個のパラレル信号を送信できるデバイスの場合は入力／出力（I/O）ピン[7:0]を介して、あるいは16個のパラレル信号を送信できるデバイスの場合は入力／出力（I/O）ピン[15:0]を介して、出力され得る。追加の回路や信号が提供されてもよく、図１のメモリデバイスは本開示の実施形態に焦点をあわせるのを助けるために簡略化されていることが、当業者にはわかるだろう。さらに、図１のメモリデバイスは種々の信号の受信と出力の一般的な慣習に従って記載されているが、種々の実施形態は、本明細書に明記されていない限り、記載された特定の信号やI/O構成に限定されないことに留意されたい。例えば、コマンド信号とアドレス信号は、データ信号を受信するものとは別の入力において受信されてもよく、あるいは、データ信号がI/Oバス134の単一I/Oラインを介してシリアル送信されてもよい。データ信号は個々のビットではなくビットパターンをあらわすので、8ビットデータ信号のシリアル通信は、個々のビットをあらわす8個の信号のパラレル通信と同じくらい効率的である。
図２は、図１のメモリアレイ104に見られるようなNANDメモリアレイ200の実施例の一部の概略図である。図２に示されるように、メモリアレイ200はワード線2021から202Nと、交差するビット線2041から204Mを含む。デジタル環境におけるアドレシングを簡略化するため、ワード線202の数とビット線204の数は一般的にそれぞれ2の何乗かである。
メモリアレイ200はNANDストリング2061から206Mを含む。各NANDストリングは、それぞれワード線202とビット線204の交点に位置するトランジスタ2081から208Nを含む。トランジスタ208は、図２ではフローティングゲートトランジスタとして描かれているが、データの記憶用の不揮発性メモリセルをあらわす。各NANDストリング206のフローティングゲートトランジスタ208は、例えば電界効果トランジスタ（FET）などの1つ以上のソース選択ゲート210と、例えばFETなどの1つ以上のドレイン選択ゲート212の間で、ソースからドレインへと直列に接続される。各ソース選択ゲート210はローカルビット線204とソース選択線214との交点に位置し、一方各ドレイン選択ゲート212はローカルビット線204とドレイン選択線215との交点に位置する。
各ソース選択ゲート210のソースは共通ソース線216に接続される。各ソース選択ゲート210のドレインは、対応するNANDストリング206の最初のフローティングゲートトランジスタ208のソースに接続される。例えば、ソース選択ゲート2101のドレインは対応するNANDストリング2061のフローティングゲートトランジスタ2081のソースに接続される。各ソース選択ゲート210の制御ゲートはソース選択線214に接続される。ある1つのNANDストリング206に対して複数のソース選択ゲート210が利用される場合、複数のソース選択ゲート210は、共通ソース線216と、そのNANDストリング206の最初のフローティングゲートトランジスタ208との間に直列に結合され得る。
各ドレイン選択ゲート212のドレインは、対応するNANDストリングのローカルビット線204に、ドレインコンタクトで接続される。例えば、ドレイン選択ゲート2121のドレインは、対応するNANDストリング2061のローカルビット線2041にドレインコンタクトで接続される。各ドレイン選択ゲート212のソースは、対応するNANDストリング206の最後のフローティングゲートトランジスタ208のドレインに接続される。例えば、ドレイン選択ゲート2121のソースは、対応するNANDストリング2061のフローティングゲートトランジスタ208Nのドレインに接続される。ある1つのNANDストリング206に対して複数のドレイン選択ゲート212が利用される場合、複数のドレイン選択ゲート212は、対応するビット線204と、そのNANDストリング206の最後のフローティングゲートトランジスタ208Nとの間に直列に結合され得る。
フローティングゲートトランジスタ208の典型的な構成は、図２に示すように、ソース230、ドレイン232、フローティングゲート234、制御ゲート236を含む。フローティングゲートトランジスタ208では、制御ゲート236がワード線202に結合している。フローティングゲートトランジスタ208の列は、所定のローカルビット線204に結合したNANDストリング206である。フローティングゲートトランジスタ208の行は、所定のワード線202に共通に結合したトラジスタである。他の形式のトランジスタ208も本開示の実施形態と併用されてもよく、例えばNROM、磁気トランジスタもしくは強誘電体トランジスタなど、2つ以上の閾値電圧範囲のうちの1つを推測するようプログラム可能なその他のトランジスタが併用されてもよい。
種々の実施形態のメモリデバイスは大容量記憶デバイスにおいて有利に使用され得る。種々の実施形態では、こうした大容量記憶デバイスは従来のHDDと同じフォームファクターと通信バスインターフェースをとってもよく、そのため様々な用途においてそうしたドライブと置き換えることができる。HDDの一般的なフォームファクターの一部は、現在のパーソナルコンピューターや大型デジタルメディアレコーダーでよく使用される3.5"、2.5"、PCMCIA（Personal Computer Memory Card International Association）フォームファクター、ならびに、携帯電話、携帯端末（PDA）、デジタルメディアプレーヤーなどの小型家電製品でよく使用される1.8"、1"フォームファクターを含む。一般的なバスインターフェースの一部は、universal serial bus（USB）、AT attachment interface（ATA）［integrated drive electronicsすなわちIDEとしても知られる］、シリアルATA（SATA）、small computer systems interface（SCSI）、Institute of Electrical and Electronics Engineers（IEEE）1394規格を含む。幅広い種類のフォームファクターと通信インターフェースがあげられたが、実施形態は特定のフォームファクターや通信規格に限定されない。さらに、実施形態はHDDフォームファクターや通信インターフェースに準拠する必要はない。図３は本開示の一実施形態に従うソリッドステート大容量記憶デバイス300の略ブロック図である。
大容量記憶デバイス300は、本開示の一実施形態に従うメモリデバイス301と、読み出し／書き込みチャネル305と、コントローラ310とを含む。読み出し／書き込みチャネル305は、メモリデバイス301から受信したデータ信号のアナログ‐デジタル変換と、コントローラ310から受信したデータ信号のデジタル‐アナログ変換とをもたらす。コントローラ310は、バスインターフェース315を通して大容量記憶デバイス300と外部プロセッサ（図３では不図示）との間の通信をもたらす。読み出し／書き込みチャネル305は、破線でメモリデバイス301'と描かれているように、1つ以上の追加メモリデバイスをサービスし得ることに留意されたい。通信用の1つのメモリデバイス301の選択は、マルチビットチップイネーブル信号もしくは他の多重化方式を通して処理できる。
メモリデバイス301はアナログインターフェース320とデジタルインターフェース325を通して読み出し／書き込みチャネル305へ結合される。アナログインターフェース320は、メモリデバイス301と読み出し／書き込みチャネル305の間にアナログデータ信号の通路を提供し、一方デジタルインターフェース325は、読み出し／書き込みチャネル305からメモリデバイス301への、制御信号、コマンド信号、アドレス信号の通路を提供する。デジタルインターフェース325はさらに、メモリデバイス301から読み出し／書き込みチャネル305への状態信号の通路を提供し得る。アナログインターフェース320とデジタルインターフェース325は、図１のメモリデバイス101について述べたように信号線を共有し得る。図３の実施形態はメモリデバイスへのデュアルアナログ／デジタルインターフェースを描いているが、メモリデバイス301が、制御信号、コマンド信号、状態信号、アドレス信号、データ信号を通過させるためにデジタルインターフェースのみを用いてコントローラ310と直接通信するよう、読み出し／書き込みチャネル305の機能が、図１について述べたようにメモリデバイス301の中に随意に組み込まれてもよい。
読み出し／書き込みチャネル305は、データインターフェース330や制御インターフェース335などの一つ以上のインターフェースを通してコントローラ310に結合する。データインターフェース330は、読み出し／書き込みチャネル305とコントローラ310の間にデジタルデータ信号の通路を提供する。制御インターフェース335は、コントローラ310から読み出し／書き込みチャネル305への、制御信号、コマンド信号、アドレス信号の通路を提供する。制御インターフェース335はさらに、読み出し／書き込みチャネル305からコントローラ310への状態信号の通路を提供し得る。状態信号とコマンド／制御信号は、制御インターフェース335をデジタルインターフェース325へつないでいる破線で描かれるように、コントローラ310とメモリデバイス301の間で直接渡されてもよい。
読み出し／書き込みチャネル305とコントローラ310は、図３では2つの別個のデバイスとして描かれているが、別の方法として、その機能は単一の集積回路デバイスによって実行されてもよい。メモリデバイス301を別個のデバイスのままにしておくことは、本発明の実施形態を異なるフォームファクターや通信インターフェースに適合させる上での柔軟性をさらに高めるが、メモリデバイス301もまた集積回路デバイスであることから、大容量記憶デバイス300全体を単一の集積回路デバイスとして製造できる。
読み出し／書き込みチャネル305は、デジタルデータストリームからアナログデータストリームへの変換、そしてその逆方向の変換を少なくとももたらすように適合された信号処理部である。デジタルデータストリームは、バイナリ電圧レベルの形式でデータ信号を提供する。つまり、第一の電圧レベルは第一のバイナリデータ値（例えば0）を持つビットをあらわし、第二の電圧レベルは第二のバイナリデータ値（例えば1）を持つビットをあらわす。アナログデータストリームは2つよりも多くのレベルを持つアナログ電圧の形式でデータ信号を提供し、異なる電圧レベルもしくは範囲は2ビット以上の異なるビットパターンに対応する。例えば、メモリセルあたり2ビットを記憶するように適合されたシステムでは、アナログデータストリームの電圧レベルのうち第一の電圧レベルもしくは範囲は11のビットパターンに対応し、アナログデータストリームの電圧レベルのうち第二の電圧レベルもしくは範囲は10のビットパターンに対応し、アナログデータストリームの電圧レベルのうち第三の電圧レベルもしくは範囲は00のビットパターンに対応し、アナログデータストリームの電圧レベルのうち第四の電圧レベルもしくは範囲は01のビットパターンに対応し得る。従って、種々の実施形態に従う1つのアナログデータ信号は、2つ以上のデジタルデータ信号へと変換され、その逆もまた然りである。
実際には、コントローラ310を通じたメモリデバイス301のアクセスのために、制御信号とコマンド信号がバスインターフェース315で受信される。望ましいアクセスの種類（例えば書き込み、読み出し、フォーマットなど）に応じて、アドレス値とデータ値もまたバスインターフェース315で受信され得る。共有バスシステムでは、バスインターフェース315は様々な他のデバイスと共にバスに結合される。特定のデバイスへ通信を向けるために、バス上のどのデバイスが後続コマンドを実行するかを示す識別値がバス上に置かれ得る。識別値が、大容量記憶デバイス300によってとられる値と一致する場合、コントローラ310はバスインターフェース315で後続コマンドを受け入れる。識別値が一致しなかった場合、コントローラ310は後続の通信を無視する。同様に、バス上での衝突を回避するために、共有バス上の種々のデバイスは、個別にバスを制御しながら、他のデバイスにアウトバウンド（外向きの）通信を止めるように指示してもよい。バス共有と衝突回避のためのプロトコルは周知であり、本明細書では詳述しない。コントローラ310は、その後、コマンド信号、アドレス信号、データ信号を処理のために読み出し／書き込みチャネル305へと渡す。コントローラ310から読み出し／書き込みチャネル305へと渡されるコマンド信号、アドレス信号、データ信号は、バスインターフェース315で受信される信号と同じである必要はないことに留意されたい。例えば、バスインターフェース315の通信規格は、読み出し／書き込みチャネル305もしくはメモリデバイス301の通信規格と異なってもよい。この場合、コントローラ310はメモリデバイス301へアクセスする前にコマンドおよび／またはアドレス方式を翻訳し得る。加えて、コントローラ310は、メモリデバイス301の物理アドレスが所定の論理アドレスに対して経時変化し得るように、1つ以上のメモリデバイス301内の負荷平準化をもたらし得る。従って、コントローラ310は外部デバイスからの論理アドレスをターゲットメモリデバイス301の物理アドレスへとマッピングする。
書き込み要求の場合、コマンド信号とアドレス信号に加えて、コントローラ310はデジタルデータ信号を読み出し／書き込みチャネル305へと渡す。例えば、16ビットデータワードでは、コントローラ310は第一もしくは第二のバイナリ論理レベルを持つ16個の個別信号を渡す。読み出し／書き込みチャネル305は、その後、デジタルデータ信号を、デジタルデータ信号のビットパターンをあらわすアナログデータ信号へと変換する。前述の実施例を続けて、読み出し／書き込みチャネル305は、16個の個別デジタルデータ信号を、所望の16ビットデータパターンをあらわす電位レベルを持つ単一のアナログ信号へと変換するデジタル‐アナログ変換を使用する。一実施形態では、デジタルデータ信号のビットパターンをあらわすアナログデータ信号はターゲットメモリセルの所望の閾値電圧をあらわす。しかしながら、1トランジスタメモリセルのプログラミングでは、隣接メモリセルのプログラミングが、その前にプログラムされたメモリセルの閾値電圧を増加させてしまうことがしばしばある。従って別の実施形態では、読み出し／書き込みチャネル305はこの種の予想される閾値電圧の変化を考慮し、アナログデータ信号が最終的な所望の閾値電圧よりも低い閾値電圧を示すように調節する。コントローラ310からのデジタルデータ信号の変換後、読み出し／書き込みチャネル305は、個々のメモリセルのプログラミングで使用するためのアナログデータ信号とともに、書き込みコマンドとアドレス信号をメモリデバイス301へと渡す。プログラミングはセル毎に起こり得るが、一般的には動作あたり1ページのデータに対して実行される。典型的なメモリアレイアーキテクチャの場合、1ページのデータはワード線に結合したメモリセルを1つおきに含む。
読み出し要求の場合、コントローラはコマンド信号とアドレス信号を読み出し／書き込みチャネル305へと渡す。読み出し／書き込みチャネル305は読み出しコマンドとアドレス信号をメモリデバイス301へと渡す。それに応じて、読み出し動作の実行後、メモリデバイス301は、アドレス信号と読み出しコマンドによって定められるメモリセルの閾値電圧を示すアナログデータ信号を返す。メモリデバイス301はそのアナログデータ信号をパラレルまたはシリアルに転送し得る。
アナログデータ信号はまた、不連続な電圧パルスとしてではなく、実質的に連続的なアナログ信号のストリームとして転送され得る。この場合、読み出し／書き込みチャネル305は、PRML（partial response maximum likelihood）と呼ばれるHDDアクセスで使用されるものと同様の信号処理を採用し得る。従来のHDDのPRML処理では、HDDの読み出しヘッドが、HDDプラッタの読み出し動作中に遭遇する磁束反転をあらわすアナログ信号のストリームを出力する。読み出しヘッドが遭遇する磁束反転に応じて発生するこのアナログ信号の真のピークとバレーをとらえようとするのではなく、信号パターンのデジタル表現を作成するために信号が周期的にサンプリングされる。このデジタル表現は、その後、アナログ信号パターンの発生に関与する磁束反転の推定パターンを決定するために分析され得る。これと同じタイプの処理を本開示の実施形態で利用できる。メモリデバイス301からのアナログ信号をサンプリングすることによって、アナログ信号の発生に関与する閾値電圧の推定パターンを決定するためにPRML処理を採用できる。
図４は、本開示の一実施形態に従う、読み出し／書き込みチャネル305によってメモリデバイス301から受信され得るデータ信号450を概念的に示す波形図である。データ信号450は周期的にサンプリングされ、サンプリングされた電圧レベルの振幅からデータ信号450のデジタル表現を作成できる。一実施形態では、データ信号450の定常状態部分の最中にサンプリングが起こるよう、サンプリングはデータの出力と同期され得る。こうした実施形態は、時間t1、t2、t3、t4において破線で示されるサンプリングによって描かれている。しかしながら、同期されたサンプリングの位置がずれると、データサンプルの値は定常値と著しく異なってしまう。別の実施形態では、データサンプルによって示される傾きの変化を観察することなどにより、どこで定常値が起こったと思われるかを決定できるよう、サンプリングレートを上げることができる。そうした実施形態は、時間t5、t6、t7、t8において破線で示されるサンプリングによって描かれ、時間t6とt7におけるデータサンプル間の傾きが定常状態条件を示し得る。そうした実施形態では、サンプリングレートと表現精度の間でトレードオフが生じる。サンプリングレートが高いほど、より高い表現精度につながるが、処理時間も増加する。サンプリングがデータ出力に同期されるか、あるいはより高頻度のサンプリングが使用されるかにかかわらず、その後デジタル表現を使用して、どの受信電圧レベルが、アナログ信号パターンの発生に関与すると思われるかを予測できる。そしてこの予測された受信電圧レベルのパターンから、読み出される個々のメモリセルの推定データ値を予測できる。
メモリデバイス301からのデータ値の読み出しの際にエラーが生じることを認識して、読み出し／書き込みチャネル305はエラー訂正を含んでもよい。エラー訂正は、予測されたエラーから回復するため、メモリデバイスだけでなくHDDでも一般的に使用される。典型的には、メモリデバイスはユーザーデータを第一のロケーションセットに格納し、エラー訂正コード（ECC）を第二のロケーションセットに格納する。読み出し動作中、ユーザーデータの読み出し要求に応じて、ユーザーデータとECCの両方が読み出される。既知のアルゴリズムを用いて、読み出し動作から返されたユーザーデータはECCと比較される。エラーがECCの範囲内であれば、エラーが訂正される。
図５は、本開示の一実施形態に従う電子システムの略ブロック図である。電子システムの例としては、パーソナルコンピューター、PDA、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダー、電子ゲーム、電化製品、車両、ワイヤレスデバイス、携帯電話などが含まれ得る。
電子システムはホストプロセッサ500を含み、ホストプロセッサ500は、プロセッサ500の効率を高めるためにキャッシュメモリ502を含んでもよい。プロセッサ500は通信バス504に結合する。プロセッサ500の制御の下、種々の他のデバイスが通信バス504に結合してもよい。例えば電子システムは、ランダムアクセスメモリ（RAM）506、キーボード、タッチパッド、ポインティングデバイスなどといった1つ以上の入力デバイス508、オーディオコントローラ510、ビデオコントローラ512、1つ以上の大容量記憶デバイス514を含んでもよい。少なくとも1つの大容量記憶デバイス514はバス504との通信用のデジタルバスインターフェース515を含み、本開示の一実施形態に従う1つ以上のメモリデバイスは、2ビット以上のデータのデータパターンをあらわすデータ信号の転送用のアナログインターフェースを持ち、信号プロセッサは、バスインターフェース515から受信したデジタルデータ信号のデジタル‐アナログ変換と、そのメモリデバイス（群）から受信したアナログデータ信号のアナログ‐デジタル変換とを行うよう適合される。
上記のようにメモリデバイスがアナログ電圧記憶装置へ移行するにあたっては、メモリセルに記憶され得るアナログ電圧を区別する方法が必要である。メモリセルにプログラムされる各アナログ電圧は、そのセルの論理状態（例えば011）をあらわし、通常は0.1もしくは0.01ボルトで測定される粒度を有する。
図６は、サンプル／ホールド回路を含む検出回路を持つメモリデバイスの一実施形態のブロック図を示す。明瞭化のため、ビット線602に結合したメモリセル（例えばフローティングゲート不揮発性セル）の一つの連続ストリング601のみが図示される。図２について前述したように、メモリセルの典型的なビット線は直列に結合した32個のセルから構成される。メモリデバイスは図示された多数のビット線から構成されてもよい。
図９の方法の動作を説明する上では、ワード線15（WL15）の一つのセル600のプログラミングのみが論じられる。典型的なプログラミング動作では、選択されたワード線に沿った一つ以上のセルがほぼ同時にプログラムされ得る。
図６の回路は、プログラミング、読み出し、検証の動作のためにワード線バイアスの発生に関与するワード線電圧発生器603を含む。一実施形態では、電圧発生器603は、発生器603に所望の電圧へ設定するよう指示するオンチップコントローラもしくは外部コントローラ（不図示）のいずれかに結合する。電圧発生器603は、後述するような、図６に図示されたランプ読み出し電圧610と、漸増するプログラミングパルスを発生できる。
ビット線電流検出回路607はビット線602に結合する。電流検出回路607は、電流Ibiasがビット線602で検出されるときを示す、サンプル／ホールド・コンパレータ回路605への制御信号620を発生する。電流検出回路607は、フラッシュメモリデバイスで通常使用されるようなセンスアンプや、もしくは他の何らかの電流検出形式であってもよい。後述するように、電流が検出されると、これは選択されたトランジスタ600がランプ読み出し電圧によってオンにされたことの印となる。
サンプル／ホールド・コンパレータ回路605は、ワード線電圧発生器603と電流検出回路607の両方に結合する。サンプル／ホールド・コンパレータ回路605は、選択されたメモリセル600がプログラムされる予定のアナログ電圧（すなわちターゲットデータ）と、選択されたメモリセル600が現在プログラムされているアナログ電圧の両方の表現の記憶に関与する。この回路605は、これら二つのアナログ電圧を比較し、これら二つのアナログ電圧が等しいとき、もしくは一方が他方を超え始めるときに、抑止信号を発生することにも関与する。アナログ電圧の表現は、実電圧、レベルシフト電圧、調整した電圧、電圧のデジタル表現、もしくはバッファ電圧を含む。
プログラミング動作中、図６、図７、図８のブロック図であらわされる回路は、プログラムされる予定の選択されたセル600の閾値電圧（Vt）を特定電圧に動かすために、ワード線電圧発生器603が、そのセルのワード線／制御ゲートにバイアスをかけるプログラミングパルスを発生するコマンドを受信することによって作動する。その後、ターゲットVtに達しているかどうか、ならびに、さらなるプログラミングが必要かどうかを決定するために、検証動作が実行される。
電圧発生器が、選択されたセル600のワード線／制御ゲートにバイアスをかけるランプ電圧610を発生することを含む検証動作が実行され得る。ランプ電圧610はVstart（例えば0 V）から開始し、Vstop（例えば5 V）まで増加し得る。
選択されたワード線にバイアスをかけるために使用されるランプ電圧を調整したものである第二のランプ電圧が、サンプル／ホールド・コンパレータ回路605に印加される。ランプ電圧の調整は、単純なバッファリング、範囲の縮減、レベルシフト、もしくはこれらの任意の組み合わせであってもよい。
選択されたメモリセル600はオンになると、電流検出回路607によって検出されるビット線電流を生じる。電流検出回路607はビット線電流を検出すると制御信号620を発生する。制御信号は、サンプル／ホールド・コンパレータ回路605に対して、選択されたセル600がオンになる、調整されたランプ電圧の現在の電圧レベルを第二のキャパシタ702に記憶するよう指示する。
図７はサンプル／ホールド・コンパレータ回路605の一実施形態のブロック図を示す。サンプル／ホールド機能および比較機能は多様な方法で実現できるので、この回路と図８の実施形態は例示目的に過ぎない。
回路605のサンプル／ホールド機能は、二つのアナログ電圧記憶素子701、702から構成される。図示された実施形態は、これらの電圧を記憶するためにキャパシタC1（701）とC2（702）を用いる。別の実施形態は、他のアナログ電圧記憶手段を用いてもよい。キャパシタC1（701）は、選択されたメモリセルがプログラムされる予定のアナログ電圧を記憶する。キャパシタC2（702）は、選択されたメモリセルが現在プログラムされているアナログ電圧を記憶する。コンパレータ回路704はこの二つを比較し、セルが所望の電圧にプログラムされるときを決定する。
回路の動作のために、セルにプログラムされる予定のアナログ電圧がサンプル／ホールド回路にロードされる。これは、受信データがC1（701）によってサンプリングされるように、スイッチS1（710）を閉じることによって実現される。その後S1（710）が開き、ここでC1（701）はターゲットデータを保持する。
後述するように、選択されたセルがその後プログラムされる。選択されたセルに印加される各プログラミングパルスはVtを一定の距離だけ動かす。Vtは、ターゲットデータがそのセルに記憶されているかどうかを判定するために、各プログラミングパルスの後に検証される。
検証動作は、スイッチS4（713）を開き、かつスイッチS5（721）を閉じることで、サンプル／ホールド・コンパレータ回路605により実行される。スイッチS1（710）は開いたままであるが、スイッチS2（711）は閉じられる。アナログランプ電圧を表す値にキャパシタC2（702）を接続するために、スイッチS3（714）が最初に閉じられる。
アナログランプ電圧を表す値は、選択されたワード線ランプ電圧が調整されたものであってよい。調整動作は、電圧範囲の縮減（例えば、選択されたワード線ランプ電圧を5で除する）、レベルシフト（例えば、選択されたワード線ランプ電圧をシフトして、-2 V〜+3 Vから+2 V〜+3 Vに変更する）、バッファリングを含む。
図６の電流検出回路607からの制御信号620が、ランプ電圧を表す値が、選択されたセルがオンになっている電圧に達していることを示すとき、スイッチS3（714）が開き、ここでキャパシタC2（702）はその瞬間におけるランプ電圧を表す値を保持している。
ワード線ランプ電圧のサンプル／ホールドの完了後、選択されたセルのVtがC2（702）に記憶され、入力ターゲット電圧VtがC1（701）に記憶される。その後コンパレータ704がこれら二つの電圧を比較し、選択されたセルがターゲットデータでプログラムされているかどうかを判定する。
セルVtがターゲットVtよりも小さい場合、INHIBIT信号は、そのセルがプログラムパルスをさらに必要とすること（例えば論理low信号）を示す。上記のプログラミングシーケンスはその後繰り返される。セルVtがターゲットVtとほぼ等しいか、もしくはターゲットVtよりも高い場合、INHIBIT信号は、そのセルがこれ以上プログラミングパルスを必要としないことを示し、そのセルは“inhibit（抑止）”状態に入れられる。
抑止機能は様々な方法を用いて実現できる。例えば、ビット線バイアスを、プログラミング動作中に使用される0 Vのプログラムイネーブル電圧から、その特定のビット線に結合するメモリセルのプログラミングを抑止するVCCへと変更してもよい。また、プログラミングを完全に抑止する代わりに、プログラミングを減速させるよう、ビット線電圧を0 VとVCCの間で変化させてもよい。
図７のサンプル／ホールド・コンパレータ回路605は通常の読み出し動作も実行する。そうした動作では、スイッチS1（710）、S2（711）、S5（721）は開くが、S4（713）は閉じている。アナログランプ電圧（例えば調整されたランプ電圧）が選択されたワード線に印加される。別のランプ電圧（例えば調整されたランプ電圧）が、閉じたS3（714）を通してC2（702）に接続され、閉じたS3（714）は、センスアンプの動作によって判定されるように、選択されたワード線電圧がセルVtを超え始めるときに開く。こうして、C2（702）は選択されたセルVtを保持し、これはその後ユニティゲインオペアンプ704を通してバッファリングされる。このデータはその後、列選択スイッチ720を通してI/Oラインへと送信される。
図８は、サンプル／ホールド・コンパレータ回路605の別の実施形態のブロック図を示す。この実施形態は検証回路801と読み出し回路802を含む。
前述の実施形態と同様に、回路は最初にターゲットデータのサンプル／ホールド機能を実行する。このデータ（すなわちアナログ電圧）は、スイッチS1（806）を閉じることでキャパシタC1（805）に記憶される。その後、キャパシタC1（805）がここでターゲットデータを保持するよう、スイッチS1（806）が開く。
後述するように、その後プログラミングパルスが選択されたセルに印加される。セルVtは一定電圧だけ動くことでそのパルスに反応する。
その後、新たなVtを見つけるため、ならびにVtがターゲット電圧に達しているかどうかを確かめるために、検証動作が実行される。検証動作は、最初にスイッチS2（810、812、815）を閉じ、スイッチS3（811、816）を開くことで実行される。キャパシタC3（813）は、アナログランプ電圧を表す値に接続される。その後、選択されたワード線電圧がセルVtを超え始めるときに、スイッチS2（810、812、815）が開き、スイッチS3（811、816）が閉じる。セルVtを超え始める時点は、電流がビット線で検出されることをセンスアンプ制御信号が示すことによって示される。
C2とC3の比は、適切な減衰を実現するように選択され得る。例えば、調整されたアナログランプ電圧が0から4 Vである場合、C2とC3の比4:1は減衰率4を与える。これにより、オペアンプドライバ820から1 Vの出力信号が生じる。
選択されたワード線ランプ電圧の完了後、選択されたセルVtはオペアンプの出力にあらわされ、入力ターゲットVtはC1（805）に保持される。第二のオペアンプドライバ807はこれら二つの電圧を比較する。選択されたセルVtがターゲットVtよりも小さい場合、INHIBIT信号はさらにプログラムパルスが必要であることを示し、上記のシーケンスが繰り返される。選択されたセルVtがターゲットVtより大きいか、もしくはターゲットVtに等しい場合、INHIBIT信号はセルがこれ以上プログラムパルスを必要としないことを示し、そのセルは抑止状態に入れられる。
読み出しもしくは検証（すなわち検出）動作は、最初に、選択されたワード線にアナログランプ電圧を表す値を印加することで実行される。サンプル／ホールド・コンパレータ回路605のスイッチS1（806）が開く。アナログランプ電圧を表す別の値が、一つのスイッチ810によってキャパシタC3（813）に接続される。スイッチS2（810、812、815）は最初は閉じており、センスアンプの動作によって示されるように、選択されたワード線電圧がセルVtを超え始めるときに開く。
選択されたセルVtは、列選択スイッチ819を通してオペアンプ820の出力にあらわれる。この電圧はセルに記憶されたターゲットデータをあらわす。キャパシタC2（814）はオペアンプ820のためのフィードバックキャパシタとして結合される。
図９は、図６のブロック図に従うアナログ検出法の一実施形態のフローチャートを示す。選択されたメモリセルにプログラムされる予定の、所望のアナログ電圧をあらわすターゲット電圧（すなわちターゲットデータ）が、サンプル／ホールド回路に記憶される（901）。その後、選択されたメモリセルの制御ゲートに結合するワード線にバイアスをかけるために、初期プログラミングパルスを発生させる（903）。
通常のプログラミング動作中、選択されたセルは、一連の漸増するプログラミングパルスによってバイアスをかけられる。メモリセルは通常、負の閾値電圧を持つ消去状態でプログラミング動作を開始する。各プログラミングパルスは、プログラミング電圧パルスレベルに応じて一定電圧だけメモリセルの閾値電圧Vtを増加する。
その後、選択されたメモリセルがターゲットアナログ電圧にプログラムされているかどうか判定する（911）ために、選択されたメモリセルに対して検証動作が実行される（905）。検証動作は、選択されたセル閾値電圧が、記憶されたターゲット電圧よりも大きいか、もしくは、記憶されたターゲット電圧と等しいかどうかを判定する。
前述のように、検証動作は、メモリセルが導通してビット線上に電流を生じ始めるまで、ワード線にランプ電圧でバイアスをかけることを含む。電流検出回路は、ビット線電流を検出すると、現在のランプ読み出し電圧を記憶することをサンプル／ホールド回路へ示す制御信号、あるいは現在のランプ読み出し電圧を表す値を発生させ、その結果セルがオンにされる。記憶されたターゲットアナログ電圧は、選択されたメモリセルがターゲットアナログ電圧にプログラムされているかどうかを判定するために、ランプ読み出し電圧からのサンプル／ホールド電圧と比較される（911）。言い換えれば、ターゲットデータがプログラムされているかどうかを判定するために、選択されたセルがチェックされる。
選択されたメモリセルがプログラムされている場合（911）、選択されたセルのさらなるプログラミングは抑止される（915）。ビット線の抑止は前述のように実行されるか、あるいは何らかの他の抑止法を用いて実行され得る。
選択されたメモリセルがまだターゲット閾値電圧に達していない場合（911）は、プログラミング電圧を増加させる（913）。その後、増加したプログラミング電圧における別のプログラミングパルスを発生させ、選択されたセルの閾値電圧が、プログラムされる予定の記憶されたアナログ電圧とほぼ同じになるまで、プロセスが繰り返される。選択されたセルの閾値電圧は、選択されたセルがプログラムされたとみなされるために、所望のアナログ電圧と全く等しい必要はない。セルは0.01ボルトもしくは0.001ボルトだけプログラム不足もしくはプログラム過剰であってもよく、それでもやはりプログラムされたとみなされる。
［結論］
本開示の実施形態は、ソリッドステートメモリデバイス、NANDフラッシュメモリ、もしくは何らかの他の種類のメモリデバイスといったメモリデバイスにおいて、メモリセルのアナログ検出を実行する。例えば、サンプル／ホールド回路は、選択されたメモリセルがプログラムされる予定のターゲット閾値電圧と、現在の閾値電圧の両方を記憶する。その後、これら二つの電圧がほぼ等しくなるまで、および／または現在の閾値電圧がターゲット閾値電圧を超え始めるまで、これら二つの電圧に対する比較が実行され得る。この時点で、選択されたセルのさらなるプログラミングは抑止される。
本明細書には特定の実施形態が図示され記載されているが、同じ目的を実現するように計算された任意の構成が、示された特定の実施形態と置き換えられてもよいことを、当業者は理解するだろう。本開示の多くの改作が当業者に明らかであろう。従って本出願は、本開示のいかなる改作もしくは変形をも包含することを意図する。
101 メモリデバイス
104 メモリセルアレイ
108 行デコード回路
110 列デコード回路
112 I/O制御回路
114 アドレスレジスタ
116 制御論理
118 サンプル／ホールド回路
122 ステータスレジスタ
124 コマンドレジスタ
130 外部プロセッサ
132 制御リンク
134 I/Oバス
200 NANDメモリアレイ
202 ワード線
204 ビット線
206 NANDストリング
208 トランジスタ
210 ソース選択ゲート
212 ドレイン選択ゲート
214 ソース選択線
215 ドレイン選択線
216 共通ソース線
300 ソリッドステート大容量記憶デバイス
301 メモリデバイス
305 読み出し／書き込みチャネル
310 コントローラ
315 バスインターフェース
320 アナログインターフェース
325 デジタルインターフェース
330 データインターフェース
335 制御インターフェース
450 データ信号
500 ホストプロセッサ
502 キャッシュメモリ
504 通信バス
506 ランダムアクセスメモリ（RAM）
508 入力デバイス
510 オーディオコントローラ
512 ビデオコントローラ
514 大容量記憶デバイス
515 デジタルバスインターフェース
600 セル
601 連続ストリング
602 ビット線
603 電圧発生器
605 サンプル／ホールド・コンパレータ回路
607 電流検出回路
610 ランプ読み出し電圧
620 制御信号
701 キャパシタC1
702 キャパシタC2
704 コンパレータ回路
710 スイッチS1
711 スイッチS2
713 スイッチS4
714 スイッチS3
720 列選択スイッチ
721 スイッチS5
801 検証回路
802 読み出し回路
805 キャパシタC1
806 スイッチS1
807 オペアンプ
810 スイッチS2
811 スイッチS3
812 スイッチS2
813 キャパシタC3
814 キャパシタC2
815 スイッチS2
816 スイッチS3
819 列選択スイッチ
820 オペアンプ

Claims (8)

  1. 複数のワード線と複数のビット線に構成されたメモリセルのアレイであって、各セルはターゲット閾値電圧にプログラム可能である、メモリセルのアレイと、
    １つのビット線に結合された、前記ターゲット閾値電圧を記憶するためのサンプル／ホールド回路と、
    前記１つのビット線に結合された、１つのワード線上の読み出し閾値電圧に応じたビット線電流を検出するための電流検出回路と、
    第１の時点で前記読み出し閾値電圧を表すデータを出力し、かつ、第２の時点で抑止信号を出力するコンパレータ回路と、
    を含み、
    前記サンプル／ホールド回路及び前記コンパレータ回路が、
    前記ターゲット閾値電圧を表す値を記憶するための第１のキャパシタと、
    前記読み出し閾値電圧を表す値を記憶するための第２のキャパシタと、
    前記第１のキャパシタに結合され且つ前記第２のキャパシタに結合されたオペアンプドライバであって、前記読み出し閾値電圧を表す値と前記ターゲット閾値電圧を表す値との比較に応じて、前記第２の時点で前記抑止信号を出力する、オペアンプドライバと、
    を含む、メモリデバイス。
  2. 前記オペアンプドライバは前記第１のキャパシタに切り替え可能に結合されている、請求項１に記載のメモリデバイス。
  3. 前記オペアンプドライバは、前記第１の時点で、前記読み出し閾値電圧を表すデータを出力する、請求項１に記載のメモリデバイス。
  4. 前記サンプル／ホールド回路及び前記コンパレータ回路は、前記第２のキャパシタに結合された別のオペアンプドライバを更に含み、該別のオペアンプドライバは、前記第１の時点で、前記読み出し閾値電圧を表すデータを出力する、請求項１に記載のメモリデバイス。
  5. 前記読み出し閾値電圧が位置するランプ電圧を生成するワード線電圧発生器を更に含む、請求項１に記載のメモリデバイス。
  6. 前記メモリデバイスがＮＡＮＤフラッシュメモリデバイスである、請求項１に記載のメモリデバイス。
  7. 第１のスイッチが閉じている時に前記ターゲット閾値電圧が前記第１のキャパシタに結合され、かつ、第２のスイッチが閉じている時にランプ読み出し電圧が前記第２のキャパシタに結合されるように、前記第１及び第２のキャパシタがワード線電圧発生器に切り替え可能に結合されている、請求項１に記載のメモリデバイス。
  8. 前記電流検出回路が、前記ビット線電流の検出に応じて、前記読み出し電圧を前記サンプル／ホールド回路にロードする制御信号を生成する、請求項１に記載のメモリデバイス。
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