KR20210020925A - 광학 인터페이스 적층 메모리 및 관련 방법 및 시스템 - Google Patents
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Abstract
메모리 디바이스가 설명된다. 메모리 디바이스는 복수의 적층 메모리 층들을 포함하고, 복수의 적층 메모리 층들 각각은 복수의 메모리 셀들을 포함한다. 메모리 디바이스는 복수의 적층 메모리 층들에 본딩되고 하나 이상의 인터커넥트들을 통해 적층 메모리 층들과 전기적으로 통신하는 광학 다이를 더 포함한다. 광학 다이는 광학 트랜시버, 및 적층 메모리 층들의 판독 및/또는 기입 동작들을 제어하도록 구성된 메모리 제어기를 포함한다. 광학 다이는 복수의 적층 메모리 층들의 하나의 단부에 배치될 수 있다. 하나 이상의 인터커넥트는 하나 이상의 TSV(through silicon via)를 포함할 수 있다. 복수의 메모리 셀들은 복수의 솔리드 스테이트 메모리 셀들을 포함할 수 있다. 본 명세서에 설명된 메모리 디바이스들은 로직 유닛들을 메모리 디바이스들과 접속하기 위한 전체-대-전체, 포인트-대-멀티포인트 및 링 아키텍처들을 가능하게 할 수 있다.
Description
관련 출원들
본 출원은 그 전체가 본 명세서에 참조로 포함된 2018년 5월 17일에 출원된 "OPTICALLY INTERFACED STACKED MEMORIES AND RELATED METHODS AND SYSTEMS"라는 명칭의 미국 가특허 출원 제62/673,046호의 35 U.S.C.§ 119(e) 하의 이익과 그 전체가 본 명세서에 참조로 포함된 2018년 6월 4일에 출원된 "OPTICALLY INTERFACED STACKED MEMORIES AND RELATED SYSTEMS AND METHODS"라는 명칭의 미국 가특허 출원 제62/680,195호의 35 U.S.C.§119(e) 하의 이익을 주장한다.
컴퓨터 시스템들은 데이터 및 머신 코드를 저장하기 위한 랜덤 액세스 메모리들(RAM)을 포함한다. RAM은 전형적으로 휘발성 메모리이며, 따라서 전력이 제거될 때 저장된 정보가 손실된다. 현대의 구현들에서, RAM들은 집적 회로들의 형태를 취한다. 각각의 집적 회로는 여러 개의 RAM 셀들을 포함한다.
DRAM(dynamic random-access memory)은 집적 회로의 커패시터들 내에 전하들의 형태로 데이터의 비트들을 저장하는 특정 타입의 RAM이다. 예를 들어, 방전된 커패시터는 0을 나타낼 수 있고 충전된 커패시터는 1을 나타낼 수 있다. 다른 유형의 RAM에 비한 DRAM의 이점은, 각각의 셀이, SRAM(static random-access memory)의 4개 또는 6개의 트랜지스터와 비교하여, 단일 트랜지스터 및 커패시터를 사용하여 구현된다는 것이다. 단점은 커패시터들의 전하가 시간이 지남에 따라 누설된다는 것이다. 따라서, DRAM들은 그 커패시터들의 상태를 주기적으로 리프레시하기 위한 회로들을 요구한다.
저장된 데이터 및 머신 코드로의 액세스를 가능하게 하기 위해, RAM은 프로세서와 전기적으로 통신한다. 전형적으로, 이러한 전기 통신들은 RAM들 및 프로세서들이 배치되는 기판들 상에 형성되는 금속 트레이스들로서 구현된다.
일부 실시예들은 복수의 적층 메모리 층들- 복수의 적층 메모리 층들 각각은 복수의 메모리 셀들을 포함함 -, 및 복수의 적층 메모리 층들에 본딩되고 하나 이상의 인터커넥트들을 통해 복수의 적층 메모리 층들 중 적어도 하나와 전기적으로 통신하는 광학 다이를 포함하는 메모리 디바이스에 관련한 것이다. 광학 다이는 광학 트랜시버, 및 복수의 적층 메모리 층들 중 적어도 하나의 메모리 층의 판독 및/또는 기입 동작들을 제어하도록 구성된 메모리 제어기를 포함한다.
하나 이상의 인터커넥트는 하나 이상의 TSV(through silicon via)를 포함할 수 있다.
광학 다이는 하나 이상의 TSV와 전기적으로 통신하는 하나 이상의 패드를 더 포함할 수 있다.
메모리 제어기는 적어도 하나의 로직 엘리먼트를 포함할 수 있다.
복수의 메모리 셀들은 복수의 솔리드 스테이트 메모리 셀들을 포함할 수 있다.
광학 다이는 복수의 적층 메모리 층들의 하나의 단부에 배치될 수 있다.
광학 다이는 광학 트랜시버에 광섬유를 에지-결합하도록 배열된 광학 커플러를 더 포함할 수 있다.
광학 커플러는 V-홈 또는 격자 커플러를 포함할 수 있다.
광학 트랜시버는 파장 분할 멀티플렉싱(WDM)을 수행하도록 구성될 수 있다.
복수의 적층 메모리 층들은 3차원(3D) 구성으로 서로 적층될 수 있다.
광학 트랜시버는 적어도 하나의 광검출기 및 적어도 하나의 광학 변조기를 포함할 수 있다.
광학 다이는 복수의 적층 메모리 층들에 3D 본딩될 수 있다.
광학 다이는 SOI(silicon on insulator) 기판으로부터 형성될 수 있다.
광학 다이는 평면을 정의하는 표면을 가질 수 있고, 광학 다이는 평면외 광학 모드에 결합되도록 구성되는 격자 커플러를 더 포함할 수 있다.
일부 실시예들은 메모리 디바이스에 액세스하기 위한 방법에 관련한 것으로, 이 방법은, 메모리 제어기와 동일한 다이 상에 배치되는 광학 트랜시버에 의해, 광학 신호를 수신하고 광학 신호를 전기 신호로 변환하는 단계, 및
메모리 제어기에 의해, 전기 신호에 기초하여, 복수의 제어 신호들을 생성하고 복수의 제어 신호들을 다이에 본딩된 복수의 적층 메모리 층들에 전송하는 단계를 포함한다.
이 방법은 복수의 적층 메모리 층들 중 적어도 하나에 의해, 복수의 제어 신호들을 수신하는 것에 응답하여 적어도 하나의 기입 및/또는 판독 동작을 수행하는 단계를 더 포함할 수 있다.
이 방법은 광섬유를 통해 다이에 광학적으로 결합된 로직 유닛을 사용하여, 광학 신호를 광학 트랜시버에 전송하는 단계를 더 포함할 수 있다.
이 방법은 메모리 제어기를 사용하여, 복수의 적층 메모리 층들 중 적어도 하나로부터 하나 이상의 비트들을 수신하는 단계, 및 광학 트랜시버를 사용하여, 하나 이상의 비트들로 광학 송신 신호를 인코딩하는 단계를 더 포함할 수 있다.
일부 실시예들은 광학 입력/출력(I/O) 인터페이스를 갖는 로직 유닛, 로직 유닛의 I/O 인터페이스에 광학적으로 결합된 광학 채널, 및 메모리 디바이스를 포함하는 컴퓨팅 시스템에 관련한 것이다. 메모리 디바이스는 복수의 적층 메모리 층들을 포함하고, 복수의 적층 메모리 층들 각각은 복수의 메모리 셀들을 포함하고, 광학 다이는 복수의 적층 메모리 층들에 본딩되고 하나 이상의 인터커넥트들을 통해 복수의 적층 메모리 층들 중 적어도 하나와 전기적으로 통신한다. 광학 다이는 광학 채널에 광학적으로 결합된 광학 트랜시버, 및 복수의 적층 메모리 층들 중 적어도 하나의 메모리 층의 판독 및/또는 기입 동작들을 제어하도록 구성된 메모리 제어기를 포함한다.
하나 이상의 인터커넥트는 하나 이상의 TSV(through silicon via)를 포함할 수 있다.
메모리 제어기는 적어도 하나의 로직 엘리먼트를 포함할 수 있다.
복수의 적층 메모리 층들은 3차원(3D) 구성으로 서로 적층될 수 있다.
광학 다이는 복수의 적층 메모리 층들에 3D 본딩될 수 있다.
광학 채널은 I/O 인터페이스에 결합된 제1 단부 및 광학 다이에 결합된 제2 단부를 갖는 광섬유를 포함할 수 있다.
광학 채널은 자유 공간 광학 채널을 포함할 수 있다.
메모리 디바이스는 로직 유닛의 표면 상에 배치될 수 있으며, 로직 유닛의 표면은 평면을 정의한다. 메모리 디바이스는 제1 평면외 커플러를 포함할 수 있고, 로직 유닛은 제2 평면외 커플러를 포함하고, 제1 평면외 커플러는 광학 채널을 통해 제2 평면외 커플러에 광학적으로 결합된다.
제1 및 제2 평면외 커플러 중 적어도 하나는 격자 커플러를 포함할 수 있다.
로직 유닛은 광학 도메인에서 데이터를 처리하기 위한 광학 회로를 포함할 수 있다.
로직 유닛 및 메모리 디바이스는 공통 인쇄 회로 보드(PCB) 상에 배치될 수 있다. 컴퓨팅 시스템은 PCB와 메모리 디바이스 사이에 인터포저들이 없을 수 있다.
일부 실시예들은 적어도 제1, 제2 및 제3 컴퓨팅 노드를 포함하는 복수의 컴퓨팅 노드를 포함하는 컴퓨팅 시스템에 관련한 것이다. 복수의 컴퓨팅 노드 각각은 로직 유닛, 및 로직 유닛에 광학적으로 결합된 메모리 디바이스를 포함한다. 메모리 디바이스는 복수의 적층 메모리 층들을 포함할 수 있다. 제1 컴퓨팅 노드는 제2 컴퓨팅 노드 및 제3 컴퓨팅 노드에 광학적으로 결합된다.
제1 컴퓨팅 노드의 로직 유닛은 제2 컴퓨팅 노드의 메모리 디바이스 및 제3 컴퓨팅 노드의 메모리 디바이스에 광학적으로 결합될 수 있다.
복수의 컴퓨팅 노드는 전체-대-전체 아키텍처, 포인트-대-멀티포인트 아키텍처 또는 링 아키텍처를 형성할 수 있다.
제1 컴퓨팅 노드는 10cm보다 긴 광섬유를 통해 제2 컴퓨팅 노드에 광학적으로 결합될 수 있다.
제1 컴퓨팅 노드는 1m보다 긴 광섬유를 통해 제2 컴퓨팅 노드에 광학적으로 결합될 수 있다.
일부 실시예들은 메모리를 제조하기 위한 방법에 관련한 것이다. 방법은 복수의 메모리 층들을 제조하고 복수의 메모리 층들을 서로 적층(stacking)하는 단계, 메모리 제어기 및 광학 트랜시버를 포함하는 광학 다이를 제조하는 단계, 메모리 제어기가 메모리 층들 중 적어도 하나와 전기적으로 통신하도록 광학 다이를 적층 메모리 층들에 본딩하는 단계를 포함한다.
방법은 광섬유를 광학 다이에 연결하는 단계를 더 포함할 수 있다.
광섬유를 광학 다이에 연결하는 단계는 광섬유를 광학 트랜시버와 광학 통신하도록 배치하는 단계를 포함할 수 있다.
광섬유를 광학 다이에 연결하는 단계는 광섬유의 일부를 v-홈에 배치하는 단계를 포함할 수 있다.
방법은 광학 다이를 인쇄 회로 보드에 장착하는 단계를 더 포함할 수 있다.
복수의 메모리 층들을 제조하는 단계는 제1 제조 노드로 복수의 메모리 층들을 제조하는 단계를 포함할 수 있고, 광학 다이를 제조하는 단계는 제1 제조 노드보다 더 작은 제2 제조 노드로 광학 다이를 제조하는 단계를 포함할 수 있다.
본 출원의 다양한 양태들 및 실시예들이 다음 도면들을 참조하여 설명될 것이다. 도면들은 반드시 일정한 비율로 그려진 것은 아님을 이해해야 한다. 다수의 도면들에 나타나는 항목들은 이들 나타나는 모든 도면들에서 동일한 참조 번호에 의해 표시된다.
도 1은 마이크로프로세서 및 복수의 메모리 유닛을 포함하는 종래의 시스템의 개략도이다.
도 2는 일부 비제한적인 실시예들에 따라, 로직 유닛 및 복수의 광학 인터페이스 적층 메모리(OISM) 유닛들을 포함하는 시스템의 개략도이다.
도 3은 일부 비제한적인 실시예들에 따른 대표적인 OISM의 측면도이다.
도 4는 일부 비제한적인 실시예들에 따른, 도 3의 OISM과 관련하여 사용될 수 있는 광학 다이의 개략도이다.
도 5a는 일부 비제한적인 실시예들에 따른, 동일한 실리콘 층에 제조된 도파로 및 트랜지스터를 포함하는 실리콘 다이의 개략도이다.
도 5b는 일부 비제한적인 실시예들에 따른, 도 4의 광학 다이에서 사용될 수 있는 대표적인 트랜지스터의 개략도이다.
도 6은 일부 비제한적인 실시예들에 따라, 광학 다이를 다수의 동적 랜덤 액세스 메모리(DRAM) 층들에 결합하는 복수의 인터커넥트들을 포함하는 대표적인 OISM의 측면도이다.
도 7은 일부 비제한적인 실시예들에 따른, 파장 분할 멀티플렉싱(WDM) 능력들을 갖는 광학 다이의 개략도이다.
도 8은 일부 비제한적인 실시예들에 따른, 도 2의 시스템과 함께 사용될 수 있는 대표적인 로직 유닛의 개략도이다.
도 9는 일부 비제한적인 실시예들에 따른, v-홈을 포함하는 광학 다이의 측면도이다.
도 10a는 일부 비제한적인 실시예들에 따른, OISM들이 로직 유닛에 직접 본딩되는 시스템의 측면도이다.
도 10b는 일부 비제한적인 실시예들에 따른, 도 10a의 시스템의 일부를 더 상세히 도시한다.
도 11a는 링 버스를 통해 서로 접속된 다수의 마이크로프로세서를 포함하는 종래의 시스템 아키텍처의 개략도이다.
도 11b는 일부 비제한적인 실시예들에 따라, 다수의 로직 유닛들 및 다수의 OISM들이 서로 접속되는 시스템 아키텍처의 개략도이다.
도 12는 일부 비제한적인 실시예들에 따라, 광학 인터페이스 적층 메모리들을 제조하기 위한 방법의 예를 예시하는 흐름도이다.
도 1은 마이크로프로세서 및 복수의 메모리 유닛을 포함하는 종래의 시스템의 개략도이다.
도 2는 일부 비제한적인 실시예들에 따라, 로직 유닛 및 복수의 광학 인터페이스 적층 메모리(OISM) 유닛들을 포함하는 시스템의 개략도이다.
도 3은 일부 비제한적인 실시예들에 따른 대표적인 OISM의 측면도이다.
도 4는 일부 비제한적인 실시예들에 따른, 도 3의 OISM과 관련하여 사용될 수 있는 광학 다이의 개략도이다.
도 5a는 일부 비제한적인 실시예들에 따른, 동일한 실리콘 층에 제조된 도파로 및 트랜지스터를 포함하는 실리콘 다이의 개략도이다.
도 5b는 일부 비제한적인 실시예들에 따른, 도 4의 광학 다이에서 사용될 수 있는 대표적인 트랜지스터의 개략도이다.
도 6은 일부 비제한적인 실시예들에 따라, 광학 다이를 다수의 동적 랜덤 액세스 메모리(DRAM) 층들에 결합하는 복수의 인터커넥트들을 포함하는 대표적인 OISM의 측면도이다.
도 7은 일부 비제한적인 실시예들에 따른, 파장 분할 멀티플렉싱(WDM) 능력들을 갖는 광학 다이의 개략도이다.
도 8은 일부 비제한적인 실시예들에 따른, 도 2의 시스템과 함께 사용될 수 있는 대표적인 로직 유닛의 개략도이다.
도 9는 일부 비제한적인 실시예들에 따른, v-홈을 포함하는 광학 다이의 측면도이다.
도 10a는 일부 비제한적인 실시예들에 따른, OISM들이 로직 유닛에 직접 본딩되는 시스템의 측면도이다.
도 10b는 일부 비제한적인 실시예들에 따른, 도 10a의 시스템의 일부를 더 상세히 도시한다.
도 11a는 링 버스를 통해 서로 접속된 다수의 마이크로프로세서를 포함하는 종래의 시스템 아키텍처의 개략도이다.
도 11b는 일부 비제한적인 실시예들에 따라, 다수의 로직 유닛들 및 다수의 OISM들이 서로 접속되는 시스템 아키텍처의 개략도이다.
도 12는 일부 비제한적인 실시예들에 따라, 광학 인터페이스 적층 메모리들을 제조하기 위한 방법의 예를 예시하는 흐름도이다.
I.
메모리 대역폭 병목
본 발명자들은 데이터 집약적 컴퓨팅의 확산을 제한하는 주요 병목들 중 하나가 메모리 대역폭 및 전체 메모리 용량의 관점에서 현대의 컴퓨팅 시스템들을 스케일링하는 것에 대한 무능성이라는 것을 인식하고 이해하였다. 데이터 집약적 컴퓨팅은 방대한 양의 데이터에 대한 액세스를 필요로 할 뿐만 아니라, 큰 대역폭도 필요하다. 메모리 대역폭은 프로세서에 의해 반도체 메모리로부터 데이터가 판독되거나 반도체 메모리에 저장될 수 있는 레이트이다. 현재의 컴퓨팅 시스템은 범용 프로세서에 기초한 구현에 비교하여 메모리 대역폭을 증가시키기 위해 그래픽 처리 유닛(GPU)에 의존한다. 예를 들어, 일부 NVIDIA GPU들은 256 GB/s만큼 높은 대역폭들에서 메모리로부터 데이터를 전송하는 능력을 갖는다. 이러한 메모리 대역폭은 대부분의 그래픽-기반 애플리케이션들에 대해 충분할 수 있지만, 예를 들어, 심층 신경망들 및 다른 타입들의 머신 러닝 네트워크들, 및 고빈도 거래를 위해 설계된 컴퓨팅 시스템들을 포함하는, 특정 데이터 집약적 애플리케이션들에 대해 충분한 것은 아니다.
심층 신경망은, 예를 들어, 가중치 및 활성화 파라미터 같은 방대한 양의 데이터에 의존한다. 예를 들어, 2천 6백만 가중치 파라미터를 갖는 전형적인 50-층 네트워크는 순방향 패스에서 최대 1천 6백만 개의 활성화를 계산할 수 있다. 가중치들 및 활성화들이 32 비트 부동 소수점 값들을 사용하여 저장되는 경우, 총 저장 요건은 168 MB이다. 또한, 데이터가 밀집 벡터들로서 레이아웃되면, 메모리 요건은 수 기가바이트로 증가할 수 있다. 훈련 동안, 훈련 데이터세트의 지역성은 이러한 큰 데이터세트들에 대한 액세스 빈도 때문에 중요하다. 이러한 데이터의 양은 너무 커서 GPU의 내부 메모리에 저장되지 않으며, 따라서 외부 DRAM의 사용을 필요로 한다. 다른 예는 DDR(DRAM) 대역폭 바인딩된 메모리 집약적인 데이터 센터 작업부하들이다. 이러한 작업부하들은 비디오 스트리밍 및 네트워크 캐싱과 같은 서비스-제공자 애플리케이션들을 포함할 수 있다.
도 1은 다수의 외부 DRAM 유닛과 통신하는 (GPU와 같은) 마이크로프로세서를 포함하는 종래의 아키텍처를 예시하는 개략도이다. 동작 동안, 마이크로프로세서는 데이터를 판독하는 것, 데이터를 기입하는 것, 데이터를 캐싱하는 것, 버퍼링하는 것 등을 포함하는 다양한 동작들을 수행하기 위해 하나 이상의 DRAM 유닛에 액세스할 수 있다. 도시된 바와 같이, 마이크로프로세서(104) 및 DRAM 유닛들(106)은 인터포저(102) 상에 놓이고, 인터포저는 차례로 PCB(printed circuit board)(100) 상에 놓인다. 각각의 DRAM 유닛은 데이터를 왔다갔다 전송하기 위해 인터포저 상에 형성된 다수의 도전성 트레이스(종종 수백 개의 트레이스)를 통해 마이크로프로세서와 통신한다. 인터포저는 마이크로프로세서/DRAM 통신들에 필요한 다수의 도전성 트레이스들을 호스팅하기에 더 적합하기 때문에, 마이크로프로세서 및 DRAM 유닛들은 PCB 바로 위가 아니라 인터포저 상에 배치된다는 점에 유의해야 한다. 실제로, 인터포저(102) 타입의 인터포저들은 전형적으로 집적 회로들에 사용되는 것과 동일한 마이크로제조 기술들과 같은 마이크로제조 기술들을 사용하여 생성되며, 따라서 PCB들에 비교하여 훨씬 더 큰 밀도의 도전성 트레이스 밀도를 허용한다.
각각의 도전성 트레이스는 마이크로프로세서와 각각의 DRAM 유닛 사이의 전기 경로에 비제로 임피던스(예를 들어, 비제로 저항 및 비제로 커패시턴스)를 불가피하게 도입한다. 임피던스의 큰 값들은 1) 이들이 무시할만한 비트 에러 레이트로 트레이스를 통해 전송될 수 있는 최대 데이터 레이트를 제한하고, 2) 이들이 트레이스들을 통해 데이터를 전송하기 위해 많은 양의 전력이 소비되게 한다는 것을 포함하는 다양한 이유들로 바람직하지 않다. 이 때문에, 각각의 트레이스는 RC 회로로서 간주될 수 있으며, 전기 대역폭은 1/RC에 비례하고, 전력 소비는 CV2(여기서, V는 트레이스가 구동되는 전압임)에 비례한다.
임피던스의 값은, 다른 파라미터들 중에서, 트레이스의 길이에 의존한다. 특히, 트레이스가 길수록 임피던스의 값이 커진다. 이러한 이유로, DRAM 유닛이 마이크로프로세서에 가까울수록 트레이스가 지원할 수 있는 데이터 레이트가 높아지고 전체 전력 소비가 낮아진다. 결과적으로, DRAM 유닛들은 모두 마이크로프로세서의 주변에 인접하여 위치한다. 불행하게도, 마이크로프로세서의 크기가 유한하기 때문에, 마이크로프로세서의 주변 근방에 위치될 수 있는 것보다 매우 많은 DRAM 유닛들이 존재할 수 밖에 없다. 예를 들어, 도 1의 시스템은 8개의 DRAM 유닛(106) 만이 마이크로프로세서의 주변부의 소정 거리 내에 물리적으로 배치될 수 있다(이 예는 단지 예시를 위해 제공된 것이지 실제적인 것으로 의도되지 않는다는 것을 이해해야 한다). 마이크로프로세서 근처의 공간의 부족으로 인해, 추가적인 DRAM 유닛들은 DRAM 유닛들(106)보다 더 멀리 배치되어야 할 것이다. 그 결과, 마이크로프로세서와 추가적인 DRAM 유닛들 사이의 트레이스들의 길이는 도 1에 도시된 트레이스들보다 상당히 클 것이다. 따라서, 추가적인 메모리 용량은 전력 소비의 상당한 증가를 대가로 할 것이다. 수십개의 DRAM 유닛들이 프로세서의 1cm 거리에 추가될 때의 트레이스들의 길이로 인해 전형적인 GPU 기반 시스템에서 소비되는 추가적인 전력은 수십 와트 정도라고 추정된다. 불행하게도, 특히 데이터 집약적인 애플리케이션들을 지원하기 위해 많은 양의 메모리가 필요할 때, 추가적인 전력 소비는 수용불가능하다. 따라서, 현재의 GPU-기반 시스템들에 메모리 용량을 단순히 추가하는 것이 스케일링 가능한 해결책이 아니라는 것이 쉽게 알 수 있을 것이다.
인터포저들의 사용으로 인해 발생하는, 현재의 컴퓨팅 시스템들의 스케일링 가능성을 불충분하게 하는 다른 병목이 있다. 위에서 설명된 바와 같이, 인터포저들이 PCB들에 비교하여 훨씬 더 큰 밀도의 도전성 트레이스를 수용할 수 있기 때문에, 도 1의 시스템은 DRAM 유닛들과 마이크로프로세서 사이에 데이터를 라우팅하기 위해 인터포저의 사용에 의존한다. 그러나, 마이크로제조 기술들을 사용하여 형성되면, 이러한 인터포저들이 작은 풋프린트들을 갖게 되며, 따라서 그들 상에 수용될 수 있는 DRAM 유닛들의 수를 제한한다. 전형적인 인터포저들은 500mm2 정도의 면적들을 갖는다. 따라서, 인터포저를 사용하는 시스템에 포함될 수 있는 DRAM 유닛들의 최대 수에, 그리고 그 결과, 최대 메모리 용량에 상한이 있다.
II.
광학 인터페이스 적층 메모리들에 기초한 컴퓨팅 시스템들
전술한 종래의 아키텍처의 한계를 인식하여, 본 발명자들은 메모리 대역폭 및 전체 메모리 용량이 시스템의 전체 전력 소비에 상당한 영향을 주지 않고 스케일링될 수 있는 시스템을 개발하였다. 본 개시내용의 일부 실시예들은 광학 인터페이스 적층 메모리들에 관련한 것이고, 여기서 메모리 셀들의 다수의 층들이 서로의 상부에 적층되고, 따라서 단위 면적 당 메모리 밀도를 증가시키고, 여기서 데이터 스트림들은 광학 캐리어들을 사용하여 메모리 유닛들과 마이크로프로세서(들) 사이에서 라우팅된다. 도전성 트레이스들과는 달리, 광학 채널들(예를 들어, 광섬유들 또는 자유 공간 광학계)은 채널의 길이가 증가되더라도 메모리와 마이크로프로세서 사이의 경로에 임피던스를 도입하지 않는다. 결과적으로, 데이터를 전송하기 위해 소비되는 전력, 및 무시할만한 비트 에러 레이트로 광학 채널을 통해 전송될 수 있는 최대 데이터 레이트는 광학 채널의 길이에 영향을 받지 않는다. 결과적으로, 메모리 유닛들은 GPU 기반 시스템들에서와 같이 마이크로프로세서의 주변 근처에 배치될 필요가 없다. 이는, 차례로, 컴퓨팅 시스템의 전체 아키텍처에서 더 큰 유연성을 가능하게 한다.
더 긴 광학 채널들의 영향들 중 하나는 감쇠 손실 증가이다. 감쇠 손실은 광 링크의 전체 전력 예산의 영향을 가질 수 있는데, 그 이유는 광검출기들이 에러 없는 방식으로 동작하기 위해 최소한의 양의 광학 파워를 요구하기 때문이다. 그러나, 감쇠 손실은 무시할 수 있다. C-대역에서 동작하는 일부 단일-모드 광섬유들은 예를 들어, 0.2dB/Km 정도로 낮은 감쇠 손실들을 도입한다.
일부 비제한적인 실시예들에 따라, 광학 인터페이스 적층 메모리들을 포함하는 시스템의 일 예가 도 2에 도시된다. 도 2의 시스템은 복수의 광학 인터페이스 적층 메모리(OISM) 유닛들(206)(명료함을 위하여, 단 하나의 OISM만이 도 2에서 도면 부호로 표시되어 있음) 및 로직 유닛(204)을 포함한다. 이 예에서, OISM들 각각은 광섬유(208)를 통해 로직 유닛(204)과 통신하지만(역시, 명료함을 위해 단 하나의 광섬유만이 도 2에 예시됨), 다른 타입들의 광학 채널들이 대안적으로 또는 추가적으로 사용될 수 있다. 예를 들어, 각각의 OISM을 로직 유닛(204)에 접속하는 광학 채널은 도파로 및/또는 자유 공간 광학 채널을 포함할 수 있다. 그에 부가하여, OISM들 중 하나 이상이 OISM들 사이의 데이터의 직접 통신을 위해 다른 OISM들 중 하나 이상에 직접 접속될 수 있다.
도 1의 시스템과는 달리, 이 경우, 메모리 유닛들은 (인터포저들이 일부 상황들에서 사용될 수 있지만) 인터포저에 의존할 필요없이, 인쇄 회로 보드(PCB)(200) 상에 직접 배치될 수 있다. 인터포저들을 사용할 필요가 없는 하나의 이점은 시스템의 비용 및 복잡도의 상당한 감소이며, 그 이유는 인터포저들이 비용이 많이 들고, 복잡하고, 시간 소모적인 제조 기술들(예를 들어, 리소그래피)을 요구하고, 전자 디바이스들을 수용하기 위한 제한된 면적들을 갖기 때문이다. 사실상, 메모리들과 로직 유닛 사이에서 데이터를 전송하기 위한 광학 채널들의 사용은 적어도 일부 실시예들에서 도전성 트레이스들에 대한 필요성을 제거할 수 있다. 인터포저가 없으면, 추가적인 OISM들을 수용하기 위해 사용될 수 있는 공간은 사실상 무제한적이다. OISM들이 동일한 PCB 상에 배치되는 실시예들에서, 추가적인 OISM들을 수용하기 위해 사용될 수 있는 공간은 일부 실시예들에서 500cm2 또는 훨씬 더 클 수 있는 PCB의 영역에 의해서만 제한된다. 그러나, 모든 OISM들이 동일한 PCB 상에 배치될 필요는 없다는 점에 유의해야 한다. 예를 들어, OISM들은 디바이스 내의 하나 이상의 개별 PCB 상에 위치되고 광섬유들을 통해 로직 유닛(204)에 접속될 수 있다. OISM들과 연관된 로직 유닛(204) 사이의 거리에 대한 제약이 전기적 접속들이 아니라 광학 접속들을 사용함으로써 크게 감소되기 때문에, 이러한 고유한 아키텍처들이 일부 실시예들에서 가능하다.
PCB(200)는 마더보드의 대응하는 소켓에 삽입하도록 배열될 수 있는 도전성 접점(210)을 포함할 수 있다. PCI Express(이에 제한되지 않음)를 비롯한, 임의의 적절한 타입의 프로토콜이 PCB/마더보드 인터페이스를 위해 사용될 수 있다.
OISM들(206)은 원하는 대로 로직 유닛(204)으로부터 멀리 떨어져(예를 들어, 10cm 초과, 1m 초과, 10m 초과) 배치될 수 있는데, 그 이유는 광섬유의 길이가 시스템의 전체 전력 소비 또는 대역폭에 사실상 영향을 미치지 않기 때문이라는 점에 유의해야 한다. 결과적으로, 추가적인 OISM들이 도 2에 도시되지 않은 동일한 PCB(200) 또는 다른 PCB들 상에 포함될 수 있고, 따라서 시스템의 전체 메모리 대역폭 및 용량을 증가시킨다. 도 2의 시스템에서는, 로직 유닛(204)을 둘러싸는 OISM들의 2개의 행만이 예시된다. 그러나, 다른 실시예들에서 임의의 다른 적당한 수의 OISM들 및/또는 임의의 다른 적당한 토폴로지 배열이 이용될 수 있다는 것을 이해하여야 한다.
각각의 OISM은 로직 유닛(204) 또는 다른 OISM들로 그리고 그로부터 광학 신호들을 송신 및 수신하기 위한 회로를 구비할 수 있다. 유사하게, 로직 유닛(204)은 OISM들로 그리고 OISM들로부터 광학 신호들을 송신 및 수신하기 위한 회로를 구비할 수 있다. 일부 실시예들에서, 각각의 OISM은 전용 광섬유를 통해 로직 유닛(204)에 광학적으로 결합될 수 있다. 다른 실시예들에서, 광섬유들은, 예를 들어, 파장 분할 멀티플렉싱(WDM), 시분할 멀티플렉싱(TDM), 또는 다른 타입들의 멀티플렉싱 기법들을 이용함으로써, 다수의 OISM들 사이에 공유될 수 있다. 비록 이 예에서는 단 하나의 로직 유닛만이 예시되지만, 일부 실시예들에서 OISM들이 다수의 로직 유닛들 사이에 공유될 수 있다.
로직 유닛(204)은 데이터를 처리하기 위한 임의의 적절한 타입의 회로를 포함할 수 있다. 예를 들어, 로직 유닛(204)은, 특히, 범용 마이크로프로세서, 그래픽 처리 유닛(GPU), 주문형 집적 회로(ASIC), 및/또는 필드 프로그래머블 게이트 어레이(FPGA)를 포함할 수 있다. 일부 실시예에서, 이하에서 더 설명되는 바와 같이, 로직 유닛(204)은 광학 도메인에서 데이터를 처리하기 위한 광학 회로를 포함할 수 있다.
본 명세서에 설명된 기법들을 사용하여, 1TB/s를 초과하는 메모리 대역폭들은 증가된 용량에 기인한 추가적인 전력 소비가 크지 않은 방식으로(예를 들어, 매 추가적인 500GB/s의 메모리 대역폭에 대해 1W 미만) 달성될 수 있다.
III.
광학 인터페이스 적층 메모리들의 예들
일부 비제한적인 실시예들에 따라, OISM의 예가 도 3에 예시된다. 이 예에서, OISM(206)은 서로의 상부에 적층된 복수의 DRAM 층들(1, 2... N)을 포함한다. 각각의 DRAM 층은 실리콘 다이로 형성될 수 있고, 그 안에 비트들을 저장하기 위한 다수의 DRAM 셀들을 포함할 수 있다. DRAM 셀들은 임의의 특정 구현에 제한되지 않는다. DRAM 층들(1, 2... N)은 플립-칩 본딩 또는 다른 3차원(3D) 집적 기술들을 포함하지만 이에 제한되지 않는 임의의 적절한 본딩 기술을 사용하여 서로 본딩될 수 있다. 아래에 더 설명되는 바와 같이, 메모리 층들(1, 2... N)은 TSV(through-silicon via)를 사용하여 서로 전기적으로 결합될 수 있다. 본 명세서에 설명된 바와 같이 서로 적층된 다수의 DRAM 층을 갖는 것은 PCB 상의 단위 면적 당 메모리 밀도의 상당한 증가를 가능하게 할 수 있다.
OISM(206)은 메모리 유닛과 다른 컴포넌트들 사이의 광학 인터페이스로서 기능할 수 있는 광학 다이(304)를 더 포함한다. 예를 들어, 광섬유(208)는 광학 다이(304)에 부착된 단부를 가질 수 있지만, 광섬유들 이외의 다른 타입들의 광학 채널들이 사용될 수 있다. 광섬유(208)의 반대쪽 단부는 로직 유닛(204) 또는 다른 OISM과 같은 다른 컴포넌트에 접속될 수 있다. 비록 광학 다이(304)가 메모리 스택의 하나의 단부에 배치된 것으로 예시되지만, 모든 실시예들이 이 점에서 제한되는 것은 아니다. 예를 들어, 다른 구현들에서, 광학 다이(304)는 하나의 메모리 층과 다른 메모리 층 사이에 배치될 수 있다. 전술한 바와 같이, OISM은 PCB(200) 상에 직접 배치될 수 있고, 따라서 복잡하고 값비싼 인터포저들에 대한 필요성을 제거한다.
DRAM 층들이 도 3과 관련하여 설명되었지만, 본 개시내용은 임의의 특정 타입의 메모리에 제한되지 않는다는 점에 유의해야 한다. 다른 실시예들에서, 예를 들어, NAND 메모리들, SRAM(정적 RAM), 메모리들 또는 플래시 메모리들의 층들이 적층될 수 있고, 본 명세서에 설명된 방식으로 다른 컴포넌트들에 광학적으로 인터페이스될 수 있다.
광학 다이(304)는 전자 및 광학 회로들을 포함할 수 있다. 일부 비제한적인 실시예들에 따라, 광학 다이의 일 예가 도 4에 예시된다. 이 경우에, 광학 다이(304)는, 다른 가능한 컴포넌트들 중에서도, 메모리 제어기(404), 광학 트랜시버(406), 및 도전성 패드들(408)을 포함한다. 패드들(408)은 아래에 더 설명되는 바와 같이, (z 방향으로) 광학 다이(304) 위에 수직으로 배열된 DRAM 층들(1, 2... N)로 및 그로부터 전기 신호들을 분배하는 데 사용될 수 있다.
메모리 제어기(404)는 판독/기입 동작들을 실행하는 것을 포함하여, 메모리 층들(1, 2... N)로 가고 그로부터 나오는 데이터의 흐름을 관리하도록 배열될 수 있다. 예를 들어, 메모리 제어기(404)는 메모리 층들(1, 2... N)에 저장될 데이터를 전송할 수 있고, 메모리 층들로부터의 데이터에 대한 요청들을 전송할 수 있고, 어느 층들 및 어느 특정 DRAM 셀들이 재기입될 수 있는지를 결정할 수 있고, 메모리 층들의 특정 DRAM 셀들로부터 비트들을 소거할 수 있는 등이다. 메모리 제어기(404)는 패드들(408), 및 패드들에 접속된 인터커넥트들(도 4에 도시되지 않음)을 통해 DRAM 층들에 통신할 수 있다.
광학 트랜시버(406)는 광섬유(208)를 통해 수신된 광학 신호들을 전기 도메인으로 또는 그 반대로 변환할 수 있다. 예를 들어, 광학 트랜시버(406)는 비트 스트림들을 광학 캐리어에 인코딩하기 위한 하나 이상의 변조기들을 포함할 수 있다. 예를 들어, 특히, OOK(on-off keying), 또는 BPSK(binary phase shift keying), 4-PSK, 8-PSK, 16-PSK 등과 같은 보다 복잡한 멀티-레벨 방식들을 포함하는 임의의 적절한 변조 포맷이 사용될 수 있다. 마하-젠더(Mach-Zehnder) 변조기들, 전자-흡수 광학 변조기들, 및/또는 공진 변조기들을 포함하지만 이에 제한되지 않는 상이한 타입들의 변조기들이 이러한 목적을 위해 사용될 수 있다. 광학 트랜시버(406)는 수신된 광학 신호들로부터 데이터를 추출하기 위한 하나 이상의 광검출기를 더 포함할 수 있다. 게르마늄 기반 포토다이오드들을 포함하여, 임의의 적절한 타입의 광검출기가 사용될 수 있다. 일부 실시예들에서, WDM 기법들이 다수의 OISM들 사이에 공통 광섬유들을 공유하는 데 사용될 수 있다.
도 4의 실시예에서, 메모리 제어기(404) 및 광학 트랜시버(406)는 동일한 다이 상에 배치된다(그렇지만, 다른 실시예들에서는 개별 다이들 상에 배치될 수 있다). 따라서, 메모리 제어기(404) 및 광학 트랜시버(406)는 동일한 마이크로제조 프로세스를 사용하여 공동 제조되고, 적어도 일부 실시예들에서 공통 포토마스크들을 사용하여 제조될 수 있다. 도 5a의 광학 다이는, 예를 들어, 광학 도파로(420) 및 트랜지스터(422)가 동일한 실리콘 기판(414) 상에 공동 제조될 수 있는 경우를 예시한다. 도시된 바와 같이, 광학 도파로(420) 및 트랜지스터(422)는 유전체 층(416)에 내장될 수 있는 동일한 실리콘 층(418)을 패터닝함으로써 제조된다. 광학 도파로(420)는 광학 트랜시버(406)의 일부일 수 있고, 트랜지스터(422)는 메모리 제어기(404)의 일부일 수 있다. 물론, 광학 트랜시버(406)는 실리콘 층(418)에 패터닝된 추가적인 광학 도파로들 및 다른 광학 디바이스들을 포함할 수 있고, 메모리 제어기(404)는 동일한 층에 패터닝된 추가적인 트랜지스터들을 포함할 수 있다. 벌크 실리콘 기판들 또는 SOI(silicon-on-insulator) 기판들이 특히 광학 다이(304)를 위해 사용될 수 있다는 것에 유의해야 한다.
메모리 제어기(404) 및 광학 트랜시버(406)가 동일한 다이 상에 공동 제조된다는 사실로부터 발생하는 하나의 과제는 설계 트레이드-오프들이 필요할 수 있다는 것이다. 하나의 이러한 트레이드-오프는, 대부분의 반도체 파운드리들 내에서, 작은 제조 노드들(예를 들어, 45nm 미만, 32nm 미만, 또는 22nm 미만)에서의 광학 디바이스들의 제조를 위한 프로세스들을 이용할 수 없다는 점에 기인한다. 동일한 기판 상에 패터닝된다는 것은, 메모리 제어기 및 광학 트랜시버의 형성을 위해, 비용들을 제한하기 위해, 동일한 제조 노드가 사용되어야 함을 암시한다. 그 결과, 작은 제조 노드들은 메모리 제어기에 대해 (제조 비용들의 상당한 증가 없이) 사용될 수 없다. 작은 제조 노드들이 증가된 데이터 레이트 및 감소된 전력 소비를 포함하는 더 양호한 성능을 초래하기 때문에, 이러한 제한은 바람직하지 않다. 종래의 DRAM들에서의 메모리 제어기는 예를 들어 22nm 이하의 제조 노드들을 사용하여 제조된다. 따라서, 본 명세서에 설명된 바와 같이 공통 실리콘 다이 상에 광학 트랜시버들 및 메모리 제어기를 공동 제조하는 것은 메모리 제어기가 이상적인 것보다 큰 제조 노드들로 제조되는 것을 대가로 이루어질 수 있다. 도 5b의 트랜지스터는 예를 들어 45nm 제조 노드로 제조되었다. 따라서, 소스 웰(432)과 드레인 웰(434) 사이의 간격 L(즉, 트랜지스터의 채널의 길이)은 45nm 이하이다. 250nm, 130nm, 65nm, 32nm, 22nm, 14nm, 10nm, 7nm 및 이러한 값들 사이의 임의의 다른 값을 포함하는, 45nm 이외의 제조 노드들이 실리콘 다이(304)를 제조하는 데 사용될 수 있다는 것을 이해하여야 한다.
도 6은 적어도 일부 실시예들에서 DRAM 층들(1, 2... N) 및 광학 다이(304)가 어떻게 서로 전기적으로 접속될 수 있는지를 예시한다. 도시된 바와 같이, 인터커넥트들(510)(예를 들어, 실리콘-관통 비아들 또는 산화물-관통 비아들)은 DRAM 층들(1, 2... N)을 통해 연장할 수 있고 패드들(408)에 접속될 수 있다. 마이크로-범프들 또는 다른 타입들의 범프들이 패드들(408) 상에 형성되어 DRAM 층과 실리콘 다이(304) 사이의 적절한 전기적 접속을 보장할 수 있다.
전술한 바와 같이, 일부 실시예에서는 WDM 기법이 단일 광섬유에서 다수의 데이터 스트림을 전송하는데 사용될 수 있다. WDM 기법들은 보다 적은 수의 광섬유들이 필요할 수 있기 때문에 본 명세서에 설명된 유형들의 컴퓨팅 시스템들의 설계에 추가적인 유연성을 도입할 수 있다. 멀티플렉서 및 디멀티플렉서는 WDM 아키텍처를 지원하기 위해 사용될 수 있다. 멀티플렉서들 및 디멀티플렉서들은 광학 트랜시버들(406) 및 로직 유닛(204)에 통합될 수 있거나, 로직 유닛들 및 OISM들 외부의 개별 컴포넌트들로서 배치될 수 있다. 일부 비제한적인 실시예들에 따라, WDM 통신을 지원하도록 배열된 실리콘 다이(304)의 일 예가 도 7에 예시된다. 이 예에서, 광학 트랜시버(406)는 변조기들의 뱅크(mod)(702), 멀티플렉서(mux)(704), 디멀티플렉서(demux)(706), 및 광검출기들의 뱅크(pd)(708)를 포함한다. 레이저(402)는 (예를 들어, 광학 C-대역 또는 O-대역에서) 다수의 파장들을 방출하도록 구성될 수 있고, 이들 각각은 적절한 광학 컴포넌트들(도 7에 예시되지 않음)을 사용하여 대응하는 변조기(702)로 라우팅될 수 있다. 이러한 파장들과 연관된 캐리어들은 메모리 제어기(404)에 의해 제공되는 데이터 스트림들로 변조될 수 있다. 데이터 스트림들은 mux(704)를 사용하여 함께 조합될 수 있고 광섬유(208)의 다른 단부로 전송될 수 있다. 이 예는 데이터의 송신 및 수신을 위한 단일 광섬유를 예시하지만, 다른 실시예들에서는 개별 광섬유들이 사용될 수 있다. 상이한 파장의 데이터 스트림들은 광섬유(208)를 통해 수신될 수 있고 demux(706)를 사용하여 공간적으로 분리될 수 있다. 각각의 대응하는 파장의 캐리어는 광검출기들(708)을 사용하여 전기 도메인으로 변환될 수 있다. 직접 및/또는 코히어런트 검출 방식들이 사용될 수 있다. 이러한 방식으로 캐리어들로부터 추출된 데이터는 메모리 제어기(404)에 제공될 수 있고, 메모리 제어기는 예를 들어 DRAM 층들(1, 2... N)에서의 기입 동작들을 실행할 수 있다.
본 명세서에 예시되지 않은 다른 실시예들에서, 개별 외부 WDM 컴포넌트들(예를 들어, 멀티플렉서들 및 디멀티플렉서들)은 상이한 OISM들로부터의 데이터 스트림들을 공통 광섬유들로 결합하는 데 사용될 수 있다. 예를 들어, 각각의 OISM은 특정 파장에 고유하게 할당될 수 있다.
유사하게, 로직 유닛(204)은 광학 캐리어들을 통해 데이터를 송신 및 수신하기 위한 광학 회로들을 포함할 수 있다. 이러한 로직 유닛의 예가 일부 비제한적인 실시예들에 따라 도 8에 예시된다. 이 경우, 로직 유닛(204)은 광섬유(208)에 결합된 광학 입력-출력(I/O) 유닛(802)을 포함한다(이 예에서는 단 하나의 광섬유만이 예시되지만, 다수의 광섬유들이 광학 I/O 유닛(802)을 통해 인터페이스될 수 있다). 광학 I/O 유닛(802)은, 예를 들어, 레이저, 변조기, 광검출기, 멀티플렉서 및 디멀티플렉서를 포함하는, 광학 트랜시버(406)의 것들과 유사한 광학 디바이스들을 포함할 수 있다. 광학 I/O 유닛(802)은 로직 유닛(204)의 코어- 전기/광학 코어(804) -에 결합될 수 있다. 코어(804)는 전기 도메인에서 데이터를 처리하기 위한 회로 및/또는 광학 도메인에서 데이터를 처리하기 위한 회로를 포함할 수 있다. 코어(804)는, 실행될 때, 예를 들어, 심층 학습 알고리즘들을 비롯한 상이한 동작들을 실행할 수 있는 명령어들로 프로그래밍될 수 있다.
광섬유(208)는 예를 들어 칩의 측면 에지를 통한 에지-결합을 통해, 또는 대안적으로 칩의 상부 또는 하부 표면을 통한 표면 결합을 통한 것을 포함하는 임의의 적절한 방식으로 칩(예를 들어, OISM(206) 또는 로직 유닛(204))에 결합될 수 있다. 에지-결합이 사용되는 실시예들 중 일부에서, 광섬유를 칩에 물리적으로 결합하기 위해 v-홈들이 사용될 수 있다. 일부 비제한적인 실시예들에 따라, 광학 다이(304)와 관련하여 사용될 수 있는 v-홈의 예가 도 9에 예시된다. 광학 다이(304)의 측면 에지를 예시하는 도 9의 예에서, 기판(902) 상에 v-홈이 형성된다. v-홈은 예를 들어 기판을 그것의 결정학적 방향들을 따라 에칭함으로써 획득될 수 있다. v-홈은 광섬유(예를 들어, SMF-28)가 그 안에 위치될 때, 광섬유의 코어(209)가 광학 다이에 형성된 대응하는 도파로(906)에 정렬되도록 크기가 정해질 수 있다. 이러한 방식으로, 도파로(906) 및 코어(209)는 낮은 삽입 손실들로 서로 광학적으로 결합될 수 있다.
다른 실시예들에서, 광학 격자 커플러들은 도파로들과 광섬유들 사이의 표면 결합을 가능하게 하는데 사용될 수 있다. 광학 격자 커플러들은 평면외 모드들을 도파로들의 모드들에 결합하도록 배열될 수 있다. 이러한 실시예들에서, 광섬유들은 광섬유의 단부가 다이의 표면에 실질적으로 수직이도록 광학 다이의 상부(또는 하부) 표면에 부착될 수 있다.
또 다른 실시예들에서, 상이한 다이들은 광섬유들을 사용할 필요 없이 서로 광학적으로 결합될 수 있다. 하나의 이러한 예가 일부 비제한적인 실시예들에 따라 도 10a에 예시된다. 도시된 바와 같이, 하나 이상의 OISM은 로직 유닛(204)에 직접 부착될 수 있다. 이 예에서, 한 쌍의 OISM들이 로직 유닛(204)의 상부 표면에 부착되고 한 쌍의 OISM들이 로직 유닛(204)의 하부 표면에 부착된다. 도 10a의 구조는 PCB(도 10a에 예시되지 않음) 상에 배치될 수 있다. 다른 실시예들에서, OISM들은 로직 유닛(204)의 단 하나의 표면에만 결합될 수 있다. 5 초과, 10 초과, 20 초과, 30 초과, 50 초과 또는 100 초과와 같은, 임의의 적합한 수의 OISM들이 도 10a에 도시된 바와 같은 로직 유닛(204)에 부착될 수 있다.
OISM들은 자유 공간 광학계를 통해 로직 유닛과 통신할 수 있다. 즉, 광학 모드들은 자유 공간 광학 빔들로서 OISM과 로직 유닛 사이에서 전파된다. 일 예에서, 광학 격자 커플러들은 칩의 평면 외부의 광학 모드들을 결합하는데 사용된다. 하나의 격자 커플러가 광학 다이(304)에 배치될 수 있고, 다른 격자 커플러가 광학 I/O 유닛(802)에 배치될 수 있다. 이 경우, 로직 유닛(204)은 그것이 결합되는 각각의 광학 다이에 대해 적어도 하나의 광학 I/O 유닛(802)을 포함한다. 대표적인 광학 다이/광학 I/O 유닛 쌍이 도 10b에 예시된다. 이 예에서, 광학 다이(304)는 격자 커플러(1002)를 포함하고, 광학 I/O 유닛(802)은 격자 커플러(1004)를 포함한다. 격자 커플러들은 칩 내의 광학 신호들을 라우팅하기 위해 각각의 도파로들에 광학적으로 결합될 수 있다. 격자 커플러들은 격자 커플러들이 형성되는 각각의 평면들 외부에서 서로 광학적으로 결합될 수 있다. 이러한 상황에서, 광학 신호는 각각의 도파로를 통해 격자 커플러(1002)에 제공된다. 이에 응답하여, 격자 커플러(1002)는 광학 다이(304)의 평면 외부에 그리고 격자 커플러(1004)를 향해 광학 빔을 방출한다. 격자 커플러(1004)는 빔의 적어도 일부를 수집함으로써 광학 신호를 수신할 수 있다. 신호는 이어서 각각의 도파로에 제공될 수 있다. 수직-공동 표면 방출 레이저들(vertical-cavity surface emitting lasers, VCSEL)을 비롯하여, 격자 커플러들에 부가하여 또는 그 대신에 다른 수단이 사용될 수 있다. VCSEL에 의해 방출된 광은 다른 평면외 커플러를 사용하여, 또는 광검출기를 사용하여 직접 수집될 수 있다.
IV.
광학 인터페이스 적층 메모리들을 포함하는 컴퓨터 아키텍처들의 예들
일부 종래의 컴퓨터 아키텍처들은 공통 버스가 네트워크의 상이한 포인트들 사이의 통신을 가능하게 하도록 배열된다. 예를 들어, 다수의 프로세서가 서로 통신할 수 있게 하기 위해 컴퓨터 시스템에서 링 버스가 종종 사용된다. 종래의 링 기반 아키텍처의 예가 도 11a에 도시되는데, 여기서 링은 서로 통신하는 다수의 마이크로프로세서를 배치한다. 데이터 버퍼링을 가능하게 하기 위해 링 경로를 따라 다수의 DRAM이 사용될 수 있다.
링 아키텍처들은 비교적 짧은 인터커넥트들을 사용하여 구현될 수 있기 때문에 전통적으로 사용되어 왔다. 도 11a에 도시된 바와 같이, 각각의 DRAM은 그것에 인접한 DRAM에만 접속된다. 따라서, 이 아키텍처는 DRAM들을 서로 매우 가깝게 물리적으로 배치함으로써 구현될 수 있으며, 따라서 긴 도전성 트레이스들이 사용될 때 발생하는 단점들을 피할 수 있다. 이 아키텍처의 한계는 스케일링 가능하지 않다는 것이다. DRAM들이 서로 가깝게 위치해야 한다는 사실은 다른 DRAM들의 추가에 제한을 부여하며, 이는 결국 DRAM들을 호스팅하는 인터포저 상에 더 이상의 공간이 없을 것이기 때문이다.
DRAM들이 서로에 대해 배치될 수 있는 거리를 증가시키면서 높은 데이터 레이트들 및 더 낮은 전력 소비를 제공함으로써, 본 명세서에 설명된 유형들의 광학 인터페이스 적층 메모리들은 임의의 네트워크 토폴로지들을 가능하게 한다. 광학 채널들의 사용은 상호접속 병목을 제거하고, 메모리에 대해 사실상 무제한의 액세스를 갖는 컴퓨터 시스템들을 설계할 기회를 연다. 일부 비제한적인 실시예들에 따라, 광학 인터페이스 적층 메모리들을 사용하는 임의의 컴퓨팅 시스템의 예가 도 11b에 예시된다. 도시된 바와 같이, 시스템은 본 명세서에 설명된 유형의 다수의 OISM 및 다수의 로직 유닛을 포함한다. 각각의 OISM은 다른 OISM들 중 임의의 것 및/또는 로직 유닛들 중 임의의 것에 (광섬유들 또는 자유 공간 광학계를 통해) 광학적으로 결합될 수 있다. 상호 광학적으로 결합된 OISM들 사이의 분리는 원하는 만큼 크거나 작을 수 있다. 각각의 로직 유닛/OIMS 쌍은 본 명세서에서 "컴퓨팅 노드"로서 지칭된다. 예를 들어, 2개의 상호 광학적으로 결합된 OISM들은 1cm 이상, 10cm 이상, 50cm 이상, 1m 이상, 2m 이상, 5m 이상, 10m 이상, 50m 이상, 또는 100m 이상으로 분리될 수 있다. OISM들은 공통 PCB 상에 배치될 필요는 없지만, 일부 실시예들에서는 그러할 수 있다.
네트워크의 토폴로지는 네트워크 상에서 실행되는 애플리케이션의 필요성에 기초하여 동적으로 구성될 수 있다. 필요한 경우, 예를 들어, 전체-대-전체, 포인트-대-멀티포인트, 또는 심지어 링 아키텍처들이 구현될 수 있다. 일부 실시예들에서, 시스템 내의 광섬유들의 수를 감소시키기 위해 WDM 기법들이 사용될 수 있다.
V.
광학 인터페이스 적층 메모리들의 제조
일부 실시예들은 본 명세서에 설명된 유형들의 광학 인터페이스 적층 메모리들을 제조하기 위한 방법들에 관련한 것이다. 도 12는 일부 비제한적인 실시예들에 따른 이러한 방법의 예를 도시한다. 방법(1200)은 복수의 메모리 층들이 제조되는 동작 1202에서 시작한다. 각각의 층은 개별 실리콘 다이 상에 형성될 수 있다. 동작 1202에서 제조될 수 있는 메모리 층들의 유형들은 DRAM들, SRAM들, NAND들, 플래시 메모리들 등을 포함하며, 일 예가 도 3과 관련하여 설명되어 있다. 메모리 층들은, 45nm 이하, 32nm 이하, 또는 22nm 이하, 14nm 이하, 10nm 이하, 7nm 이하, 또는 5nm 이하와 같은, 임의의 적당한 제조 노드들을 사용하여 제조될 수 있다. 메모리 층들은 예를 들어 3D 적층 기법들 및 플립-칩 본딩을 포함하는 임의의 적절한 기법을 사용하여 함께 적층될 수 있다. 일단 적층되면, 메모리 층들은 관통 실리콘 비아들 및/또는 관통 산화물 비아들과 같은 인터커넥트들을 사용하여 상호 통신하도록 배치될 수 있다.
동작 1204에서, 광학 트랜시버 및 메모리 제어기를 포함하도록 광학 다이가 제조될 수 있다. 동작 1204에서 제조될 수 있는 광학 다이의 예는 도 4와 관련하여 설명되어 있다. 광학 다이는 동작 1202의 메모리 층들과 동일한 파운드리에서, 또는 개별 파운드리에서 제조될 수 있다. 일부 실시예들에서, 광학 다이는 메모리 층들에 대해 사용되는 제조 노드보다 더 작은 제조 노드를 사용하여 제조된다(그렇지만, 다른 실시예들에서 동일한 제조 노드가 사용될 수 있다). 예를 들어, 45 nm 제조 노드가 일부 실시예들에서 사용될 수 있다. 일부 실시예들에서, 광학 다이는 예를 들어 도 9와 관련하여 설명된 유형들의 v-홈들을 포함하는 광섬유들의 광학 정렬을 가능하게 하기 위한 구조체를 포함하도록 제조될 수 있다.
동작 1206에서, 동작 1202의 메모리 층들이 동작 1204의 광학 다이에 본딩될 수 있다. 일부 실시예들에서, 광학 다이는 메모리 층들이 서로 본딩되는 동일한 생산 시설에서 메모리 층들에 본딩된다. 다른 실시예에서, 이들 단계는 상이한 생산 시설에서 발생한다. 플립-칩 본딩 또는 다른 3차원(3D) 집적 기법들을 포함하는 다수의 본딩 기법들 중 임의의 것이 사용될 수 있다. 관통 실리콘 비아, 관통 산화물 비아 또는 다른 타입의 인터커넥트가 메모리 제어기와 메모리 층 사이의 통신을 가능하게 할 수 있다. 일부 실시예들에서, 광학 인터페이스 적층 메모리는 하우징 내에 패키징될 수 있다. 패키지는 히트 스프레더, 히트 싱크, 히트 파이프, 열전기 냉각기, 팬, 열전도 재료 등과 같은 냉각 디바이스들 및 시스템들을 포함할 수 있다.
동작 1208에서, 광섬유들이 광학 트랜시버와 광학 통신하도록 하나 이상의 광섬유들이 광학 다이에 접속될 수 있다. 일부 실시예들에서, 광섬유(들)는 개선된 광학 정렬을 위해 v-홈들 내에 배치된다. 동작 1210에서, 광학 인터페이스 적층 메모리는 인쇄 회로 보드 또는 다른 기판들 상에 장착될 수 있다.
동작들(1202-1210)이 도 12에 예시된 순서를 포함하지만 이들로 제한되지 않는 임의의 적당한 순서로 수행될 수 있다는 것을 이해하여야 한다.
VI.
결론
본 출원의 양태들은 하나 이상의 이점을 제공할 수 있으며, 이들 중 일부는 앞에서 설명되었다. 이러한 이점들의 일부 비제한적인 예들을 이제 설명한다. 모든 양태들 및 실시예들이 반드시 이제 설명되는 모든 이점들을 제공하지는 않는다는 것이 이해되어야 한다. 또한, 본 출원의 양태들은 이제 설명되는 것들에 추가적인 이점들을 제공할 수 있다는 점이 이해되어야 한다.
본 출원의 양태들은 종래의 메모리 유닛들에 비교하여, 컴퓨터 시스템에서 사용될 수 있는 메모리 대역폭 및 전체 메모리 용량의 관점에서 더 큰 정도의 확장성을 제공하는 광학 인터페이스 적층 메모리들을 제공한다. 본 명세서에 설명된 유형들의 광학 인터페이스 적층 메모리들은, 사실상, 전력 소비의 증가가 크지 않게 추가적인 메모리 대역폭을 제공할 수 있다.
그 결과, 메모리 유닛들이 원하는 만큼 멀리, 심지어 킬로미터 단위로 떨어져 배치될 수 있기 때문에, 본 명세서에 설명된 광학 인터페이스 적층 메모리들은 컴퓨터 아키텍처의 설계에서 더 큰 유연성을 제공한다.
3차원적으로 적층되면, 본 명세서에 설명된 유형의 메모리는 단위 면적 당 메모리 밀도의 양에 있어서 종래의 메모리에 비교하여 상당한 증가를 제공한다.
이와 같이 본 출원의 기술의 여러 양태 및 실시예를 설명하였지만, 본 기술분야의 통상의 기술자는 다양한 변경, 수정 및 개선을 쉽게 알 수 있다는 것을 이해해야 한다. 이러한 변경들, 수정들 및 개선들은 본 출원에 설명된 기술의 사상 및 범위 내에 있는 것으로 의도된다. 따라서, 전술한 실시예들은 단지 예로서 제시된 것이고, 첨부된 청구항들 및 그 등가물들의 범위 내에서, 본 개시내용의 실시예들은 구체적으로 설명된 것과 다르게 실시될 수 있다는 것을 이해해야 한다. 그에 부가하여, 본 명세서에 설명된 2개 이상의 특징, 시스템, 물품, 재료, 및/또는 방법의 임의의 조합이, 이러한 특징, 시스템, 물품, 재료, 및/또는 방법이 서로 모순되지 않는 경우, 본 개시내용의 범주 내에 포함된다.
또한, 설명된 바와 같이, 일부 양태들은 하나 이상의 방법으로서 구현될 수 있다. 방법의 일부로서 수행되는 동작들은 임의의 적절한 방식으로 순서화될 수 있다. 따라서, 동작들이 도시된 것과는 상이한 순서로 수행되는 실시예들이 구성될 수 있으며, 이는 예시적인 실시예들에서 순차적인 동작들로서 예시되더라도 일부 동작들을 동시에 수행하는 것을 포함할 수 있다.
본 명세서에서 정의되고 사용된 모든 정의들은 사전적 정의들, 참조에 의해 포함된 문서들에서의 정의들, 및/또는 정의된 용어들의 통상적인 의미들보다 우선하는 것으로 이해되어야 한다.
부정 관사("a" 및 "an")는, 본 명세서 및 청구범위에서 사용될 때, 달리 명백하게 지시되지 않는 한, "적어도 하나"를 의미하는 것으로 이해되어야 한다.
명세서 및 청구범위에서 본 명세서에 사용된 어구 "및/또는"은 연결된 요소 중 "어느 하나 또는 양자 모두", 즉, 엘리먼트가 일부 경우에는 함께 존재하고 다른 경우에는 분리되어 존재하는 것을 의미하는 것으로 이해하여야 한다.
본 명세서 및 청구항들에서 사용될 때, 하나 이상의 요소의 리스트와 관련하여, "적어도 하나"라는 문구는 요소들의 리스트 내의 요소들 중 임의의 하나 이상으로부터 선택된 적어도 하나의 요소를 의미하지만, 요소들의 리스트 내에 구체적으로 열거된 각각의 모든 요소 중 적어도 하나를 반드시 포함하는 것은 아니며, 요소들의 리스트 내의 요소들의 임의의 조합들을 배제하지 않는 것으로 이해되어야 한다. 이러한 정의는 또한 구체적으로 식별된 요소들과 관련되든 관련되지 않든, 어구 "적어도 하나"가 지칭하는 요소들의 리스트 내에서 구체적으로 식별된 요소들 이외의 요소들이 임의적으로 존재할 수 있는 것을 허용한다.
"대략" 및 "약"이라는 용어들은 일부 실시예들에서 목표 값의 ± 20% 이내, 일부 실시예들에서 목표 값의 ± 10% 이내, 일부 실시예들에서 목표 값의 ± 5% 이내, 그리고 일부 실시예들에서 목표 값의 ± 2% 이내를 의미하기 위해 사용될 수 있다. 용어 "대략" 및 "약"은 목표 값을 포함할 수 있다.
Claims (40)
- 메모리 디바이스로서,
복수의 적층 메모리 층들- 상기 복수의 적층 메모리 층들 각각은 복수의 메모리 셀들을 포함함 -; 및
상기 복수의 적층 메모리 층들에 본딩되고 하나 이상의 인터커넥트를 통해 복수의 적층 메모리 층들 중 적어도 하나와 전기적으로 통신하는 광학 다이를 포함하고, 상기 광학 다이는,
광학 트랜시버; 및
상기 복수의 적층 메모리 층들 중 적어도 하나의 판독 및/또는 기입 동작들을 제어하도록 구성되는 메모리 제어기를 포함하는, 메모리 디바이스. - 제1항에 있어서, 상기 하나 이상의 인터커넥트는 하나 이상의 TSV(through silicon via)를 포함하는, 메모리 디바이스.
- 제2항에 있어서, 상기 광학 다이는 상기 하나 이상의 TSV와 전기적으로 통신하는 하나 이상의 패드를 더 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 메모리 제어기는 적어도 하나의 로직 엘리먼트를 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 복수의 메모리 셀들은 복수의 솔리드 스테이트 메모리 셀들을 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 광학 다이는 상기 복수의 적층 메모리 층들의 하나의 단부에 배치되는, 메모리 디바이스.
- 제1항에 있어서, 상기 광학 다이는 상기 광학 트랜시버에 광섬유를 에지-결합하도록 배열된 광학 커플러를 더 포함하는, 메모리 디바이스.
- 제7항에 있어서, 상기 광학 커플러는 V-홈 또는 격자 커플러를 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 광학 트랜시버는 파장 분할 멀티플렉싱(WDM)을 수행하도록 구성되는, 메모리 디바이스.
- 제1항에 있어서, 상기 복수의 적층 메모리 층들은 3차원(3D) 구성으로 서로 적층된, 메모리 디바이스.
- 제1항에 있어서, 상기 광학 트랜시버는 적어도 하나의 광검출기 및 적어도 하나의 광학 변조기를 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 광학 다이는 상기 복수의 적층 메모리 층들에 3D 본딩되는, 메모리 디바이스.
- 제1항에 있어서, 상기 광학 다이는 실리콘 온 인슐레이터(SOI) 기판으로부터 형성되는, 메모리 디바이스.
- 제1항에 있어서, 상기 광학 다이는 평면을 정의하는 표면을 갖고, 상기 광학 다이는 평면외 광학 모드에 결합되도록 구성되는 격자 커플러를 더 포함하는, 메모리 디바이스.
- 메모리 디바이스에 액세스하기 위한 방법으로서,
메모리 제어기와 동일한 다이 상에 배치되는 광학 트랜시버를 사용하여, 광학 신호를 수신하고 상기 광학 신호를 전기 신호로 변환하는 단계; 및
상기 메모리 제어기를 사용하여, 상기 전기 신호에 기초하여, 복수의 제어 신호들을 생성하고 상기 복수의 제어 신호들을 상기 다이에 본딩된 복수의 적층 메모리 층들에 전송하는 단계를 포함하는, 방법. - 제15항에 있어서,
상기 복수의 제어 신호들을 수신하는 것에 응답하여, 상기 복수의 적층 메모리 층들 중 적어도 하나를 사용하여 적어도 하나의 기입 및/또는 판독 동작을 수행하는 단계를 더 포함하는, 방법. - 제15항에 있어서,
광섬유를 통해 다이에 광학적으로 결합된 로직 유닛을 사용하여, 상기 광학 신호를 상기 광학 트랜시버에 전송하는 단계를 더 포함하는, 방법. - 제15항에 있어서,
상기 메모리 제어기를 사용하여, 상기 복수의 적층 메모리 층들 중 적어도 하나로부터 하나 이상의 비트들을 수신하는 단계; 및
상기 광학 트랜시버를 사용하여, 상기 하나 이상의 비트로 광학 송신 신호를 인코딩하는 단계를 더 포함하는, 방법. - 컴퓨팅 시스템으로서,
광학 입력/출력(I/O) 인터페이스를 갖는 로직 유닛;
상기 로직 유닛의 상기 I/O 인터페이스에 광학적으로 결합되는 광학 채널;
메모리 디바이스를 포함하고, 상기 메모리 디바이스는
복수의 적층 메모리 층들- 상기 복수의 적층 메모리 층들 각각은 복수의 메모리 셀들을 포함함 -; 및
상기 복수의 적층 메모리 층들에 본딩되고 하나 이상의 인터커넥트를 통해 복수의 적층 메모리 층들 중 적어도 하나와 전기적으로 통신하는 광학 다이를 포함하고, 상기 광학 다이는,
상기 광학 채널에 광학적으로 결합된 광학 트랜시버; 및
상기 복수의 적층 메모리 층들 중 적어도 하나의 판독 및/또는 기입 동작들을 제어하도록 구성되는 메모리 제어기를 포함하는, 컴퓨팅 시스템. - 제19항에 있어서, 상기 하나 이상의 인터커넥트는 하나 이상의 TSV(through silicon via)를 포함하는, 컴퓨팅 시스템.
- 제19항에 있어서, 상기 메모리 제어기는 적어도 하나의 로직 엘리먼트를 포함하는, 컴퓨팅 시스템.
- 제19항에 있어서, 상기 복수의 적층 메모리 층들은 3차원(3D) 구성으로 서로 적층되는, 컴퓨팅 시스템.
- 제19항에 있어서, 상기 광학 다이는 상기 복수의 적층 메모리 층들에 3D 본딩되는, 컴퓨팅 시스템.
- 제19항에 있어서, 상기 광학 채널은 상기 I/O 인터페이스에 결합된 제1 단부 및 상기 광학 다이에 결합된 제2 단부를 갖는 광섬유를 포함하는, 컴퓨팅 시스템.
- 제19항에 있어서, 상기 광학 채널은 자유 공간 광학 채널을 포함하는, 컴퓨팅 시스템.
- 제25항에 있어서, 상기 메모리 디바이스는 상기 로직 유닛의 표면 상에 위치되고, 상기 로직 유닛의 표면은 평면을 정의하고, 상기 메모리 디바이스는 제1 평면외 커플러를 포함하고, 상기 로직 유닛은 제2 평면외 커플러를 포함하고, 상기 제1 평면외 커플러는 광학 채널을 통해 상기 제2 평면외 커플러에 광학적으로 결합되는, 컴퓨팅 시스템.
- 제26항에 있어서, 상기 제1 및 제2 평면외 커플러 중 적어도 하나는 격자 커플러를 포함하는, 컴퓨팅 시스템.
- 제19항에 있어서, 상기 로직 유닛은 상기 광학 도메인에서 데이터를 처리하기 위한 광학 회로를 포함하는, 컴퓨팅 시스템.
- 제19항에 있어서, 상기 로직 유닛 및 상기 메모리 디바이스는 공통 인쇄 회로 보드(PCB) 상에 배치되고, 상기 컴퓨팅 시스템은 상기 PCB와 상기 메모리 디바이스 사이에 인터포저들이 없는, 컴퓨팅 시스템.
- 컴퓨팅 시스템으로서,
적어도 제1, 제2 및 제3 컴퓨팅 노드들을 포함하는 복수의 컴퓨팅 노드들을 포함하고, 상기 복수의 컴퓨팅 노드들 각각은,
로직 유닛; 및
상기 로직 유닛에 광학적으로 연결된 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 복수의 적층 메모리 층들을 포함하고;
상기 제1 컴퓨팅 노드는 상기 제2 컴퓨팅 노드 및 상기 제3 컴퓨팅 노드에 광학적으로 결합되는, 컴퓨팅 시스템. - 제30항에 있어서, 상기 제1 컴퓨팅 노드의 상기 로직 유닛은 상기 제2 컴퓨팅 노드의 상기 메모리 디바이스 및 상기 제3 컴퓨팅 노드의 상기 메모리 디바이스에 광학적으로 결합되는, 컴퓨팅 시스템.
- 제30항에 있어서, 상기 복수의 컴퓨팅 노드는 전체-대-전체 아키텍처, 포인트-대-멀티포인트 아키텍처 또는 링 아키텍처를 형성하는, 컴퓨팅 시스템.
- 제30항에 있어서, 상기 제1 컴퓨팅 노드는 10cm보다 긴 광섬유를 통해 상기 제2 컴퓨팅 노드에 광학적으로 결합되는, 컴퓨팅 시스템.
- 제30항에 있어서, 상기 제1 컴퓨팅 노드는 1m보다 긴 광섬유를 통해 상기 제2 컴퓨팅 노드에 광학적으로 결합되는, 컴퓨팅 시스템.
- 메모리를 제조하는 방법으로서,
복수의 메모리 층들을 제조하고, 상기 복수의 메모리 층들을 서로 적층하는 단계;
메모리 제어기 및 광학 트랜시버를 포함하는 광학 다이를 제조하는 단계; 및
상기 메모리 제어기가 상기 메모리 층들 중 적어도 하나와 전기적으로 통신하도록 상기 적층 메모리 층들에 상기 광학 다이를 본딩하는 단계를 포함하는, 방법. - 제35항에 있어서, 상기 광학 다이에 광섬유를 접속하는 단계를 더 포함하는, 방법.
- 제36항에 있어서, 상기 광섬유를 상기 광학 다이에 접속하는 단계는 상기 광섬유를 상기 광학 트랜시버와 광학 통신하도록 배치하는 단계를 포함하는, 방법.
- 제36항에 있어서, 상기 광섬유를 광학 다이에 접속하는 단계는 상기 광섬유의 일부를 v-홈에 배치하는 단계를 포함하는, 방법.
- 제35항에 있어서, 상기 광학 다이를 인쇄 회로 보드에 장착하는 단계를 더 포함하는, 방법.
- 제35항에 있어서, 상기 복수의 메모리 층들을 제조하는 단계는 제1 제조 노드로 상기 복수의 메모리 층들을 제조하는 단계를 포함하고, 광학 다이를 제조하는 단계는 상기 제1 제조 노드보다 작은 제2 제조 노드로 상기 광학 다이를 제조하는 단계를 포함하는, 방법.
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US11676636B2 (en) * | 2019-09-05 | 2023-06-13 | Seagate Technology Llc | Scalable storage device |
US20210096311A1 (en) * | 2019-09-27 | 2021-04-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Photonic semiconductor device and method of manufacture |
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KR20210098728A (ko) | 2020-02-03 | 2021-08-11 | 삼성전자주식회사 | 적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법 |
TW202209323A (zh) * | 2020-02-14 | 2022-03-01 | 美商爾雅實驗室公司 | 藉由單體式封裝光學i/o實施的遠端記憶體架構 |
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US6202165B1 (en) | 1998-07-23 | 2001-03-13 | Conexant Systems, Inc. | Photonic clock distribution method and apparatus for electronic systems |
US7941056B2 (en) * | 2001-08-30 | 2011-05-10 | Micron Technology, Inc. | Optical interconnect in high-speed memory systems |
US20080044128A1 (en) | 2001-10-09 | 2008-02-21 | Infinera Corporation | TRANSMITTER PHOTONIC INTEGRATED CIRCUITS (TxPICs) AND OPTICAL TRANSPORT NETWORK SYSTEM EMPLOYING TxPICs |
US7251386B1 (en) * | 2004-01-14 | 2007-07-31 | Luxtera, Inc | Integrated photonic-electronic circuits and systems |
US7894699B2 (en) | 2006-10-16 | 2011-02-22 | Hewlett-Packard Development Company, L.P. | Photonic based interconnects for interconnecting multiple integrated circuits |
US7898885B2 (en) * | 2007-07-19 | 2011-03-01 | Micron Technology, Inc. | Analog sensing of memory cells in a solid state memory device |
US8346087B2 (en) | 2007-09-28 | 2013-01-01 | Oracle America, Inc. | Wavelength-division multiplexing for use in multi-chip systems |
US8059443B2 (en) | 2007-10-23 | 2011-11-15 | Hewlett-Packard Development Company, L.P. | Three-dimensional memory module architectures |
US8831437B2 (en) * | 2009-09-04 | 2014-09-09 | Luxtera, Inc. | Method and system for a photonic interposer |
EP3572796B8 (en) * | 2008-10-27 | 2023-01-18 | Genalyte, Inc. | Biosensors based on optical probing and sensing |
US8450186B2 (en) | 2009-09-25 | 2013-05-28 | Intel Corporation | Optical modulator utilizing wafer bonding technology |
US9217830B2 (en) | 2010-05-14 | 2015-12-22 | Cornell University | Electro-optic modulator structures, related methods and applications |
EP2628038B1 (en) | 2010-10-14 | 2020-02-19 | RWTH Aachen | Laser to chip coupler |
WO2012072726A1 (en) | 2010-12-01 | 2012-06-07 | Stmicroelectronics S.R.L. | Integrated driver and related method |
US8222084B2 (en) | 2010-12-08 | 2012-07-17 | Skorpios Technologies, Inc. | Method and system for template assisted wafer bonding |
JP5897414B2 (ja) | 2011-08-23 | 2016-03-30 | 日本オクラロ株式会社 | 光デバイスの製造方法 |
US9331051B2 (en) | 2011-11-04 | 2016-05-03 | Technische Universiteit Eindhoven | Wafer scale technique for interconnecting vertically stacked dies |
DE112011105905B4 (de) * | 2011-12-02 | 2016-10-06 | Intel Corporation | Speichergerät mit gestapeltem Speicher, der Veränderlichkeit bei Zusammenschaltungen von Geräten erlaubt |
WO2013086047A1 (en) | 2011-12-06 | 2013-06-13 | Cornell University | Integrated multi-chip module optical interconnect platform |
US9697147B2 (en) | 2012-08-06 | 2017-07-04 | Advanced Micro Devices, Inc. | Stacked memory device with metadata management |
US9236958B2 (en) | 2012-08-10 | 2016-01-12 | Skorpios Technologies, Inc. | Method and system for performing testing of photonic devices |
US9922887B2 (en) | 2012-12-11 | 2018-03-20 | Acacia Communications, Inc. | Wafer-scale testing of photonic integrated circuits using horizontal spot-size converters |
US9766409B2 (en) | 2013-06-10 | 2017-09-19 | Nxp Usa, Inc. | Optical redundancy |
WO2016008771A1 (en) * | 2014-07-14 | 2016-01-21 | University Of Copenhagen | Optical device having efficient light-matter interface for quantum simulations |
US9558779B2 (en) | 2014-12-22 | 2017-01-31 | Mohammad A Mazed | System on chip (SoC) based on phase transition and/or phase change material |
US20160191188A1 (en) | 2014-12-31 | 2016-06-30 | Alcatel-Lucent Usa Inc. | System and method for local interconnection of optical nodes |
US9976844B2 (en) * | 2015-02-06 | 2018-05-22 | Medlumics S.L. | Miniaturized OCT package and assembly thereof |
US9910232B2 (en) * | 2015-10-21 | 2018-03-06 | Luxtera, Inc. | Method and system for a chip-on-wafer-on-substrate assembly |
US10371893B2 (en) | 2017-11-30 | 2019-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid interconnect device and method |
US10284291B1 (en) * | 2018-04-25 | 2019-05-07 | Western Digital Technologies, Inc. | Node configuration in optical network |
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