KR20100034045A - 솔리드 스테이트 메모리 장치 내의 메모리 셀들의 아날로그 센싱 - Google Patents

솔리드 스테이트 메모리 장치 내의 메모리 셀들의 아날로그 센싱 Download PDF

Info

Publication number
KR20100034045A
KR20100034045A KR1020107003560A KR20107003560A KR20100034045A KR 20100034045 A KR20100034045 A KR 20100034045A KR 1020107003560 A KR1020107003560 A KR 1020107003560A KR 20107003560 A KR20107003560 A KR 20107003560A KR 20100034045 A KR20100034045 A KR 20100034045A
Authority
KR
South Korea
Prior art keywords
voltage
threshold voltage
representation
target
read
Prior art date
Application number
KR1020107003560A
Other languages
English (en)
Inventor
비샬 사린
중-셍 호에이
프랭키 에프. 루파바르
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20100034045A publication Critical patent/KR20100034045A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

비트 라인에 연결된 샘플 및 홀드 회로를 포함하는 메모리 장치. 상기 샘플 및 홀드 회로는 선택된 메모리 셀에 대한 목표 임계 전압을 저장한다. 상기 메모리 셀은 램핑된 판독 전압으로 프로그램되고 그 후 검증된다. 메모리 셀을 온 시키는 판독 전압은 샘플 및 홀드 회로에 저장된다. 목표 임계 전압은 비교기 회로에 의해 판독 전압과 비교된다. 판독 전압이 적어도 목표 임계 전압과 실질적으로 같은(즉, 목표 임계 전압과 실질적으로 같고 및/또는 목표 임계 전압을 초과하기 시작하는) 때, 비교기 회로는 금지 신호를 생성한다.

Description

솔리드 스테이트 메모리 장치 내의 메모리 셀들의 아날로그 센싱{ANALOG SENSING OF MEMORY CELLS IN A SOLID-STATE MEMORY DEVICE}
본 명세는 일반적으로 반도체 메모리에 관한 것으로 더 상세하게는 솔리드 스테이트 비휘발성 메모리 장치에 관한 것이다.
전자 장치들은 일반적으로 그들이 이용할 수 있는 어떤 유형의 대용량(bulk) 저장 장치를 갖는다. 일반적인 예는 하드 디스크 드라이브(HDD)이다. HDD들은 비교적 저비용으로 많은 양의 저장이 가능하고, 현재의 소비자 HDD들은 1 테라바이트 이상의 용량으로 이용 가능하다.
HDD들은 일반적으로 회전하는 자기 매체 또는 원판들(platters) 상에 데이터를 저장한다. 데이터는 전형적으로 원판들 상의 자속 반전들(magnetic flux reversals)의 패턴으로서 저장된다. 전형적인 HDD에 데이터를 기입하기 위해, 원판이 고속으로 회전되는 동안 원판 위에 떠 있는 기입 헤드는 데이터를 나타내도록 원판 상의 자기 입자들을 정렬시키기 위해 일련의 자기 펄스들을 생성한다. 전형적인 HDD로부터 데이터를 판독하기 위해, 고속으로 회전되는 원판 위에 자기 저항(magnetoresistive) 판독 헤드가 떠 있을 때 그 자기 저항 판독 헤드에 저항 변화들이 유도된다. 실제로는, 그 결과로 생긴 데이터 신호는 아날로그 신호이고 그것의 피크들(peaks) 및 밸리들(valleys)은 데이터 패턴의 자속 반전들의 결과이다. 그 후 그 아날로그 데이터 신호를 샘플링하여 그 데이터 신호의 생성을 초래한 것 같은 데이터 패턴을 결정하기 위해 PRML(partial response maximum likelihood)이라 불리는 디지털 신호 처리 기법들이 이용된다.
HDD들은 그들의 기계적 성질 때문에 특정한 결점들을 갖는다. HDD들은 충격, 진동 또는 강한 자기장으로 인한 손상 또는 과도한 판독/기입 에러들에 취약하다. 또한, 그것들은 휴대용 전자 장치들에서 전력을 비교적 많이 사용하는 것들이다.
대용량 저장 장치의 다른 예는 솔리드 스테이트 드라이브(SSD)이다. 회전하는 매체 상에 데이터를 저장하는 대신에, SSD들은 그들의 데이터를 저장하기 위해 반도체 메모리 장치들을 이용하지만, 그것들이 마치 전형적인 HDD인 것처럼 호스트 시스템에게 보이게 하는 인터페이스 및 폼 팩터를 포함한다. SSD들의 메모리 장치들은 전형적으로 비휘발성 플래시 메모리 장치들이다.
플래시 메모리 장치들은 광범위한 전자 응용들을 위한 인기 있는 비휘발성 메모리의 소스로 발전하였다. 플래시 메모리 장치들은 전형적으로 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소비를 허용하는 1-트랜지스터 메모리 셀을 이용한다. 전하 저장 또는 트랩(trapping) 층들의 프로그래밍 또는 다른 물리적 현상을 통한, 셀들의 임계 전압(threshold voltage)의 변화들은, 각 셀의 데이터 값을 결정한다. 플래시 메모리 및 다른 비휘발성 메모리에 대한 일반적인 용도들은 퍼스널 컴퓨터, PDA(personal digital assistant), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 어플라이언스(appliance), 자동차, 무선 장치, 이동 전화, 및 이동식 메모리 모듈을 포함하고, 비휘발성 메모리에 대한 용도들은 계속해서 확대되고 있다.
HDD들과 달리, SSD들의 동작은 일반적으로 그들의 솔리드 스테이트 성질 때문에 진동, 충격 또는 자기장 문제들에 영향을 받지 않는다. 유사하게, 움직이는 부분들이 없어서, SSD들은 HDD들보다 더 낮은 전력 요건들을 갖는다. 그러나, SSD들은 일반적으로 동일한 폼 팩터의 HDD들에 비하여 훨씬 더 낮은 저장 용량을 갖고 비트당 비용이 현저히 더 높다.
전술한 이유들 때문에, 및 이 기술 분야의 숙련자들이 본 명세서를 읽고 이해하면 알게 될 다른 이유들 때문에, 이 기술 분야에서는 대안적인 대용량 저장 옵션들이 요구되고 있다.
도 1은 본 명세의 실시예에 따른 메모리 장치의 단순화된 블록도이다.
도 2는 도 1의 메모리 장치에서 발견될 수 있는 예시의 NAND 메모리 어레이의 일부분의 개략도이다.
도 3은 본 명세의 하나의 실시예에 따른 솔리드 스테이트 대용량 저장 시스템의 블록 개략도이다.
도 4는 본 명세의 실시예에 따른 판독/기입 채널에 의해 메모리 장치로부터 수신될 수 있는 데이터 신호를 개념적으로 나타내는 파형도이다.
도 5는 본 명세의 실시예에 따른 전자 시스템의 블록 개략도이다.
도 6은 샘플/홀드 및 비교기 회로를 포함하는 메모리 장치의 하나의 실시예의 블록도이다.
도 7은 도 6의 블록도에 따른 샘플/홀드 및 비교기 회로의 하나의 실시예의 블록도이다.
도 8은 도 6의 블록도에 따른 샘플/홀드 및 비교기 회로의 대안 실시예의 블록도이다.
도 9는 반도체 메모리 장치에서의 아날로그 판독을 위한 방법의 하나의 실시예의 흐름도이다.
본 실시예들에 대한 다음의 상세한 설명에서는, 본 명세서의 일부를 형성하고 본 실시예들이 실시될 수 있는 특정 실시예들이 예시로서 도시되어 있는 첨부 도면들이 참조된다. 이들 실시예들은 이 기술 분야의 숙련자들이 본 발명을 실시할 수 있도록 충분히 상세히 설명되고, 다른 실시예들이 이용될 수 있고 본 명세의 범위에서 일탈하지 않고 프로세스, 전기적 또는 기계적 변경들이 이루어질 수 있다는 것을 이해해야 할 것이다. 그러므로, 다음의 상세한 설명은 제한적인 의미에서 취해지지 않아야 할 것이다.
전통적인 솔리드 스테이트 메모리 장치들은 데이터를 이진 신호의 형태로 전달한다. 전형적으로, 접지 전위는 데이터의 비트의 제1 논리 레벨, 예를 들면, '0' 데이터 값을 나타내는 반면, 전원 전위(supply potential)는 데이터의 비트의 제2 논리 레벨, 예를 들면, '1' 데이터 값을 나타낸다. 멀티-레벨 셀(MLC)에는, 예를 들면, 각 범위에 대하여 200 mV의 4개의 상이한 임계 전압(Vt) 범위들이 할당될 수 있고, 각 범위는 별개의 데이터 상태에 대응하고, 그에 의하여 4개의 데이터 값들 또는 비트 패턴들을 나타낸다. 전형적으로, 각 범위 사이에는 0.2V 내지 0.4V의 데드 스페이스(dead space) 또는 마진이 있어, Vt 분포들이 겹치지 못하게 한다. 만약 셀의 Vt가 제1 범위 내에 있다면, 그 셀은 논리 11 상태를 저장하는 것으로 간주될 수 있고 전형적으로 셀의 소거된 상태로 간주된다. 만약 Vt가 제2 범위 내에 있다면, 그 셀은 논리 10 상태를 저장하는 것으로 간주될 수 있다. 만약 Vt가 제3 범위 내에 있다면, 그 셀은 논리 00 상태를 저장하는 것으로 간주될 수 있다. 그리고 만약 Vt가 제4 범위 내에 있다면, 그 셀은 논리 01 상태를 저장하는 것으로 간주될 수 있다.
전술한 바와 같이 전통적인 MLC 장치를 프로그램할 때, 셀들은 일반적으로 먼저 소거된 상태에 대응하도록, 블록으로서, 소거된다. 셀들의 블록의 소거에 이어서, 필요한 경우에, 각 셀의 최하위 비트(LSB)가 먼저 프로그램된다. 예를 들면, LSB가 1이면, 프로그램이 필요하지 않지만, LSB가 0이면, 목표 메모리 셀의 Vt는 11 논리 상태에 대응하는 Vt 범위로부터 10 논리 상태에 대응하는 Vt 범위로 이동된다. LSB들의 프로그램에 이어서, 각 셀의 최상위 비트(MSB)가 유사한 방식으로 프로그램되어, 필요한 경우에 Vt를 이동시킨다. 전통적인 메모리 장치의 MLC를 판독할 때, 하나 이상의 판독 동작들은 일반적으로 셀 전압의 Vt가 어느 범위에 속하는지를 결정한다. 예를 들면, 제1 판독 동작은 목표 메모리 셀의 Vt가 MSB가 1인것을 나타내는지 0인 것을 나타내는지를 결정할 수 있고 한편 제2 판독 동작은 목표 메모리 셀의 Vt가 LSB가 1인것을 나타내는지 0인 것을 나타내는지를 결정할 수 있다. 그러나, 각 경우에, 각 셀에 얼마나 많은 비트가 저장되는지에 관계없이, 목표 메모리 셀의 판독 동작으로부터 단 하나의 비트가 반환된다. 다중 프로그램 및 판독 동작들의 이 문제는 각 MLC에 더 많은 비트들이 저장될 때 점점 더 성가시게 된다. 각각의 그러한 프로그램 또는 판독 동작은 이진 동작이기 때문에, 즉, 각각이 셀마다 단 하나의 비트의 정보를 프로그램하거나 반환하기 때문에, 각 MLC에 더 많은 비트를 저장하는 것은 더 긴 동작 시간으로 이어진다.
예시의 실시예의 메모리 장치들은 메모리 셀들에 Vt 범위들로서 데이터를 저장한다. 그러나, 전통적인 메모리 장치들과 대조적으로, 프로그램 및 판독 동작들은 데이터 신호들을 MLC 데이터 값들의 별개의 비트들로서가 아니라, 그들의 완전한 비트 패턴들과 같은 MLC 데이터 값들의 완전한 표현들로서 이용할 수 있다. 예를 들면, 2-비트 MLC 장치에서는, 셀의 LSB를 프로그램하고 그 후에 그 셀의 LSB를 프로그램하는 대신에, 그 2개의 비트들의 비트 패턴을 나타내는 목표 임계 전압이 프로그램될 수 있다. 즉, 제1 비트에 대하여 제1 임계 전압으로 프로그램하고, 제2 비트에 대하여 제2 임계 전압으로 이동하고, 등등으로 하기보다는 메모리 셀이 그의 목표 임계 전압을 얻을 때까지 그 메모리 셀에 일련의 프로그램 및 검증 동작들이 가해질 것이다. 유사하게, 셀에 저장된 각 비트를 결정하기 위해 다수의 판독 동작들을 이용하는 대신에, 그 셀의 임계 전압이 결정되고 그 셀의 완전한 데이터 값 또는 비트 패턴을 나타내는 단 하나의 신호로서 전달될 수 있다. 다양한 실시예들의 메모리 장치들은 종래의 메모리 장치들에서 행해지는 바와 같이 단지 메모리 셀이 어떤 공칭 임계 전압보다 위의 또는 아래의 임계 전압을 갖는지를 조사하지 않는다. 대신에, 가능한 임계 전압들의 연속에 걸쳐서 그 메모리 전압의 실제 임계 전압을 나타내는 전압 신호가 생성된다. 이러한 접근 방식의 이점은 셀당 비트 총수가 증가될 때 더욱 중요하게 된다. 예를 들면, 만약 메모리 셀이 8 비트의 정보를 저장하기로 되어 있다면, 단 하나의 판독 동작은 8 비트의 정보를 나타내는 단 하나의 아날로그 데이터 신호를 반환할 것이다.
도 1은 본 명세의 실시예에 따른 메모리 장치(101)의 단순화된 블록도이다. 메모리 장치(101)는 로우(row)들과 칼럼(column)들로 배열된 메모리 셀들의 어레이(104)를 포함한다. 다양한 실시예들은 주로 NAND 메모리 어레이들에 관하여 설명될 것이지만, 다양한 실시예들은 메모리 어레이(104)의 특정한 아키텍처에 제한되지 않는다. 본 실시예들에 적합한 다른 어레이 아키텍처들의 몇몇 예들은 NOR 어레이들, AND 어레이들, 및 가상 접지 어레이들(virtual ground arrays)을 포함한다. 그러나, 일반적으로, 여기에 설명된 실시예들은 각 메모리 셀의 임계 전압을 나타내는 데이터 신호의 생성을 허용하는 임의의 어레이 아키텍처에 적응될 수 있다.
로우 디코드 회로(108) 및 칼럼 디코드 회로(110)는 메모리 장치(101)에 제공되는 어드레스 신호들을 디코딩하기 위해 제공된다. 어드레스 신호들은 메모리 어레이(104)에 액세스하기 위해 수신되고 디코딩된다. 메모리 장치(101)는 또한 메모리 장치(101)로의 커맨드들, 어드레스들 및 데이터의 입력뿐만 아니라 메모리 장치(101)로부터의 데이터 및 상태 정보의 출력을 관리하는 입력/출력(I/O) 제어 회로(112)를 포함한다. 어드레스 레지스터(114)는 어드레스 신호들을 디코딩하기 전에 래치하기 위해 I/O 제어 회로(112)와 로우 디코드 회로(108) 및 칼럼 디코드 회로(110)의 사이에 연결된다. 커맨드 레지스터(124)는 입력되는 커맨드들을 래치하기 위해 I/O 제어 회로(112)와 제어 로직(116)의 사이에 연결된다. 제어 로직(116)은 커맨드들에 응답하여 메모리 어레이(104)에의 액세스를 제어하고 외부 프로세서(130)를 위한 상태 정보를 생성한다. 제어 로직(116)은 어드레스들에 응답하여 로우 디코드 회로(108) 및 칼럼 디코드 회로(110)를 제어하기 위해 로우 디코드 회로(108) 및 칼럼 디코드 회로(110)에 연결된다.
제어 로직(116)은 또한 샘플 및 홀드(sample and hold) 회로(118)에도 연결된다. 샘플 및 홀드 회로(118)는 입력되는(incoming) 또는 출력되는(outgoing) 데이터를 아날로그 전압 레벨들의 형태로 래치한다. 예를 들면, 샘플 및 홀드 회로는 메모리 셀에 기입될 데이터를 나타내는 입력되는 전압 신호 또는 메모리 셀로부터 센싱된 임계 전압을 나타내는 출력되는 전압 신호를 샘플링하기 위해 커패시터들 또는 다른 아날로그 저장 장치들을 포함할 수 있다. 샘플 및 홀드 회로(118)는 또한 외부 장치에 보다 강한 데이터 신호를 제공하기 위해 샘플링된 전압의 증폭 및/또는 버퍼링을 제공할 수 있다.
아날로그 전압 신호들의 처리는 CMOS 이미저(imager) 기술의 분야에서 잘 알려진 접근 방식과 유사한 접근 방식을 취할 수 있고, 입사 조명에 응답하여 이미저의 픽셀들에서 생성된 전하 레벨들은 커패시터들에 저장된다. 이들 전하 레벨들은 그 후 기준 커패시터를 차동 증폭기에의 제2 입력으로서 갖는 차동 증폭기를 이용하여 전압 신호들로 변환된다. 차동 증폭기의 출력은 그 후 조명의 강도를 나타내는 디지털 값을 얻기 위해 아날로그-디지털 변환(ADC) 장치들에 전달된다. 본 실시예들에서는, 메모리 셀을 각각 판독 또는 프로그램하기 위해 메모리 셀의 실제 또는 목표 임계 전압을 나타내는 전압 레벨을 커패시터에 가하는 것에 응답하여 그 커패시터에 전하가 저장될 수 있다. 이 전하는 그 후 접지된 입력 또는 다른 기준 신호를 제2 입력으로서 갖는 차동 증폭기를 이용하여 아날로그 전압으로 변환될 수 있다. 차동 증폭기의 출력은 그 후, 판독 동작의 경우에, 메모리 장치로부터의 출력을 위해 I/O 제어 회로(112)에 전달될 수 있고, 또는 메모리 장치를 프로그램할 때 하나 이상의 검증 동작 동안에 비교를 위해 이용될 수 있다. I/O 제어 회로(112)는, 메모리 장치(101)가 아날로그 또는 디지털 데이터 인터페이스와의 통신을 위해 적응될 수 있도록, 판독된 데이터를 아날로그 신호로부터 디지털 비트 패턴으로 변환하고 기입 데이터를 디지털 비트 패턴으로부터 아날로그 신호로 변환하기 위해 옵션으로 아날로그-디지털 변환 기능 및 디지털-아날로그 변환(DAC) 기능을 포함할 수 있다는 것에 유의한다.
기입 동작 동안에, 메모리 어레이(104)의 목표 메모리 셀들은 그들의 Vt 레벨들을 나타내는 전압들이 샘플 및 홀드 회로(118)에 유지된 레벨들과 매칭할 때까지 프로그램된다. 이것은, 하나의 예로서, 유지된 전압 레벨과 목표 메모리 셀의 임계 전압을 비교하기 위해 차동 센싱 장치들을 이용하여 달성될 수 있다. 전통적인 메모리 프로그래밍과 많이 비슷하게, 목표 메모리 셀의 임계 전압이 소망의 값에 도달하거나 소망의 값을 초과할 때까지 그 임계 전압을 증가시키기 위해 목표 메모리 셀에 프로그래밍 펄스들이 가해질 수 있다. 판독 동작에서는, 목표 메모리 셀들의 Vt 레벨들이, ADC/DAC 기능이 메모리 장치의 외부에 제공되는지 또는 내부에 제공되는지에 따라서 아날로그 신호들로서 직접 또는 아날로그 신호들의 디지털화된 표현들로서 (도 1에는 도시되지 않은) 외부 프로세스에의 전송을 위해 샘플 및 홀드 회로(118)에 전달된다.
셀들의 임계 전압들은 다양한 방식으로 결정될 수 있다. 예를 들면, 목표 메모리 셀들이 활성화되는 시점에서 워드 라인 전압이 샘플링될 수 있다. 다르게는, 승압된 전압(boosted voltage)이 목표 메모리 셀의 제1 소스/드레인 측에 가해질 수 있고, 임계 전압은 그것의 제어 게이트 전압과 그것의 다른 소스/드레인 측의 전압 사이의 차이로서 취해질 수 있다. 그 전압을 커패시터에 연결함으로써, 샘플링된 전압을 저장하도록 그 커패시터와 전하가 공유될 수 있다. 샘플링된 전압은 임계 전압과 같을 필요는 없고, 단지 그 전압을 나타내면 된다는 것에 유의한다. 예를 들면, 승압된 전압을 메모리 셀의 제1 소스/드레인 측에 가하고 알려진 전압을 그것의 제어 게이트에 가하는 경우에, 메모리 셀의 제2 소스/드레인 측에서 전개된 전압은 그 전개된 전압이 메모리 셀의 임계 전압을 나타낼 때 데이터 신호로서 취해질 수 있다.
샘플 및 홀드 회로(118)는, 메모리 장치(101)가 제1 데이터 값을 외부 프로세서에 전달하는 동안 다음 데이터 값을 판독할 수 있고, 또는 제1 데이터 값을 메모리 어레이(104)에 기입하는 동안 다음 데이터 값을 수신할 수 있도록, 캐싱(caching), 즉, 각 데이터 값에 대한 다수의 저장 위치들을 포함할 수 있다. 상태 레지스터(122)는 외부 프로세서에 출력하기 위한 상태 정보를 래칭하기 위해 I/O 제어 회로(112)와 제어 로직(116)의 사이에 연결된다.
메모리 장치(101)는 제어 링크(132)를 통하여 제어 로직(116)에서 제어 신호들을 수신한다. 제어 신호들은 칩 이네이블(chip enable) CE#, 커맨드 래치 이네이블(command latch enable) CLE, 어드레스 래치 이네이블(address latch enable) ALE, 및 기입 이네이블(write enable) WE#를 포함할 수 있다. 메모리 장치(101)는 (커맨드 신호들의 형태로) 커맨드들, (어드레스 신호들의 형태로) 어드레스들, 및 (데이터 신호들의 형태로) 데이터를 다중화된 입력/출력(I/O) 버스(134)를 통하여 외부 프로세서로부터 수신하고 I/O 버스(134)를 통하여 그 외부 프로세서에 데이터를 출력할 수 있다.
특정한 예에서, 커맨드들은 I/O 제어 회로(112)에서 I/O 버스(134)의 입력/출력(I/O) 핀들[7:0]을 통하여 수신되고 커맨드 레지스터(124)에 기입된다. 어드레스들은 I/O 제어 회로(112)에서 버스(134)의 입력/출력(I/O) 핀들[7:0]을 통하여 수신되고 어드레스 레지스터(114)에 기입된다. 데이터는 8개의 병렬 신호들을 수신할 수 있는 장치의 경우에는 입력/출력(I/O) 핀들[7:0]을 통하여, 또는 16개의 병렬 신호들을 수신할 수 있는 장치의 경우에는 입력/출력(I/O) 핀들[15:0]을 통하여, I/O 제어 회로(112)에서 수신될 수 있고 샘플 및 홀드 회로(118)에 전송된다. 데이터는 또한 8개의 병렬 신호들을 송신할 수 있는 장치의 경우에는 입력/출력(I/O) 핀들[7:0]을 통하여, 또는 16개의 병렬 신호들을 송신할 수 있는 장치의 경우에는 입력/출력(I/O) 핀들[15:0]을 통하여 출력될 수 있다. 이 기술 분야의 숙련자들은 추가의 회로 및 신호들이 제공될 수 있고, 도 1의 메모리 장치는 본 명세의 실시예들에 집중하는 것을 돕기 위해 단순화되었다는 것을 알 것이다. 또한, 도 1의 메모리 장치는 다양한 신호들의 수신 및 출력에 대한 인기 있는 관례들에 따라서 설명되었지만, 다양한 실시예들은 여기에서 명백히 지적도지 않는 한은 설명된 특정 신호들 및 I/O 구성들에 의해 제한되지 않는다는 것에 유의한다. 예를 들면, 커맨드 및 어드레스 신호들은 데이터 신호들을 수신하는 것들과는 별개의 입력들에서 수신될 수 있고, 또는 데이터 신호들은 I/O 버스(134)의 단 하나의 I/O 라인을 통하여 직렬로 송신될 수 있다. 데이터 신호들은 개별 비트들 대신에 비트 패턴들을 나타내기 때문에, 8-비트 데이터 신호의 직렬 통신은 개별 비트들을 나타내는 8개의 신호들의 병렬 통신만큼 효율적일 수 있다.
도 2는 도 1의 메모리 어레이(104)에서 발견될 수 있는 예시의 NAND 메모리 어레이(200)의 일부분의 개략도이다. 도 2에 도시된 바와 같이, 메모리 어레이(200)는 워드 라인들(2021 내지 202N) 및 교차하는 비트 라인들(2041 내지 204M)을 포함한다. 디지털 환경에서 어드레싱의 용이함을 위해, 워드 라인들(202)의 수 및 비트 라인들(204)의 수는 일반적으로 각각 2의 어떤 거듭제곱 수이다.
메모리 어레이(200)는 NAND 스트링들(2061 내지 206M)을 포함한다. 각 NAND 스트링은, 워드 라인(202)과 비트 라인(204)의 교차 지점에 각각 위치하는, 트랜지스터들(2081 내지 208N)을 포함한다. 도 2에서 플로팅 게이트 트랜지스터들로서 도시된, 트랜지스터들(208)은 데이터의 저장을 위한 비휘발성 메모리 셀들을 나타낸다. 각 NAND 스트링(206)의 플로팅 게이트 트랜지스터들(208)은 하나 이상의 소스 선택 게이트(210), 예를 들면, 전계 효과 트랜지스터(FET)와, 하나 이상의 드레인 선택 게이트(212), 예를 들면, FET의 사이에 소스에서 드레인으로 직렬로 접속된다. 각 소스 선택 게이트(210)는 로컬 비트 라인(204)과 소스 선택 라인(214)의 교차 지점에 위치하고, 한편 각 드레인 선택 게이트(212)는 로컬 비트 라인(204)과 드레인 선택 라인(215)의 교차 지점에 위치한다.
각 소스 선택 게이트(210)의 소스는 공통 소스 라인(216)에 접속된다. 각 소스 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 플로팅 게이트 트랜지스터(208)의 소스에 접속된다. 예를 들면, 소스 선택 게이트(2101)의 드레인은 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(2081)의 소스에 접속된다. 각 소스 선택 게이트(210)의 제어 게이트는 소스 선택 라인(214)에 접속된다. 만약 주어진 NAND 스트링(206)에 대하여 다수의 소스 선택 게이트들(210)이 이용된다면, 그것들은 공통 소스 라인(216)과 그 NAND 스트링(206)의 제1 플로팅 게이트 트랜지스터(208)의 사이에 직렬로 연결될 것이다.
각 드레인 선택 게이트(212)의 드레인은 드레인 콘택트에서 대응하는 NAND 스트링에 대한 로컬 비트 라인(204)에 접속된다. 예를 들면, 드레인 선택 게이트(2121)의 드레인은 드레인 콘택트에서 대응하는 NAND 스트링(2061)에 대한 로컬 비트 라인(2041)에 접속된다. 각 드레인 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 플로팅 게이트 트랜지스터(208)의 드레인에 접속된다. 예를 들면, 드레인 선택 게이트(2121)의 소스는 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(208N)의 드레인에 접속된다. 만약 주어진 NAND 스트링(206)에 대하여 다수의 드레인 선택 게이트들(212)이 이용된다면, 그것들은 대응하는 비트 라인(204)과 그 NAND 스트링(206)의 마지막 플로팅 게이트 트랜지스터(208N)의 사이에 직렬로 연결될 것이다.
플로팅 게이트 트랜지스터들(208)의 전형적인 구조는, 도 2에 도시된 바와 같이, 소스(230) 및 드레인(232), 플로팅 게이트(234), 및 제어 게이트(236)를 포함한다. 플로팅 게이트 트랜지스터들(208)은 워드 라인(202)에 연결된 그들의 제어 게이트들(236)을 갖는다. 플로팅 게이트 트랜지스터들(208)의 칼럼은 주어진 로컬 비트 라인(204)에 연결된 NAND 스트링들(206)이다. 플로팅 게이트 트랜지스터들(208)의 로우는 주어진 워드 라인(202)에 공통으로 연결된 트랜지스터들이다. NROM, 자기 또는 강유전성 트랜지스터들 및 2개 이상의 임계 전압 범위들 중 하나를 취하도록 프로그램될 수 있는 다른 트랜지스터들과 같은, 다른 형태의 트랜지스터들(208)도 본 명세의 실시예들과 함께 이용될 수 있다.
다양한 실시예들의 메모리 장치들은 유리하게는 대용량 저장 장치들로서 이용될 수 있다. 다양한 실시예들에 대하여, 이들 대용량 저장 장치들은 전통적인 HDD들의 동일한 폼 팩터 및 통신 버스 인터페이스를 지닐 수 있고, 따라서 그것들이 다양한 응용들에서 그러한 드라이브들을 대체할 수 있게 한다. HDD들에 대한 몇몇 일반적인 폼 팩터들은 현재의 퍼스널 컴퓨터들 및 보다 대형의 디지털 미디어 레코더들과 함께 일반적으로 사용되는 3.5", 2.5" 및 PCMCIA(Personal Computer Memory Card International Association) 폼 팩터들뿐만 아니라, 이동 전화기, PDA(personal digital assistant) 및 디지털 미디어 플레이어와 같은 보다 소형의 퍼스널 어플라이언스(personal appliance)들에서 일반적으로 사용되는 1.8" 및 1" 폼 팩터들을 포함한다. 몇몇 일반적인 버스 인터페이스들은 USB(universal serial bus), ATA(AT attachment interface)[IDE(integrated drive electronics)로도 알려짐], SATA(serial ATA), SCSI(small computer system interface) 및 IEEE(Institute of Electrical and Electronics Engineers) 1394 표준을 포함한다. 다양한 폼 팩터들 및 통신 인터페이스들이 열거되었지만, 실시예들은 특정한 폼 팩터 또는 통신 표준에 제한되지 않는다. 또한, 실시예들은 HDD 폼 팩터 또는 통신 인터페이스를 준수할 필요는 없다. 도 3은 본 명세의 하나의 실시예에 따른 솔리드 스테이트 대용량 저장 장치(300)의 블록 개략도이다.
대용량 저장 장치(300)는 본 명세의 실시예에 따른 메모리 장치(301), 판독/기입 채널(305) 및 컨트롤러(310)를 포함한다. 판독/기입 채널(305)은 메모리 장치(301)로부터 수신된 데이터 신호들의 아날로그-디지털 변환뿐만 아니라 컨트롤러(310)로부터 수신된 데이터 신호들의 디지털-아날로그 변환을 제공한다. 컨트롤러(310)는 버스 인터페이스(315)를 통하여 대용량 저장 장치(300)와 외부 프로세서(도 3에는 도시되지 않음) 사이의 통신을 제공한다. 판독/기입 채널(305)은 점선으로 메모리 장치(301')에 의해 도시된 것과 같은, 하나 이상의 추가의 메모리 장치들에 서비스를 제공할 수 있다는 것에 유의한다. 통신을 위한 단 하나의 메모리 장치(301)의 선택은 멀티-비트 칩 이네이블(multi-bit chip enable) 신호 또는 다른 다중화 스킴(multiplexing scheme)을 통하여 처리될 수 있다.
메모리 장치(301)는 아날로그 인터페이스(320) 및 디지털 인터페이스(325)를 통하여 판독/기입 채널(305)에 연결된다. 아날로그 인터페이스(320)는 메모리 장치(301)와 판독/기입 채널(305) 사이에 아날로그 데이터 신호들의 통과를 제공하는 반면 디지털 인터페이스(325)는 판독/기입 채널(305)로부터 메모리 장치(301)로 제어 신호들, 커맨드 신호들 및 어드레스 신호들의 통과를 제공한다. 디지털 인터페이스(325)는 또한 메모리 장치(301)로부터 판독/기입 채널(305)로의 상태 신호들의 통과를 제공할 수 있다. 아날로그 인터페이스(320) 및 디지털 인터페이스(325)는 도 1의 메모리 장치(101)에 관하여 지적한 바와 같이 신호 라인들을 공유할 수 있다. 비록 도 3의 실시예는 메모리 장치에의 이중 아날로그/디지털 인터페이스를 도시하고 있으나, 판독/기입 채널(305)의 기능은 도 1에 관하여 설명한 바와 같이 옵션으로 메모리 장치(301)에 통합되어, 메모리 장치(301)가 제어 신호들, 커맨드 신호들, 상태 신호들, 어드레스 신호들 및 데이터 신호들의 통과를 위해 디지털 인터페이스만을 이용하여 컨트롤러(310)와 직접 통신하도록 할 수 있다.
판독/기입 채널(305)은 데이터 인터페이스(330) 및 제어 인터페이스(335)와 같은 하나 이상의 인터페이스를 통하여 컨트롤러(310)에 연결된다. 데이터 인터페이스(330)는 판독/기입 채널(305)과 컨트롤러(310) 사이에 디지털 데이터 신호들의 통과를 제공한다. 제어 인터페이스(335)는 컨트롤러(310)로부터 판독/기입 채널(305)로 제어 신호들, 커맨드 신호들 및 어드레스 신호들의 통과를 제공한다. 제어 인터페이스(335)는 또한 판독/기입 채널(305)로부터 컨트롤러(310)로 상태 신호들의 통과를 제공한다. 상태 및 커맨드/제어 신호들은 또한 제어 인터페이스(335)를 디지털 인터페이스(325)에 연결하는 점선에 의해 도시된 바와 같이 컨트롤러(310)와 메모리 장치(301) 사이에 직접 전달될 수도 있다.
비록 도 3에서는 2개의 별개의 장치들로서 도시되어 있지만, 판독/기입 채널(305) 및 컨트롤러(310)의 기능은 다르게는 단 하나의 집적 회로 장치에 의해 수행될 수 있을 것이다. 또한 메모리 장치(301)를 개별 장치로서 유지하는 것은 실시예들을 상이한 폼 팩터들 및 통신 인터페이스들에 적응시키는 데 있어 더 많은 적응성(flexibility)을 제공할 것이지만, 그것도 집적 회로 장치이기 때문에, 전체 대용량 저장 장치(300)가 단 하나의 집적 회로 장치로서 제조될 수 있을 것이다.
판독/기입 채널(305)은 적어도 디지털 데이터 스트림을 아날로그 데이터 스트림으로 변환하고 반대로 아날로그 데이터 스트림을 디지털 데이터 스트림으로 변환하는 것을 제공하도록 적응된 신호 프로세서이다. 디지털 데이터 스트림은 이진 전압 레벨들, 즉, 제1 이진 데이터 값, 예를 들면, 0을 갖는 비트를 나타내는 제1 전압 레벨, 및 제2 이진 데이터 값, 예를 들면, 1을 갖는 비트를 나타내는 제2 전압 레벨의 형태로 데이터 신호들을 제공한다. 아날로그 데이터 스트림은 2개 이상의 비트들의 상이한 비트 패턴들에 대응하는 상이한 전압 레벨들 또는 범위들을 갖는, 2개보다 많은 레벨들을 갖는 아날로그 전압들의 형태로 데이터 신호들을 제공한다. 예를 들면, 메모리 셀당 2개의 비트를 저장하도록 적응된 시스템에서, 아날로그 데이터 스트림의 제1 전압 레벨 또는 전압 레벨들의 범위는 11의 비트 패턴에 대응할 수 있을 것이고, 아날로그 데이터 스트림의 제2 전압 레벨 또는 전압 레벨들의 범위는 10의 비트 패턴에 대응할 수 있을 것이고, 아날로그 데이터 스트림의 제3 전압 레벨 또는 전압 레벨들의 범위는 00의 비트 패턴에 대응할 수 있을 것이고, 아날로그 데이터 스트림의 제4 전압 레벨 또는 전압 레벨들의 범위는 01의 비트 패턴에 대응할 수 있을 것이다. 따라서, 다양한 실시예들에 따른 하나의 아날로그 데이터 신호는 2개 이상의 디지털 데이터 신호들로 변환될 것이고, 반대로 2개 이상의 디지털 데이터 신호들은 하나의 아날로그 데이터 신호로 변환될 것이다.
실제로는, 제어 및 커맨드 신호들은 컨트롤러(310)를 통하여 메모리 장치(301)의 액세스를 위해 버스 인터페이스(315)에서 수신된다. 어드레스 및 데이터 신호들도 어떤 유형의 액세스가 소망되는지에 따라서, 예를 들면, 기입, 판독, 포맷 등에 따라서 버스 인터페이스(315)에서 수신될 수 있다. 공유된 버스 시스템에서, 버스 인터페이스(315)는 다양한 다른 장치들과 함께 버스에 연결될 것이다. 통신을 특정한 장치에 향하게 하기 위해, 버스 상의 어느 장치가 후속의 커맨드에 작용할 것인지를 나타내는 식별 값(identification value)이 버스 상에 놓일 수 있다. 만약 그 식별 값이 대용량 저장 장치(300)가 지닌 값과 매칭한다면, 컨트롤러(310)는 버스 인터페이스(315)에서 그 후속의 커맨드를 받아들일 것이다. 만약 그 식별 값이 매칭하지 않는다면, 컨트롤러(310)는 그 후속의 통신을 무시할 것이다. 유사하게, 버스 상의 충돌들을 회피하기 위해, 공유된 버스 상의 다양한 장치들은 그것들이 개별적으로 버스를 제어하고 있는 동안 다른 장치들에게 발신 통신(outbound communication)을 중지할 것을 지시할 수 있다. 버스 공유 및 충돌 회피를 위한 프로토콜들을 잘 알려져 있으므로 여기에서 상세히 설명되지 않을 것이다. 컨트롤러(310)는 그 후 커맨드, 어드레스 및 데이터 신호들을 처리를 위해 판독/기입 채널(305)에 전달한다. 컨트롤러(310)로부터 판독/기입 채널(305)로 전달된 커맨드, 어드레스 및 데이터 신호들은 버스 인터페이스(315)에서 수신된 동일한 신호들일 필요는 없다는 것에 유의한다. 예를 들면, 버스 인터페이스(315)에 대한 통신 표준은 판독/기입 채널(305) 또는 메모리 장치(301)의 통신 표준과 다를 수 있다. 이 경우에, 컨트롤러(310)는 메모리 장치(301)에 액세스하기 전에 커맨드들 및/또는 어드레싱 스킴을 번역(translate)할 수 있다. 또한, 컨트롤러(310)는, 메모리 장치들(301)의 물리적 어드레스들이 주어진 논리적 어드레스에 대하여 시간에 걸쳐서 변화할 수 있도록, 하나 이상의 메모리 장치들(301) 내의 부하 평준화(load leveling)를 제공할 수 있다. 따라서, 컨트롤러(310)는 외부 장치로부터의 논리적 어드레스를 목표 메모리 장치(301)의 물리적 어드레스에 매핑할 것이다.
기입 요청들에 대하여, 커맨드 및 어드레스 신호들에 더하여, 컨트롤러(310)는 디지털 데이터 신호들을 판독/기입 채널(305)에 전달할 것이다. 예를 들면, 16-비트 데이터 워드에 대하여, 컨트롤러(310)는 제1 또는 제2 이진 논리 레벨을 갖는 16개의 개별 신호들을 전달할 것이다. 판독/기입 채널(305)은 그 후 그 디지털 데이터 신호들을 그 디지털 데이터 신호들의 비트 패턴을 나타내는 아날로그 데이터 신호로 변환할 것이다. 상기의 예에서 계속하여, 판독/기입 채널(305)은 디지털-아날로그 변환을 이용하여 16개의 개별 디지털 데이터 신호들을 소망의 16-비트 데이터 패턴을 나타내는 전위 레벨을 갖는 단 하나의 아날로그 신호로 변환할 것이다. 하나의 실시예에서, 디지털 데이터 신호들의 비트 패턴을 나타내는 아날로그 데이터 신호는 목표 메모리 셀의 소망의 임계 전압을 나타낸다. 그러나, 1-트랜지스터 메모리 셀들의 프로그래밍에 있어서, 이웃 메모리 셀들의 프로그래밍이 이전에 프로그램된 메모리 셀들의 임계 전압을 증가시키는 것은 흔히 있는 일이다. 따라서, 다른 실시예에서, 판독/기입 채널(305)은 임계 전압에서의 이러한 유형의 예상된 변화들을 고려하여, 아날로그 데이터 신호를 최종 소망의 임계 전압보다 낮은 임계 전압을 나타내도록 조정할 수 있다. 컨트롤러(310)로부터의 디지털 데이터 신호들의 변환 후에, 판독/기입 채널(305)은 그 후 기입 커맨드 및 어드레스 신호들을 개별 메모리 셀들을 프로그래밍하는 데 이용하기 위한 아날로그 데이터 신호들과 함께 메모리 장치(301)에 전달할 것이다. 프로그래밍은 한 셀 한 셀(on a cell-by-cell basis) 일어날 수 있지만, 일반적으로 동작마다 데이터의 페이지에 대하여 수행된다. 전형적인 메모리 어레이 아키텍처에 대하여, 데이터의 페이지는 워드 라인에 연결된 하나 걸러의 메모리 셀(every other memory cell)을 포함한다.
판독 요청들에 대하여, 컨트롤러는 커맨드 및 어드레스 신호들을 판독/기입 채널(305)에 전달할 것이다. 판독/기입 채널(305)은 그 판독 커맨드 및 어드레스 신호들을 메모리 장치(301)에 전달할 것이다. 응답으로, 판독 동작을 수행한 후에, 메모리 장치(301)는 어드레스 신호들 및 판독 커맨드에 의해 정의된 메모리 셀들의 임계 전압들을 나타내는 아날로그 데이터 신호들을 반환할 것이다. 메모리 장치(301)는 그의 아날로그 데이터 신호들을 병렬 또는 직렬 방식으로 전송할 수 있다.
아날로그 데이터 신호들은 또한 불연속 전압 펄스들로서가 아니라, 실질적으로 연속적인 아날로그 신호들의 스트림으로서 전송될 수 있다. 이 경우에, 판독/기입 채널(305)은 PRML(partial response, maximum likelihood)이라 불리는 HDD 액세싱에서 이용되는 것과 유사한 신호 처리를 이용할 수 있다. 전통적인 HDD의 PRML 처리에서, HDD의 판독 헤드는 HDD 원판의 판독 동작 동안에 마주치는 자속 반전들을 나타내는 아날로그 신호들의 스트림을 출력한다. 판독 헤더가 마주치는 자속 반전들에 응답하여 생성된 이 아날로그 신호의 진짜 피크들 및 밸리들을 캡처하려고 시도하는 것보다는, 그 신호는 그 신호 패턴의 디지털 표현을 생성하기 위해 주기적으로 샘플링된다. 이 디지털 표현은 그 후 아날로그 신호 패턴을 초래한 것 같은 자속 반전들의 패턴을 결정하기 위해 분석될 수 있다. 이 동일한 유형의 처리가 본 명세서의 실시예들과 함께 이용될 수 있다. 메모리 장치(301)로부터의 아날로그 신호를 샘플링하는 것에 의해, 아날로그 신호의 생성을 초래한 것 같은 임계 전압들의 패턴을 결정하기 위해 PRML 처리가 이용될 수 있다.
도 4는 본 명세의 실시예에 따른 판독/기입 채널(305)에 의해 메모리 장치(301)로부터 수신될 수 있는 데이터 신호(450)를 개념적으로 나타내는 파형을 도시한 것이다. 데이터 신호(450)는 주기적으로 샘플링될 수 있고 샘플링된 전압 레벨들의 진폭들로부터 데이터 신호(450)의 디지털 표현이 생성될 수 있다. 하나의 실시예에서, 샘플링은 데이터 신호(450)의 정상 상태(steady-state) 부분들 동안에 샘플링이 일어나도록 데이터 출력에 동기화될 수 있을 것이다. 그러한 실시예는 시간들 t1, t2, t3 및 t4에서 점선들로 나타낸 샘플링에 의해 도시된다. 그러나, 만약 동기화된 샘플링이 정렬되지 않게 되면, 데이터 샘플들의 값들은 정상 상태 값들과는 크게 다를 수 있다. 대안 실시예에서, 데이터 샘플들이 나타내는 기울기 변화들을 관찰하는 것 등에 의해, 정상 상태 값들이 발생한 것 같은 곳에 대한 결정을 허용하도록 샘플링 비율들이 증가될 수 있을 것이다. 그러한 실시예는 시간들 t5, t6, t7 및 t8에서 점선들로 나타낸 샘플링에 의해 도시되고, 여기서 시간들 t6 및 t7에서의 데이터 샘플들 사이의 기울기는 정상 상태 조건을 나타낼 수 있다. 그러한 실시예에서는, 샘플링 비율과 표현의 정확도 사이에 트레이드오프(trade-off)가 이루어진다. 보다 높은 샘플링 비율들은 보다 정확한 표현들로 이어지지만, 처리 시간을 증가시키기도 한다. 샘플링이 데이터 출력에 동기화되든지 또는 보다 빈번한 샘플링이 이용되든지 간에 관계없이, 디지털 표현은 그 후 어떤 입력되는 전압 레벨들이 아날로그 신호 패턴의 생성을 초래한 것 같은지를 예측하기 위해 이용될 수 있다. 다음으로, 입력되는 전압 레벨들의 이 예상된 패턴으로부터 판독되고 있는 개별 메모리 셀들의 그럴 듯한 데이터 값들(the likely data values)이 예측될 수 있다.
메모리 장치(301)로부터 데이터 값들을 판독할 때 에러들이 발생할 것을 인지하여, 판독/기입 채널(305)은 에러 정정(error correction)을 포함할 수 있다. 에러 정정은 예상된 에러들을 복구하기 위해, HDD들뿐만 아니라, 메모리 장치들에서 일반적으로 이용된다. 전형적으로, 메모리 장치는 제1 세트의 로케이션들에 사용자 데이터를 저장하고 제2 세트의 로케이션들에 에러 정정 코드(ECC)를 저장할 것이다. 판독 동작 동안에, 사용자 데이터의 판독 요청에 응답하여 사용자 데이터와 ECC 양쪽 모두가 판독된다. 알려진 알고리즘들을 이용하여, 판독 동작으로부터 반환된 사용자 데이터는 ECC와 비교된다. 만약 에러들이 ECC의 범위 내에 있다면, 에러들은 정정될 것이다.
도 5는 본 명세의 실시예에 따른 전자 시스템의 블록 개략도이다. 예시의 전자 시스템들은 퍼스널 컴퓨터, PDA, 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 전자 게임, 어플라이언스, 자동차, 무선 장치, 이동 전화 등을 포함할 수 있다.
전자 시스템은 프로세스(500)의 효율을 증가시키기 위해 캐시 메모리(502)를 포함할 수 있는 호스트 프로세서(500)를 포함할 수 있다. 프로세서(500)는 통신 버스(504)에 연결된다. 다양한 다른 장치들이 프로세서(500)의 제어 하에 통신 버스(504)에 연결될 수 있다. 예를 들면, 전자 시스템은 랜덤 액세스 메모리(RAM)(506); 키보드, 터치 패드, 포인팅 장치 등과 같은 하나 이상의 입력 장치들(508); 오디오 컨트롤러(510); 비디오 컨트롤러(512); 및 하나 이상의 대용량 저장 장치들(514)을 포함할 수 있다. 적어도 하나의 대용량 저장 장치(514)는 버스(504)와 통신하기 위한 디지털 버스 인터페이스(515)를 포함하고, 2개 이상의 비트의 데이터의 데이터 패턴들을 나타내는 데이터 신호들의 전송을 위한 아날로그 인터페이스를 갖는 본 명세의 실시예에 따른 하나 이상의 메모리 장치들, 및 버스 인터페이스(515)로부터 수신된 디지털 데이터 신호들의 디지털-아날로그 변환 및 그의 메모리 장치(들)로부터 수신된 아날로그 데이터 신호들의 아날로그-디지털 변환을 수행하도록 적응된 신호 프로세서를 포함한다.
메모리 장치들이 전술한 바와 같이 아날로그 전압들의 저장으로 이행할 때, 메모리 셀에 저장될 수 있는 아날로그 전압들을 구별하기 위한 방법들이 요구된다. 메모리 셀에 프로그램된 각 아날로그 전압은 그 셀의 논리 상태(예를 들면, 011)를 나타내고 전형적으로 수십분의 1 또는 수백분의 1 볼트로 측정된 입도(granularity)를 갖는다.
도 6은 샘플 및 홀드 회로를 포함하는 센싱 회로를 갖는 메모리 장치의 하나의 실시예의 블록도를 도시한다. 명료함을 위해, 도면은 비트 라인(602)에 연결되는 메모리 셀들(예를 들면, 플로팅 게이트 비휘발성 셀들)의 하나의 직렬 스트링(601)만을 나타낸다. 도 2에 관련하여 전술한 바와 같이, 메모리 셀들의 전형적인 비트 라인은 직렬로 연결된 32개 셀들로 구성된다. 메모리 장치는 다수의 도시된 비트 라인들로 구성될 수 있다.
도 9의 방법의 동작을 설명함에 있어서, 워드 라인 15(WL 15)의 하나의 셀(600)만의 프로그래밍이 설명될 것이다. 전형적인 프로그램이 동작에서는, 선택된 워드 라인을 따라 하나 이상의 셀들이 실질적으로 동시에 프로그램될 수 있다.
도 6의 회로는 프로그램을 위한 워드 라인 바이어싱 전압에 대한 책임이 있는 워드 라인 전압 생성기(603)를 포함한다. 하나의 실시예에서, 전압 생성기(603)는 그 생성기(603)에게 소망의 전압으로 설정하도록 지시하는 온-칩 컨트롤러 또는 외부 컨트롤러(미도시) 중 어느 한쪽에 연결된다. 전압 생성기(603)는 도 6에 도시되고 후술되는 램프 판독 전압(ramp read voltage)(610)뿐만 아니라 증분적으로 증가하는 프로그래밍 펄스들을 생성할 수 있다.
비트 라인 전류 센싱 회로(607)가 비트 라인(602)에 연결된다. 전류 센싱 회로(607)는 비트 라인(602)에서 전류 Ibias가 검출되는 때를 나타내는 제어 신호(620)를 샘플/홀드 및 비교기 회로(605)에 생성한다. 전류 센싱 회로(607)는 플래시 메모리 장치에서 전형적으로 이용되는 센스 증폭기 또는 어떤 다른 형태의 전류 센싱일 수 있다. 전류가 검출될 때, 이것은, 후술되는 바와 같이, 선택된 트랜지스터(600)가 램핑 판독 전압에 의해 온이 된다는 표시이다.
샘플/홀드 및 비교기 회로(605)는 워드 라인 생성기(603) 및 전류 센싱 회로(607) 양쪽 모두에 연결된다. 샘플/홀드 및 비교기 회로(605)는 선택된 메모리 셀(600)이 프로그램될 예정인 아날로그 전압(즉, 목표 데이터) 및 선택된 메모리 셀(600)이 현재 프로그램되어 있는 아날로그 전압 양쪽 모두의 표현들을 저장하는 것에 대한 책임이 있다. 이 회로(605)는 또한 이들 2개의 아날로그 전압들을 비교하고 그것들이 같거나 또는 하나가 다른 하나를 초과하기 시작할 때 금지(inhibit) 신호를 생성하는 것에 대한 책임이 있다. 아날로그 전압들의 표현들은 실제 전압, 레벨 이동된 전압, 컨디셔닝된(conditioned) 전압, 전압의 디지털 표현, 또는 버퍼링된 전압을 포함한다.
프로그래밍 동작 동안에, 도 6, 7, 및 8의 블록도들에 의해 나타내어진 회로들은 워드 라인 전압 생성기(603)가, 선택된 셀(600)의 임계 전압(Vt)을 특정 전압 이동시키기 위하여, 프로그램될 예정인, 선택된 셀(600)의 워드 라인/제어 게이트를 바이어싱하도록 프로그래밍 펄스를 생성하는 커맨드를 수신하는 것에 의해 동작한다. 그 후, 목표 Vt에 도달하였는지 및 추가적인 프로그래밍이 요구되는지를 결정하기 위해 검증 동작이 수행된다.
전압 생성기가 선택된 셀(600)의 워드 라인/제어 게이트를 바이어싱하는 램프 전압(610)을 생성하는 것을 포함하는 검증 동작이 수행될 수 있다. 램프 전압(610)은 Vstart(예를 들면, 0V)에서 시작하고 Vstop(예를 들면, 5V)까지 증가할 수 있다.
선택된 워드 라인을 바이어싱하기 위해 이용되는 램프 전압의 컨디셔닝된 버전인, 제2 램프 전압이 샘플/홀드 및 비교기 회로(605)에 가해진다. 램프 전압의 컨디셔닝은 단순히 버퍼링된 또는 범위 감소 또는 레벨 이동 또는 이들의 임의의 조합일 수 있다.
선택된 메모리 셀(600)이 온이 될 때, 그것은 전류 센스 회로(607)에 의해 검출되는 비트 라인 전류를 생성한다. 전류 센스 회로(607)는 비트 라인 전류를 검출하면 제어 신호(620)를 생성한다. 제어 신호는 샘플/홀드 및 비교기 회로(605)에게 선택된 셀(600)이 온이 된 때의 컨디셔닝된 램프 전압의 현재 전압 레벨을 제2 커패시터(702)에 저장하도록 지시한다.
도 7은 샘플/홀드 및 비교기 회로(605)의 하나의 실시예의 블록도를 도시한다. 이 회로 및 도 8의 실시예는, 샘플/홀드 및 비교 기능들이 다수의 상이한 방법들로 달성될 수 있기 때문에, 단지 예시를 위한 것이다.
회로(605)의 샘플/홀드 기능은 2개의 아날로그 전압 저장 장치들(701, 702)로 구성된다. 도시된 실시예는 이들 전압들을 저장하기 위해 커패시터들 C1 및 C2(701, 702)를 이용한다. 대안 실시예들은 다른 아날로그 전압 저장 수단을 이용할 수 있다. 커패시터 C1(701)은 선택된 메모리 셀이 프로그램될 예정인 아날로그 전압을 저장한다. 커패시터 C2(702)는 선택된 메모리 셀이 현재 프로그램되어 있는 아날로그 전압을 저장한다. 비교기 회로(704)가 그 2개를 비교하여 셀이 소망의 전압으로 프로그램되는 때를 결정한다.
회로의 동작을 위하여, 셀에 프로그램될 아날로그 전압은 샘플/홀드 회로에 로딩된다. 이것은 입력되는 데이터가 C1(701)에 의해 샘플링되도록 스위치 S1(710)을 닫는 것에 의해 달성된다. 그 후 S1(710)은 열리고 C1(701)은 이제 목표 데이터를 유지한다.
선택된 셀은 그 후 후술되는 바와 같이 프로그램된다. 선택된 셀에 가해지는 각 프로그래밍 펄스는 Vt를 특정 거리 이동시킨다. Vt는 목표 데이터가 셀에 저장되었는지를 결정하기 위해 각 프로그래밍 펄스 후에 검증된다.
검증 동작은 스위치 S4(713)를 열고 스위치 S5(721)를 닫는 것에 의해 샘플/홀드 및 비교기 회로(605)에 의해 수행된다. 스위치 S1(710)은 스위치 S2(711)가 닫힌 동안에 열린 상태로 남는다. 스위치 S3(714)는 처음에 커패시터 C2(702)를 아날로그 램프 전압의 표현에 연결하기 위하여 닫힌다.
아날로그 램프 전압의 표현은 선택된 워드 라인 램프 전압의 컨디셔닝된 버전일 수 있다. 컨디셔닝 동작들은 전압 범위를 감소시키는 것(예를 들면, 선택된 워드 라인 램프 전압을 5로 나누는 것), 레벨 이동(예를 들면, -2V 내지 +3V가 +2V 내지 +3V로 변하는 경우 선택된 워드 라인 램프 전압을 이동시키는 것), 및 버퍼링을 포함한다.
도 6의 전류 센싱 회로(607)로부터의 제어 신호(620)가 램프 전압의 표현이 선택된 셀이 온이 된 때의 전압에 도달했다는 것을 나타내는 경우, 스위치 S3(714)는 열리고 커패시터 C2(702)는 이제 바로 지금의 램프 전압의 표현을 유지하고 있다.
워드 라인 램프 전압의 샘플 및 홀드의 완성 후에, 선택된 셀의 Vt는 C2(702)에 저장되고 입력 목표 전압 Vt는 C1(701)에 저장된다. 그 후 비교기(704)가 이들 2개의 전압들을 비교하여 선택된 셀이 목표 데이터로 프로그램되었는지를 결정한다.
만약 셀 Vt가 목표 Vt보다 작다면, 금지(INHIBIT) 신호는 셀이 추가적인 프로그램 펄스를 필요로 한다는 것을 나타낸다(예를 들면, 논리 로우 신호). 그 후 전술한 프로그래밍 시퀀스가 반복된다. 만약 셀 Vt가 목표 Vt와 실질적으로 같거나 그보다 더 높다면, 금지(INHIBIT) 신호는 그 셀이 더 이상의 프로그래밍 펄스를 필요로 하지 않는다는 것을 나타내고(예를 들면, 논리 하이 신호) 그 셀은 "금지" 상태에 놓인다.
금지 기능은 다양한 방법들을 이용하여 달성될 수 있다. 예를 들면, 비트 라인 바이어스는 프로그래밍 동작 동안에 이용되는 0V의 프로그램 이네이블 전압으로부터, 그 특정 비트 라인에 연결된 메모리 셀들의 프로그래밍을 금지하는 VCC로 변화될 수 있다. 비트 라인 전압은 또한 프로그래밍을 완전히 금지하는 대신에 프로그래밍을 늦추기 위해 0V와 VCC 사이에서 변화될 수 있다.
도 7의 샘플/홀드 및 비교기 회로(605)는 또한 통상의 판독 동작을 달성한다. 그러한 동작에서, 스위치들 S1(710), S2(711), 및 S5(721)는 열리는 반면 S4(713)는 닫힌다. 아날로그 램프 전압(예를 들면, 컨디셔닝된 램프 전압)이 선택된 워드 라인에 가해진다. 다른 램프 전압(예를 들면, 컨디셔닝된 램프 전압)이 닫힌 S3(714)를 통하여 C2(702)에 연결되고 S3(714)는 선택된 워드 라인 전압이 센스 증폭기 동작에 의해 결정되는 바와 같이 셀 Vt를 초과하기 시작할 때 열린다. C2(702)는 따라서 선택된 셀 Vt를 유지하고 있고 그것은 그 후 단위 이득(unity gain) 연산 증폭기(704)를 통하여 버퍼링된다. 이 데이터는 그 후 칼럼 선택 스위치(720)를 통하여 I/O 라인에 송출된다.
도 8은 샘플/홀드 및 비교기 회로(605)의 대안 실시예의 블록도를 도시한다. 이 실시예는 검증 회로(801) 및 판독 회로(802)를 포함한다.
앞의 실시예에서와 같이, 이 회로는 먼저 목표 데이터의 샘플 및 홀드 기능을 수행한다. 이 데이터(즉, 아날로그 전압)는 스위치 S1(806)을 닫는 것에 의해 커패시터 C1(805)에 저장된다. 스위치 S1(806)은 그 후 열려 커패시터 C1(805)은 이제 목표 데이터를 유지한다.
그 후 후술되는 바와 같이 프로그래밍 펄스가 선택된 셀에 가해진다. 셀 Vt는 특정 전압 이동함으로써 펄스에 응답한다.
그 후 새로운 Vt 및 그 Vt가 목표 전압에 도달했는지를 알기 위해 검증 동작이 수행된다. 이것은 처음에 스위치들 S2(810, 812, 815)를 닫고 스위치들 S3(811, 816)를 여는 것에 의해 수행된다. 커패시터 C3(813)는 아날로그 램프 전압의 표현에 연결된다. 그 후 선택된 워드 라인 전압이 셀 Vt를 초과하기 시작할 때 스위치들 S2(810, 812, 815)는 열리고 스위치들 S3(811, 816)는 닫힌다. 이것은 비트 라인에서 전류가 검출되는 것을 나타내는 센스 증폭기 제어 신호에 의해 표시된다.
C2 및 C3의 비율은 적당한 감쇠를 달성하도록 선택될 수 있다. 예를 들면, 만약 컨디셔닝된 아날로그 램프 전압이 0―4V이면, C2 및 C3의 4:1 비율은 4의 감쇠 계수(attenuation factor)를 제공한다. 이것은 연산 증폭기-드라이버(820)로부터 1V 출력 신호를 생성한다.
선택된 워드 라인 전압의 완성 후에, 선택된 셀 Vt는 연산 증폭기의 출력에서 제공되고 입력 전압 Vt는 C1(805)에 유지된다. 제2 연산 증폭기-드라이버(807)는 이들 2개의 신호를 비교한다. 만약 선택된 셀 Vt가 목표 Vt보다 작다면, 금지(INHIBIT) 신호는 추가적인 프로그램 펄스가 필요하다는 것을 나타내고 전술한 시퀀스가 반복된다. 만약 선택된 셀 Vt가 목표 Vt보다 크거나 그와 같다면, 금지(INHIBIT) 신호는 그 셀이 어떤 추가적인 프로그램 펄스도 필요로 하지 않는다는 것을 나타내고 그 셀은 금지 상태에 놓인다.
판독 또는 검증(즉, 센스) 동작은 먼저 아날로그 램프 전압의 표현을 선택된 워드 라인에 가하는 것에 의해 수행된다. 샘플/홀드 및 비교기 회로(605) 스위치 S1(806)는 열린다. 아날로그 램프 전압의 다른 표현이 하나의 스위치(810)에 의해 커패시터 C3(813)에 연결된다. 스위치들 S2(810, 812, 815)는 처음에 닫히고 선택된 워드 라인 전압이 센스 증폭기 동작에 의해 표시되는 바와 같이 셀 Vt를 초과하기 시작할 때 열린다.
선택된 셀 Vt는 칼럼 선택 스위치(819)를 통하여 연산 증폭기(820)의 출력에서 제공된다. 이 전압은 셀에 저장된 목표 데이터를 나타낸다. 커패시터 C2(814)는 연산 증폭기(820)에 대한 피드백 커패시터로서 연결된다.
도 9는 도 6의 블록도에 따른 아날로그 센스 방법의 하나의 실시예의 흐름도를 도시한다. 선택된 메모리 셀에 프로그램될 예정인 소망의 아날로그 전압(즉, 목표 데이터)을 나타내는 목표 전압이 샘플/홀드 회로에 저장된다(901). 그 후 선택된 메모리 셀의 제어 게이트에 연결되는 워드 라인을 바이어싱하기 위해 초기 프로그래밍 펄스가 생성된다(903).
전형적인 프로그래밍 동작들 동안에, 선택된 셀은 일련의 증분적으로 증가하는 프로그래밍 펄스들에 의해 바이어싱된다. 메모리 셀은 전형적으로 음의 임계 전압을 갖는 소거된 상태에서 프로그래밍 동작을 시작한다. 각 프로그래밍 펄스는 메모리 셀의 임계 전압 Vt를 프로그래밍 전압 펄스 레벨에 따라서 특정 전압 증가시킨다.
그 후 선택된 메모리 셀이 목표 아날로그 전압으로 프로그램되어 있는지를 판정하기 위해(911) 선택된 메모리 셀에 대해 검증 동작이 수행된다(905). 이 검증 동작은 선택된 셀 임계 전압이 저장된 목표 전압보다 크거나 그와 같은지를 판정한다.
전술한 바와 같이, 검증 동작은 메모리 셀이 도통하여 비트 라인에 전류를 생성하기 시작할 때까지 램프 전압으로 워드 라인을 바이어싱하는 것을 포함한다. 일단 전류 센싱 회로가 비트 라인 전류를 검출하면, 그것은 그 셀이 온이 되게 한 현재의 램핑된 판독 전압, 또는 현재의 램핑된 판독 전압의 표시를 저장하도록 샘플/홀드 회로에게 지시하는 제어 신호를 생성한다. 선택된 메모리 셀이 목표 아날로그 전압으로 프로그램되었는지를 판정하기 위하여 상기 저장된 목표 아날로그 전압은 램핑된 판독 전압으로부터의 샘플 및 홀드 전압과 비교된다(911). 즉, 목표 데이터가 프로그램되었는지를 판정하기 위해 선택된 셀이 조사된다.
만약 선택된 메모리 셀이 프로그램되었다면(911), 선택된 셀의 더 이상의 프로그래밍이 금지된다(915). 비트 라인 금지는 전술한 바와 같이 또는 어떤 다른 금지 방법을 이용하여 달성될 수 있다.
만약 선택된 메모리 셀이 아직 목표 임계 전압에 도달하지 않았다면(911), 프로그래밍 전압이 증가된다(913). 그 후 증가된 프로그래밍 전압에서 또 하나의 프로그래밍 펄스가 생성되고 선택된 셀의 임계 전압이 프로그래밍될 저장된 아날로그 전압과 실질적으로 동일할 때까지 프로세스가 반복된다. 선택된 셀의 임계 전압은 선택된 셀이 프로그램된 것으로 간주되기 위하여 소망의 아날로그 전압과 정확히 같을 필요는 없다. 셀은 수백분의 1 또는 수천분의 1 볼트만큼 부족하게 또는 과하게 프로그램될 수 있고 그럼에도 프로그램된 것으로 간주될 수 있다.
[결론]
본 명세의 실시예들은 솔리드 스테이트 메모리 장치, NAND 플래시 메모리, 또는 어떤 다른 유형의 메모리 장치와 같은, 메모리 장치 내의 메모리 셀들의 아날로그 센싱을 수행한다. 예를 들면, 샘플 및 홀드 회로는 선택된 메모리 셀이 프로그램될 예정인 목표 임계 전압과 현재의 임계 전압 양쪽 모두를 저장한다. 그 후 그 2개의 값들이 실질적으로 같고 및/또는 현재의 임계 전압이 목표 임계 전압을 초과하기 시작할 때까지 그 2개의 값들에 대해 비교가 수행될 수 있다. 이 시점에서, 선택된 셀의 더 이상의 프로그래밍이 금지된다.
본 명세서에서는 특정한 실시예들이 도시되고 설명되었지만, 이 기술 분야의 통상의 지식을 가진 자들은 동일한 목적을 달성하도록 의도된 임의의 배열이 제시된 특정한 실시예들 대신에 이용될 수 있다는 것을 알 것이다. 본 명세의 많은 개조들은 이 기술 분야의 통상의 지식을 가진 자들에게 명백할 것이다. 따라서, 이 출원은 본 명세의 임의의 개조들 또는 변형들을 망라하도록 의도된다.

Claims (21)

  1. 선택된 메모리 셀을 동작시키는 방법으로서,
    목표 임계 전압(target threshold voltage)을 갖는 목표 데이터를 샘플 및 홀드 회로(sample and hold circuit)에 저장하는 단계; 및
    상기 선택된 메모리 셀의 임계 전압을, 상기 임계 전압의 표현이 적어도 상기 목표 임계 전압의 표현과 실질적으로 같을 때까지, 증가시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 목표 임계 전압의 표현과 비교하기 전에 상기 임계 전압의 표현을 저장하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 임계 전압의 표현이 상기 목표 임계 전압의 표현과 실질적으로 같은 것에 응답하여 상기 임계 전압의 증가를 금지하는 단계 또는 늦추는 단계 중 하나를 더 포함하는 방법.
  4. 제3항에 있어서, 금지하는 단계는 상기 선택된 메모리 셀에 연결된 비트 라인을 0V보다 더 큰 전압으로 바이어싱하는 단계를 포함하는 방법.
  5. 제1항에 있어서, 상기 목표 임계 전압의 표현 및 상기 임계 전압의 표현은 각각의 목표 임계 전압 및 임계 전압의 레벨 이동된 버전들(level shifted versions)인 방법.
  6. 제1항에 있어서, 상기 임계 전압을 증가시키는 단계는 복수의 프로그래밍 펄스들을 생성하는 단계를 포함하고, 각 펄스는 이전의 펄스보다 증분적으로 증가된(incrementally increased) 전압을 갖는 방법.
  7. 제1항에 있어서, 상기 임계 전압을 결정하기 위해 상기 선택된 메모리 셀을 판독하는 단계를 더 포함하는 방법.
  8. 제7항에 있어서, 상기 선택된 메모리 셀을 판독하는 단계는 상기 선택된 메모리 셀이 상기 임계 전압에서 온이 되도록 상기 선택된 메모리 셀에 연결된 워드 라인을 램핑된 판독 전압(ramped read voltage)으로 바이어싱하는 단계를 포함하는 방법.
  9. 제1항에 있어서,
    상기 목표 전압의 표현을 상기 샘플 및 홀드 회로에 저장하는 단계;
    상기 선택된 메모리 셀을 제1 프로그래밍 전압으로 바이어싱하는 단계;
    제1 임계 전압을 결정하기 위해 상기 선택된 메모리 셀을 검증하는 단계;
    상기 제1 임계 전압의 표현을 저장하는 단계;
    상기 목표 전압의 표현을 상기 제1 임계 전압의 표현과 비교하는 단계; 및
    만약 상기 목표 전압의 표현이 상기 제1 임계 전압의 표현과 실질적으로 같다면, 상기 선택된 메모리 셀의 프로그래밍을 금지하는 단계
    를 더 포함하는 방법.
  10. 제9항에 있어서, 상기 선택된 메모리 셀을 검증하는 단계는 상기 선택된 메모리 셀의 제어 게이트를 램핑된 판독 전압으로 바이어싱하는 단계를 포함하는 방법.
  11. 제10항에 있어서, 상기 제1 임계 전압을 결정하는 단계는,
    상기 램핑된 판독 전압에 응답하여 전류가 있는지 비트 라인을 모니터하는 단계;
    상기 전류가 발생하는 때를 결정하는 단계; 및
    상기 전류를 일으키는 상기 램핑된 판독 전압의 전압을 결정하는 단계
    를 포함하는 방법.
  12. 제9항에 있어서, 상기 제1 임계 전압의 표현이 상기 목표 전압의 표현과 실질적으로 같을 때까지 상기 선택된 메모리 셀을 증분적으로 증가하는 프로그래밍 전압으로 바이어싱하는 단계를 더 포함하는 방법.
  13. 제9항에 있어서, 상기 목표 전압의 표현은 상기 선택된 메모리 셀에 프로그램될 목표 데이터인 방법.
  14. 메모리 장치로서,
    워드 라인들 및 비트 라인들에 구성된 메모리 셀들의 어레이 ― 각 셀은 목표 임계 전압으로 프로그램 가능함 ―;
    비트 라인에 연결되고, 상기 목표 임계 전압을 저장하기 위한 샘플 및 홀드 회로;
    상기 비트 라인에 연결되고, 워드 라인 상의 판독 임계 전압에 응답하여 비트 라인 전류를 검출하기 위한 전류 센싱 회로; 및
    상기 목표 임계 전압과 상기 판독 전압 사이의 비교에 응답하여 금지 신호를 생성하기 위한 비교기 회로
    를 포함하는 메모리 장치.
  15. 제14항에 있어서, 상기 판독 전압이 발견되는 램핑된 전압을 생성하는 워드 라인 전압 생성기를 더 포함하는 메모리 장치.
  16. 제14항에 있어서, 상기 메모리 장치는 NAND 플래시 메모리 장치인 메모리 장치.
  17. 제14항에 있어서, 상기 샘플 및 홀드 회로는 상기 비교기 회로에 연결되기 전에 상기 목표 임계 전압을 저장하기 위한 제1 커패시터 및 상기 판독 전압을 저장하기 위한 제2 커패시터를 포함하는 메모리 장치.
  18. 제17항에 있어서, 상기 제1 및 제2 커패시터들은 제1 스위치가 닫힐 때는 상기 목표 임계 전압이 상기 제1 커패시터에 연결되고 제2 스위치가 닫힐 때는 램핑된 판독 전압이 상기 제2 커패시터에 연결되도록 워드 라인 전압 생성기에 스위칭 가능하게 연결되는 메모리 장치.
  19. 제14항에 있어서, 상기 샘플 및 홀드 회로와 상기 비교기 회로는,
    상기 판독 임계 전압의 표현을 저장하기 위한 제1 커패시터;
    상기 제1 커패시터에 연결되고, 상기 판독 임계 전압을 나타내는 데이터를 출력하기 위한 제1 연산 증폭기-드라이버;
    상기 목표 임계 전압의 표현을 저장하기 위한 제2 커패시터; 및
    상기 제1 연산 증폭기-드라이버에 스위칭 가능하게 연결되고, 상기 판독 임계 전압의 표현과 상기 목표 전압의 표현 사이의 비교에 응답하여 금지 신호를 생성하기 위한 제2 연산 증폭기-드라이버
    를 포함하는 메모리 장치.
  20. 제14항에 있어서, 상기 전류 센싱 회로는 상기 비트 라인 전류를 검출하는 것에 응답하여 상기 판독 전압을 상기 샘플 및 홀드 회로에 로딩하는 제어 신호를 생성하는 메모리 장치.
  21. 제14항에 있어서, 상기 샘플 및 홀드 회로와 상기 비교기 회로는,
    상기 판독 임계 전압의 표현을 저장하기 위한 제1 커패시터;
    상기 목표 임계 전압의 표현을 저장하기 위한 제2 커패시터; 및
    상기 제1 커패시터에 스위칭 가능하게 연결되고 상기 제2 커패시터에 연결된 연산 증폭기-드라이버 ― 상기 연산 증폭기-드라이버는 상기 판독 임계 전압의 표현과 상기 목표 전압의 표현 사이의 비교에 응답하여 제1 시간에 상기 판독 임계 전압을 나타내는 데이터를 출력하고 제2 시간에 금지 신호를 출력함 ―
    를 포함하는 메모리 장치.
KR1020107003560A 2007-07-19 2008-07-14 솔리드 스테이트 메모리 장치 내의 메모리 셀들의 아날로그 센싱 KR20100034045A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/879,907 US7898885B2 (en) 2007-07-19 2007-07-19 Analog sensing of memory cells in a solid state memory device
US11/879,907 2007-07-19

Publications (1)

Publication Number Publication Date
KR20100034045A true KR20100034045A (ko) 2010-03-31

Family

ID=40260018

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107003560A KR20100034045A (ko) 2007-07-19 2008-07-14 솔리드 스테이트 메모리 장치 내의 메모리 셀들의 아날로그 센싱

Country Status (7)

Country Link
US (2) US7898885B2 (ko)
EP (2) EP2469539A1 (ko)
JP (2) JP5464526B2 (ko)
KR (1) KR20100034045A (ko)
CN (2) CN103730166B (ko)
TW (1) TWI390539B (ko)
WO (1) WO2009012209A1 (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7623389B2 (en) * 2006-12-21 2009-11-24 Sandisk Corporation System for low voltage programming of non-volatile memory cells
US7944749B2 (en) * 2006-12-21 2011-05-17 Sandisk Corporation Method of low voltage programming of non-volatile memory cells
US7817467B2 (en) 2007-09-07 2010-10-19 Micron Technology, Inc. Memory controller self-calibration for removing systemic influence
US7782674B2 (en) * 2007-10-18 2010-08-24 Micron Technology, Inc. Sensing of memory cells in NAND flash
US7948802B2 (en) 2007-12-04 2011-05-24 Micron Technology, Inc. Sensing memory cells
US7859911B2 (en) * 2008-07-21 2010-12-28 Triune Ip Llc Circuit and system for programming a floating gate
US7903461B2 (en) * 2008-09-22 2011-03-08 Micron Technology, Inc. Sensing for memory read and program verify operations in a non-volatile memory device
US8004887B2 (en) 2008-11-07 2011-08-23 Micron Technology, Inc. Configurable digital and analog input/output interface in a memory device
US8116139B2 (en) * 2010-01-29 2012-02-14 Sandisk Technologies Inc. Bit line stability detection
US8243523B2 (en) 2010-03-09 2012-08-14 Micron Technology, Inc. Sensing operations in a memory device
US8289779B2 (en) 2010-03-31 2012-10-16 Micron Technology, Inc. Memory cell sensing device equipped with a ramp voltage generator using a digital-to-analog converter (DAC) and counters, and sensing methods thereof
JP2012079399A (ja) * 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd 半導体装置
US8879329B2 (en) 2010-11-19 2014-11-04 Micron Technology, Inc. Program verify operation in a memory device
US8345482B2 (en) * 2010-12-15 2013-01-01 Micron Technology, Inc. Methods for segmented programming and memory devices
JP5306399B2 (ja) * 2011-03-18 2013-10-02 株式会社東芝 不揮発性半導体メモリ
US8737120B2 (en) * 2011-07-29 2014-05-27 Micron Technology, Inc. Reference voltage generators and sensing circuits
US8743605B2 (en) 2011-09-14 2014-06-03 Apple Inc. High-resolution readout of analog memory cells
US8730723B2 (en) * 2012-03-12 2014-05-20 Flashsilicon Incorporation Structures and methods of high efficient bit conversion for multi-level cell non-volatile memories
WO2014070161A1 (en) * 2012-10-31 2014-05-08 Hewlett-Packard Development Company, L.P. Method and system to store drop counts
KR102157357B1 (ko) 2014-06-16 2020-09-17 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 독출 방법
US9378809B1 (en) * 2015-08-05 2016-06-28 Apple Inc. Relaxing verification conditions in memory programming and erasure operations
TWI607445B (zh) 2016-03-28 2017-12-01 卡比科技有限公司 非揮發性記憶體裝置及其運作方法
US9911501B2 (en) * 2016-05-24 2018-03-06 Silicon Storage Technology, Inc. Sensing amplifier comprising a built-in sensing offset for flash memory devices
KR101907028B1 (ko) * 2016-07-06 2018-10-11 주식회사 유엑스팩토리 아날로그 디지털 인터페이스 sram 구조
US10388382B2 (en) * 2017-08-31 2019-08-20 Micron Technology, Inc. Methods and apparatus for programming memory
WO2019221902A1 (en) * 2018-05-17 2019-11-21 Lightmatter, Inc. Optically interfaced stacked memories and related methods and systems
US10872670B2 (en) 2018-12-17 2020-12-22 Micron Technology, Inc. Methods for determining data states of memory cells
US11036002B2 (en) 2019-03-06 2021-06-15 Lightmatter, Inc. Photonic communication platform
SG10202004811XA (en) * 2019-08-29 2021-03-30 Flexxon Pte Ltd Methods and systems using an ai co-processor to detect anomalies caused by malware in storage devices
WO2021158500A1 (en) 2020-02-03 2021-08-12 Lightmatter, Inc. Photonic wafer communication systems and related packages
US11361830B2 (en) * 2020-03-18 2022-06-14 Micron Technology, Inc. Adjusting read voltage levels based on a programmed bit count in a memory sub-system
JP2022017054A (ja) 2020-07-13 2022-01-25 キオクシア株式会社 半導体記憶装置
WO2023064337A1 (en) 2021-10-13 2023-04-20 Lightmatter, Inc. Multi-tenant isolation on a multi-reticle photonic communication platform
CN114566207B (zh) * 2022-04-29 2022-07-19 长鑫存储技术有限公司 存储器的测试方法及测试装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2654142B2 (ja) * 1988-11-28 1997-09-17 株式会社東芝 サンプルホールド回路
US5220531A (en) * 1991-01-02 1993-06-15 Information Storage Devices, Inc. Source follower storage cell and improved method and apparatus for iterative write for integrated circuit analog signal recording and playback
JP3033346B2 (ja) * 1992-07-02 2000-04-17 セイコーエプソン株式会社 サンプルホールド回路
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
EP0740307B1 (en) * 1995-04-28 2001-12-12 STMicroelectronics S.r.l. Sense amplifier circuit for semiconductor memory devices
EP0809256A3 (en) * 1996-05-21 1999-04-14 Information Storage Devices, Inc. Method and circuit for linearized reading of analog floating gate storage cell
DE69718378T2 (de) * 1996-05-28 2003-06-05 Matsushita Electric Ind Co Ltd Analoge FIFO-Speicher
JPH1055686A (ja) * 1997-06-20 1998-02-24 Sanyo Electric Co Ltd 不揮発性多値メモリ装置及びメモリの書き込み方法
US5909449A (en) 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US5969986A (en) 1998-06-23 1999-10-19 Invox Technology High-bandwidth read and write architectures for non-volatile memories
US5995421A (en) * 1998-05-29 1999-11-30 Stmicroelectronics, Inc. Circuit and method for reading a memory cell
US6208542B1 (en) 1998-06-30 2001-03-27 Sandisk Corporation Techniques for storing digital data in an analog or multilevel memory
US6584589B1 (en) * 2000-02-04 2003-06-24 Hewlett-Packard Development Company, L.P. Self-testing of magneto-resistive memory arrays
US6313668B1 (en) * 2000-03-28 2001-11-06 Lsi Logic Corporation Passive sample and hold in an active switched capacitor circuit
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP3816022B2 (ja) * 2002-05-28 2006-08-30 松下電器産業株式会社 半導体記憶装置
US7073103B2 (en) * 2002-12-05 2006-07-04 Sandisk Corporation Smart verify for multi-state memories
US6946986B2 (en) * 2002-12-19 2005-09-20 International Business Machines Corporation Differential sampling circuit for generating a differential input signal DC offset
US7149123B2 (en) * 2004-04-06 2006-12-12 Catalyst Semiconductor, Inc. Non-volatile CMOS reference circuit
US7042766B1 (en) * 2004-07-22 2006-05-09 Spansion, Llc Method of programming a flash memory device using multilevel charge storage
US7236415B2 (en) * 2004-09-01 2007-06-26 Micron Technology, Inc. Sample and hold memory sense amplifier
EP1686591B1 (en) * 2005-01-28 2008-01-09 STMicroelectronics S.r.l. A memory device with a ramp-like voltage biasing structure based on a current generator
KR100739967B1 (ko) * 2005-05-27 2007-07-16 주식회사 하이닉스반도체 플래시 메모리 장치의 프로그램 방법
CN1937071B (zh) * 2005-09-22 2010-10-13 中芯国际集成电路制造(上海)有限公司 用于存储器系统的高性能读出放大器及相应的方法
US7245536B1 (en) * 2006-02-15 2007-07-17 Catalyst Semiconductor, Inc. Precision non-volatile CMOS reference circuit

Also Published As

Publication number Publication date
EP2171720A4 (en) 2010-08-04
TW200915329A (en) 2009-04-01
US7898885B2 (en) 2011-03-01
CN103730166B (zh) 2017-04-12
CN101755305A (zh) 2010-06-23
US8976582B2 (en) 2015-03-10
EP2469539A1 (en) 2012-06-27
US20110128790A1 (en) 2011-06-02
EP2171720B1 (en) 2013-08-21
EP2171720A1 (en) 2010-04-07
JP5464526B2 (ja) 2014-04-09
WO2009012209A1 (en) 2009-01-22
JP2013152777A (ja) 2013-08-08
US20090021987A1 (en) 2009-01-22
JP2010533930A (ja) 2010-10-28
TWI390539B (zh) 2013-03-21
JP5534064B2 (ja) 2014-06-25
CN101755305B (zh) 2014-03-12
CN103730166A (zh) 2014-04-16

Similar Documents

Publication Publication Date Title
US8976582B2 (en) Analog sensing of memory cells in a solid-state memory device
US8687430B2 (en) Analog sensing of memory cells with a source follower driver in a semiconductor memory device
US8363473B2 (en) Analog read and write paths in a solid state memory device
KR101136273B1 (ko) 피로 조건들에 기초한 비휘발성 메모리 셀들의 리프레시
US8687427B2 (en) Programming rate identification and control in a solid state memory
US8797796B2 (en) Cell operation monitoring
KR101154624B1 (ko) Ｍｌｃ ｎａｎｄ에서 비-동일 임계 전압 범위들
US20110069547A1 (en) Sensing against a reference cell
US7986553B2 (en) Programming of a solid state memory utilizing analog communication of bit patterns

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20111125

Effective date: 20130521