TWI390539B - 在固態記憶體裝置中的記憶體單元之類比感測 - Google Patents

在固態記憶體裝置中的記憶體單元之類比感測 Download PDF

Info

Publication number
TWI390539B
TWI390539B TW97127180A TW97127180A TWI390539B TW I390539 B TWI390539 B TW I390539B TW 97127180 A TW97127180 A TW 97127180A TW 97127180 A TW97127180 A TW 97127180A TW I390539 B TWI390539 B TW I390539B
Authority
TW
Taiwan
Prior art keywords
threshold voltage
voltage
capacitor
read
target
Prior art date
Application number
TW97127180A
Other languages
English (en)
Other versions
TW200915329A (en
Inventor
Vishal Sarin
Jung-Sheng Hoei
Frankie F Roohparvar
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW200915329A publication Critical patent/TW200915329A/zh
Application granted granted Critical
Publication of TWI390539B publication Critical patent/TWI390539B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Description

在固態記憶體裝置中的記憶體單元之類比感測
本發明係關於半導記憶體，並且具體而言，係關於固態非揮發性記憶體裝置。
電子裝置通常具有可供其使用的一定類型大容量儲存裝置。一項常見實例係硬碟機(HDD)。HDD具備大量儲存能力且相對低成本，當前可用的HDD具有一兆位元組以上容量。
HDD通常儲存資料於旋轉磁性媒體或磁盤上。資料典型被儲存為磁盤上的磁通(magnetic flux)逆轉(reversal)型樣。為了寫入資料至典型HDD，使磁盤高速旋轉同時寫頭浮動於磁盤上方而產生一系列磁脈衝，以在磁盤上排列磁粒子來表示資料。為了自典型HDD讀取資料，隨著磁阻讀頭浮動於高速旋轉的磁盤上方而在磁阻讀頭中誘發電阻變更。實務上，所得資料訊號係類比訊號，其峰值及谷值係資料型樣磁通逆轉的結果。接著，使用稱為部分回應最大似然(partial response maximum likelihood；PRML)的數位訊號處理技術來取樣類比資料訊號以判定負責產生資料訊號的可能資料型樣。
HDD具有歸因於其機械本質的一定缺點。HDD易受損壞或歸因於震動、顫動或強磁場而有過度讀/寫錯誤。此外，HDD在攜帶型電子裝置中使用大量電力。
大容量儲存裝置之另一實例係固態磁碟(SSD)。替代在 旋轉媒體上儲存資料，SSD利用半導體記憶體裝置來儲存其資料，但是包括一介面及外形尺寸，使得對於SSD的主機系統而言，SSD似乎猶如典型HDD。SSD的記憶體裝置典型係非揮發性快閃記憶體裝置。
快閃記憶體裝置已發展成用於各種電子應用之非揮發性記憶體的流行來源。快閃記憶體裝置典型使用一種單電晶體型記憶體單元，其允許高記憶體密度、高可靠度及低電力消耗。透過程式化電荷儲存層或電荷捕獲層或透過其他物理現象，記憶體單元之臨限電壓的變更判定每一記憶體單元的資料值。快閃記憶體及其他非揮發性記憶體的常見用途包括個人電腦、個人數位助理(PDA)、數位媒體播放器、數位記錄器、遊戲機、家電、車輛、無線裝置、行動電話及可卸除式記憶體模組，並且非揮發性記憶體的用途持續擴大。
不同於HDD，SSD之運作通常歸因於其固態本質而不需考量震動、顫動或磁場。同樣地，不含移動的部件，SSD的電力需求低於HDD的電力需求。但是，與相同外形尺寸的HDD之儲存容量相比，當前SSD的儲存容量極低並且每位元成本相當更高。
基於上文所述之原因並且基於其他原文，熟悉此項技術者閱讀並瞭解本份說明書後將可明白，此項技術需要替代大容量儲存選項。
在下文詳細描述之本發明具體實施例中，參考構成其一 部份且藉由可實踐具體實施例的示例性特定具體實施例來繪示的附圖。為使熟悉此項技術者能夠實踐本發明，將會充分詳細說明這些具體實施例，並且應明白，可利用其他的具體實施例，並可變更處理程序、電氣及機械，而不會脫離本發明的精神與範疇。因此，下文詳細說明內容不具有限制意義。
傳統固態記憶體裝置以二進制訊號形式傳遞資料。典型地，一接地電位表示一位元資料之一第一邏輯位準(例如，一"0"資料值)，而一供應電位表示一位元資料之一第二邏輯位準(例如，一"1"資料值)。舉例而言，一個多位準記憶體單元(MLC)可被指派四個不同臨限電壓(Vt )範圍(每範圍200 mV)，而且每一範圍相對應於一相異之資料狀態，藉此表示四個資料值或位元型樣。典型地，0.2 V至0.4 V的無作用空間或邊限係介於每一範圍之間，以使Vt 分佈不重疊。如果記憶體單元的Vt 係在第一範圍內，則記憶體單元被視為儲存一邏輯"11"狀態並且典型被認為係記憶體單元的經擦除狀態。如果Vt 係在第二範圍內，則記憶體單元被視為儲存一邏輯"10"狀態。如果Vt 係在第三範圍內，則記憶體單元被視為儲存一邏輯"00"狀態。如果Vt 係在第四範圍內，則記憶體單元被視為儲存一邏輯"01"狀態。
當程式化如上文所述之傳統MLC裝置時，通常先將若干記憶體單元作為一區塊予以擦除，以對應於經擦除狀態。若需要，繼擦除一區塊記憶體單元後，每一記憶體單元的 最低有效位元(LSB)先被程式化。舉例而言，如果LSB係"1"，則不需要程式化，但是如果LSB係"0"，則使目標記憶體單元的Vt 自相對應於"11"邏輯狀態的Vt 範圍變更至相對應於"10"邏輯狀態的Vt 範圍。繼LSB之程式化後，以類似方式程式化每一記憶體單元的最高有效位元(LSB)，若需要，使Vt 偏移。當讀取傳統記憶體裝置的MLC時，一或多個讀取作業通常判定記憶體單元電壓Vt 落在哪一範圍內。舉例而言，一第一讀取作業可判定該目標記憶體單元的Vt 是否係指示出該MSB係一"1"或係一"0"，而一第二讀取作業可判定該目標記憶體單元的Vt 是否係指示出該LSB係一"1"或係一"0"。但是，在每一情況中，自一目標記憶體單元的一讀取作業傳回一單個位元，而不管每一記憶體單元上儲存多少位元。多個程式化作業及讀取作業的問題隨著每一MLC上儲存愈多位元而變得愈來愈麻煩。因此每一此類程式化或讀取作業係一種二進制作業(即，每次程式化或傳回每記憶體單元的一單個位元資訊)，所以每一MLC上儲存愈多位元導致作業時間愈長。
示例性具體實施例之記憶體裝置將資料作為Vt 範圍儲存在記憶體單元上。但是，與傳統記憶體裝置相比，程式化作業及讀取作業能夠利用資料訊號來作為MLC資料值的完全表示(諸如其完整的位元型樣)，而非作為MLC資料值的離散位元。舉例而言，在一種兩位元式MLC裝置中，可程式化一目標臨限電壓以表示該兩個位元之位元型樣，而非程式化一記憶體單元的LSB且其後程式化該記憶體單元的 MSB。即，一系列程式化作業及驗證作業將被應用至一記憶體單元，直到該記憶體單元獲得其目標臨限電壓，而非程式化至用於一第一位元之一第一臨限電壓、偏移至用於一第二位元之一第二臨限電壓等等。同樣地，替代利用多個讀取作業以判定記憶體單元上儲存的每一位元，記憶體單元的臨限電壓可經判定並且傳遞作為表示記憶體單元之完整資料值或位元型樣的單個訊號。各項具體實施例之記憶體裝置非如同習知記憶體裝置一樣僅僅查看記憶體單元是否具有高於或低於一定標稱臨限電壓的臨限電壓。而是，產生表示記憶體單元之實際臨限電壓的電壓訊號，其橫跨若干連續的可能臨限電壓。此做法的優點隨著每記憶體單元位元數之計數增大而更加顯著。舉例而言，如果記憶體單元儲存八個位元之資訊，則單個讀取作業將傳回表示八個位元之資訊的單個類比資料訊號。
圖1繪示根據本發明一項具體實施例之記憶體裝置101的簡化方塊圖。記憶體裝置101包括以列與行排列的記憶體單元陣列104。雖然將參考特定NAND記憶體陣列來描述各項具體實施例，但是各項具體實施例非限於記憶體陣列104之特定架構。適合所提出具體實施例之其他陣列架構之一些實例包括NOR("反或")陣列、AND("及")陣列及虛擬接地陣列。但是，一般而言，本文描述之具體實施例係可調適以適於准許產生指示出每一記憶體單元之臨限電壓的資料訊號之任何陣列架構。
提供一列解碼電路108及一行解碼電路110，以解碼經提 供給記憶體裝置101的位址訊號。位址訊號經接收及解碼以存取記憶體陣列104。記憶體裝置101亦包括輸入/輸出(I/O)控制電路112，以管理命令、位址及資料至記憶體裝置101之輸入以及來自記憶體裝置101的資料及狀態資訊之輸出。一位址暫存器114係耦接於I/O控制電路112與列解碼電路108及行解碼電路110之間，以在解碼之前鎖存位址訊號。一命令暫存器124係耦接於I/O控制電路112與控制邏輯116之間，以鎖存傳入之命令。控制邏輯116回應於命令而控制對記憶體陣列104之存取並且產生用於外部處理器130之狀態資訊。控制邏輯116係耦接於列解碼電路108與行解碼電路110之間，以回應於位址而控制列解碼電路108與行解碼電路110。
控制邏輯116亦耦接至一取樣與保持電路118。取樣與保持電路118以類比電壓位準形式鎖存資料(傳入之資料或傳出之資料)。舉例而言，取樣與保持電路可包含電容器或其他儲存裝置，以用於取樣傳入之電壓訊號(其表示待寫入至記憶體單元的資料)或傳出之電壓訊號(其指示出自記憶體單元感測的臨限電壓)。取樣與保持電路118可進一步提供用於放大及/或緩衝經取樣之電壓，以提供較強之資料訊號至外部裝置。
對類比電壓訊號之處置可採用類似於CMOS成像器技術領域所熟知做法的做法，其中回應於入射照明而在成像器像素處產生的電荷位準被儲存在電容器上。接著，使用具有參考電容器作為差動放大器之第二輸入的差動放大器， 將電荷位準轉換成電壓訊號。接著，差動放大器的輸出被傳遞至類比轉數位轉換(ADC)裝置，以獲得表示照明強度的數位值。在提出之具體實施例中，回應於電容器歷受指示出分別用於讀取或程式化記憶體單元的記憶體單元之實際或目標臨限電壓的電壓位準，電荷可被儲存在電容器上。接著，可使用具有接地輸入或其他參考訊號作為第二輸入的差動放大器，將電荷轉換成類比電壓。接著，差動放大器的輸出可被傳遞至I/O控制電路112，以用於在讀取作業情況下自記憶體裝置輸出，或在程式化記憶體裝置的一或多項驗證作業期間用於比較。請注意，I/O控制電路112可視需要包括類比轉數位轉換功能及數位轉類比轉換(DAC)功能，以將讀取資料自類比訊號轉換為數位位元型樣，及將寫入資料自數位位元型樣轉換為類比訊號，致使記憶體裝置101可經調適以用於與類比資料介面或數位資料介面通信。
在寫入作業期間，記憶體陣列104的目標記憶體單元被程式化，直到指示其Vt 位準的電壓匹配取樣與保持電路118中所保持之位準。作為一項實例，這可使用差動感測裝置來比較所保持電壓位準與目標記憶體單元之臨限電壓來達成。非常類似於習知記憶體程式化，程式化脈衝可被施加至目標記憶體單元以增大其臨限電壓，直到抵達或超過所要值。在讀取作業中，目標記憶體單元之Vt 位準被傳遞至取樣與保持電路118，以用於取決於記憶體裝置外部或內部是否有提供ADC/DAC功能，而作為類比訊號或作 為類比訊號的數位化表示直接傳送至外部處理器(圖1中未繪示)。
可用各種方式來判定記憶體單元之臨限電壓。舉例而言，可在目標記憶體單元變成已啟動時之時刻，對字線電壓取樣。替代做法為，升壓電壓可被施加至目標記憶體單元的第一源極/汲極側，且臨限電壓可被採用作為介於其控制閘極電壓與在該目標記憶體單元之其他源極/汲極側處之電壓之間的差。藉由耦接電壓至電容器，可與電容器共享電荷以儲存經取樣之電壓。請注意，經取樣之電壓非必須等於臨限電壓，而僅是指示出該電壓。舉例而言，假使施加升壓電壓至記憶體單元的第一源極/汲極側，並且施加已知電壓至其控制閘極，則在該記憶體單元之第二源極/汲極側處發展之電壓可被採用作為資料訊號，此係因為該發展之電壓係指示出該記憶體單元的臨限電壓。
取樣與保持電路118可包括快取(即，用於每一資料值的多個儲存位置)，使得在傳遞第一資料值至外部處理器之同時，可讀取記憶體裝置101之下一資料值，並且在寫入第一資料值至記憶體陣列104之同時，可接收下一資料值。一狀態暫存器122係耦接於I/O控制電路112與控制邏輯116之間，以鎖存狀態資訊以供輸出至外部處理器。
記憶體裝置101透過一控制鏈路132在控制邏輯116處接收控制訊號。控制訊號可包括一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE及一寫入啟用WE#。記憶體裝置101可透過一多工輸入/輸出(I/O)匯流排134接收 來自外部處理器的命令(控制訊號之形式)、位址(位址訊號之形式)與資料(資料訊號之形式)，並且透過I/O匯流排134輸出資料至外部處理器。
在特定實例中，命令係在I/O控制電路112處透過I/O匯流排134的輸入/輸出(I/O)接針[7：0]予以接收，並且被寫入至命令暫存器124中。位址係在I/O控制電路112處透過I/O匯流排134的輸入/輸出(I/O)接針[7：0]予以接收，並且被寫入至位址暫存器114中。資料可在I/O控制電路112處透過I/O匯流排134的輸入/輸出(I/O)接針[7：0](對於能夠接收八個並行訊號之裝置)或輸入/輸出(I/O)接針[15：0](對於能夠接收十六個並行訊號之裝置)予以接收，並且被傳送至取樣與保持電路118。資料可透過輸入/輸出(I/O)接針[7：0](對於能夠傳輸八個並行訊號之裝置)或輸入/輸出(I/O)接針[15：0](對於能夠傳輸十六個並行訊號之裝置)予以輸出。熟悉此項技術者應明白，可提供額外電路及訊號，並且應明白圖1之記憶體裝置已被簡化以聚焦於本發明之具體實施例。此外，雖然已按照用於接收及輸出各種訊號之普及慣例來描述圖1之記憶體裝置，但是應注意，各項具體實施例未受限於所描述之特定訊號及I/O組態，除非本文中明確註明。舉例而言，可在與接收資料訊號之輸入分開的輸入處接收命令訊號及位址訊號，或可透過I/O匯流排134之單個I/O線序列地傳輸資料訊號。因為資料訊號表示位元型樣(而非表示個別位元)，所以8位元式資料訊號之序列通信的效率可如同表示個別位元之八個訊號的並列通信。
圖2繪示如可在圖1之記憶體陣列104中發現的示範性NAND記憶體陣列200之一部分之概要圖。如圖2所示，記憶體陣列200包字線2021 至202N 及交叉之位元線2041 至204M 。為了在數位環境中易於定址，字線202之數目及位元線204之數目通常各係2的乘冪。
記憶單元陣列200包括NAND串2061 至206M 。每一NAND串包括電晶體2081 至208N ，各電晶體係位於字線202與位元線204之交叉點處。電晶體208(圖2中繪示為浮動閘極電晶體)表示非揮發性記憶體單元以用於儲存資料。每一NAND串206的浮動閘極電晶體208係在一或多個源極選擇閘極210(例如，場效電晶體(FET))與一或多個汲極選擇閘極212(例如，FET)之間以串聯源極至汲極方式予以連接。每一源極選擇閘極210各係位於局域位元線204與源極選擇線214之交叉點處，而每一汲極選擇閘極212各係位於一局域位元線204與一汲極選擇線215之一交叉點處。
每一源極選擇閘極210之源極被連接至一共同源極線216。每一源極選擇閘極210之汲極被連接至相對應之NAND串206的第一浮動閘極電晶體208之源極。舉例而言，源極選擇閘極2101 之汲極被連接至相對應之NAND串2061 的浮動閘極電晶體2081 之源極。每一源極選擇閘極210之控制閘極被連接至源極選擇線214。如果對於一給定NAND串206利用多個源極選擇閘極210，則該等源極選擇閘極將被串聯耦接於共同源極線216與該NAND串206之第一浮動閘極電晶體208之間。
每一汲極側選擇閘極212之汲極被連接至用於相對應之NAND串的局域位元線204。舉例而言，每一汲極側選擇閘極2121 之汲極係在汲極觸點處連接至用於相對應之NAND串2061 的局域位元線2041 。每一汲極選擇閘極212之汲極被連接至相對應之NAND串206的最後浮動閘極電晶體208之汲極。舉例而言，汲極選擇閘極2121 之源極被連接至相對應之NAND串2061 的浮動閘極電晶體208N 之汲極。如果對於一給定NAND串206利用多個汲極選擇閘極212，則該等汲極選擇閘極將被串聯耦接於相對應之位元線204與該NAND串206之最後浮動閘極電晶體208N 之間。
浮動閘極電晶體208之典型構造包括一源極230與一汲極232、一浮動閘極234及一控制閘極236，如圖2所示。浮動閘極電晶體208之控制閘極236耦接至一字線202。一行浮動閘極電晶體208之NAND串206耦接至一給定局域位元線204。一列浮動閘極電晶體208之電晶體被共同耦接至一給定字線202。其他形式電晶體208亦可配合本發明具體實施例運用，諸如NROM、磁性或鐵電電晶體及能夠被程式化以呈現兩個或兩個以上臨限電壓範圍之一者的其他電晶體。
在大容量儲存裝置中可有利地使用各項具體實施例之記憶體裝置。對於各項具體實施例，大容量儲存裝置可具有習知HDD的相同外形尺寸及通信匯流排介面，因此允許在各種應用中用彼等大容量儲存裝置來取代此類磁碟。用於HDD的一些常見外形尺寸包括通常配合當前個人電腦及較 大型數位媒體記錄器使用的3.5"、2.5"及PCMCIA(Personal Computer Memory Card International Association；個人電腦記憶卡國際協會)外形尺寸，以及通常使用在較小型個人用具(諸如行動電話、個人數位助理(PDA)及數位媒體播放器)中的1.8"及1"外形尺寸。一些常見匯流排介面包括通用序列匯排流(USB)、AT附接介面(ATA)[亦名為整合磁碟電子介面或IDE]、序列ATA(SATA)、小型電腦系統介面(SCSI)及電機電子工程學會(IEEE)1394標準。雖然列出各種外形尺寸及通信介面，但是具體實施例非限定於特定外形尺寸及通信介面。另外，具體實施例不需要符合HDD外形尺寸及通信介面。圖3繪示根據本發明一項具體實施例之固態大容量儲存裝置300的方塊圖。
大容量儲存裝置300包括一根據本發明具體實施例之記憶體裝置301、一讀/寫通道305及一控制器310。讀/寫通道305提供對接收自記憶體裝置301之資料訊號的類比轉數位轉換以及對接收自控制器310之數位訊號的數位轉類比轉換。控制器310提供透過匯流排介面315介於大容量儲存裝置300與外部處理器(圖3中未繪示)之間的通信。請注意，讀/寫通道305可服務一或多個額外記憶體裝置，諸如以虛線繪示之記憶體裝置301'。可透過一外位元式晶片啟用訊號或其他多工方案來處置對一單個記憶體裝置301之選擇以用於通信。
記憶體裝置301係透過一類比介面320及一數位介面325而耦接至一讀/寫通道305。類比介面320提供介於記憶體 裝置301與讀/寫通道305之間的類比資料訊號之傳遞，而數位介面325提供自讀/寫通道305至記憶體裝置301的控制訊號、命令訊號與位址訊號之傳遞。數位介面325可進一步提供自記憶體裝置301至讀/寫通道305之狀態訊號之傳遞。類比介面320及數位介面325可共用如關於圖1之記憶體裝置101所提及的訊號線。雖然圖3之具體實施例繪示接至記憶體裝置的雙重類比/數位介面，但是讀/寫通道305之功能可視需要地併入於記憶體裝置301中，如同關於圖1之論述，致使記憶體裝置301僅使用數位介面直接與控制器310通信，以用於傳遞控制訊號、命令訊號、狀態訊號、位址訊號、與資料訊號。
讀/寫通道305係透過一或多個介面(諸如一資料介面330及一控制介面335)而耦接至控制器310。資料介面330提供介於讀/寫通道305與控制器310之間的數位資料訊號之傳遞。控制介面335提供自控制器310至讀/寫通道305的控制訊號、命令訊號與位址訊號之傳遞。控制介面335可進一步提供自讀/寫通道305至控制器310之狀態訊號之傳遞。亦可與控制器310與記憶體裝置301之間直接傳遞狀態訊號及命令/控制訊號，如連接控制介面335至數位介面325之虛線所示。
雖然圖3中將讀/寫通道305及控制器310繪示為兩個相異之裝置，但是該兩個裝置可替代地藉由一單個積體電路裝置予以實行。並且，雖然維持記憶體裝置301作為分開之裝置將提供使具體實施例適應不同外形尺寸及通信介面的 更多彈性，但是整個大容量儲存裝置300可被製造為單個積體電路裝置。
讀/寫通道305係單個處理器，其經調適用以至少提供數位資料流至類比資料流之轉換，並且反之亦然。數位資料流提供二進制電壓位準形式之資料訊號，即，指示出具有一第一二進制資料值(例如，0)的一第一電壓位準以及指示出具有一第二二進制資料值(例如，1)的一第二電壓位準。類比資料流提供具有兩個以上位準形式之資料訊號，而且不同電壓位準或範圍相對應於兩個或兩個以上位元之不同位元型樣。舉例而言，在經調適用以儲存每記憶體單元兩個位元的系統中，一類比資料流的一第一電壓位準或電壓位準範圍可對應於一位元型樣"11"，一類比資料流的一第二電壓位準或電壓位準範圍可對應於一位元型樣"10"，一類比資料流的一第三電壓位準或電壓位準範圍可對應於一位元型樣"00"，及一類比資料流的一第四電壓位準或電壓位準範圍可對應於一位元型樣"01"。因此，根據各項具體實施例，類比資料訊號可被控制器兩個或兩個以上數位資料訊號，並且反之亦然。
實務上，在匯流排介面315處接收控制訊號及命令訊號，以供透過控制器310存取記憶體裝置301。取決於所要之存取類型(例如，寫、讀、格式化等等)，亦可在匯流排介面315處接收位址及資料值，。在一種共用匯流排系統中，匯流排介面315係連同各種其他裝置而耦接至一匯流排。為了與特定裝置直接通信，可在匯流排上置放一識別 值，該識別值指示出匯流排上的哪一裝置係等依據一後續命令動作。如果該識別值匹配大容量儲存裝置300所具有之值，則控制器310將接受在匯流排介面315處的後續命令。如果該識別值不匹配，則控制器310將忽略後續通信。同樣地，為了避免匯流排上的衝突，在一共用匯流排上的各種裝置可在其個別控管該匯流排時指示其他裝置終止外傳通信。用於匯流排共用及衝突避免之協定係熟知並且本文中將不予以詳述。接著，控制器310傳遞命令、位址及資料訊號至讀/寫通道305以供處理。請注意，自控制器310傳遞至讀/寫通道305的命令訊號、位址訊號及資料訊號非必須是在匯流排介面315處接收的相同訊號。舉例而言，用於匯流排介面315的通信標準可不同於讀/寫通道305或記憶體裝置301的通信標準。在此情況中，控制器310可在存取記憶體裝置301之前轉譯命令及/或定址方案。此外，控制器310可提供一或多個記憶體裝置301內的負載平衡，致使對於一給定邏輯位址，記憶體裝置301的實體位址可隨時間變更。因此，控制器310將來自外部裝置的邏輯位址映射至目標記憶體裝置301之實體位址。
對於寫入請求，除了命令訊號及位址訊號外，控制器310亦將傳遞數位資料訊號至讀/寫通道305。舉例而言，對於一個16位元式資料字，控制器310將傳遞具有一第一或第二二進制邏輯位準之16個個別訊號。接著，讀/寫通道305將數位資料訊號轉換成表示數位資料訊號之位元型樣的類比資料訊號。為了繼續前述實例，讀/寫通道305將 使用數位轉類比轉換以將16個個別數位資料訊號轉換成單個類比訊號，該單個類比訊號具有一指示出所要16位元位元型樣的電位位準。對於一項具體實施例，表示數位資料訊號之位元型樣的類比資料訊號指示出目標的所要臨限電壓。但是，在程式化一個單電晶體型記憶體單元過程中，程式化鄰近記憶體單元時通常將增大先前經程式化記憶體單元之臨限電壓。因此，對於另一具體實施例，讀/寫通道305將考量到彼等類型之預期臨限電壓變更，並且調整待指示出低於最終所要臨限電壓之臨限電壓的類比資料訊號。在轉換來自控制器310的數位資料訊號之後，接著讀/寫通道305將傳遞命令訊號及位址訊號連同供在程式化個別記憶體單元中使用的類比資料訊號至記憶體裝置301。程式化可係以逐記憶體單元為基礎發生，但是通常係對於每作業一頁資料地實行。對於典型記憶體陣列架構，一頁資料包括經耦接至字線的所有其他記憶體單元。
對於讀取請求，控制器將傳遞命令訊號及位址訊號至讀/寫通道305。讀/寫通道305將傳遞讀取命令及位址訊號至記憶體裝置301。作出回應時，在實行讀取作業之後，記憶體裝置301將傳回指示出位址訊號及讀取命令所定義之記憶體單元的臨限電壓之類比資料訊號。記憶體裝置301可以並列或串列方式傳送其類比資料訊號。
類比資料訊號亦可被傳送為實質上連續類比訊號串流，而非傳送為離散電壓脈衝。在此情況中，讀/寫通道305採用的訊號處理可類似於稱為PRML或部分回應最大似然之 HDD存取中使用的訊號處理。在習知HDD之PRML處理中，HDD的讀取頭輸出一類比訊號串流，該類比訊號串流係表示在HDD磁盤之讀取作業期間遇到的磁通逆轉。回應於讀取頭遇到的磁通逆轉而產生之類比訊號被週期性取樣以建立訊號型樣之數位表示，而非嘗試擷取該類比訊號的真實峰值及谷值。接著可分析此數位表示，以判定負責產生該類比訊號型樣的可能磁通逆轉型樣。可配合本發明具體實施例來利用相同類型之處理。藉由取樣來自記憶體裝置301之類比訊號，可採用PRML處理來判定負責產生類比訊號的可能臨限電壓型樣。
圖4繪示用於概念上展現如根據本發明一項具體實施例之由讀/寫通道305接收自記憶體裝置301之資料訊號450的波形圖。可週期性取樣資料訊號450，並且可從經取樣之電壓位準來建立資料訊號450之數位表示。對於一項具體實施例，取樣可同步於資料輸出，使得取樣發生於資料訊號450之穩態部分期間。此一具體實施例係藉由如時間t1、t2、t3及t4之虛線所指示的取樣來描繪。但是，如果經同步之取樣變成未對準，則資料樣本之值可顯著不同於穩態值。在一項替代具體實施例中，可增大取樣率以判定何處可能發生穩態值，諸如藉由觀察資料樣本所指示的斜率變更。此一具體實施例係藉由如時間t5、t6、t7及t8之虛線所指示的取樣來描繪，其中介於時間t6與t7處之資料樣本之間的斜率可指示穩態條件。在此具體實施例中，介於取樣率及表示精確度之間存在利弊得失。取樣率愈高導 致表示精確度愈高，但亦增大處理時間。不管取樣是否同步於資料輸出或使用更頻繁取樣，皆可接著使用數位表示來預測很可能為產生類比訊號型樣之傳入的電壓位準。繼而，可從此傳入之電壓位準的預期型樣來預測正被讀取之個別記憶體單元的可能資料值。
認知到在自記憶體裝置301讀取資料值過程中將發生錯誤，讀/寫通道305可包括錯誤校正。在記憶體裝置及HDD中通常使用錯誤校正以自預測錯誤復原。通常記憶體裝置將儲存使用者資料於一第一組位置中及儲存錯誤校正碼(ECC)於一第二組位置中。於讀取作業期間，回應於使用者資料之讀取請求，讀取使用者資料及ECC兩者。使用已知演算法，比較自讀取作業傳回的使用者資料與ECC。如果錯誤係在ECC之限制內，則將校正錯誤。
圖5繪示根據本發明一項具體實施例之電子系統的方塊概要圖。實例之電子系統可包括個人電腦、個人數位助理(PDA)、數位攝影機、數位媒體播放器、數位記錄器、電子遊戲、家電、車輛、無線裝置、行動電話及類似之物。
電子系統可包括一主機處理器500，該主機處理器500可包括快取記憶體502，以增加處理器500之效率。處理器500被耦接至一通信匯流排504。可在處理器500之控制下，將各種其他裝置耦接至該通信匯流排504。舉例而言，電子系統可包括：隨機存取記憶體(RAM)506；一或多個輸入裝置508，諸如鍵盤、觸控板等等；一音訊控制器510；一視訊控制器512；及一或多個大容量儲存裝置 514。至少一大容量儲存裝置514包括：一數位匯流排介面515，用於與匯流排504通信；根據本發明具體實施例之一或多個記憶體裝置，其具有一類比介面，用於傳送表示資料之兩個或兩個以上位元之不同位元型樣的資料訊號；及一訊號處理器，其經調適以對接收自匯流排介面515之數位資料訊號執行數位轉類比轉換，以及對接收自記憶體裝置之類比資料訊號的類比轉數位轉換。
隨著如上文所述之記憶體裝置轉變至儲存類比電壓，需要對儲存於記憶體單元中之類比電壓之間進行區別的方法。在記憶體單元上的每一經程式化類比電壓表示該記憶體單元的一邏輯狀態(例如，011)並且典型具有以數十或數百伏為單位測量的粒度。
圖6繪示具有一感測電路(其包括一取樣與保持電路)之記憶體裝置之具體實施例的方塊圖。為了清楚之目的，圖中僅繪示一個串聯串601之記憶體單元(例如，浮動閘極非揮發性記憶體單元)，該等記憶體單元被耦接至一位元線602。如上文關於圖2之論述，記憶體單元之一典型位元線係由串聯耦接之32個記憶體單元所組成。一記憶體單元可係由大量所示之位元線所組成。
在繪示的圖9之方法之作業中，將論述字線15(WL15)之僅一個記憶體單元600的程式化。在典型程式化作業中，可實質上同時程式化沿一所選字線的一或多個記憶體單元。
圖6之電路包括一字線電壓產生器603，該字線電壓產生 器603負責產生用於程式化作業、讀取作業及驗證作業的字線偏壓。在一項具體實施例中，電壓產生器603被耦接至用以指示產生器603設定至一所要電壓的一晶片上控制器或一外部控制器(圖中未繪示)。電壓產生器603能夠產生遞增增大的程式化脈衝以及圖6所示且隨後描述之斜升(ramp)讀取電壓610。
一位元線電流感測電路607被耦接至位元線602。電流感測電路607產生至一取樣/保持與比較器電路605的一控制訊號620，該控制訊號620指示出何時偵測位元線602上的電流Ibias 。電流感測電路607可係如同典型使用在快閃記憶體裝置中的一感測放大器或某其他形式之電流感測。當偵測電流時，其指示出藉由斜升讀取電壓而開啟所選記憶體單元600。
取樣/保持與比較器電路605被耦接至字線電壓產生器603及電流感測電路607兩者。取樣/保持與比較器電路605負責儲存下列類比電壓兩者之表示：待被程式化至所選記憶體單元600的類比電壓(即，目標資料)；及當前程式化至所選記憶體單元600的類比電壓。取樣/保持與比較器電路605亦負責比較該兩個類比電壓並且當該兩個類比電壓係相等或某一類比電壓開始超過另一類比電壓時產生一禁止訊號。類比電壓之表示包括實際電壓、經位準偏移電壓、經調節電壓、電壓之數位表示或經緩衝電壓。
於程式化作業期間，圖6、圖7及圖8之方塊圖所表示之電路的操作係：藉由字線電壓產生器603接收命令以產生 程式化脈衝，用以加偏壓於所選記憶體單元600(即，待程式化之記憶體單元)，以使該記憶體單元的臨限電壓(Vt )移動一特定電壓。之後，實行驗證操作以判定是否已抵達其目標Vt 以及是否需要進一步程式化。
可實行驗證作業，其包括電壓產生器產生加偏壓於所選記憶體單元600之字線/控制閘極的一斜升電壓610。斜升電壓610開始於Vstart (例如，0伏)且可增大至Vstop (例如，5伏)。
一第二斜升電壓(其係用於加偏壓於所選字線的斜升電壓之經調節版本)被施加至取樣/保持&比較器電路605。對斜升電壓之調節可係予以直接緩衝、範圍縮減、位準偏移或彼等之任何組合。
當所選記憶體單元600開啟時，其建立藉由電流感測電路607所偵測的位元線電流。電流感測電路607在偵測到位元線電流後隨即產生一控制訊號620。控制訊號指示取樣/保持與比較器電路605儲存經開啟之所選記憶體單元600所處之經調節斜升電壓的當前低電壓於第二電容器702中。
圖7繪示取樣/保持與比較器電路605之具體實施例的方塊圖。此電路及圖8之具體實施例係僅用於闡釋用途，因為可用許多不同方式來達成取樣/保持與比較功能。
電路605的取樣/保持功能係由兩個類比電壓儲存裝置701、702所組成。所闡釋之具體實施例使用電容器C1 701及C2 702來儲存彼等電壓。替代具體實施例可使用其他類比電壓儲存構件。電容器C1 701儲存待被程式化至所選記 憶體單元的類比電壓。電容器C2 702儲存當前被程式化至所選記憶體單元的類比電壓。一比較器電路704比較該兩個類比電壓以判定何時記憶體單元被程式化至所要電壓。對於該電路之作業，待程式化至記憶體單元中的類比電壓被載入至取樣/保持電路中。這係藉由閉合開關S1 710以致使傳入之資料被電容器C1 701取樣。接著開關S1 710被斷開並且電容器C1 701現在保持目標資料。
接著，程式化所選記憶體單元，如隨後所述。經施加至所選記憶體單元的每一程式化脈衝使Vt 移動一定距離。在每一程式化脈衝之後驗證Vt 以判定目標資料是否已被儲存在該記憶體單元中。
驗證作業係藉由斷開開關S4 713及閉合開關S5 721以藉由取樣/保持與比較器電路605予以實行。開關S1 710維持斷開，同時S2 711被閉合。開關S3 714最初被閉合，以連接電容器C2 702至類比斜升電壓之表示。
類比斜升電壓之表示可係所選字線斜升電壓之經調節版本。調節作業包括減小電壓範圍(例如，所選字線斜升電壓除以5)、位準偏移(例如，偏移所選字線斜升電壓，其中－2伏至＋3伏變更為＋2伏至＋3伏)以及緩衝。
當來自圖6之電流感測電路607的控制訊號620指示出斜升電壓之表示已抵達所選記憶體單元已被開啟所處之電壓時，開關S3 714被斷開並且電容器C2 702現在正在保持該時刻時的斜升電壓之表示。
在完成字線斜升電壓之取樣與保持之後，所選記憶體單 元的Vt 被儲存在電容器C2 702中並且輸入目標電壓Vt 被儲存在電容器C1 701中。接著，一比較器704比較該兩個電壓，以判定所選記憶體單元是否以用目標資料予以程式化。
如果記憶體單元Vt 係小於目標Vt ，則INHIBIT訊號指示(例如，一邏輯低訊號)該記憶體單元需要一額外程式化脈衝。接著重複前文描述之程式化序列。如果記憶體單元Vt 係實質上等於或高於目標Vt ，則INHIBIT訊號指示(例如，一邏輯高訊號)該記憶體單元不需要任何進一步程式化脈衝並且使該記憶體單元進入"禁止"狀態。
可使用各種方法來達成禁止功能。舉例而言，位元線偏壓可自在程式化作業期間使用的0伏程式化啟用電壓變更至禁止程式化經耦接至該特定位元線之記憶體單元的VCC 。位元線電壓亦可在0伏與VCC 之間變化以使程式化減慢，而非禁止程式化。
圖7之取樣/保持與比較器電路605亦達成正常讀取作業。在此一作業中，開關S1 710、S2 711及S5 721維持斷開，同時開關S4 713被閉合。一類比斜升電壓(例如，經調節之斜升電壓)被施加至所選字線。一類比斜升電壓(例如，經調節之斜升電壓)係透過一閉合之開關S3 714而連接至電容器C2 702，開關S3 714在所選字線電壓如感測放大器作業所判定開始超過記憶體單元Vt 時斷開。因此，電容器C2 702正在保持所選記憶體單元Vt ，接著透過比較器電路704來緩衝所選記憶體單元Vt 。接著，此資料係透過行 選擇開關720而傳出至I/O線。
圖8繪示取樣/保持與比較器電路605之替代具體實施例的方塊圖。此具體實施例包括一驗證電路801及一讀取電路802。
如同先前具體實施例，該電路先實行對目標資料之取樣與保持功能。藉由閉合開關S1 806，將此資料儲存在電容器C1 805中。接著開關S1 806被斷開以致使電容器C1 805現在保持目標資料。
接著，一程式化脈衝被施加至所選記憶體單元，如隨後所述。記憶體單元Vt 回應於該脈衝而移動一定電壓。
接著，實行驗證操作以發現新Vt 及該Vt 是否已抵達目標電壓。這可藉由最初閉合開關S2 810、812、815以及斷開開關S3 811、816來達成。電容器C3 813被連接至類比斜升電壓之表示。接者，當所選字線電壓開始超過記憶體單元Vt 時，開關S2 810、812、815被斷開以及開關S3 811、816被閉合。這些藉由指示出位元線中偵測到電流的感測放大器控制訊號所指示。
電容器C2與C3之比率可經選擇以達成適當衰減。舉例而言，如果經調節類比斜升電壓係自0伏至4伏，則電容器C2與C3之4：1比率提供衰減因數4。這自運算放大器820產生1伏輸出訊號。
在所選字線斜升電壓完成之後，所選記憶體單元Vt 係提呈在運算放大器之輸出處並且輸入電壓Vt 被保持在電容器C1 805中。第二運算放大器-驅動器807比較該兩個電壓。 如果所選記憶體單元Vt 係小於目標Vt ，則INHIBIT訊號指示需要一額外程式化脈衝並且重複上文所述之序列。如果所選記憶體單元Vt 係高於或等於目標Vt ，則INHIBIT訊號指示該記憶體單元不需要任何額外程式化脈衝並且使該記憶體單元進入禁止狀態。
實行讀取或驗證(即，感測)作業，其係藉由先施加類比斜升電壓之表示至所選字線。取樣/保持與比較器電路605之開關S1 806被斷開。類比斜升電壓之另一表示係藉由開關810連接至電容器C3 813。開關S2 810、812、815最初被閉合並且當所選字線電壓如感測放大器作業所指示開始超過記憶體單元Vt 時予以斷開。
所選記憶體單元Vt 係透過行選擇開關819而提呈在運算放大器820之輸出處。此電壓係經儲存在記憶體單元中之目標資料之表示。電容器C2 814經耦接以作為用於運算放大器820之回饋電容器。
圖9繪示根據圖6之方塊圖的類比感測方法之具體實施例的流程圖。一目標電壓(其係待被程式化至所選記憶體單元中的所要類比電壓(即，目標資料)之表示)被儲存在取樣/保持電路中(901)。接著，產生一起始程式化脈衝以加偏壓於經耦接至所選記憶體單元之控制閘極的字線(903)。
在典型程式化作業期間，藉由一連串遞增增大之程式化脈衝加偏壓於所選記憶體單元。記憶體單元典型在具有負臨限電壓之經擦除狀態中開始程式化作業。每一程式化脈衝使記憶體單元的臨限電壓Vt 增大取決於程式化電壓脈衝 位準的一定電壓。
接著，對所選記憶體單元實行驗證作業(905)，以判定其是否已被程式化至目標類比電壓(911)。驗證作業判定所選記憶體單元臨限電壓是否高於或等於經儲存之目標電壓。
如上文所述，驗證作業包括用斜升電壓加偏壓於字線直到記憶體單元開始傳導並且在位元線上產生電流。一旦電流感測電路偵測到位元線電流，則電流感測電路產生一控制訊號，該控制訊號指示取樣/保持電路儲存當前的經斜升讀取電壓，或指示出造成記憶體單元開啟的當前經斜升讀取電壓。比較經儲存之目標類比電壓與來自經斜升讀取電壓的取樣與保持電壓，以判定所選記憶體單元是否已被程式化至目標類比電壓911。換言之，檢查所選記憶體單元以判定是否已程式化目標資料。
如果所選記憶體單元已被程式化(911)，則禁止對所選記憶體單元之進一步程式化(915)。可如上文所述或使用其他禁止方法來達成位元線禁止。
如果所選記憶體單元尚未抵達目標臨限電壓(911)，則增大程式化電壓(913)。接著，產生處於增大程式化電壓的另一程式化脈衝，並且重複處理程序直到所選記憶體單元之臨限電壓實質上相同於待被程式化之經儲存類比電壓。所選記憶體單元之臨限電壓非必須精確等於為待考慮程式化之所選記憶體單元的所要類比電壓。記憶體單元可藉由數百分之一或數千分之一伏而被程式化不足或過程式化並且 仍然考慮被程式化。
結論
本發明具體實施例實行記憶體裝置(諸如固態記憶體裝置、NAND快閃記憶體或某其他類型記憶體裝置)中之記憶體單元的類比感測。舉例而言，一取樣與保持電路可儲存待被程式化至所選記憶體單元的目標臨限電壓及當現臨限電壓兩者。接著，對該兩個電壓實行比較，直到該兩個電壓係實質上相等及/或當前臨限電壓開始超過目標臨限電壓。此時，對所選記憶體單元之進一步程式化被禁止。
雖然本文中已繪示及描述特定具體實施例，但是熟悉此項技術者應明白，經計劃以達成相同目的之任何配置可取代所示之特定具體實施例。熟悉此項技術者應知道本發明的許多調適。據此，本申請案意欲涵蓋對本發明的任何調適及變化。
101‧‧‧記憶體裝置
104‧‧‧記憶體陣列
108‧‧‧列解碼電路
110‧‧‧行解碼電路
112‧‧‧輸入/輸出(I/O)控制電路
114‧‧‧位址暫存器
116‧‧‧控制邏輯
118‧‧‧取樣與保持電路
122‧‧‧狀態暫存器
124‧‧‧命令暫存器
130‧‧‧外部處理器
132‧‧‧控制鏈路
134‧‧‧多工輸入/輸出(I/O)匯流排
200‧‧‧記憶體陣列
2021 至202N (202)‧‧‧ 字線
2041 至204M (204)‧‧‧ 位元線
2061 至206M (206)‧‧‧ NAND串
2081 至208N (208)‧‧‧ 電晶體
2101 至210M (210)‧‧‧ 源極選擇閘極
2121 至212N (212)‧‧‧ 汲極選擇閘極
214‧‧‧源極選擇線
215‧‧‧汲極選擇線
216‧‧‧共同源極線
230‧‧‧源極
232‧‧‧汲極
234‧‧‧浮動閘極
236‧‧‧控制閘極
300‧‧‧大容量儲存裝置
301‧‧‧記憶體裝置
301'‧‧‧記憶體裝置(額外記憶體裝置)
305‧‧‧讀/寫通道
310‧‧‧控制器
315‧‧‧匯流排介面
320‧‧‧類比介面
325‧‧‧數位介面
330‧‧‧資料介面
335‧‧‧控制介面
450‧‧‧資料訊號
500‧‧‧主機處理器
502‧‧‧快取記憶體
504‧‧‧通信匯流排
506‧‧‧隨機存取記憶體(RAM)
508‧‧‧輸入裝置
510‧‧‧音訊控制器
512‧‧‧視訊控制器
514‧‧‧大容量儲存裝置
600‧‧‧記憶體單元(電晶體)
602‧‧‧位元線
603‧‧‧字線電壓產生器
605‧‧‧取樣/保持與比較器電路
607‧‧‧位元線電流感測電路
610‧‧‧斜升(讀取)電壓
620‧‧‧控制訊號
701,702(C1,C2)‧‧‧ 類比電壓儲存裝置(電容器)
704‧‧‧比較器(運算放大器)
710(S1)‧‧‧開關
711(S2)‧‧‧開關
713(S4)‧‧‧開關
714(S3)‧‧‧開關
720‧‧‧列選擇開關
721(S5)‧‧‧開關
801‧‧‧驗證電路
802‧‧‧讀取電路
805(C1)‧‧‧電容器
806(S1)‧‧‧開關
807‧‧‧第二運算放大器－驅動器
810,812,815(S2)‧‧‧ 開關
811,816(S3)‧‧‧開關
813(C3)‧‧‧電容器
819‧‧‧行選擇開關
820‧‧‧運算放大器－驅動器(運算放大器)
CE#‧‧‧晶片啟用
CLE‧‧‧命令鎖存啟用
ALE‧‧‧位址鎖存啟用
WE#‧‧‧寫入啟用
WL‧‧‧字線
圖1繪示根據本發明一項具體實施例之記憶體裝置的簡化方塊圖。
圖2繪示如可在圖1之記憶體裝置中發現的示範性NAND記憶體陣列之一部分之概要圖。
圖3繪示根據本發明一項具體實施例之固態大容量儲存系統的方塊圖。
圖4繪示用於概念上展現如根據本發明一項具體實施例由讀/寫通道接收自記憶體裝置之資料訊號的波形圖。
圖5繪示根據本發明一項具體實施例之電子系統的方塊 概要圖。
圖6繪示併入取樣/保持與比較器電路之記憶體裝置之具體實施例的方塊圖。
圖7繪示根據圖6之方塊圖的取樣/保持與比較器電路之具體實施例的方塊圖。
圖8繪示根據圖6之方塊圖的取樣/保持與比較器電路之替代具體實施例的方塊圖。
圖9繪示在半導體記憶體裝置中用於類比讀取之方法之具體實施例的流程圖。
(無元件符號說明)

Claims (17)

  1. 一種操作一所選記憶體單元之方法，該方法包括：儲存具有一目標臨限電壓之一表示之目標資料至一取樣與保持電路中，該取樣與保持電路包含一第一電容器，其經組態以儲存一臨限電壓之一表示，一第二電容器，其經組態以儲存該目標臨限電壓之一表示，及一運算放大器，其係可切換地耦接至該第一電容器及耦接至該第二電容器；增大該所選記憶體單元之一臨限電壓，直到該臨限電壓之該表示係至少實質上等於該目標臨限電壓之該表示；儲存該臨限電壓之該表示於該取樣與保持電路之該第一電容器中；經由該取樣與保持電路之該運算放大器比較儲存之該目標臨限電壓之該表示與儲存之該臨限電壓之該表示；及回應於該比較之一結果，使該臨限電壓之該增大禁止或減慢中之一者。
  2. 如請求項1之方法，其中禁止包括：以一大於0伏之電壓加偏壓於一經耦接至該所選記憶體單元之位元線。
  3. 如請求項1之方法，其中該目標臨限電壓之該表示及該臨限電壓之該表示係該各自目標臨限電壓及該臨限電壓之經位準偏移的版本。
  4. 如請求項1之方法，其中增大該臨限電壓包括：產生複數個程式化脈衝，每一脈衝具有高於一先前脈衝的遞增 增大電壓。
  5. 如請求項1之方法，並且進一步包括：讀取該所選記憶體單元以判定該臨限電壓。
  6. 如請求項5之方法，其中讀取該所選記憶體單元包括：用一斜升讀取電壓加偏壓於一經耦接至該所選記憶體單元之字線，使得該所選記憶體單元在該臨限電壓開啟。
  7. 如請求項1之方法，並且進一步包括：儲存該目標臨限電壓之一表示於該取樣與保持電路中；用一第一程式化電壓加偏壓於該所選記憶體單元；驗證該所選記憶體單元以判定一第一臨限電壓；儲存該第一臨限電壓之一表示；比較該目標臨限電壓之該表示與該第一臨限電壓之該表示；及如果該目標臨限電壓之該表示係實質上等於該第一臨限電壓之該表示，則禁止程式化該所選記憶體單元。
  8. 如請求項7之方法，其中驗證該所選記憶體單元包括：用一斜升讀取電壓加偏壓於該所選記憶體單元之一控制閘極。
  9. 如請求項8之方法，其中判定該第一臨限電壓包括：回應於該斜升讀取電壓而監視一位元線之一電流；判定何時該電流發生；及決定導致位元線電流的一斜升讀取電壓。
  10. 如請求項7之方法，並且進一步包括：用一遞增增大之 程式化電壓加偏壓於該所選記憶體單元，直到該第一臨限電壓之該表示係實質上等於該目標臨限電壓之該表示。
  11. 如請求項7之方法，其中該目標臨限電壓之該表示係待被程式化至該所選記憶體單元的目標資料。
  12. 一種記憶體裝置，包括：一以字線與位元線組織之記憶體單元陣列，每一記憶體單元係可程式化至一目標臨限電壓；一取樣與保持電路，其根據該感測之位元線電流接收一控制訊號，用於儲存該目標臨限電壓；一電流感測電路，其經耦接至該位元線，用於回應於在一字線上之一讀取臨限電壓而偵測一位元線電流；及一比較器電路，其經耦接至該取樣與保持電路，用於回應於介於該目標臨限電壓與該讀取臨限電壓之間之一比較而產生一禁止訊號；其中該取樣與保持電路及該比較器電路包含：一第一電容器，其用於儲存該讀取臨限電壓之一表示；一第一運算放大器-驅動器，其經耦接至該第一電容器，用於輸出該讀取臨限電壓之資料表示；一第二電容器，其用於儲存該目標臨限電壓之一表示；及一第二運算放大器-驅動器，其係可切換地耦接至該第一運算放大器-驅動器，用於回應於該讀取臨限電壓之該 表示與該目標電壓之表示的比較而產生一禁止訊號。
  13. 如請求項12之記憶體裝置，並且進一步包括：一字線電壓產生器，其產生該讀取電壓所在之一斜升電壓。
  14. 如請求項12之記憶體裝置，其中該記憶體裝置係一NAND快閃記憶體裝置。
  15. 如請求項12之記憶體裝置，其中該第一電容器及該第二電容器係可切換地耦接至一字線電壓產生器，使得在一第一開關被閉合時將該目標臨限電壓耦接至該第一電容器，及在一第二開關被閉合時將該斜升讀取電壓耦接至該第二電容器。
  16. 如請求項12之記憶體裝置，其中該電流感測電路回應於偵測該位元線電流而產生一控制訊號，該控制訊號載入至該讀取電壓至該取樣與保持電路中。
  17. 如請求項12之記憶體裝置，其中該取樣與保持電路係由下列項目所組成：一第一電容器，用於儲存該讀取臨限電壓之一表示；一第二電容器，用於儲存該目標臨限電壓之一表示；一運算放大器-驅動器，其係可切換地耦接至該第一電容器及耦接至該第二電容器，該運算放大器-驅動器回應於該讀取臨限電壓之該表示與該目標臨限電壓之表示的比較，而在一第一時間輸出該讀取臨限電壓之資料表示，及在一第二時間輸出一禁止訊號。
TW97127180A 2007-07-19 2008-07-17 在固態記憶體裝置中的記憶體單元之類比感測 TWI390539B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/879,907 US7898885B2 (en) 2007-07-19 2007-07-19 Analog sensing of memory cells in a solid state memory device

Publications (2)

Publication Number Publication Date
TW200915329A TW200915329A (en) 2009-04-01
TWI390539B true TWI390539B (zh) 2013-03-21

Family

ID=40260018

Family Applications (1)

Application Number Title Priority Date Filing Date
TW97127180A TWI390539B (zh) 2007-07-19 2008-07-17 在固態記憶體裝置中的記憶體單元之類比感測

Country Status (7)

Country Link
US (2) US7898885B2 (zh)
EP (2) EP2469539A1 (zh)
JP (2) JP5464526B2 (zh)
KR (1) KR20100034045A (zh)
CN (2) CN101755305B (zh)
TW (1) TWI390539B (zh)
WO (1) WO2009012209A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI740627B (zh) * 2019-08-29 2021-09-21 新加坡商豐立有限公司 使用ai協同處理器偵測儲存裝置中的惡意程式所引起的異常的方法和系統

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7623389B2 (en) * 2006-12-21 2009-11-24 Sandisk Corporation System for low voltage programming of non-volatile memory cells
US7944749B2 (en) * 2006-12-21 2011-05-17 Sandisk Corporation Method of low voltage programming of non-volatile memory cells
US7817467B2 (en) 2007-09-07 2010-10-19 Micron Technology, Inc. Memory controller self-calibration for removing systemic influence
US7782674B2 (en) * 2007-10-18 2010-08-24 Micron Technology, Inc. Sensing of memory cells in NAND flash
US7948802B2 (en) 2007-12-04 2011-05-24 Micron Technology, Inc. Sensing memory cells
US7859911B2 (en) 2008-07-21 2010-12-28 Triune Ip Llc Circuit and system for programming a floating gate
US7903461B2 (en) * 2008-09-22 2011-03-08 Micron Technology, Inc. Sensing for memory read and program verify operations in a non-volatile memory device
US8004887B2 (en) 2008-11-07 2011-08-23 Micron Technology, Inc. Configurable digital and analog input/output interface in a memory device
US8116139B2 (en) * 2010-01-29 2012-02-14 Sandisk Technologies Inc. Bit line stability detection
US8243523B2 (en) 2010-03-09 2012-08-14 Micron Technology, Inc. Sensing operations in a memory device
US8289779B2 (en) 2010-03-31 2012-10-16 Micron Technology, Inc. Memory cell sensing device equipped with a ramp voltage generator using a digital-to-analog converter (DAC) and counters, and sensing methods thereof
JP2012079399A (ja) * 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd 半導体装置
US8879329B2 (en) 2010-11-19 2014-11-04 Micron Technology, Inc. Program verify operation in a memory device
US8345482B2 (en) * 2010-12-15 2013-01-01 Micron Technology, Inc. Methods for segmented programming and memory devices
JP5306399B2 (ja) * 2011-03-18 2013-10-02 株式会社東芝 不揮発性半導体メモリ
US8737120B2 (en) * 2011-07-29 2014-05-27 Micron Technology, Inc. Reference voltage generators and sensing circuits
US8743605B2 (en) 2011-09-14 2014-06-03 Apple Inc. High-resolution readout of analog memory cells
US8730723B2 (en) * 2012-03-12 2014-05-20 Flashsilicon Incorporation Structures and methods of high efficient bit conversion for multi-level cell non-volatile memories
WO2014070161A1 (en) * 2012-10-31 2014-05-08 Hewlett-Packard Development Company, L.P. Method and system to store drop counts
KR102157357B1 (ko) 2014-06-16 2020-09-17 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 독출 방법
US9378809B1 (en) * 2015-08-05 2016-06-28 Apple Inc. Relaxing verification conditions in memory programming and erasure operations
TWI607445B (zh) * 2016-03-28 2017-12-01 卡比科技有限公司 非揮發性記憶體裝置及其運作方法
US9911501B2 (en) * 2016-05-24 2018-03-06 Silicon Storage Technology, Inc. Sensing amplifier comprising a built-in sensing offset for flash memory devices
KR101907028B1 (ko) * 2016-07-06 2018-10-11 주식회사 유엑스팩토리 아날로그 디지털 인터페이스 sram 구조
US10388382B2 (en) * 2017-08-31 2019-08-20 Micron Technology, Inc. Methods and apparatus for programming memory
KR20210020925A (ko) 2018-05-17 2021-02-24 라이트매터, 인크. 광학 인터페이스 적층 메모리 및 관련 방법 및 시스템
US10872670B2 (en) 2018-12-17 2020-12-22 Micron Technology, Inc. Methods for determining data states of memory cells
CN113853753A (zh) 2019-03-06 2021-12-28 轻物质公司 光子通信平台
JP2023516889A (ja) 2020-02-03 2023-04-21 ライトマター インコーポレイテッド フォトニックウェハ通信システム及び関連するパッケージ
US11361830B2 (en) * 2020-03-18 2022-06-14 Micron Technology, Inc. Adjusting read voltage levels based on a programmed bit count in a memory sub-system
JP2022017054A (ja) * 2020-07-13 2022-01-25 キオクシア株式会社 半導体記憶装置
US11953724B2 (en) 2021-10-13 2024-04-09 Lightmatter, Inc. Multi-tenant isolation on a multi-reticle photonic communication platform
CN114566207B (zh) * 2022-04-29 2022-07-19 长鑫存储技术有限公司 存储器的测试方法及测试装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2654142B2 (ja) * 1988-11-28 1997-09-17 株式会社東芝 サンプルホールド回路
US5220531A (en) * 1991-01-02 1993-06-15 Information Storage Devices, Inc. Source follower storage cell and improved method and apparatus for iterative write for integrated circuit analog signal recording and playback
JP3033346B2 (ja) * 1992-07-02 2000-04-17 セイコーエプソン株式会社 サンプルホールド回路
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
DE69524572T2 (de) * 1995-04-28 2002-08-22 St Microelectronics Srl Leseverstärkerschaltung für Halbleiterspeicheranordnungen
EP0809256A3 (en) * 1996-05-21 1999-04-14 Information Storage Devices, Inc. Method and circuit for linearized reading of analog floating gate storage cell
DE69731493T2 (de) * 1996-05-28 2005-03-24 Matsushita Electric Industrial Co., Ltd., Kadoma Analoger FIFO-Speicher
JPH1055686A (ja) * 1997-06-20 1998-02-24 Sanyo Electric Co Ltd 不揮発性多値メモリ装置及びメモリの書き込み方法
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US5969986A (en) * 1998-06-23 1999-10-19 Invox Technology High-bandwidth read and write architectures for non-volatile memories
US5995421A (en) * 1998-05-29 1999-11-30 Stmicroelectronics, Inc. Circuit and method for reading a memory cell
US6208542B1 (en) * 1998-06-30 2001-03-27 Sandisk Corporation Techniques for storing digital data in an analog or multilevel memory
US6584589B1 (en) * 2000-02-04 2003-06-24 Hewlett-Packard Development Company, L.P. Self-testing of magneto-resistive memory arrays
US6313668B1 (en) * 2000-03-28 2001-11-06 Lsi Logic Corporation Passive sample and hold in an active switched capacitor circuit
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP3816022B2 (ja) * 2002-05-28 2006-08-30 松下電器産業株式会社 半導体記憶装置
US7073103B2 (en) * 2002-12-05 2006-07-04 Sandisk Corporation Smart verify for multi-state memories
US6946986B2 (en) * 2002-12-19 2005-09-20 International Business Machines Corporation Differential sampling circuit for generating a differential input signal DC offset
US7149123B2 (en) * 2004-04-06 2006-12-12 Catalyst Semiconductor, Inc. Non-volatile CMOS reference circuit
US7042766B1 (en) * 2004-07-22 2006-05-09 Spansion, Llc Method of programming a flash memory device using multilevel charge storage
US7236415B2 (en) * 2004-09-01 2007-06-26 Micron Technology, Inc. Sample and hold memory sense amplifier
DE602005004253T2 (de) * 2005-01-28 2009-01-08 Stmicroelectronics S.R.L., Agrate Brianza Speicher, bei dem zum Lesen an die Wortleitung eine Spannungs-Rampe angelegt wird, die mit einem Stromgenerator erzeugt wird
KR100739967B1 (ko) * 2005-05-27 2007-07-16 주식회사 하이닉스반도체 플래시 메모리 장치의 프로그램 방법
CN1937071B (zh) * 2005-09-22 2010-10-13 中芯国际集成电路制造(上海)有限公司 用于存储器系统的高性能读出放大器及相应的方法
US7245536B1 (en) * 2006-02-15 2007-07-17 Catalyst Semiconductor, Inc. Precision non-volatile CMOS reference circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI740627B (zh) * 2019-08-29 2021-09-21 新加坡商豐立有限公司 使用ai協同處理器偵測儲存裝置中的惡意程式所引起的異常的方法和系統

Also Published As

Publication number Publication date
JP5464526B2 (ja) 2014-04-09
US20090021987A1 (en) 2009-01-22
EP2171720A1 (en) 2010-04-07
WO2009012209A1 (en) 2009-01-22
EP2171720B1 (en) 2013-08-21
CN101755305A (zh) 2010-06-23
CN103730166A (zh) 2014-04-16
US8976582B2 (en) 2015-03-10
US20110128790A1 (en) 2011-06-02
JP2013152777A (ja) 2013-08-08
JP2010533930A (ja) 2010-10-28
CN101755305B (zh) 2014-03-12
JP5534064B2 (ja) 2014-06-25
KR20100034045A (ko) 2010-03-31
TW200915329A (en) 2009-04-01
EP2469539A1 (en) 2012-06-27
CN103730166B (zh) 2017-04-12
US7898885B2 (en) 2011-03-01
EP2171720A4 (en) 2010-08-04

Similar Documents

Publication Publication Date Title
TWI390539B (zh) 在固態記憶體裝置中的記憶體單元之類比感測
KR101180529B1 (ko) 고체 상태 메모리에서의 개략적 및 미세한 프로그래밍
KR101136273B1 (ko) 피로 조건들에 기초한 비휘발성 메모리 셀들의 리프레시
KR101154624B1 (ko) Ｍｌｃ ｎａｎｄ에서 비-동일 임계 전압 범위들
US8797796B2 (en) Cell operation monitoring
JP5207090B2 (ja) Ｎａｎｄ型フラッシュ中のメモリセルの検出
US7961518B2 (en) Programming rate identification and control in a solid state memory
US8811092B2 (en) Apparatus configured to program a memory cell to a target threshold voltage representing a data pattern of more than one bit
US8125831B2 (en) Sensing against a reference cell
KR101104543B1 (ko) 메모리 장치의 기준 셀들에 기초한 아날로그-디지털 및 디지털-아날로그 변환 윈도우 조정