DE69731493T2

DE69731493T2 - Analoger FIFO-Speicher

Info

Publication number: DE69731493T2
Application number: DE69731493T
Authority: DE
Inventors: Shiro Ikeda-shi Dosho; Hidehiko Kurimoto; Naoshi Yanagisawa
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1996-05-28
Filing date: 1997-05-26
Publication date: 2005-03-24
Anticipated expiration: 2017-05-27
Also published as: EP1139563A3; KR980012851A; EP0810730A2; KR100618246B1; EP1139563A2; KR100498678B1; EP1139563B1; EP0810730A3; EP0810730B1; CN1084025C; DE69718378T2; CN1175124A; DE69718378D1; DE69731493D1; US5822236A

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf einen analogen FIFO-Speicher und insbesondere auf eine Technik zur Verbesserung der Genauigkeit eines analogen FIFO-Speichers durch Beseitigung von Fehlern in einem Analogsignal zwischen einem Schreibvorgang und einem Lesevorgang.
Es ist allgemein bekannt, daß konventionelle Fernsehsignal-Verarbeitungstechniken unter Verwendung von Analogschaltungen realisiert werden. Unter den Fernsehsignal-Verarbeitungstechniken ist eine der bemerkenswertesten Entwicklungen der letzten die Y/C-Trennung, die eine Technik zur Abtrennung eines Luminanzsignals (Y-Signals) und eines Farbdifferenzsignals (C-Signals) aus einem Farbfernsehsignal ist. Die Y/C-Trennung wird üblicherweise unter Verwendung eines analogen Bandpaßfilters und eines analogen Bandsperrfilters ausgeführt, doch in letzter Zeit ist die Y/C-Trennung wirksam unter Verwendung der Eigenschaften eines Farbfernsehsignals realisiert worden.
Diese Y/C-Trennung wird nun unter Bezugnahme auf die 26(a) und 26(b) erläutert. 26(a) ist in Diagramm zur Erläuterung der Frequenzspektren eines NTSC-Farbfernsehsignals. Wie in 26(a) gezeigt, ist das Frequenzspektrum des Luminanzsignals des NTSC-Farbfernsehsignals auf einen Bereich von Gleichstrom bis etwa 4,2 MHz verteilt, mit einer Modifikation bei der Frequenz eines Horizontalsynchronsignals des NTSC-Farbfernsehsignals. Hingegen ist das Frequenzspektrum des Farbdifferenzsignals mit 3,57954 MHz in der Mitte in einem Zick-Zack-Muster gegenüber dem Luminanzsignal verteilt, mit ähnlicher Modifikation bei der Frequenz des Horizontalsynchronsignals des NTSC-Farbfernsehsignals. Demtentsprechend ist es zur Abtrennung des Luminanzsignals (Y-Signals) und des Farbdifferenzsignals (C-Signals) notwendig, ein Filter zu realisieren, das eine Übertragungsfunktion hat, wie sie in 26(b) gezeigt ist.
Zu diesem Zweck wird das NTSC-Farbfernsehsignal (NTSC-Mischsignal) um einen Zyklus seines Horizontalsynchronsignals verzögert, um zum ursprünglichen NTSC-Farbfernsehsignal hinzuaddiert oder davon abgezogen zu werden, wie in 27(a) gezeigt. Mit anderen Worten, zur Realisierung der vorerwähnten Y/C-Trennung ist eine analoge Speicherschaltung erforderlich, um das NTSC-Farbfernsehsignal um einen Zyklus des Horizontalsychronsignals zu verzögern.
Üblicherweise wird für eine solche analoge Speicherschaltung eine CCD-Schaltung verwendet. Die CCD-Schaltung wird jedoch durch eine Verarbeitungstechnik hergestellt, die sich von der Siliziumverarbeitung zur Herstellung eines bipolaren Transistors und eines CMOS-Transistors unterscheidet. Die CCD-Schaltung hat daher den Nachteil, daß sie nicht auf dem gleichen Siliziumplättchen ausgebildet werden kann, wie der Bipolartransistor und der CMOS-Transistor. Dementsprechend ist eine übliche Fernsehsignal-LSI-Schaltung außen mit einem Analogspeicher versehen, der eine CCD-Schaltung enthält, die in 27(b) gezeigt, um einen NTSC-Farbfernsehsignalprozessor zu realisieren.
Im Hinblick auf diesen Nachteil sind Versuche unternommen worden, um eine einzige Fernsehsignal-LSI-Schaltung zu realisieren, wie in 27(c) gezeigt, indem ein analoger FIFO-Speicher aus einem Bipolartransistor und einer CMOS-Transistorschaltung gebildet wird.
28(a) ist ein Diagramm, das die Grundkonfiguration eines konventionellen analogen FIFO-Speichers zeigt (offenbart von Ken A. Sishimura et al., in "Amonolithic Analog Video Comb Filter in 1,2-μm CMOS", IEEEE Journal of Solid-State Circuit, Band 28, Nr. 12, Dezember 1993, Seiten 1331–1339). In 28(a) bezeichnet Bezugszeichen 1 eine Speicherbusschaltung mit Speicherbussen 13A und 13B, die mit einer Speicherzelle 10 verbunden sind, Bezugszeichen 2 bezeichnet eine Schreibschaltung mit einer geschalteten Kondensator-Tastspeicherschaltung (SCSH) 20 und einem Operationsverstärker 25 zum Einschreiben eines Eingangssignals in die Speicherzelle 10 der Speicherbusschaltung 1, und ein Bezugszeichen 3 bezeichnet eine Leseschaltung zum Auslesen eines Ausgangssignals aus der Speicherzelle 10 der Speicherbusschaltung 1. Die Speicherbusschaltung 1 enthält eine Eingabeschaltung 15 zum Steuern einer Signaleingabe von der Schreibschaltung 2 und eine Ausgabeschaltung 16 zum Steuern einer Signalausgabe zur Leseschaltung 3. In dieser Beschreibung wird angenommen, daß der konventionelle analoge FIFO-Speicher von (28a) durch hoch aktive zweiphasige Taktsignale ϕ1 und ϕ2 zu betreiben ist, wie in 28(b) gezeigt.
Wenn das Taktsignal ϕ1 aktiviert ist, schaltet die SCSH-Schaltung 20 die Schalter 22a und 22c ein, um dadurch ein eingegebenes Analogsignal abzutasten und in einer Kapazitätsvorrichtung 21 zu halten. Weiterhin werden die Schalter 16A und 16B der Ausgabeschaltung 16 eingeschaltet, und beide Speicherbusse 13A und 13B erhalten ein analoges Erdpotential. Daher wird eine Ladung, die in einer Kapazitätsvorrichtung 11 der Speicherzelle 10 gespeichert ist, zu einer Kapazitätsvorrichtung 31 der Leseschaltung 3 in Übereinstimmung mit dem Prinzip der Ladungskonservierung übertragen.
Wenn dann das Taktsignal ϕ2 aktiviert wird, dann schaltet die SCSH-Schaltung 20 die Schalter 22b und 22d ein, und das analoge Erdpotential wird an die beiden Enden der Kapazitätsvorrichtung 21 angelegt. Als Folge davon wird eine Ladung in der Kapazitätsvorrichtung 21 auf die Kapazitätsvorrichtung 11 der Speicherzelle 10 in Übereinstimmung mit dem Prinzip der Ladungskonservierung übertragen. Es ist müßig zu sagen, daß die Schalter 15A und 15B der Eingabeschaltung 15 sich bei diesem Punkt in einem Einschaltzustand befinden. Auch wird ein Analogschalter 32 der Leseschaltung 3 eingeschaltet, und eine in der Kapazitätsvorrichtung 31 gespeicherte Ladung wird entladen. Wenn dann das Taktsignal ϕ1 wieder aktiviert wird, dann wird eine in der Kapazitätsvorrichtung 11 der Speicherzelle 10 gespeicherte Ladung in Übereinstimmung mit dem Prinzip der Ladungskonservierung, wie bei der vorangegangenen Aktivierung, zur Kapazitätsvorrichtung 31 übertragen.
Durch diesen Betrieb wird ein Analogsignal, das durch die SCSH-Schaltung 20 abgetastet wurde, einmal in der Speicherzelle 10 gespeichert und dann zur Speichervorrichtung 31 der Leseschaltung 3 übertragen. Wenn angenommen wird, daß die Kapazitätsvorrichtung 21 einen Kapazitätswert C1 hat und eine Eingangssignalspannung mit Vin angegeben ist, dann kann an diesem Punkt die in der Kapazitätsvorrichtung 21 gespeicherte Ladung Qin wie folgt angegeben werden: Qin = Vin × C1 (1)
Die in der Kapazitätsvorrichtung 21 gespeicherte Ladung wird direkt zur Kapazitätsvorrichtung 11 der Speicherzelle 10 übertragen, und daher wird die gleiche Ladung Qin in der Kapazitätsvorrichtung 11 gespeichert. Weiterhin wird die in der Kapazitätsvorrichtung 11 gespeicherte Ladung zur Leseschaltung 3 übertragen. Wenn daher angenommen wird, daß die Kapazitätsvorrichtung 31 einen Kapazitätswert C3 hat und an den Enden der Kapazitätsvorrichtung 31 eine Spannung Vout erzeugt wird, dann kann diese an diesem Punkt dargestellt werden als: Vout = Vin × C1(C3 (2)
Der vorerwähnte Vorgang ist ein idealer Vorgang, und die konventionelle Schaltung hat kein Problem, sofern dieser ideale Vorgang praktisch realisiert werden kann. Jedoch kann in Wirklichkeit ein eingeschriebenes Analogsignal nicht immer genau beim Lesebetrieb des konventionellen analogen FIFO-Speichers wiedergegeben werden, denn es treten Fehler im Analogsignal zwischen dem Schreibvorgang und dem Lesevorgang auf.
Es wird angenommen, daß solche Fehler im Analogsignal hauptsächlich aus den folgenden zwei Gründen verursacht sind:
Erstens werden die Fehler aufgrund Leitungskapazitäten zwischen den Speicherbussen hervorgerufen.
In dem Falle, wo eine Kapazität 61 zwischen Leitungen im konventionellen analogen FIFO-Speicher von 28(a) vorhanden ist, und das Taktsignal ϕ1 aktiviert wird (nämlich im Schreibvorgang), dann wird ein Teil der Ladung, die von der Kapazitätsvorrichtung 21 der Schreibschaltung 2 zur Kapazitätsvorrichtung 11 der Speicherzelle 10 zu übertragen ist, in der Leitungskapazität 61 gespeichert. Die in der Leitungskapazität 61 gespeicherte Ladung wird direkt zur Leseschaltung 3 übertragen, wenn das Taktsignal ϕ2 aktiviert wird (nämlich im Lesebetrieb). Mit anderen Worten, die in der Kapazität 61 zwischen den Leitungen während des Schreibvorgangs gespeicherte Ladung wird von der Speicherbusschaltung 1 im nachfolgenden Lesebetrieb ausgegeben.
Der analoge FIFO-Speicher nimmt einen Lesemodifizier-Schreibbetrieb an, nämlich einen Betrieb zum Lesen eines Analogsignals aus einer Speicherzelle und anschließend zum Einschreiben eines weiteren Analogsignals in die Speicherzelle, und daher wird die Adresse der Speicherzelle nach dem Einschreiben eines Analogsignals in eine Speicherzelle geändert. Beim konventionellen analogen FIFO-Speicher von 28(a) wird die Adresse der Speicherzelle zwischen der Aktivierung des Taktsignals ϕ1 und der Aktivierung des Taktsignals ϕ2 geändert.
Die in der Kapazität 61 zwischen den Leitungen während des Schreibvorgangs gespeicherte Ladung, die im nachfolgenden Lesevorgang ausgelesen wird, bedeutet daher, daß ein Teil eines Analogsignals, das in eine Speicherzelle im Schreibvorgang unmittelbar davor einzuschreiben ist, zu einem anderen, in diesem Lesevorgang zu lesenden Analogsignal hinzuaddiert wird, das in eine andere Speicherzelle eingeschrieben worden ist, und ein aus der Addition resultierendes Signal wird durch die Speicherbusschaltung 1 ausgegeben. Mit anderen Worden, ein vom analogen FIFO-Speicher ausgelesenes Analogsignal enthält einen Fehler entsprechend der Ladung, die in der Leitungskapazität 61 während des Schreibvorgangs unmittelbar vor dem Lesebetrieb gespeichert worden ist.
Wenn man beispielsweise annimmt, daß die in einer Speicherzelle zuvor gespeicherte Ladung Qm ist, und wenn die Ladung Qm aus dieser Speicherzelle normal ausgelesen wird, ist die Ausgangsspannung Vout wie folgt: Vout = Qm/C3 (3)
Bei einem analogen FIFO-Speicher mit einer Leitungskapazität Cp und beim Einschreiben eines Analogsignals Vs in eine andere Speicherzelle (die einen Kapazitätswert C2 hat) im Schreibvorgang unmittelbar vor dem Lesevorgang, wird jedoch die folgende Ladung Qp in der Leitungskapazität Cp gespeichert: Qp = C1 × Vs × Cp/(Cp + C2 (4)
Beim Lesevorgang dieser Speicherzelle wird daher eine Spannung, die durch diese Ladung Qp verursacht ist, zu der Spannung hinzuaddiert, die durch die Gleichung (3) ausgedrückt ist und auszugeben ist, und daher ergibt sich die resultierende Ausgangsspannung Vout wie folgt: Vout = Qm/C3 + (C1/C3) × Vin × Cp/(Cp + C2 (5)
Zweitens werden die Fehler durch eine Potentialdifferenz in den Speicherbussen zwischen dem Lesebetrieb und dem Schreibbetrieb und durch Potentialschwankungen in den Speicherbussen in den jeweiligen Lesevorgängen hervorgerufen.
Wenn das Taktsignal ϕ2 aktiviert wird und die Ladung zur Übertragung von der Kapazitätsvorrichtung 21 der Schreibschaltung 2 zur Kapazitätsvorrichtung 11 der Speicherzelle 10 fertig ist (d. h. wenn der Schreibvorgang abgeschlossen ist), dann hat beim konventionellen FIFO-Speicher von 28(a) der Speicherbus 13A das analoge Erdpotential, während der Speicherbus 13B das folgende Potential Vb hat: Vb = Vang + Vin (6)wobei "Vang" das analoge Erdpotential angibt und "Vin" das Potential des geschriebenen Analogsignals angibt. Mit anderen Worten, das Potential des Speicherbus 13B zu Beginn des Lesevorgangs schwankt aufgrund des Einflusses des unmittelbar zuvor eingeschriebenen Analogsignals.
Wenn hingegen ein Analogsignal aus der Speicherzelle 10 ausgelesen wird, dann haben beide Speicherbusse 13A und 13B das analoge Erdpotential und daher werden die Potentiale der Speicherbusse 13A und 13B zu Beginn des Schreibvorgangs beide auf das analoge Erdpotential gesetzt.
Auf diese Weise unterscheidet sich das Potential des Speicherbus 13B zwischen dem Lesebetrieb und dem Schreibbetrieb. Außerdem schwankt das Potential des Speicherbus 13B beim Lesen in jedem Lesevorgang, weil es durch das Analogsignal beeinträchtigt wird, das im Schreibvorgang unmittelbar davor eingeschrieben wird.
Wenn ein analoger FIFO-Speicher durch den Siliziumprozeß hergestellt wird, dann haben die Speicherbusse eine große Anzahl Parasitärkapazitäten, die zuvor schwierig abzuschätzen sind. Beim Lesen eines Analogsignals aus einer Speicherzelle kann daher eine Ladung, die in der Parasitärkapazität des Speicherbus gespeichert ist, mit ausgelesen werden. Wie oben beschrieben unterscheidet sich das Potential des Speicherbus zwischen Lese- und Schreibvorgang und schwankt außerdem bei jedem Lesevorgang. Dementsprechend kann ein durch die Parasitärkapazität des Speicherbus bedingter Fehler im Analogsignal verursacht sein.
Auf diese Weise kann beim konventionellen analogen FIFO-Speicher ein eingeschriebenes Analogsignal wegen des Einflusses der Parasitärkapazität der Leitungskapazität des Speicherbus und dergleichen nicht immer genau wiedergegeben werden. Der konventionelle analoge FIFO-Speicher hat daher ein Problem, daß Fehler im Analogsignal zwischen dem Schreibvorgang und dem Lesevorgang verursacht werden.
ÜBERSICHT ÜBER DIE ERFINDUNG
Bei dem analogen FIFO-Speicher der vorliegenden Erfindung ist die Kapazität der Speicherzelle beim Einschreiben eines Analogsignals augenscheinlich um eine Ersatzspeicherzelle vergrößert, die eine Kapazitätsvorrichtung enthält, die mit dem Speicherbus verbunden ist. Daher kann der Einfluss der Parasitärkapazität des Speicherbus auf die Ladungsübertragung relativ klein gemacht werden. Als Ergebnis kann der Einfluss der Parasitärkapazität des Speicherbus auf die Eingabe/Ausgabecharakteristik des analogen FIFO-Speichers unterdrückt werden.
Insbesondere sind mehrere Ersatzspeicherzellen an den Enden des Speicherbus angeordnet, um die mehreren Speicherzellen in Schichten anzuordnen.
Somit kann die Impedanzveränderung des Speicherbus, die durch die Positionsänderung einer Speicherzelle im Layout, in die einzuschreiben/aus der auszulesen ist, vermindert werden, um so die Einschwingcharakteristik der Speicherbusschaltung zu stabilisieren. As folge kann die Eingabe/Ausgabecharakteristik des analogen FIFO-Speichers verbessert werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1(a) und 1(b) sind Diagramme, die einen analogen FIFO-Speicher gemäß einem ersten Beispiel zeigen, wobei 1(a) den Umriß seiner Ausgestaltung und 1(b) den Umriß seines Betriebs zeigen;
2 ist eine Schaltung, die eine beispielhafte Konfiguration einer Speicherbusschaltung zeigt;
3(a) und 3(b) sind Schaltungen, die beispielhafte Konfigurationen einer Schreibschaltung und einer Leseschaltung zeigen;
4 ist eine Schaltung, die die Konfiguration eines analogen FIFO-Speichers des ersten Beispiels in einem Zustand für einen Rücksetzvorgang zeigt;
5 ist eine Schaltung, die die Konfiguration des analogen FIFO-Speichers des ersten Beispiels in einen Zustand für einen Lesevorgang zeigt;
6 ist eine Schaltung, die die Konfiguration des analogen FIFO-Speichers des ersten Beispiels in einem Zustand für einen Schreibvorgang zeigt;
7 ist eine Schaltung, die die Konfiguration eines Leseschaltung gemäß einer Modifikation des ersten Beispiels zeigt;
8 ist ein Diagramm, das die Schaltungskonfiguration des analogen FIFO-Speichers des ersten Beispiels zeigt, die mit mehreren Speicherbusschaltungen versehen ist;
9 ist ein Diagramm zur Illustration eines speziellen Adressierverfahrens, das in einem anlogen FIFO-Speicher ausgeführt wird, der Speicherzellen in m Reihen und n Spalten enthält;
10 ist ein Diagramm, das die Grundkonfiguration eines analogen FIFO-Speichers gemäß einem zweiten Beispiel der Erfindung zeigt;
11 ist ein Diagramm zur Erläuterung des Betriebsverfahrens des analogen FIFO-Speichers des zweiten Beispiels;
12 ist ein Diagramm, das die Konfiguration eines analogen FIFO-Speichers des zweiten Beispiels und entsprechende Steuersignale zum Steuern der darin enthaltenen Schalter zeigt;
13 ist ein Diagramm, das den zeitlichen Verlauf der jeweiligen Steuersignale zum Steuern des analogen FIFO-Speichers des zweiten Beispiels von 12 zeigt;
14 ist ein Diagramm, das einen Zustand in MODE 1 des analogen FIFO-Speichers des zweiten Beispiels von 12 zeigt;
15 ist ein Diagramm, das einen Zustande in MODE 2 des analogen FIFO-Speichers des zweiten Beispiels von 12 zeigt;
16 ist ein Diagramm, das einen Zustande in MODE 3 des analogen FIFO-Speichers des zweiten Beispiels von 12 zeigt;
17 ist ein Diagramm, das einen Zustande in MODE 4 des analogen FIFO-Speichers des zweiten Beispiels von 12 zeigt;
18 ist ein Diagramm, das den Grundaufbau eines analogen FIFO-Speichers gemäß eines dritten Beispiels der Erfindung zeigt;
19 ist ein Diagramm, das ein Addressierverfahren zeigt, das im analogen FIFO-Speicher des dritten Beispiels ausgeführt wird;
20(a) bis 20(d) sind Diagramme, die den Betrieb des analogen FIFO-Speichers des dritten Beispiels zeigen;
21 ist ein Diagramm, das die spezifische Konfiguration des anlogen FIFO-Speichers des dritten Beispiels zeigt;
22 ist ein Zeitdiagramm, das den Betrieb des analogen FIFO-Speichers des dritten Beispiels von 21 zeigt;
23 ist ein Diagramm, das die Konfiguration eines analogen FIFO-Speichers gemäß eines vierten Beispiels der Erfindung zeigt;
24(a) ist ein Diagramm, das die Konfiguration einer Speicherbusschaltung in einem analogen FIFO-Speicher gemäß eines fünften Beispiels der Erfindung zeigt, und 24(b) ist ein Diagramm einer Äquivalenzschaltung der Speicherbusschaltung von 24(a), in der ein Schalter einer Speicherzelle sich in einem Einschaltzustand befindet;
25(a) bis 25(c) sind Diagramme zur Darstellung eines sechsten Beispiels der Erfindung, wobei 25(a) ein Diagramm ist, das ein konventionelles Layout eines Transistors zeigt, 25(b) ein Diagramm ist, das das Layout eines Transistors des sechsten Beispiels zeigt, und 25(c) ein schematisches Diagramm einer Drain-Source-Parasitärkapazität bei einem Transistor ist, der als Schalter einer Speicherzelle arbeitet;
26(a) ist ein Diagramm des Frequenzspektrums eines NTSC-Farbfernsehsignals und
26(b) ist ein Diagramm, das die Frequenzcharakteristik eines Y/C-Abtrennfilters zeigt;
27(a) ist ein Diagramm, das die Grundkonfiguration einer Schaltung zur Ausführung einer Y/C-Abtrennung aus einem NTSC-Farbfernsehsignal zeigt, und 27(b) ist ein Diagramm, das die Grundkonfiguration einer Fernsehsignal-LSI zeigt, die extern mit einer CCD-Schaltung versehen ist, und 27(c) ist ein Diagramm, das die Grundkonfiguration eines Ein-Chip-Fernsehsignal-LSI zeigt;
28(a) ist ein Diagramm, das den Grundsätzlichen Aufbau eines konventionellen analogen FIFO-Speichers zeigt, und 28(b) ist ein Zeitdiagramm für ein Taktsignal zum Betreiben des analogen FIFO-Speichers von 28(a);
29 ist ein Diagramm, das den Betrieb des konventionellen analogen FIFO-Speichers zeigt; und
30(a) und 30(b) sind Diagramme zur Darstellung der Wirkung des Rücksetzvorgangs gemäß der Beispiels, wobei 30(a) die Frequenzcharakteristik eines anlogen FIFO-Speichers zeigt, der den Rücksetzvorgang nicht ausführt, und 30(b) die Frequenzcharakteristik des analogen FIFO-Speichers zeigt, der den Rücksetzvorgang der Erfindung ausführt.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Ausführungsform 1
Die 1(a) und 1(b) zeigen einen anlogen FIFO-Speicher gemäß eines ersten Beispiels, wobei 1(a) den Grundaufbau desselben zeigt und 1(b) den Betrieb desselben zeigt.
Der analoge FIFO-Speicher dieses Beispiels enthält, wie in 1(a) gezeigt, eine Speicherbusschaltung 1 mit einem Speicherbus, der mit einer Speicherzelle zum Speichern eines Ana logsignals verbunden ist, und eine Schreibschaltung 2 zum Einschreiben eines Analogsignals in die Speicherzelle über den Speicherbus, und eine Leseschaltung 3 zum Auslesen des Analogsignals aus der Speicherzelle über den Speicherbus.
Als Charakteristikum des anlogen FIFO-Speichers dieses Beispiels wird ein Rücksetzvorgang zum Auflösen einer in einer Parasitärkapazität des Speicherbus gespeicherten Ladung vor dem Lesevorgang ausgeführt. Insbesondere ist, wie in 1(b) gezeigt, der Betrieb dieses analogen FIFO-Speichers grundsätzlich in drei Teile unterteilt, d. h. einen Rücksetzvorgang, einen Lesevorgang und einen Schreibvorgang. Zunächst wird der Speicherbus im Rücksetzvorgang rückgesetzt und anschließend wird ein Analogsignal aus einer Speicherzelle (die eine Adresse m hat), die mit dem Rücksetzspeicherbus verbunden ist, im Lesevorgang ausgelesen. An diesem Punkt wird keine Ladung in die Speicherzelle gespeichert, aus der das Analogsignal ausgelesen worden ist, und dann wird ein Eingabesignal in diese Speicherzelle im Schreibbetrieb eingeschrieben.
Ein konventioneller analoger FIFO-Speicher hat ein Problem, daß ein aus dem anlogen FIFO-Speicher ausgelesenes Analogsignal durch ein anderes Analogsignal beeinträchtigt wird, das in den analogen FIFO-Speicher unmittelbar zuvor eingeschrieben worden ist, was von der Parasitärkapazität des Speicherbus herrührt. Dementsprechend wird bei diesem Beispiel zur Beseitigung des Einflusses des unmittelbar davor eingeschriebenen Analogsignals der Rücksetzvorgang des Speicherbus vor dem Lesevorgang ausgeführt.
2 ist ein Schaltungsdiagramm, das einen beispielhaften Aufbau der Speicherbusschaltung 1 zeigt. In 2 bezeichnet ein Bezugsignal 10 eine Speicherzelle zum Speichern eines Analogsignals, ein Bezugszeichen 13 bezeichnet einen Speicherbus mit ersten und zweiten Busleitungen 13A und 13B, ein Bezugszeichen 15 bezeichnet eine Eingabeeinrichtung zum Steuern der Verbindung zwischen der Schreibschaltung 2 und dem Speicherbus 13, und ein Bezugssignal 16 bezeichnet eine Ausgabeeinrichtung zum Steuern der Verbindung zwischen der Leseschaltung 3 und dem Speicherbus 13. Jede Speicherzelle 10 enthält eine Kapazitätsvorrichtung 11 zum Speichern eines Analogsignals in Form einer Ladung und einen Schalter 12, der in Serie zwischen die ersten und zweiten Busleitungen 13A und 13B geschaltet ist. Der Schalter 12 wird durch eine Schaltersteuereinrichtung 12C ein- und ausgeschaltet, die in Übereinstimmung mit einem Speicherzellenschalter-Treibersignal S1 und einem Speicherzellen-Wählsignal SL betrieben wird. Die Eingabeeinrichtung 15 enthält Schalter 15A und 15B, die durch eine Schaltersteuereinrichtung 15c ein- und ausgeschaltet werden, die in Übereinstimmung mit einem Eingabeschalter-Treibersignal S2 und dem Speicherzellen-Wählsignal SL betrieben wird. Die Ausgabeeinrichtung 16 enthält Schalter 16A und 16B, die durch eine Schalter steuereinrichtung 16c ein- und ausgeschaltet werden, die in Übereinstimmung mit einem Ausgabeschalter-Treibersignal S3 und dem Speicherzellen-Wählsignal SL betrieben wird.
Der Rücksetzvorgang für den Speicherbus ist beispielsweise in der Speicherbusschaltung 1 von 2 ein Vorgang, der dazu dient, die ersten und zweiten Busleitungen 13A und 13B auf das gleiche Potential oder auf eine konstante gegenseitige Potentialdifferenz zu bringen. Die in der Parasitärkapazität des Speicherbus 13 gespeicherte Ladung wird daher zu 0 (null) oder konstant gemacht, so daß der Lesevorgang für ein Analogsignal nicht durch ein anderes Analogsignal beeinträchtigt werden kann, das unmittelbar davor eingeschrieben wurde.
3(a) ist ein Diagramm, das einen beispielhaften Aufbau der Schreibschaltung 2 zeigt, und 3(b) ist ein Diagramm, das einen beispielhaften Aufbau der Leseschaltung 3 zeigt. Die Schreibschaltung 2 enthält, wie in 3(a) gezeigt, eine geschaltete Kondensator-Tastspeicherschaltung (SCSH) 20 und einen Operationsverstärker 25. Die SCSH-Schaltung 20 enthält eine Kapazitätsvorrichtung 21 zum einmaligen Speichern eines Eingangssignals in Form einer Ladung und Schalter 22a, 22b, 22c und 22d. Die Schalter 22a und 22c werden in Übereinstimmung mit einem ersten Schreibschalter-Treibersignal S4 ein- und ausgeschaltet, und die Schalter 22b und 22d werden in Übereinstimmung mit einem zweiten Schreibschalter-Treibersignal S5 ein- und ausgeschaltet. Die Leseschaltung 3 enthält, wie in 3(b) gezeigt, eine Kapazitätsvorrichtung 31 zum einmaligen Speichern eines Ausgangssignals in Form einer Ladung, einen Schalter 32 und einen Operationsverstärker 33. Der Schalter 32 wird in Übereinstimmung mit einem Leseschalter-Treibersignal S6 ein- und ausgeschaltet.
Der Rücksetzvorgang, der Schreibvorgang und der Lesevorgang des analogen FIFO-Speichers bei dieser Ausführungsform werden nun unter Bezugnahme auf die 4 bis 6 erläutert.
Die 4 bis 6 sind Schaltungsdiagramme, die den Aufbau des analogen FIFO-Speichers dieses Beispiels zeigen, wobei die Schaltungskonfigurationen nach 2 und 3 dem Grundaufbau von 1(a) entsprechen. 4 zeigt einen Zustand für den Rücksetzvorgang, 5 zeigt für den Lesevorgang und 6 zeigt einen Zustand für den Schreibvorgang. In diesen Zeichnungen bezeichnet ein Bezugszeichen 61 eine Parasitärkapazität des Speicherbus 13, d. h. eine Zwischenleitungskapazität zwischen den ersten und zweiten Busleitungen 13A und 13B. In 4 bis 6 ist lediglich eine Speicherzelle 10 gezeigt, und die Steuereinrichtungen und Signale zum Steuern der betreffenden Schalter sind aus Gründen der Vereinfachung weggelassen.
Im Rücksetzvorgang dieser Ausführungsform werden die ersten und zweiten Busleitungen 13A und 13B auf ein vorbestimmtes Potential gesetzt (beispielsweise ein analoges Erdpotential), und die Ladungsmenge in der kapazitiven Vorrichtung 31, die mit dem zur Leseschaltung 3 parallelen Operationsverstärker 33 verbunden ist, wird zu 0 (null) gemacht. Durch jeden Rücksetzvorgang erhalten die ersten und zweiten Busleitungen 13A und 13B gleiches Potential, und daher wird die Ladungsmenge, die in der Zwischenleitungskapazität 61 zwischen den ersten und zweiten Busleitungen 13A und 13B gespeichert ist zu 0 (null) gemacht. Da die ersten und zweiten Busleitungen 13A und 13B zu Beginn sowohl des Lesevorgangs als auch des Schreibvorgangs gleiches Potential haben, kann außerdem eine Ladung aus der Speicherzelle 10 ausgelesen werden, ohne durch die Zwischenleitungskapazität 61 zwischen den ersten und zweiten Busleitungen 13A und 13B beeinträchtigt zu werden.
Im Rücksetzvorgang dieses Beispiels wird die Leseschaltung 3 verwendet. Wie in 4 gezeigt, werden im Rücksetzvorgang speziell die Schalter 15A und 15B der Ausgabeeinrichtung 15 der Speicherbusschaltung 1 ausgeschaltet, und die Schalter 16A und 16B der Ausgabeeinrichtung werden eingeschaltet, und die Schalter 12 aller Speicherzellen 10, die mit Speicherbus 13 verbunden sind, werden ausgeschaltet. Außerdem wird der Schalter 32 der Leseschaltung 3 eingeschaltet. Somit haben zwei Eingangsanschlüsse 33a und 33b des Operationsverstärkers 33 der Leseschaltung 3 gleiches Potential. Als Folge davon nehmen die ersten und zweiten Busleitungen 13A und 13B der Speicherbusschaltung 1, die mit den zwei Eingangsanschlüssen 33a und 33b des Operationsverstärkers 33 der Leseschaltung 3 über den Ausgabebus 16 verbunden sind, gleiches Potential an. Dementsprechend wird die Ladung, die in der Zwischenleitungskapazität 61 gespeichert ist, auf 0 (null) entladen. Auf diese Weise wird der Rücksetzvorgang des analogen FIFO-Speichers dieses Beispiels abgeschlossen.
Im Anschluß an den Rücksetzvorgang wird der Lesevorgang ausgeführt. Im Lesevorgang wird, wie in 5 gezeigt, der Schalter 32 der Leseschaltung 3 ausgeschaltet, um dadurch den Rücksetzzustand des Operationsverstärkers 33 aufzulösen. Dann wird der Schalter 12 der Speicherzelle 10 eingeschaltet, und die in der Kapazitätsvorrichtung 11 der Speicherzelle 10 gespeicherte Ladung wird auf die Kapazitätsvorrichtung 31 der Leseschaltung 3 übertragen. Nach Abschluß der Übertragung nehmen die ersten und zweiten Busleitungen 13A und 13B der Speicherbusschaltung 1 wieder gleiches Potential an. Auf diese Weise wird der Lesevorgang abgeschlossen.
Im Rücksetzbetrieb und im Lesebetrieb werden auch die Schalter 22a und 22c eingeschaltet und die Schalter 22b und 22b in der SCSH-Schaltung 20 der Schreibschaltung 2 ausgeschaltet. Somit wird ein analoges Eingangssignal in der Kapazitätsvorrichtung 21 der SCSH-Schaltung in Form einer Ladung gespeichert.
Im Anschluß an den Lesevorgang wird der Schreibvorgang ausgeführt. Beim Schreibvorgang werden, wie in 6 gezeigt, die Schalter 15A und 15B der Eingabeeinrichtung 15 in der Speicherbusschaltung 1 eingeschaltet, und die Schalter 16A und 16B der Ausgabeeinrichtung 16 werden ausgeschaltet. In der SCSH-Schaltung 20 der Schreibschaltung 2 werden die Schalter 22b und 22b eingeschaltet und die Schalter 22a und 22c werden ausgeschaltet. Die in der Kapazitätsvorrichtung 21 der SCSH-Schaltung 20 gespeicherte Ladung wird daher auf die Kapazitätsvorrichtung 11 der Speicherzelle 10 durch den Operationsverstärker 25 der Schreibschaltung 2 übertragen.
Modifikation des Beispiels 1
7 ist ein Diagramm, das die Konfiguration einer modifizierten Leseschaltung 3A zeigt, die die Leseschaltung 3 des analogen FIFO-Speichers von 3(b) ersetzen kann. In der Leseschaltung 3A gemäß dieser Modifikation nach 7 ist der Schalter 32 der Leseschaltung 3 des ursprünglichen anlogen FIFO-Speichers durch erste und zweite Schalter 32A UND 32B ersetzt, die die Verbindung zwischen einem Negativphase-Eingangsanschluß 30a und einem Ausgangsanschluß 33c eines Operationsverstärkers 33 und einer analogen Erdpotentialquelle steuern. Die ersten und zweiten Schalter 32A und 32B werden in Übereinstimmung mit dem Leseschalter-Treibersignal S6 gesteuert.
In der Leseschaltung 3 von 3(b) dient der Schalter 32 dem Kurzschluß zwischen dem Negativphase-Eingangsanschluß 33a und dem Ausgangsanschluß 33c des Operationsverstärkers 33 und der Einstellung der Potentiale des Negativphase-Eingangsanschlusses 33a und des Ausgangsanschlusses 33c auf das analoge Erdpotential, um dadurch eine Ladung an der Kapazitätsvorrichtung 33 auf 0 abzubauen. Wenn aber der Nagetivphase-Eingangsanschluß 33a und der Ausgangsanschluß 33b kurzgeschlossen sind, kann die Leseschaltung 3 instabil werden und schwingen.
Bei dem Operationsverstärker 33, der durch Benutzung der Kapazitätsvorrichtung 31 nach 3(b) eine Rückkopplung hat, kann sich dann, wenn die Ladung der Kapazitätsvorrichtung 31 an dem Ende, das mit dem Negativphase-Einganganschluß 33a verbunden ist, fest ist, die Ladung an der Kapazitätsvorrichtung 31 nicht bewegen, und daher kann der Operationsverstärker 33 stabilisiert werden. Die bedeutet, daß der Operationsverstärker 33 unbedingt stabilisiert ist. Mit anderen Worten, in einer Schaltung wie der SCSH-Schaltung 20, wo eine Ladung auf eine Kapazität übertragen wird, die parallel zwischen den Negativphase-Eingangsanschluß 25a und des Ausgangsanschluß 25c des Operationsverstärkers 25 geschaltet ist, ist die Schaltung nach der Übertragung der Ladung stets stabil und kann nicht schwingen.
Speziell ist es, daß die Leseschaltung 3 von 3(b) instabil ist, nämlich schwingt, wenn sich der Schalter 32 in einem Einschaltzustand befindet.
Bei der Leseschaltung 3A nach dieser Modifikation nach 7 sind daher der Negativphase-Eingangsanschluß 33a und der Ausgangsanschluß 33c direkt mit der analogen Erdstromversorgung verbunden, wenn der Negativphase-Eingangsanschluß 33a und der Ausgangsanschluß 33c kurzgeschlossen sind. Diese Anschlüsse werden also zwangsweise auf das analoge Erdpotential gesetzt.
Speziell wenn bei der Leseschaltung 3a von 7 der Negativphase-Eingangsanschluß 33a und der Ausgangsanschluß 33c des Operationsverstärkers 33 kurzgeschlossen sind, dann werden die ersten und zweiten Schalter 32A und 32B ausgeschaltet, so daß der Negativphase-Eingangsanschluß 33a und der Ausgangsanschluß 33c das analoge Erdpotential annehmen können. Die Schaltung kann daher rückgesetzt werden. Auf diese Weise können die Potentiale des Negativphase-Eingangsanschlusses 33a und des Ausgangsanschlusses 33c des Operationsverstärkers 33 zwangsweise auf das analoge Erdpotential fixiert werden, wenn diese Anschlüsse kurzgeschlossen sind. Folglich kann die Leseschaltung 3A Stabilität erreichen, so daß sie unter keiner Bedingung schwingen kann.
Es ist anzumerken, daß das erste Beispiel leicht an einem analogen FIFO-Speicher anwendbar ist, der mehrere Speicherbusschaltungen 1 enthält, die jeweils mehrere Speicherzellen 10 aufweisen.
8 ist ein Diagramm, das eine beispielhafte Schaltungskonfiguration eines analogen FIFO-Speichers zeigt, der mehrere Speicherschaltungen enthält, wobei die mehreren Speicherschaltungen 1 parallel zwischen der Schreibschaltung 2 und der Leseschaltung 3 angeordnet sind. In 8 sind lediglich Anschlüsse 4a und 4b der Schreibschaltung 2 und Anschlüsse 5a und 5b der Leseschaltung 3 gezeigt, und die Schreibschaltung 2 und die Leseschaltung 3 sind fortgelassen.
In 8 bezeichnet ein Bezugszeichen 41 eine Adreßgeneratorschaltung zum Ausgeben eines Speicherwählsignals SL. Das Speicherwählsignal SL ist in Reihenadreß-Wählsignale SR1 bis SR3 und Spaltenadreß-Wählsignale SC1 bis SC3 klassifiziert. Da in dieser Beschreibung von all diesen Signalen angenommen wird, daß sie in niedrigem Zustand aktiv sind, ist die Schaltersteuereinrichtung 15c der Eingabeeinrichtung 5 durch eine ODER-Schaltung 15d realisiert, und die Schaltersteuereinrichtung 16c der Ausgabeeinrichtung 16 durch eine ODER-Schaltung 16d realisiert. Speziell in der Eingabeeinrichtung 15 befinden sich die Schalter 15A und 15B in einem Einschaltzustand, wenn die Reihenadreß-Wählsignale SR1 bis SR3 und das Eingangsschalter-Treibersignal S2 sämtlich auf niedrigem sind. In der Ausgangseinrichtung 16 befinden sich die Schalter 16A und 16B in einem Einschaltzustand, wenn die Reihenadreß-Wählsignale SR1 bis SR3 und das Ausgangsschalter-Treibersignal S3 auf niedrigem Pegel sind. Mit anderen Worten, in lediglich der Speicherbusschaltung 1, die entsprechend den ReihenadreßWählsignalen SR1 bis SR3 ausgewählt ist, werden die Schalter 15A und 15B der Eingabeeinrichtung 15 und die Schalter 16A und 16B der Ausgabeeinrichtung 16 eingeschaltet.
Nun wird ein Verfahren zum Betreiben des Schalters 12 der Speicherzelle 10 beschrieben. Der Schalter 12 der Speicherzelle 10 wird durch ein logisches ODER-Signal unter einem der Reihenadreß-Wählsignale SR1 bis SR3, eines der Spaltenadreß-Wählsignale SC1 bis SC3 und das Speicherzellenschalter-Treibersignal S1, erzeugt durch ODER-Schaltungen 12d und 16e betätigt. Dementsprechend in lediglich der Speicherzelle 10, die in Übereinstimmung mit dem Reihenadreß-Wählsignal und dem Spaltenadreß-Wählsignal ausgewählt ist, kann das Speicherzellenschalter-Treibersignal S1 zum Schalter 12 übertragen werden. Wenn beispielsweise in 8 das Reihenadreß-Wählsignal SR1 und das Spaltenadreß-Wählsignal SC2 auf niedrigem Pegel sind, kann das Speicherzellenschalter-Treibersignal S1 zum Schalter 12 in einer Speicherzelle 10x allein übertragen werden. Auf diese Weise können die Speicherbusschaltungen 1 und die Speicherzellen 10 frei in Übereinstimmung mit den Reihenadreß-Wählsignalen und den Spaltenadreß-Wählsignalen ausgewählt werden, und daher kann ein Analogsignal in eine beliebige Speicherzelle 10 eingeschrieben und daraus ausgelesen werden.
9 ist ein Diagramm zur Erläuterung eines spezifischen Adressierverfahrens in einem analogen FIFO-Speicher, wobei der FIFO-Speicher Speicherzellen in m Reihen und n Spalten enthält. In 9 bezeichnet das Bezugszeichen 42a einen m-nären Zähler, d. h, einen oberen Zähler zum Spezifizieren von Bits hoher Ordnung einer Speicheradresse, und ein Bezugszeichen 42b bezeichneten einen n-nären Zähler, d. h. einen unteren Zähler zum Spezifizieren der Bits niedriger Ordnung einer Speicheradresse. Der obere Zähler 42a und der untere Zähler 42b bilden zusammen die Adreßgeneratorschaltung. Der untere Zähler 42b führt einen Inkrementbetrieb in Übereinstimmung mit einem von außen zugeführten Takt aus. Ein Bezugszeichen 43 bezeichnet weiterhin ein Größenfehlersignal des unteren Zählers 42b, und der obere Zähler 42a führt einen Inkrementbetrieb übereinstimmend mit dem Größenfehlersignal 43 aus.
Speziell wird die Speicheradresse aufeinanderfolgend (1, 1) auf (1, 2), (1, 3) usw. als Folge des Inkrementbetriebs des unteren Zählers 42b geändert, uns wenn die Speicheradresse gleich (1, n) wird, gibt der untere Zähler 42b das Größenfehlersignal 43 aus. Ansprechend auf das Größenfehlersignal 43 führt der obere Zähler 42a den Inkrementbetrieb aus, so daß (2, 1) als die Speicheradresse spezifiziert werden kann. In gleicher Weise wird die Speicheradresse bis hinauf zu (m, n) spezifiziert und anschließend kehrt die Speicheradresse (1, l) zurück. Wenn anschließend der Zyklus des dem unteren Zähler 42b zugeführten Taktes als T angegeben wird, dann wird ein Analogsignal, das in jeder Speicherzelle eingeschrieben ist, gelesen nach (m × n × T).
Die Speicheradresse wird bei diesem Beispiel umgeschaltet nach dem Einschreiben eines Signals in eine Speicherzelle, wie in 1(b) gezeigt ist. Insbesondere nach Einschreiben eines analogen Eingangssignals in eine Speicherzelle wird zu einer nachfolgenden Speicherzelle zugegriffen, und das Analogsignal wird nach dem Rücksetzvorgang ausgelesen. An diesem Punkt speichert diese Speicherzelle das eingeschriebene Analogsignal (m × n × T), wie oben beschrieben. Durch das Adressierverfahren, wie in 9 gezeigt, arbeitet diese Schaltung also als der analoge FIFO-Speicher, der eine Verzögerungszeit von (m × n × T) hat.
Beispiel 2
10 ist ein Diagramm, das die Gesamtkonfiguration eines analogen FIFO-Speichers gemäß eines zweiten Beispiels zeigt. Wie in 10 gezeigt, enthält der analoge FIFO-Speicher dieses Beispiels erste und zweite Speichereinheiten 101a und 101b, die die gleiche Konfiguration haben. Jede der ersten und zweiten Speichereinheiten 101a und 101b enthält eine Speicherbusschaltung 1 mit einem Speicherbus, der mit einer Speicherzelle zum Speichern eines Analogsignals verbunden ist, eine Schreibschaltung 2 zum Einschreiben des Analogsignals in die Speicherzelle durch den Speicherbus und eine Leseschaltung 3 zum Auslesen des Analogsignals aus der Speicherzelle über dem Speicherbus.
Weiterhin bezeichnet ein Bezugseichen 5 eine Tastspeicherschaltung zum Abtasten und Halten des Analogsignals, das von den ersten und zweiten Speichereinheiten 101a und 101b ausgegeben wird, ein Bezugszeichen 51 bezeichnet eine Kapazitätsvorrichtung zum Speichern des Analogsignals, das von den ersten und zweiten Speichereinheiten 101a und 101b ausgelesen wird, in Form einer Ladung, ein Bezugszeichen 52a bezeichnet einen Schalter zum Steuern der Verbindung zwischen der ersten Speichereinheit 101a und der Kapazitätsvorrichtung 51, ein Bezugszeichen 52b bezeichnet einen Schalter zum Steuern der Verbindung zwischen der zweiten Speichereinheit 101b und der Kapazitätsvorrichtung 51, und ein Bezugszeichen 53 bezeichnet einen Pufferverstärker. Der Schalter 52a wird in Übereinstimmung mit einem ersten Tastspeicherschalter-Treibersignal S7 gesteuert, und der Schalter 52b wird in Übereinstimmung mit einem zweiten Tastspeicherschalter-Treibersignal S8 gesteuert.
11 ist ein Diagramm, das den Betriebsablauf des analogen FIFO-Speichers dieses Beispiels nach 10 zeigt. Wie in 11 gezeigt, führen in dem analogen FIFO-Speicher dieses Beispiels die beiden ersten und zweiten Speichereinheiten 101a und 101b wiederholt den Rücksetzvorgang, den Lesevorgang und den Schreibvorgang in der gleichen Weise aus, wie beim ersten Beispiel beschrieben wurde. Die ersten und zweiten Speichereinheiten 101a und 101b werden parallel und synchron mit einem Taktsignal betrieben, eine von ihnen führt den Schreibbetrieb aus, während die andere den Rücksetzbetrieb und den Lesebetrieb ausführt. Als Folge davon kann ein Analogsignal in jedem Taktzyklus eingegeben/ausgegeben werden.
Wie in den 10 und 11 gezeigt, ist der analoge FIFO-Speicher bei diesem Beispiel in die zwei Speichereinheiten 101a und 101b unterteilt, die die gleiche Konfiguration haben, so daß sie parallel betrieben werden können. Eine solche parallele Konfiguration ist beispielsweise sehr wirksam bei der Anwendung zur Verzögerung eines Fernsehsignals, was nun im Detail erläutert werden soll.
29 ist ein Diagramm zur Erläuterung des gesamten Betriebs eines konventionellen analogen FIFO-Speichers. Bei dem konventionellen analogen FIFO-Speicher, wie in 29 gezeigt, wird in jedem Taktzyklus ein Analogsignal gelesen und geschrieben. Mit anderen Worten, Zeit, die jedem Lese/Schreibvorgang zugeordnet ist, ist eine Hälfte des Taktzyklus. Im allgemeinen ist der Taktzyklus etwa 70 ns, wenn ein NTSC-Farbsignal unter Verwendung eines analogen FIFO-Speichers verzögert wird. Die jedem Lese/Schreibvorgang zugewiesene Zeit ist daher etwa 35 ns. Um innerhalb dieser Zeit ein Analogsignal zu lesen/zu schreiben, muß der FIFO-Speicher mit einer sehr hohen Geschwindigkeit betrieben werden. Außerdem ist es praktisch unmöglich, einen weiteren Vorgang neben diesem Lese/Schreib-Vorgang innerhalb dieser Zeit auszuführen, wie beispielsweise den Rücksetzvorgang.
In dem analogen FIFO-Speicher dieses Beispiels führen die beiden parallel angeordneten Speichereinheiten 101a und 101b den Lesevorgang und den Schreibvorgang parallel aus, und daher kann die gegenüber der üblichen Zeit doppelte Zeit jedem Lese/Schreibvorgang zugewiesen werden. Es ist daher möglich, einen Zeitvorrat zu erzielen, um den Rücksetzvorgang vor dem Lesevorgang auszuführen. Folglich kann bei Anwendung beispielsweise zur Verzögerung eines Fernsehsignals der Rücksetzvorgang vor dem Lesevorgang ausgeführt werden.
Der spezielle Betrieb des analogen FIFO-Speichers dieses Beispiels wird nun im Detail unter Bezugnahme auf die 12 bis 17 erläutert.
12 ist ein Schaltungsdiagramm des analogen FIFO-Speichers dieses Beispiels, wobei die in den 2 und 3 gezeigten Schaltungskonfigurationen in der Konfiguration von 10 eingebaut sind. In 12 sind auch Steuersignale zum Steuern der betreffenden Schalter gezeigt. Aus Gründen der Vereinfachung ist lediglich eine Speicherzelle 10 in jeder der ersten und zweiten Speichereinheiten 101a und 101b dargestellt.
Wie in 12 gezeigt, wird ein Steuersignal M1R1 nicht nur als das erste Schreibschalter-Treibersignal S4 für die Schreibschaltung 2 und das Ausgangsschalter-Treibersignal S3 für die Speicherzellenschaltung 1 in der ersten Speichereinheit 101a zugeführt, sondern auch als das zweite Schreibschalter-Treibersignal S5 für die Schreibschaltung 2 und das Eingangsschalter-Treibersignal S2 für die Speicherbusschaltung 1 in der zweiten Speichereinheit 101b. Die Schalter 22A und 22C der Schreibschaltung 2 und die Schalter 16A und 16B der Speicherzellenschaltung 1 werden nämlich in Übereinstimmung mit dem Steuersignal M1R1 in der ersten Speichereinheit 101a gesteuert, und die Schalter 22b und 22d der Schreibschaltung 2 und die Schalter 15A und 15B der Speicherzellenschaltung 1 werden in Übereinstimmung mit dem Steuersignal M1R1 in der zweiten Speichereinheit 101b gesteuert.
Ein Steuersignal M2R1 wird nicht nur als das zweite Schreibschalter-Treibersignal S5 für die Schreibschaltung 2 und das Eingangsschalter-Treibersignal S2 für die Speicherzellenschaltung 1 in der ersten Speichereinheit 101a zugeführt, sondern auch als das erste Schreibschalter-Treibersignal S4 für die Schreibschaltung 2 und das Ausgangsschalter-Treibersignal S3 für die Speicherzellenschaltung 1 in der zweiten Speichereinheit 101b. Die Schalter 22b und 22d der Schreibschaltung 2 und die Schalter 15A und 15B der Speicherzellenschaltung werden also in Übereinstimmung mit dem Steuersignal M2R1 in der ersten Speichereinheit 101a gesteuert, und die Schalter 22a und 22b der Schreibschaltung 2 und die Schalter 16A und 16B der Speicherzellenschaltung 1 werden in Übereinstimmung mit dem Steuersignal M2R1 in der zweiten Speichereinheit 101b gesteuert.
Außerdem wird ein Steuersignal M1R2 als das Leseschalter-Treibersignal S6 für die Leseschaltung und das zweite Tastspeicherschalter-Treibersignal S8 für die Tastspeicherschaltung 5 in der ersten Speichereinheit 101a zugeführt. Der Schalter 32 der Leseschaltung 3 und der Schalter 52b der Tastspeicherschaltung 5 werden insbesondere in Übereinstimmung mit dem Steuersignal M1R2 in der ersten Speichereinheit 101a gesteuert.
Ein Steuersignal M2R2 wird als das Leseschalter-Treibersignal S6 für die Leseschaltung 3 und das erste Tastspeicherschalter-Treibersignal S7 für die Tastspeicherschaltung 5 in der zweiten Speichereinheit 101b zugeführt. Insbesondere der Schalter 32 der Leseschaltung 3 und der Schalter 52a der Tastspeicherschaltung 5 werden in Übereinstimmung mit dem Steuersignal M2R2 in der zweiten Speichereinheit 101b gesteuert.
Außerdem wird ein Steuersignal M1R3 als das Speicherzellenschalter-Treibersignal S1 für die Speicherbusschaltung 1 zugeführt und wird einer ODER-Schaltung 12f zusammen mit dem Steuersignal M2R1 in der ersten Speichereinheit 101a eingegeben. Der Schalter 12 der Speicherzelle 10 der Speicherbusschaltung in der ersten Speichereinheit 101a wird in Übereinstimmung mit einem logischen ODER-Signal zwischen den Steuersignalen M1R3 und M2R1 gesteuert. Ein Steuersignal M2R3 wird als das Speicherzellenschalter-Treibersignal S1 für die Speicherbusschaltung 1 zugeführt und wird einer ODER-Schaltung 12f zusammen mit dem Steuersignal M1R1 in der zweiten Speichereinheit 101b eingegeben. Der Schalter 12 der Speicherzelle 10 der Speicherbusschaltung 1 in der zweiten Speichereinheit 101b wird in Übereinstimmung mit einem logischen ODER-Signal zwischen den Steuersignalen M2R3 und M1R1 zugesteuert.
13 zeigt die zeitlichen Änderungen der jeweiligen Steuersignale zum Steuern des analogen FIFO-Speichers von 12. In 13 wird angenommen, daß alle Steuersignale niedrig aktiv sind, und "M1-Adresse" gibt eine Speicheradresse in der ersten Speichereinheit 101a an, und "M2-Adresse" gibt eine Speicheradresse in der zweiten Speichereinheit 101b an.
Wie in 13 gezeigt, kann der Betrieb des analogen FIFO-Speichers von 12 in vier Betriebsarten unterteilt werden, d. h. MODUS 1 bis MODUS 4 in Übereinstimmung mit der zeitlichen Änderung der Steuersignale. Die 14 bis 17 zeigen Zustände des analogen FIFO-Speichers von 12 in MODUS 1 bis MODUS 4. Nun wird der Betrieb des analogen FIFO-Speichers von 12 in den jeweiligen MODEN unter Bezugnahme auf die 14 bis 17 erläutert.
MODUS 1
Im Modus 1 führt die erste Speichereinheit 101a den Rücksetzbetrieb für den Speicherbus 13 vor dem Lesebetrieb aus und tastet ein analoges Eingangssignal ab, während die zweite Speichereinheit 101b den Schreibvorgang ausführt.
Die Leseschaltung 3 wird zum Rücksetzen des Speicherbus 13 verwendet. Insbesondere, wie in 14 gezeigt, wird in der ersten Speichereinheit 101a der Schalter 32 der Leseschaltung 3 eingeschaltet, und die Schalter 16A und 16B der Ausgabeeinrichtung 16 werden eingeschaltet. Als Folge werden die ersten und zweiten Busleitungen 13A und 13B auf das analoge Erdpo tential gesetzt, und die in der Kapazitätsvorrichtung 31 gespeicherte Ladung wird zu 0 gemacht. Zu diesem Zeitpunkt befindet sich der Schalter 12 der Speicherzelle 10 in einem Ausschaltzustand, so daß die Kapazitätsvorrichtung 11 nicht rückgesetzt werden kann. Gleichzeitig werden die Schalter 22a und 22c der SCSH-Schaltung 20 eingeschaltet, um dadurch das analoge Eingangssignal in der Kapazitätsvorrichtung 21 abzutasten.
Andererseits werden in der zweiten Speichereinheit 101b die Schalter 22b und 22d der SCSH-Schaltung eingeschaltet, und die Schalter 15A und 15B der Eingabeeinrichtung 15 werden eingeschaltet. Als Folge wird die Ladung in der Kapazitätsvorrichtung 21 zur Kapazitätsvorrichtung 11 der Speicherzelle 10 über den Speicherbus 13 übertragen, es wird nämlich der Schreibvorgang ausgeführt. Weiterhin wird zu diesem Zeitpunkt der Schalter 52b der Tastspeicherschaltung 5 eingeschaltet, wodurch ein Ausgangssignal der Leseschaltung 3 in der Kapazitätsvorrichtung 51 der Tastspeicherschaltung 5 abgetastet wird.
MODUS 2
Im Modus 2 führt die erste Speichereinheit 101a den Lesebetrieb durch. Insbesondere, wie in 15 gezeigt, wird in der ersten Speichereinheit 101a der Schalter 32 der Leseschaltung 3 ausgeschaltet, und der Schalter 12 der Speicherzelle 10 wird eingeschaltet, um dadurch die Ladung in Kapazitätsvorrichtung 11 der Speicherzelle 10 zur Kapazitätsvorrichtung 31 der Leseschaltung 3 über den Speicherbus 13 zu übertragen.
Andererseits fährt die zweite Speichereinheit 101b fort, den Lesevorgang auszuführen, jedoch wird der Schalter 52b der Tastspeicherschaltung 5 ausgeschaltet, wodurch die Tastspeicherschaltung 5 in einen Haltezustand versetzt wird.
MODUS 3
Im Modus 3, anders im Modus 1, führt die erste Speichereinheit 101a den Schreibvorgang aus, während die zweite Speichereinheit 101b den Rücksetzvorgang für den Speicherbus 13 vor dem Lesevorgang ausführt und ein eingegebenes Analogsignal abtastet.
Wie in 16 gezeigt, werden nämlich in der ersten Speichereinheit 101a die Schalter 22b und 22d der SCSH-Schaltung 20 eingeschaltet, und die Schalter 15A und 15B der Eingabeeinrichtung 15 werden eingeschaltet, um dadurch die Ladung in der Kapazitätsvorrichtung 21 der Schreibschaltung 2 zur Kapazitätsvorrichtung 11 der Speicherzelle 10 zu übertragen. Zu diesem Zeitpunkt wird außerdem der Schalter 52a der Tastspeicherschaltung 5 eingeschaltet, wo durch ein analoges Ausgangssignal der Leseschaltung 3 in der Kapazitätsvorrichtung 51 der Tastspeicherschaltung 5 abgetastet wird.
Andererseits wird in der zweiten Speichereinheit 101b der Schalter 32 der Leseschaltung 3 eingeschaltet, und die Schalter 16A und 16B der Ausgabeeinrichtung 16 werden eingeschaltet, wodurch der Speicherbus 13 und die Kapazitätsvorrichtung 32 der Leseschaltung 3 rückgesetzt werden. Gleichzeitig werden die Schalter 22a und 22c der SCSH-Schaltung 20 eingeschaltet, wodurch ein analoges Eingangssignal in der Kapazitätsvorrichtung 21 der Schreibschaltung 2 abgetastet wird.
MODUS 4
Schließlich im Modus 4, anders als im Modus 2, führt die zweite Speichereinheit 101b den Lesevorgang aus. Insbesondere wie in 17 gezeigt, wird in der zweiten Speichereinheit 101b der Schalter 32 der Leseschaltung 3 ausgeschaltet, und der Schalter 12 der Speicherzelle 10 wird eingeschaltet, um dadurch die in der Kapazitätsvorrichtung 11 der Speicherzelle 10 gespeicherte Ladung auf die Kapazitätsvorrichtung 31 der Leseschaltung 3 über den Speicherbus 13 zu übertragen. Andererseits fährt die erste Speichereinheit 101 fort, den Schreibvorgang auszuführen, aber der Schalter 52a wird ausgeschaltet, wodurch die Tastspeicherschaltung 5 in den Haltezustand versetzt wird.
Durch Wiederholung der Vorgänge in Modus 1 bis Modus 4 kann der Betrieb des analogen FIFO-Speichers dieses Beispiels realisiert werden, wie in 11 gezeigt.
Alternativ können die ersten und zweiten Speichereinheiten 101a und 101b in Übereinstimmung mit den jeweiligen Steuersignalen gesteuert werden, so daß einer den Lesevorgang ausführen kann, während der andere den Schreibvorgang und den Rücksetzvorgang ausführt.
Außerdem ist es möglich, drei Speichereinheiten vorzusehen, die jeweils die Speicherbusschaltung 1 enthalten, und die drei Speichereinheiten parallel zu betreiben. Während eine den Schreibvorgang ausführt, führt in einem solchen Fall beispielsweise eine andere den Lesevorgang aus, und die letzte führt den Rücksetzvorgang aus.
Beispiel 3
18 ist ein Diagramm, das die Gesamtkonfiguration eines analogen FIFO-Speichers eines dritten Beispiels zeigt. Der analoge FIFO-Speicher dieses Beispiels enthält, wie in 18 ge zeigt, mehrere Speicherbusschaltungen 1, die jeweils einen Speicherbus enthalten, der mit Speicherzellen zum Speichern eines Analogsignals verbunden ist. Ebenfalls in 18 bezeichnet ein Bezugssignal 6 eine Tastspeicherschaltung zum Abtasten und Halten eines Analogsignals, das von einer Leseschaltung ausgegeben wird, ein Bezugszeichen 61 bezeichnet eine Kapazitätsvorrichtung zum Speichern des Analogsignals, das von der Leseschaltung 3 in Formeiner Ladung ausgegeben wird, und ein Bezugssignal 62 bezeichnet einen Schalter zum Steuern der Verbindung zwischen der Leseschaltung 3 und der Kapazitätsvorrichtung 61, und ein Bezugszeichen 63 bezeichnet einen Pufferverstärker.
19 zeigt die Adressierung der Speicherzellen im analogen FIFO-Speicher dieses Beispiels. Dieser analoge FIFO-Speicher verwendet, wie in 19 gezeigt, die sogenannte vertikale Adressierung, bei der die Speicherzellen, die in der Speicherbusschaltung 1 ausgerichtet sind, in einer Reihenfolge längs der vertikalen Richtung angesprochen werden.
Der analoge FIFO-Speicher dieses Beispiels führt den Rücksetzvorgang vor dem Lesevorgang aus, wie der beim ersten Beispiel. Dieses Beispiel ist dadurch gekennzeichnet, daß der Rücksetzvorgang für den Speicherbus parallel zum Schreibvorgang ausgeführt wird. Dieses Charakteristikum wird nun im Besonderen beschrieben.
Es sei angenommen, daß ein von dem analogen FIFO-Speicher zu verarbeitendes Signal ein Videosignal ist und der analoge FIFO-Speicher einen Abtastzyklus von etwa 70 ns hat. Jeder Rücksetzvorgang für den Speicherbus und der Lese/Schreibvorgang muß daher innerhalb 70 ns abgeschlossen sein. Dies bedeutet, daß jeder Vorgang innerhalb etwa 23 ns beendet sein muß, und eine GB-Produktion, die von jedem Operationsverstärker, der in der Schreibschaltung 2 und der Leseschaltung 3 verwendet wird, erforderlich ist, eine Größe von 1 GHz hat, was praktisch nicht realisiert werden kann.
Bei diesem Beispiel werden daher der Rücksetzvorgang und der Schreibvorgang parallel ausgeführt, und der Lesevorgang wird im Anschluß daran ausgeführt. Selbst wenn also der analoge FIFO-Speicher zur Verzögerung eines Videosignals verwendet wird, kann eine Zeit von etwa 35 ns jedem Vorgang zugewiesen werden. Die Last an jedem Operationsverstärker in der Schreibschaltung 2 und der Leseschaltung 3 kann daher vermindert werden, was zu einer Abnahme des Stromverbrauchs führt.
Um den Rücksetzvorgang und den Schreibvorgang parallel auszuführen, muß der Speicherbus zum gleichen Zeitpunkt rückgesetzt werden, wie der Schreibvorgang zum Schreiben eines Analogsignals in eine Speicherzelle ausgeführt wird. Der Schreibvorgang und der Rücksetzvor gang können jedoch selbstverständlich nicht am gleichen Speicherbus ausgeführt werden. Der analoge FIFO-Speicher dieser Ausführungsform verwendet daher die vertikale Adressierung, wie in 19 gezeigt, so daß der Schreibvorgang und der Rücksetzvorgang parallel durchgeführt werden können. Aufgrund dieser vertikalen Adressierung kann ein Vorgang zum Einschalten eines Analogsignals in eine Speicherbusschaltung 1 parallel zu einem Vorgang zum Rücksetzen einer weiteren Speicherbusschaltung 1 ausgeführt werden.
Es wird nun der Betrieb des analogen FIFO-Speichers dieses Beispiels unter Bezugnahme auf die 20(a) bis 20(d) beschrieben. Der in den 20(a) bis 20(d) gezeigte analoge FIFO-Speicher enthält vier Speicherbusschaltungen 1A, 1B, 1C und 1D, und darin enthaltene Schalter wenden in einer Reihenfolge nacheinander betätigt, wie in 20(a) bis 20(d) gezeigt. In den 20(a) bis 20(d) ist ein in einem Einschaltzustand befindlicher Schalter von einem Kreis umgeben.
Zunächst werden, wie in 20(a) gezeigt, in der Speicherbusschaltung 1A die Schalter der Eingabeeinrichtungen 15 eingeschaltet, und der Schalter einer Speicherzelle 10 wird eingeschaltet, so daß ein Analogsignal in diese Speicherzelle 10 eingeschrieben werden kann, deren Schalter sich in einem Einschaltzustand befindet. In der Speicherbusschaltung 1B, aus der ein Analogsignal anschließend gelesen wird, werden die Schalter der Ausgabeeinrichtung 16 eingeschaltet und der Schalter 32 der Leseschaltung 3 wird eingeschaltet, und daher wird der Speicherbus 13 in der Speicherbusschaltung 1B rückgesetzt. Auf diese Weise werden der Schreibvorgang in der Speicherbusschaltung 1A und der Rücksetzvorgang in der Speicherbusschaltung 1B parallel ausgeführt.
Dann wird, wie in 20(b) gezeigt, der Lesevorgang in der Speicherbusschaltung 1B ausgeführt. Der Schalter 32 der Leseschaltung 3 wird ausgeschaltet, und der Schalter einer Speicherzelle 10 der Speicherbusschaltung 1B wird eingeschaltet, so daß ein Analogsignal aus der Speicherzelle 10 gelesen wird, deren Schalter sich in einem Einschaltzustand befindet.
Als nächstes wird, wie in 20(c) gezeigt, der Schreibvorgang in der Speicherbusschaltung 1B ausgeführt, in der der Lesevorgang abgeschlossen worden ist. Die Schalter der Eingabeeinrichtung 15 der Speicherbusschaltung 1B werden eingeschaltet, und der Schalter einer Speicherzelle 10 der Speicherbusschaltung 1B wird eingeschaltet, so daß ein Analogsignal in die Speicherzelle 10 eingeschrieben wird, deren Schalter sich in einem Einschaltzustand befindet. Weiterhin wird der Rücksetzvorgang in der Speicherbusschaltung 1C ausgeführt, aus der ein Analogsignal anschließend ausgelesen wird. In Speicherbusschaltung 1C werden die Schalter der Ausgabeeinrichtung 16 eingeschaltet, und der Schalter 32 der Leseschaltung 3 wird einge schaltet, und daher wird der Speicherbus 13 der Speicherbusschaltung 1C rückgesetzt. Auf diese Weise werden der Schreibvorgang in der Speicherbusschaltung 1B und der Rücksetzvorgang in der Speicherbusschaltung 1C parallel ausgeführt.
Anschließend wird, wie in 20(d) gezeigt, der Lesevorgang in der Speicherbusschaltung 1C ausgeführt. Der Schalter 32 der Leseschaltung 3 wird ausgeschaltet, und der Schalter von einer Speicherzelle 10 der Speicherbusschaltung 1C wird eingeschaltet, so daß ein Analogsignal aus der Speicherzelle 10 ausgelesen werden kann, deren Schalter sich in einem Einschaltzustand befindet.
Aus den 20(a) bis 20(d) geht hervor, daß in dem analogen FIFO-Speicher dieses Beispiels die Speicherzellen in der Reihenfolge längs der vertikalen Richtung adressiert werden, so daß der Schreibvorgang in einer Speicherbusschaltung parallel zum Rücksetzvorgang in einer anderen Speicherbusschaltung ausgeführt werden kann, in der der Lesevorgang anschließend durchgeführt wird. Das technische Konzept dieses Beispiels ermöglicht, den Schreibvorgang und den Rücksetzvorgang durch die vertikale Adressierung an den Speicherbusschaltungen parallel auszuführen. Die Betriebszeit für jeden Vorgang kann somit ausreichend sichergestellt werden, so daß die Arbeitsgeschwindigkeit der Operationsverstärker und deren Stromverbrauch verhindert werden.
21 ist ein Diagramm, das einen spezifischen Aufbau des analogen FIFO-Speichers dieses Beispiels zeigt. In 21 sind lediglich die Anschlüsse 4a und 4b der Schreibschaltung 2 und die Anschlüsse 5a und 5b der Leseschaltung 3 gezeigt, und die Schreibschaltung 2 und die Leseschaltung 3 sind fortgelassen. Wie in 21 gezeigt, enthält zum Zwecke der Realisierung des vorgenannten Systems dieses Beispiels der analoge FIFO-Speicher Schreibsteuereinrichtungen 71 zum Erzeugen eines Signals Sa zum Betreiben des Lesevorgangs, Lesesteuereinrichtungen 72 zum Erzeugen eines Signals Sb zum Betreiben des Lesevorgangs, Rücksetzsteuereinrichtungen 73 zum Erzeugen eines Signal Sc zum Betreiben des Rücksetzvorgangs, eine erste Speicherbus-Bezeichnungseinrichtung 74 zum Erzeugen eines Signals SA1 zum Spezifizieren des Speicherbus für den Lesevorgang und den Schreibvorgang und eine zweite Speicherbus-Bezeichnungseinrichtung 75 zum Erzeugen eines Signals SA2 zum Spezifizieren eines Speicherbus für den Rücksetzvorgang.
22 ist ein Zeitdiagramm der Betriebs des analogen FIFO-Speichers von 21, wobei der zeitliche Verlauf der Signale Sa, Sb und Sc und der zeitliche Verlauf von Adressen, der durch die Signal SA1 und SA2 bezeichneten Speicherbusse gezeigt sind. In diesem Falle wird angenommen, daß alle Signale aktiv sind, wenn sie niedrig sind.
Ein Speicherbus für den Rücksetzvorgang ist immer ein Speicherbus, an dem der Lese/Schreibvorgang anschließend ausgeführt wird. Dementsprechend ist die Adresse eines Speicherbus, der durch das Signal SA2 bezeichnet wird, das von der zweiten Speicherbus-Be zeichnungseinrichtung 75 erzeugt wird, die Adresse eines Speicherbus im Anschluß an den Speicherbus, der durch das Signal SA1 bezeichnet wird, das von der ersten Speicherbus-Bezeichnungseinrichtung 74 erzeugt wird.
Die Eingabeeinrichtung 15 einer jeden Speicherbusschaltung 1 betreibt die Schalter 15A und 15B in Übereinstimmung mit dem Signal Sa, das von der Schreibsteuereinrichtung 71 lediglich dann erzeugt wird, wenn seine Adresse durch das Signal SA1 bezeichnet wird, das von der ersten Speicherbus-Bezeichnungseinrichtung 74 erzeugt wird. Weiterhin betreibt die Ausgabeeinrichtung 16 einer Speicherbusschaltung 1 die Schalter 16A und 16B in Übereinstimmung mit dem Signal Sb, das von der Lesesteuereinrichtung 73 erzeugt wird, wenn deren Adresse durch das Signal SA1 bezeichnet wird, das von der ersten Speicherbus-Beichnungseinrichtung 74 erzeugt wird, und betreibt die Schalter 16A und 16B in Übereinstimmung mit dem Signal Sc, das von der Rücksetzsteuereinrichtung 73 erzeugt wird, wenn deren Adresse durch das Signal SA2 bezeichnet wird, das von der zweiten Speicherbus-Bezeichnungseinrichtung 75 erzeugt wird.
Auf diese Weise kann der Betrieb, der in 20(a) bis 20(d) gezeigt ist, speziell durch die Steuerung realisiert werden, wie sie in 22 in der Schaltungskonfiguration nach 21 gezeigt ist.
Beispiel 4
23 ist ein Schaltungsdiagramm, das die Konfiguration eines analogen FIFO-Speichers gemäß eines vierten Beispiels zeigt. In dem analogen FIFO-Speicher dieses Beispiels ist, wie in 23 gezeigt, eine Speicherbusschaltung 1 zuvor mit einer Ersatzkapazitätsvorrichtung 121 zwischen ersten und zweiten Busleitungen 13A und 13B versehen worden. Die Ersatzkapazitätsvorrichtung 121 bildet eine Ersatzspeicherzelle 120.
In der nachfolgenden Beschreibung wird angenommen, daß die Ersatzkapazitätsvorrichtung 121 einen Kapazitätswert Cd hat, eine Zwischenleitungskapazität 61 zwischen den ersten und zweiten Busleitungen 13A und 13B wird mit einem Kapazitätswert Cp angenommen, und es wird weiter angenommen, daß eine Kapazitätsvorrichtung 11 einer Speicherzelle 10 einen Kapazitätswert Cc hat, eine Kapazitätsvorrichtung 31 einer Leseschaltung 3 einen Kapazitätswert Cc hat und eine Kapazitätsvorrichtung 21 der Schreibschaltung 2 einen Kapazitätswert (Cc + Cd) hat. Wenn in diesem Falle ein analoges Eingangssignal eine Spannung Vin hat, dann wird eine Ladung Q1, die in der Kapazitätsvorrichtung 21 der Schreibschaltung 2 gespeichert ist, wie folgt ausgedrückt: Q1 = Vin(Cc + Cd) (7)
Im Schreibvorgang wird diese Ladung Q1 in die Kapazitätsvorrichtung 11 der Speicherzelle 10, die Ersatzkapazitätsvorrichtung 121 und die Zwischenleitungskapazität 61 aufgeteilt entsprechend ihrer Kapazitätswerte gespeichert. An diesem Punkt läßt sich die Ladung Q2, die in der Kapazitätsvorrichtung 11 der Speicherzelle 10 gespeichert ist, wie folgt ausdrücken: Q2 = Vin·(Cc + Cd)Cc/(Cc + Cd + Cp) (8)
Die Ladung, die in der Ersatzkapazitätsvorrichtung 121 und der Zwischenleitungskapazität 61 gespeichert ist, ausgenommen jener, die in der Kapazitätsvorrichtung 11 der Speicherzelle 10 gespeichert ist, geht verloren, weil die ersten und zweiten Busleitungen 13A und 13B durch den Rücksetzvorgang rückgesetzt werden. Eine zur Kapazitätsvorrichtung 31 der Leseschaltung 3 im Lesevorgang zu übertragende Ladung ist daher lediglich die Ladung Q2, die in der Kapazitätsvorrichtung 11 der Speicherzelle 10 gespeichert ist. Daher wird die Ausgabespannung Vout, die aus dieser Ladung Q2 resultiert, wie folgt ausgedrückt: Vout = Q2·Cc = Vin·(Co + Cd)/(Cc + Cd + Cp) = Vin/(1 + Cp/(Cc + Cd)) (9)
Auf der Basis der Gleichung in (9) kann der Einfluß der Zwischenleitungskapazität 61 auf die Ausgabespannung Vout wie folgt ausgedrückt werden: Cp/(Cc + Cd) (10)
Mit anderen Worten, der Einfluß der Zwischenleitungskapazität 61 auf die Ausgabespannung Vout wird durch die Ersatzkapazitätsvorrichtung 121 vermindert, und wenn der Kapazitätswert Cd der Ersatzkapazitätsvorrichtung 120 größer ist, beeinflußt die Zwischenleitungskapazität 61 die Ausgabespannung Vout weniger.
Wie oben beschrieben, kann durch Vorsehen der Ersatzspeicherzelle, die die mit dem Speicherbus verbundene Kapazitätsvorrichtung hat, der Einfluß der Parasitärkapazität des Speicherbus auf den Eingabe/Ausgabe-Betrieb des analogen FIFO-Speichers bei diesem Beispiel reduziert werden.
Wenn dieses Beispiel mit dem zweiten Beispiel kombiniert wird, dann lassen sich die Wirkungen bemerkenswert steigern. Selbst wenn beispielsweise der analoge FIFO-Speicher dazu verwendet wird, ein Fernsehsignal zu verzögern, kann der Einfluß der Parasitärkapazität des Speicherbus vermindert werden.
Aus der Gleichung (10) geht hervor, daß wenn die Ersatzkapazitätsvorrichtung 121 einen größeren Kapazitätswert Cd hat, der Einfluß der Zwischenleitungskapazität 61 auf die Ausgabespannung Vout vermindert ist. Wenn der Kapazitätswert Cd der Ersatzkapazitätsvorrichtung 120 vermindert wird, dann ist es notwendig, die Abklingzeit beim Ladungstransfer von der Schreibschaltung 2 zur Speicherzelle 10 auf einen größeren Wert in Übereinstimmung mit der Steigerung des Kapazitätswertes Cd zu setzen. Im konventionellen FIFO-Speicher ist beispielsweise ein Hochgeschwindigkeitsbetrieb erforderlich, damit er zur Verzögerung eines Fernsehsignals verwendet werden kann, und es ist daher sehr schwierig, die Abklingzeit beim Ladungstransfer von der Schreibschaltung 2 zur Speicherzelle 10 auf einen großen Wert einzustellen.
Wenn dieses Beispiel jedoch mit dem zweiten Beispiel kombiniert wird, dann kann die dem Schreibvorgang zugewiesene Zeit auf das Doppelte der konventionellen Zeit gespeichert werden, weil die ersten und zweiten Speichereinheiten 101a und 101b parallel betrieben werden. Die Abklingzeit beim Ladungstransfer von der Schreibschaltung 2 zur Speicherzelle 10 kann daher auf einen ausreichend großen Wert eingestellt werden. Dies ermöglicht es, daß die Ersatzkapazitätsvorrichtung 121 einen Kapazitätswert Cd hat, der ausreichend groß ist, den Einfluß der Parasitärkapazität des Speicherbus auf den Eingabe/Ausgabe-Betrieb des analogen FIFO-Speichers zu vermindern.
Erfindung
Beim vierten Beispiel ist der Speicherbus zuvor mit der Ersatzspeicherzelle versehen worden, so daß der Einfluß der Parasitärkapazität des Speicherbus vermindert werden kann. Gemäß der Erfindung wird die Position der Ersatzspeicherzelle des vierten Beispiels im Schaltungslayout berücksichtigt, um Schwankungen in der Eingabe/Ausgabe-Charakteristik eines analogen FIFO-Speichers, die von der Position einer Speicherzelle abhängt, aus der gelesen und in die geschrieben werden soll, zu unterdrücken.
24(a) ist ein Schaltungsdiagramm, das die Konfiguration einer Speicherbusschaltung 1 eines analogen FIFO-Speichers gemäß der Erfindung zeigt. Bei dieser Ausführungsform ist, wie in 24(a) gezeigt, die Ersatzspeicherzelle 120 des vierten Beispiels in zwei Ersatzspeicherzellen 130 unterteilt, so daß die Ersatzspeicherzellen 130 nahe den Enden eines Speicherbus 13 angeordnet werden können, um Speicherzellen 10 sandwichartig zwischen sich einzuschließen. Jede der Ersatzspeicherzellen 130 enthält eine Kapazitätsvorrichtung 131, die den gleichen Kapazitätswert wie eine Kapazitätsvorrichtung 11 der Speicherzelle 10 hat, und eine Widerstandsvorrichtung 132, die den gleichen Widerstandswert wie ein Einschaltwiderstand eines Schalters 12 der Speicherzelle 10 hat. Bei dieser Ausführungsform sind so viel wie möglich Ersatzspeicherzellen 130 nahe den Enden des Speicherbus 13 angeordnet.
24(b) ist ein Diagramm einer Äquivalenzschaltung der Speicherbusschaltung 1 von 24(a), wobei der Schalter einer Speicherzelle 10 sich in einem Einschaltzustand befindet. In 24(b) wird angenommen, daß erste und zweite Busleitungen 13A und 13B einen Leitungswiderstand Rb haben, und von jeder Speicherzelle 10 wird angenommen, daß sie einen Schalterwiderstand R1 und einen Kapazitätswert Cm hat.
Da der Speicherbus 13 mit mehreren Speicherzellen 10 versehen ist, kann der Transferweg einer Ladung physikalisch in Abhängigkeit davon verändert werden, zu welcher Speicherzelle 10 eine Ladung zu übertragen ist. Die Änderung der Impedanz des Speicherbus 13 ist am größten, wenn die Position der Speicherzelle 10, aus der gelesen und in die zu schreiben ist, von am nächsten zum Eingangsanschluß nach am nächsten dem Ausgangsanschluß geändert wird. Die Impedanzänderung des Speicherbus 13 an diesem Punkt wird berechnet.
Es wird angenommen, daß die Anzahl der Ersatzspeicherzellen 130 (y – 1) nahe dem Eingangsende des Speicherbus 13 ist und x nahe dem Ausgangsende ist. Wenn die Speicherzelle 10, aus der zu lesen und in die zu schreiben ist, nächst dem Eingangsanschluß angeordnet ist, dann sind y Speicherzellen einschließlich der Ersatzspeicherzellen 130 parallel auf einer Seite näher dem Eingangsende des Speicherbus 13 angeordnet, und die x Speicherzellen einschließlich der Ersatzspeicherzellen 130 sind parallel auf einer anderen Seite näher dem Ausgangsende angeordnet. In diesem Falle kann eine Impedanz Z1 auf der Grundlage des Eingangsendes des Speicherbus 13 wie folgt berechnet werden: Z1 = (2Rb·x(R1 + 1/sCm) + (R1/sCm)2)/(2Rb·xy + (x + y)(R1 + 1/sCm)) (11)
Wenn hingegen die Speicherzelle 10, aus der zu lesen und in die zu schreiben ist, nächst dem Ausgangsanschluß angeordnet ist, dann sind die (y – 1) Speicherzellen einschließlich der Ersatzspeicherzellen 130 parallel auf der Seite näher dem Eingangsende des Speicherbus 13 angeordnet, und die (x + 1) Speicherzellen einschließlich der Ersatzspeicherzellen 130 sind parallel auf der Seite näher dem Ausgabeende angeordnet. An diesem Punkt sei angenommen, daß die Anzahl der Ersatzspeicherzellen 130, die auf der Seite näher dem Eingangsende des Speicherbus 13 angeordnet sind, genauso groß ist, wie die Zahl der Ersatzspeicherzellen 130, die auf der Seite näher dem Ausgabeende angeordnet sind, und es gilt dann das folgende Verhältnis: y – 1 = x (12)
Daher sind die x Speicherzellen einschließlich der Ersatzspeicherzellen 130 parallel auf der Seite näher dem Eingangsende des Speicherbus 13 angeordnet, und die y Speicherzellen einschließlich der Ersatzspeicherzellen 130 sind parallel auf der Seite näher dem Ausgabeende angeordnet. In diesem Falle kann eine Impedanz Z2 auf der Basis des Eingangsendes des Speicherbus 13 durch Ersatz von "x" durch "y" in der Gleichung (11) wie folgt berechnet werden: Z2 = 2Rb·y(R1 + 1/sCm) + (R1 + 1/sCm)2)/(2Rb·xy + (x + y)(R1 + 1/sCm)) (13)
Dementsprechend kann einer Impedanzvariation Zc, die verursacht wird, wenn die Position der Speicherzelle 10, aus der zu lesen und in die zu schreiben ist, von jener nächst im Eingangsende des Speicherbus 13 zunächst dem Ausgabeende geändert wird, durch Subtraktion der Impedanz Z1 der Gleichung (11) von der Impedanz Z2 der Gleichung (13) wie folgt erhalten werden: Zc = 2Rb·(R1 + 1/sCm)/(2Rb·xy + (x + y)·(R1 + 1/sCm)) (14)
An diesem Punkt, wenn R1 >> Rb ist die Gleichung (14) angenähert werden, als: Zc = 2Rb/(x + y) (15)
Es versteht sich aus der Gleichung 15, daß der Einfluß des Leitungswiderstandes Rb auf die Impedanzvariation Zc auf 1/(x + y) abnimmt. Insbesondere wenn die Ersatzspeicherzellen 130 an den Enden des Speicherbus 13 angeordnet sind, um die Speicherzellen 10 sandwichartig einzuschließen, dann kann die Impedanzvariation des Speicherbus 13 in Übereinstimmung mit der Positionsänderung der Speicherzelle 10, aus der zu lesen und in die zu schreiben ist, unterdrückt werden.
Wie oben beschrieben, kann die Impedanz des Speicherbus gemittelt werden, indem die Ersatzspeicherzellen an den Enden des Speicherbus angeordnet werden. Als Folge kann die Schwankung der Eingangs/Ausgangs-Charakteristik des analogen FIFO-Speichers in Abhängigkeit von der Position der zu lesenden/einzuschreibenden Speicherzelle unterdrückt werden, so daß die Eingabe/Ausgabe-Charakteristik ohne Rücksicht auf die Position der zu lesenden/ einzuschreibenden Speicherzelle stabilisiert werden kann.
Beispiel 6
Eine sechstes Beispiel bezieht sich auf ein Layout eines Transistors zur selbsttätigen Verminderung der Parasitärkapazität eines Speicherbus.
Die 25(a) bis 25(c) sind Diagramme zur Darstellung des sechsten Beispiels, wobei 25(a) ein Diagramm eines konventionellen Layout eines Transistors ist, 25(b) ein Diagramm des Layout eines Transistors gemäß dieses Beispiels ist, und 25(c) ein schematisches Diagramm zur Darstellung einer Drain-Source-Parasitärkapazität an einem Transistor, der als Schalter in einer Speicherzelle arbeitet.
Um die Zwischenleitungs-Parasitärkapazität am Speicherbus zu vermindern, muß die Distanz zwischen den Busleitungen so groß wie möglich gemacht werden. Wie jedoch in 25(c) gezeigt ist, hat ein CMOS-Transistor 12A, der als ein Schalter 12 einer Speicherzelle 10 arbeitet, eine Drain-Source-Kapazität 146, die aufgrund des Layout unvermeidbar ist. Daher ist eine Zwischenleitungskapazität, die eine Serienverbindung einer Kapazitätsvorrichtung 11 der Speicherzelle 10 und die Drain-Source-Kapazität 146 des CMOS-Transistors 12A enthält, am Speicherbus parasitär, und die Zwischenleitungskapazität hat einen Kapazitätswert, der etwa gleich jenem der Drain-Source-Kapazität 146 ist. Eine solche Zwischenleitungskapazität kann nicht beseitigt werden, soweit die Drain-Source-Kapazität 146 des CMOS-Transistors 12A verbleibt, und sie nimmt zu, wenn die Anzahl der Speicherzellen 10 zunimmt. Daher wird dieses ein signifikantes Problem bei der Integration einer großen Anzahl von Speicherzellen 10.
Im Hinblick auf das vorgenannte Problem schlägt dieses Beispiel ein Layout eines Transistors vor, bei dem keine elektrische Kraftlinie zwischen dem Drain und dem Source existiert. Eine Kapazität wird ursprünglich von einer elektrischen Kraftlinie gebildet, die sich von einer Elektrode zu einer anderen Elektrode erstreckt. Wenn daher keine elektrische Kraftlinie existiert, dann wird keine Kapazität gebildet. Bei diesem Beispiel wird auf diese Tatsache achtgegeben, und eine Gate-Elektrode ist zwischen dem Drain und der Source angeordnet, so daß die elektrischen Kraftlinien, die sich vom Drain und von der Source erstrecken, an der Gate-Elektrode beendet werden können. Es wird somit verhindert, daß sich die elektrische Kraftlinie zwischen der Source und dem Drain erstreckt, wodurch die Ausbildung einer Drain-Source-Kapazität verhindert wird.
Wie in 25(a) gezeigt, sind im konventionellen Layout des Transistors elektrische Kraftlinien 145 in Abschnitten zwischen einem Drain 143 und einer Source 141 vorhanden, wo eine Gate-Elektrode 144 nicht angeordnet ist. Es wird somit die Drain-Source-Kapazität gebildet.
Hingegen ist im Layout des Transistors gemäß diesem Beispiel, wie in 25(b) gezeigt ist, eine Gate-Elektrode 144 zwischen einem Drain 142 und einer Source 141 ohne Zurücklassung irgendeines Spalts ausgebildet, und daher kann zwischen dem Drain und der Source keine elektrische Kraftlinie vorhanden sein. Ein solches Layout kann die Ausbildung der Drain-Source-Kapazität verhindern.
Wie oben beschrieben, hat der CMOS-Transistor, der als eine schaltende Vorrichtung in der Speicherzelle bei diesem Beispiel verwendet wird, ein Layout, bei dem keine elektrische Kraftlinie zwischen dem Drain und der Source vorhanden ist, so daß die Ausbildung der Drain-Source-Kapazität verhindert werden kann. Folglich kann die Eigenparasitärkapazität des Speicherbus minimiert werden.
Das Layout des Transistors dieses Beispiels ist nicht nur an einem Transistor anwendbar, der als ein Schalter in einer Speicherzelle eines analogen FIFO-Speichers dient, sondern auch bei jedem Transistor, der als eine Schaltervorrichtung zum Steuern einer Verbindung zwischen einer Vorrichtung und einer Signalleitung dient, wobei der gleiche Effekt wie jener bei dieser Ausführungsform erzielt werden kann.
Die 30(a) und 30(b) sind Diagramme zur Darstellung der Wirkung des Rücksetzvorgangs dieser Beispiele, wobei 30(a) die Frequenzcharakteristik eines analogen FIFO-Speichers zeigt, der keinen Rücksetzbetrieb ausführt, und 30(b) zeigt die Frequenzcharakteristik eines analogen FIFO-Speichers, der den Rücksetzbetrieb der Beispiele ausführt. Es versteht sich aus den 30(a) und 30(b), daß der Rücksetzbetrieb der Beispiele die Frequenzcharakteristik des analogen FIFO-Speichers flach macht, um dadurch die Eingabe/Ausgabe-Charakteristik des analogen FIFO-Speichers im Vergleich zu dem konventionellen zu verbessern.

Claims

Analoger FIFO-Speicher zum Ausgeben eines analogen Eingangssignals mit einer vorbestimmten Verzögerung in einer Eingabereihenfolge, enthaltend eine Speicherbusschaltung (1) mit mehreren Speicherzellen (10) zum Speichern eines Analogsignals und einen Speicherbus (13), der mit den Speicherzellen für die Übertragung eines Analogsignals verbunden ist, wobei jede der Speicherzellen enthält: eine Kapazitätsvorrichtung (11) zum Speichern eines Analogsignals in Form einer Ladung; und einen Schalter (12) zum Steuern der Verbindung zwischen der Kapazitätsvorrichtung und dem Speicherbus, wenn eine Speicherzelle zum Lesen/Einschreiben ausgewählt ist, befindet sich dieser Schalter der ausgewählten Speicherzelle in einem Einschaltzustand im Lesebetrieb oder im Schreibbetrieb, und die Speicherbusschaltung enthält weiterhin eine Ersatzspeicherzelle (120) mit einer Kapazitätsvorrichtung (121), die mit dem Speicherbus verbunden ist, dadurch gekennzeichnet, dass mehrere solcher Ersatzspeicherzellen an den Enden des Speicherbus angeordnet sind, um die Speicherzellen schichtweise anzuordnen.