KR980012851A - 아날로그 fifo 메모리 및 스위칭 소자 - Google Patents

Abstract

본 발명은 아날로그 FIFO 메모리로서 기입시와 판독시의 아날로그 신호의 오차를 업게 하여 기입된 아날로그 신호를 정밀도 높게 판독하기 위한 것이다.

메모리 7(10)로부터 메모리 버스(13)를 통하여 아날로그 신호를 판독하는 동작 전에 메모리 버스(13)의 기생 용량(61)으로 축적된 전하가 제거되도록 메모리 버스(13)를 소정의 전위로 설정하는 리세트 동작을 행한다. 입력 수단(15)에 의해 기입 회로(2)와 메모리 버스(13)를 분리하는 동시에 출력 수단(16)에 의에 판독 회로(3)와 메모리 버스(13)를 접속한 상태에서 판독 회로(3)의 스위치(32)를 온 상태로 한다. 이때 판독회로(3)의 연산 증폭기(33)의 정상(正相) 및 역상(逆相) 입력 단자(33a73b)는 동일 전위가 되므로 제1 및 제2버스 배선(13A,13B)은 동일 전위가 된다. 이 때문에 기생 용량(61)의 전하는 방전된다. 각 메모리 셀(10)와 스위치(12)는 오프 상태로 하고 있으므로 용량 소자(11)로 축적된 아날로그 신호를 나타내는 전하는 유지된 상태이다.

Description

아날로그 FIFO 메모리 및 스위칭 소자

도1은 본 발명의 제1실시예에 따른 아날로그 FIFO 메모리를 도시한 도면으로서. (a)는 구성의 개략을 도시한 도면, (b)는 동작의 개략을 도시란 도면.

도2는 메모리 버스 회로의 구성 리를 도시한 도면.

도3의 la)는 기입 회로의 구성 에를 도시한 도면이며, (b)는 판독 회로의 구성 예를 도시한 도면.

도4는 본 발명의 제1실시예에 따른 아날로그 FIFO 메모리의 구성을 도시한 도면이며, 리세트 동작일 때의 상태를 도시한 도면.

도5는 본 발명의 제1실시예에 따른 아날로그 FIPO 메모리의 구성을 도시한 도면으로, 판독 동작일 때의 상태를 도시한 도면.

도6은 본 발명의 제1실시예에 따른 아날로그 FIFO 메모리의 구성을 도시한 도면으로, 기입 동작일 때의 상태를 도시한 도면.

도7은 본 발명의 제1실시에의 변형예에 따른 판독 회로의 구성을 도시한 도면.

도8은 본 발명의 제1실시예에 따른 아날로그 FIFO 메모리를 복수 메모리 버스 구성으로 한 경우의 회로 구성을 도시한 도면.

도9는 m행 n열의 메모리 셀을 구비한 아날로그 FIFO 메모리의 구체적인 어드레싱 방법을 도시한 도면.

도10은 본 발명의 제2실시예에 따른 아날로그 FIFO 메모리의 구성의 개략을 도시한 도면.

도11은 도10에 도시된 본 발명의 제2실시예에 따른 아날로그 FIFO 메모리의 동작의 개략을 도시한 도면.

도12는 본 발명의 제 2실시예에 따른 아날로그 FIFO 메모리의 구성 및 각 스위치를 제어하는 제어 신호를 도시한 도면.

도13은 도12에 도시된 본 발명의 제2실시예에 따른 아날로그 FIFO 메모리를 제어하는 각 제어 신호의 시간 변화를 도시한 도면.

도14는 도12에 도시된 본 발명의 제2실시예에 따른 아날로그 FIFO 메모리의 MODE1의 상태를 도시한 도면.

도15는 도12에 도시된 본 발명의 제2실시예에 따른 아날로그 FIFO 메모리의 MODE2의 상태를 도시한 도면.

도16는 도12에 도시된 본 발명의 제2실시예에 따른 아날로그 FIFO 메모리의 MODE3의 상태를 도시한 도면.

도17는 도12에 도시된 본 발명의 제2실시예에 따른 아날로그 FIFO 메모리와 MODE4의 상태를 도시한 도면.

도18은 본 발명의 제3실시예에 따른 아날로그 PIFO 메모리의 구성의 개략을 도시한 도면.

도19은 본 발명의 제3실시예에 따른 아날로그 FIFO 메모리의 어드레싱을 도시한 도면.

도20의 (a)∼(d)는 본 발명의 제3실시예에 따른 아날로그 FIFO 메모리의 동작을 도시한 도면.

도21은 된 발명회 제3실시예에 따른 아날로그 FIFO 메모리의 구체적인 구성을 도시한 도면

도22는 도21에 도시된 본 발명의 제3실시에레 따른 아날로그 FIFO 메모리와 동작물 도시한 타이밍 차트.

도23은 본 발명의 계4실시예에 따른 아날로그 FIFO 메모리와 구성을 도시한 도면.

도24의 (a)는 본 발명의 제5실시예에 따른 아날로그 FIFO 메모리 버스 회로의 구성을 도시한 도면이며, (b)는 (a)에 도시된 메모리 버스 회로에서 1개의 메모리 셀의 스위치가 온 상태로 되었을 때의 등가 회로를 도시한 도면.

도25는 본 발명의 제6실시예를 설명하기 위한 도면이며, (a)는 종래의 트랜지스터의 레이아웃을 도시한 도면, (b)는 본 실시예에 따른 트랜지스터의 레이아웃흩 도시한 도면, (c)는 메모리셀의 스위치로서 이용된 트랜지스터외 기생하는 드레인-소스간 용량을 도시한 모식도.

도26는 (a)는 NTSC 컬러 TV 신호의 주파수 스펙트럼을 나타낸 도면이며, (b)는 YC 분리 필터의 주파수 특성을 도시한 도면.

도 27의 (a)는 NTSC 컬러 TV 신호에 대하여 YC 분리를 행하기 위한 회로외 개략 구성도, (7)는 CCD 회로를 외부 부착한 TV 신호 LSI의 개략 구성도, (c)는 1칩 TV 신호 LSI의 개략 구성도.

도28의 (a)는 종래의 아날로그 FIFO 메모리의 기본 구성을 도시한 도면, (b)는 (a)에 도시한 아날로그 FIFO 메모리를 구동하는 클록 신호를 도시한 타이밍 차트.

도29는 종래의 아날로그 FIFO 메모리 동작의 개략을 도시한 도면

도30은 본 발명에 따른 리세트 동작의 효과를 도시한 도면으로. (a)는 리세트 동작을 행하지 않을 때의 아날로그 FIFO 메모리의 주파수 특성도, (b)는 본 발명에 따른 리세트 동작을 행했을 때의 아날로그 FIFO 메모리외 주파수 특성도.

*도면의 주요 부분에 대한 부호의 설명

1. IA, IB, IC, ID : 메모리 버스 회로

2 : 기입 회로 3 : 판독 회로

10 : 메모리 셀 11 : 용량 소자

12,32 : 스위치 12A : MOS 트랜지스터

13 : 메모리 버스 13A : 제1버스 배선

13B 제2버스 배선 15 : 입력 수단

16 : 출력 수단 31 : 용량 소자

32A : 제1스위치 32B : 제2스위치

33a : 역상 입력 단자 33b : 정상 입력 단자

33c : 출력 단자 101a : 제1메모리부

101b : 제2메모리부 120, 130 : 더미 메모리 셀

121, 131 : 더미 용량 소자 141 : 소스

143 : 드레인 144 : 게이트

145 : 전기력선

[발명의 목적]

[발명이 속하는 기술분야의 종래기술]

본 발명은 아날로그 PIFO 메모리에 값한 것으로, 특이 기입시화 판독시의 아날로그 신호의 오차를 없애서 아날로그 FIPO 메모리의 정밀도를 향상시키는 기술에 관한 것이다.

주지의 바와 같이 종래의 텔레비전 신호 처리 기술은 아날로그 회로를 이용하여 실현되어 있다. 텔레비전 신호 처리 기술 중에서도 최근 가장 발전한 기술이 Y/C 분리 기술이다. Y/C 분리란 컬러 텔레비전 신호로 부터 휘도 신호(Y신호)와 색차 신호(C신호)를 분리하는 기술이다. YC 분리는 종래 아날로그 밴드 패스 필터나 아날로그 밴드 엘리미네이션 필터를 이용하여 분리하고 있었으나 최근 컬러 텔레비전 신호의 성질을 교모하게 이용한 Y/C 분리가 실현되게 되었다.

도26을 이용하여 상기 Y/C 분리를 설명하기로 한다. 도26와 (a)는 NTSC 컬러 텔레비전 신호의 주파수 스펙트럼은 도시한 도면이다. 도26의 (a)에 도시된 바와 같이 NTSC 컬러 텔레비전 신호 중 휘도 신호의 주파수 스펙트럼은 DC로부터 4.2MHz 부근까지 NTSC 컬러 텔레비전 신호의 수평 동기 신호의 주파수로 변조되어 분포하고 있다. 이에 대하여 색차 신호의 주파수 스펙트럼은 3.57954MHz를 중심으로 춰도 신호에 대하여 정확이 네스팅되도록. 마찬가지로 NTSC 컬러 텔레비전 신호의 수평 동기 신호의 주파수로 변조되어 분포하고 있다. 따라서. 이 휘도 신호(Y신호)와 색차 신호(C신호)를 분리하기 위해서는 도26의 (b)에 도시한 바와 같은 전달 항수를 갖는 필터를 실현하면 된다.

이를 위해서는 도27의 (a)에 도시한 바와 같이 NTSC 컬러 텔레비전 신호(NTSC Composite)를 NTSC 컬러 텔레비전 신호의 수평 동기 신호와 1주기만큼 지연시켜서 원래의 NTSC 컬러 텔레비전 신호와 가산 또는 감산하면 된다. 즉, 상기와 같은 Y/C 분리를 실현하기 위해서는 NTSC 컬러 텔레비전 신호의 수평 동기 신호의 1주기만큼 지연시키기 위해 아날로그의 메모리 회로가 필요하게 된다.

종래에는 이와 같은 아날로그의 메모리 회로로서는 CCD 회로가 이용되었다. 그런데 CDD 회로는 바이폴라 트랜지스터나 CMOS 트랜지스터를 제조하는 실리콘 프로세스와는 다른 프로세스 기술은 이층하여 제조되므로 바이폴라 트랜지스터나 CMOS 트랜지스터와 동일한 실리콘 웨이퍼 상에 형성되지 않는다는 문제가 있었다. 이 때문에 종래의 TV 신호 LSI에서는 도27의 (b)에 도시한 바와 같이 CCD 회로에서 구성한 아날로그 메모리를 외부 부착하여 NTSC 컬러 텔레비전 신호 처리 회로를 실현해야 했다.

그래서 아날로그 FIFO 메모리를 바이폴라 트랜지스터나 CMOS 트랜지스터 회로로 구성하여도 도27의 (c)에 도시된 바와 같은 1칩 TV LSI를 실현하고자 하는 시도가 있어 왔다.

도28의 (a)는 종래의 아날로그 FIFO 메모리의 기본 구성을 도시한 도면이다(Ken A. Nishimura et al. "A Monolithic Analogue Video Comb Filter in 1.2-μm CMOS",IEEE Journal of Solid-State Circuit, Vol. 28, No.12, December 1993, pp.1331-1339에 개시). 도28의 (a)에서 1은 메모리 셀(10)이 접속된 메모리 버스(13A. 13B)를 포함한 메모리 버스 회로, 2는 메모리 버스 회로(1)의 메모리 셀(10)에 입력 신호를 기입하는 스위치드 커패시터 샘플 홀드(SCSH) 회로(20)와 연산 증폭기(25)를 포함한 기입 회로, 3은 메모리 버스 회로(1)와 메모리 셀(10)로부터 출력 신호를 판독하는 판독 회로이다. 메모리 버스 회로(1)는 기입 회로(2)로부터의 신호 입력을 제어되는 입력 수단(15) 및 판독 회로(3)로의 신호 출력을 제어하는 출력 수단(16)을 포함하고 있다. 여기에서는 도28의 (a)에 도시된 종래의 아날로그 FIFO 메모리는 도28의 (b)에 도시된 바와같은 하이-액티브한 2상클록 신호(φl, φ2)에 의해 구동되는 것으로 한다.

클록 신호(7R1)가 액티브한 때는 SCSH 회로(20)는 스위치(22a, 22c)를 온 상태로 하여 용량 소자(21)로 입력 아날로그 신호를 샘플 홀드한다. 또. 출력 수탄(16)의 스위치(16A. 16B)가 온 상태가 되고 메모리 버스(13A,13B)는 모두 아날로그 그랜드 전위가 되므로 메모리 셀(10)의 용량 소자(11)에 축적된 전하는 전하 보존법칙에 따라 판독 회로(3)의 용량 소자(31)로 전송된다.

다음에 클록 신호(φ1)가 액티브되면 SCSH 회로(20)는 스위치(22b, 22d)를 온 상태로 하고, 용량 소자(21)의 양단은 아날로그 그랜드 전위가 되기 때문에 용량 소자(21)의 전하는 전하 보존법칙에 따라 메모리 셀(17)의 용량 소자(11)로 전송된다. 물론 이 때 입력 수단(15)의 스위치(15A, 15B)는 온 상태로 되어 있다. 또, 이 때 판독 회로(3)의 아날로그 스위치(7)도 온 상태로 되고. 용량 소자(31)에 축적된 전하는 방전된다. 다시 클록 신호(51)가 액티브되면 앞에서와 마찬가지로 메모리 셀(10)의 용량소자(11)에 축적된 전하가 전하 보존법칙에 따라 용량 소자(31)로 전송된다.

이와 같은 동작에 의해 SCSH 회로(20)에 의해 샘플링된 아날로그 신호가 메모리 셀(10)에 일단 축적되고, 판독 회로(3)의 층랸 소자(31)가지 전송된다. 여기에서 용량 소자(21)의 용량 값을 Cl, 입력 신호 전압을 Vin이라 하면 용량 소자(21)에 축적되는 전하량(Qin)은 다음의 수학식 1과 같이 된다.

[수학식 1]

Qin = Vin·Cl

메모리 셀(10)의 용량 소자(11)에는 용량 소자(21)에 축적된 전하가 그대로 전송되므로 같은 전하량(Qin)이 축적된다. 또 용량 소자(11)에 축적된 전하가 판독 회로(3)로 전송되므로 이 때 용량 소자(31)의 양단에 생기는 전압(Vout)은 용량 소자(31)의 용량 값을 C3라 하면, 다음의 수학식 2와 같이 된다.

[수학식 2]

Vout = Vin·C1/C3

[발명이 이루고자 하는 기술적 과제]

상기와 같은 동작은 이상적이며 이러한 등작이 실현되면 종래의 회로에서도 아무런 문제는 없지만 실제로는 종래의 아날로그 FIFO 매모리에는 기재된 아날로그 신호가 판독시에 반드시 정확하게 제현되지 않는, 즉 기입시와 판독시에서 아날로그 신호에 오차가 생기는 문제가 있었다.

이와 같은 아날로그 신호의 오차가 생기는 원인으로서는 크게 2가지를 생각할 수 있다.

우선 하나는 메모리 버스 사이에 존재하는 배선간 용량 등의 기생 용량에 의한 전하의 축적이다.

도28에 도시된 종래의 아날로그 FIFO 메모리에 있어서. 배선간 용량(61)이 존재하는 경우에는 블록 신호(72)가 액티브일 때(즉 기입 동작일 때) 기입 회로(2)의 용량 소자(21)로부터 메모리 셀(10)의 용량 소자(11)로 전송될 전하의 일부가 배선간 용량(61)흐로 축적되고 만다. 배선간 용량(61)에 축적된 전하는 클록 신호(φ1)가 액티브되면(즉 판독 동작일 때) 그대로 판독 회로(3)로 전송된다. 바꾸어 말하면 기입 동작일 때 배선간 용량(61)으로 축적된 전하는 계속해서 판독 동작일 때 메모리 버스 회로(1)로부터 출력된다.

한편, 아날로그 FIFO 메모리에서는 판독 수정 기입(read modify write) 동작, 즉 메모리 셀로부터 아날로그 신호를 판독한 후에 이 메모리 셀에 새로운 아날로그 신호를 기입하는 동작을 행하므로 메모리 셀의 어드레스는 메모리 셀에 아날로그 신호가 기입된 후에 변경된다. 도28에 도시된 바와 같은 종래의 아날로그 FIFO메모리에서는 클록 신호(φ1)가 액티브된 후 클록 신호(φ2)가 액티브될 때가지의 사이에 메모리 셀의 어드레스가 변화한다.

따라서 기입 동작일 때에 배선간 용량(61)으로 축적된 전하가 계속해서 판독 동작일 에 출력된다는 것은이 판독 동작에 의해 본래 판독할. 과거에 하나의 메모리 셀로 기입된 아날로그 신호해, 바로 앞의 기입 동작에 의해 다른 메모리 셀로 기입될 아날로그 신호의 일부가 가해져서 메모리 버스 회로(2)로부터 출력되는 것을 의미한다. 즉, 아날로그 FIFO 메모리로터 판독된 아날로그 신호는 이 판독 동작의 바로 앞의 기입 동작에 의해 배선간 용량(61)으로 축적된 전하해 상당하는 오차를 포함하게 된다.

예를 들면 과거에 하나의 메모리 셀로 축적된 전하를 Qm이라 하면, 전하(Qm)가 상기 하나의 메모리 셀로부터 정상으로 판독된 경우에는 출력 전압(Vout)은 다음의 수학식 3과 같이 될 것이다.

[수학식 3]

Vout = Qm/c3

그런데 배선간 용량(Cp)이 존재하는 경우에는 판독 동작 직전의 기입 동작에 의해 아날로그 신호(Vb)가 다른 메모리 셀(용량 값을 C2로 항)에 기입되었다고 하면 다음의 수학식 4와 같은 전하(Qp)가 배선간 용량(Cp)으로 축적 된다.

[수학식 4]

Qp = Cl·Vs·Cp/(Cp+C2)

따라서 상기 하나의 메모리 셀의 판독 동작일 때에는 이 전하(qp)에 의해 생기는 전압이 수학식 3에 나타낸 전압값에 가산되어 출력되므로 출력 전압(Vout)은 다음의 수학식 5와 같이 된다.

[수학식 5]

Vout = Qm/C3+(C1/C3)·Vin Cp/(Cp+C2)

그리고 또 하나의 원인은 판독 동작을 기입 동작에서의 메모리 버스의 전위차 및 판독 동작마다 메모리 버스의 전위의 분산이다.

도28에 도시된 종래의 아날로그 FIFO 메모리에 있어서, 클록 신호(72)가 액티브되어 기입 회로(2)의 용량 소자(21)로부터 메모리 셀(10)외 용량 소자(11)로의 전하의 전송이 완료되었으며(즉 기입 동작이 종료되었을 때), 메모리 버스(13A)의 전위는 아날로그 그랜드 전위가 되는 한편, 메모리 버스(13B)의 전위(Vb)는 다음의 수학식 6과 같다.

[수학식 6]

Vb = Vang+Vin

여기에서 Vang은 아날로그 그랜드 전위이여, Vin은 기입된 아날로그 신호 전위이다. 즉. 판독 동작 개시지의 메모리 버스(13B)의 전위는 바로 전에 기입된 아날로그 신호의 영향을 받아 변화한다.

한편, 메모리 셀(10)로부터 아날로그 신호 판독되었을 때는 메모리 버스(13A. 13B)의 전위는 모드 아날로그 그랜드 전위가 되므로 기입 동작 개시시에는 메모리 버스(13A. 13B)의 전위는 모두 아날로그 그랜드 전위이다.

즉, 판독 동작과 기입 동작에 있어서. 메모리 버스(13B)의 전위가 달라진다. 더욱이 판독 동작의 메모리 버스(13B)의 전위는 그 직전의 기입 동작에 의해 기입된 아날로그 신호의 영향을 받으므로 판독 동작마다 분산 된다.

아날로그 FIFO 메모리를 실리콘 프로세스에 의해 제조한 경우. 메모리 버스는 통상 미리 예상하기가 곤란한 많은 기생 용량을 갖고 있다. 이 때문에 메모리 셀로부터 아날로그 신호를 판독할 에 메모리 버스의 기생 용량으로 축적된 전하도 항께 판독될 가능성이 있고, 이미 설명한 바와 같이 메모리 버스의 전위는 판독 동작과 기입 동작에서 다르며. 더구나 판독 동작마다 분산하므로 메모리 버스의 기생 용량에 기인하는 오차가 아날로그 신호에 생기게 된다.

이와 같이 종래의 아날로그 FIFO 메모리에서는 버스의 배선간 용량 등의 기생 용량의 영향에 의해 기입된 아날로그 신호가 판독시에 반드시 정확하게 재현되지 않는, 즉 기입시와 판독시에서 아날로그 신호에 오차가 생긴다는 문제가 있었다.

본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 아날로그 FIFO 메모리로서 기입시와 판독시의 아날로그 신호의 오차를 줄여서 기입된 아날로그 신호가 정밀도가 높게 판독되도록 하는 것을 목적으로 한다.

[발명의 구성 및 작용]

상기 목적 달성을 위해 청구항 1의 발명이 강구한 해결 수단은. 입력한 아날로그 신호를 소정 시간 지연시켜서 입력순으로 아날로그 FIFO 메모리에 있어서, 아날로그 신호를 기억하는 복수의 메모리 셀과. 각 메모리 셀에 접속되어 아날로그 신호를 전송하는 메모리 버스를 갖는 메모리 버스 회로를 포함하며, 각 메모리 셀에 대하여 소정의 순서로, 상기 메모리 버스를 통하여 아날로그 신호를 판독하는 판독 동작 및 상기 메모리 버스를 통하여 아날로그 신호를 기입하는 기입 동작을 행하는 것이며, 판독 동작을 행하기 전에 상기 메모리 버스의 기생 용량에 축적된 전하가 제거되도록 상기 메모리 버스를 소정의 전위로 설정하는 리세트 동작을 챙하는 것이다.

청구항 1의 발명에 의하면 판독 동작 전체 메모리 버스를 소정의 전위로 설정하는 리세트 동작을 행함으로써 메모리 버스의 기생 용량에 축적된 전하가 제거되고, 또 기입 동작마다 메모리 버스 전위의 분산이 없어지므로 메모리 버스의 기생 용량의 영향을 받지 않고, 메모리 셀로부터 아날로그 신호를 판독할 수 있다.

따라서 기입시와 판독시의 아날로그 신호의 오차를 줄일 수 있고, 기입된 아날로그 신호를 정밀도가 높게 판독할 수 있게 된다.

그리고 청구항 2의 발명에서는 상기 청구항 1의 아날로그 FIFO 메모리에서의 메모리 셀은 아날로그 신호를 전하의 형태로 축적하는 용량 소자와, 상기 용량 소자와 상기 메모리 버스의 접속 상태를 전환 제어하는 스위치를 포함하며, 상기 스위치는 당해 메모리 셀이 아날로그 신호의 판독 및 기입을 행하는 대상으로서 선택되었을 때 판독 동작 및 기입 동작시에 온 상태가 되는 것으로 한다.

또, 청구항3의 발명에서는 상기 청구항2의 아날로그 FIFO 메모리에 있어서, 상기 메모리 버스 회로의·메모리 셀에 상기 메모리 버스를 통하여 아날로그 신호를 기입하는 기입 회로와. 상기 메모리 버스 회로의 메모리 셀로부터 상기 메모리 버스를 통하여 아날로그 신호를 판독하는 판독 회로를 포함하며, 상기 메모리 버스 회로는, 상기 기입 회로와 메모리 버스를 기입 동작시는 도통 상태로 하는 한편, 판독 동작시는 비도통 상태로 하는 입력 수단과, 상기 판독 회로와 메모리 버스를 판독 동작시에 도통 상태로 하는 한편. 기입 동작시는 비도통 상태로 하는 출력 수단을 포함한 것이며, 리세트 동작시에 있어서, 상기 메모리 버스 회로는 입력 수단에 의해 기입 회로와 메모리 버스를 비도통 상태로 하는 동시에 출력 수단에 의해 판독 회로와 메모리 버스를 도통 상태로 하고. 또 메모리 버스에 접속된 모든 메모리 셀의 스위치를 오프 상태로 하는 한편, 상기 판독 회로는 상기 출력 수단을 통하여 메모리 버스와 아날로그 신호 입력 단자를 소정의 전위로 설정하는 것이다.

그리고 청구항 4의 발명에서는 상기 청구항 3의 아날로그 FIFO 메모리에 있어서, 상기 메모리 버스는 제1및 제2버스 배선으로 구성되어 있고, 상기 판독 회로는, 역상 입력 단자가 상기 제1버스 배선과 상기 출력 수단을 통하여 접속되는 한편, 정상 입력 단자가 상기 제2버스 배선과 상기 출력 수단을 통하여 접속되는 동시에 소정와 전위로 설정된 연산 증폭기와. 상기 연산 증폭기와 역상 입력 단자와 출력 단자 사이에 설치되어 아날로그 신호를 전하의 형태로 축적하는 용량 소자와, 상기 연산 증폭기의 역상 입력 단자와 출력 단자 사이에 상기 용량 소자와 병렬로 설치되고. 상기 연산 증폭기의 역상 입력 단자와 출력 단자의 접속 상태를 전환 제어하는 스위치를 포함하며, 상기 스위치는 리세트 동작시에 있어서 온 상태로 되는 한편. 판독 동작시 및 기입 동작시에 있어서 오프 상태로 되는 것으로 한다.

또 청구항 5의 발명에서는 상기 청구항 4의 아날로그 FIFO 메모리에 있어서, 판독 회로는 상기 스위치 대신에 상기 연산 증폭기의 역상 입력 단자와 소정의 전위를 갖는 전원의 접속 상태를 전환 제어하는 제1스위치와. 상기 연산 증폭기의 출력 단자와 상기 소정의 전위를 갖는 전원와 접속 상태를 전화 제어하는 제2 스위치를 포함하며, 상기 제1 및 제2스위치는 리세트 동작시에 있어서 온 상태로 되는 한관. 판독 동작시 및 기입동작시에 있어서 오프 상태로 되는 것으로 한다.

청구항 5의 발명에 의하면 판독 회로의 연산 증폭기의 역상 입력 단자 및 출력 단자는 리세트 동작에 있어서, 단순이 단락되는 것이 아니고 소정의 전위를 갖는 전설에 접속되므로 판독 회로가 리세트 동작시에 발진하는 것을 방지할 수 있다.

또, 청구항 6의 발명에서는 상기청구항 1의 아날로그 FIFO 메모리에 있어서, 상기 메모리 버스 회로를 각각 갖는 복수의 메모리부를 포함하며, 상기 복수의 메모리부는 판독 동작 및 기입 동작을 병행하여 행하고, 또 하나의 메모리부가 판독 동작을 행할 때, 다른 메모리부가 기입 동작을 행하며, 각 메모리 부는 판독 동작을 행하기 전에 리세트 동작으로 행하는 것이다.

청구항 6의 발명에 의하면 기입 동작이나 판독 동작에 이용하는 시간을 줄이지 않고 리세트 동작을 행하는 것이 가능하게 되므로 고정밀도 및 저소비 전력을 양립시킨 아날로그 FIFO 메모리를 실현할 수 있다.

그리고 청구항 7의 발명에서는 상기 청구항 6의 아날로그 FIFO 메모리에 있어서, 상기 복수와 메모리부중 하나의 리세트 동작을 행하고, 계속해서 판독 동작으로 행할 때, 다른 메모리부는 기입 동작을 행하는 것으로 한다.

또, 청구항 8의 발명에서는 상기 청구할 6의 아날로그 PIFO 메모리에 있어서. 상기 복수의 메모리부중 하나의 메모리부가 판독 동작을 행할 때, 다른 메모리부는 기입 동작을 행하고, 계속해서 리세트 동작을 행하는 것으로 한다.

또, 청구항 9의 발명에서는 상기 청구항 6의 아날로그 FIFO 메모리에 있어서, 상기.복수의 메모리부의 개수는 3 이상이며, 상기 복수와 메모리부 중 하나의 메모리부가 판독 동작을 행하고, 또 다른 메모리부가 기입 동작을 행할 때 상기 하나의 메모리부 및 다른 메모리부 이외의 메모리부가 리세트 동작을 행하는 것으로 한다.

또, 청구항 10의 발명에서는 상기 청구항 1의 아날로그 FIFO 메모리는 상기 메모리 버스 회로를 복수개 포함하며, 이 복수의 메모리 버스 회로 중 하나의 메모리 버스 회로에 대하여 판독 동작 및 기입 동작을 행했을때, 다음으로 상기 하나의 메모리 버스 회로 이의의 메모리 버스 회로에 대하여 판독 동작 및 기입 동작을 행하며. 하나의 메모리 버스 회로에 대하여 판독 동작 및 기입 동작을 챙할 에. 다음에 판독 동작 및 기입 동작을 행하는 다른 메모리 버스 회로에 리세트 동작을 행하는 것으로 한다.

청구항 11의 발명에 의하면 기입 동작이나 판독 동작에 이용하는 시간을 줄이지 않고 리세트 동작을 행하는 것이 가능하게 되므로 고정밀도 및 저소비 전력을 양립시킨 아날로그 FIFO 메모리를 실현할 수 있다.

또, 청구항 11의 발명에서는 상기 청구항 10의 아날로그 FIFO 메모리에 있어서. 각 메모리 버스 회로의 메모리 셀에 대하여 수직 어드레싱을 행하는 것으로 한다.

또, 청구항 12의 발명이 강구한 해결 수단은 입력한 아날로그 신호를 소정의 시간 지연시켜서 입력순으로 출력하는 아날로그 FIFO 메모리로서, 아날로그 신호를 기억하는 복수의 메모리 셀과, 각 메모리 셀에 접속되고. 아날로그 신호를 전송하는 메모리 버스를 갖는 메모리 버스 회로를 포함하며. 상기 메모리 셀은 아날로그 신호를 전하의 형태로 축적하는 용량 소자와, 상기 용량 소자와 메모리 버스의 접속 상태를 전찬 제어하는 스위치를 갖고, 상기 스위치는 당해 메모리 셀이 아날로그 신호의 판독 및 기입을 행하는 대상으로서 선택되었으며 판독동작 및 기입 동작시에 온 상태로 되며, 상기 메모리 버스 회로는 상기 메모리 버스에 접속된 더미 용량 소자를 갖는 더미 메모리 셀을 추가로 포함한 것이다.

청구항 12의 발명에 의하면 메모리 버스에 접속된 용량 소자를 갖는 더미 메모리 셀에 의해 아날로그 신호 기입시의 메모리 셀의 용량이 외관상 커지므로 메모리 버스의 기생 음량에 의해 생기는 전하 전송 오차의 영향을 상대적으로 작게 할 수 있다. 따라서 메모리 버스의 기생 용량이 아날로그 FIFO 메모리의 입출력 특성에 미치는 영향을 저감시킬 수 있다.

그리고 청구항 13의 발명에서는 상기 청구항 12의 아날로그 FIFO 메모리에 있허서, 상기 더미 메모리 셀은 상기 메모리 버스의 양단에 상기 복수의 메모리 셀을 끼우도록 설치되어 있는 것으로 한다.

청구항 13의 발명에 의하면 판독 및 기입 대상의 메모리 셀의 레이아웃 상의 위치에 의한 메모리 버스의 임피던스의 변화가 감소하기 때문에 버스 회로의 세트링 특성을 안정시킬 수 있게 되며. 아날로그 FIFO 메모리의 입출력 특성을 개선할 수 있다.

또, 청구항 14의 발명이 강구한 해결 수단은 입력한 아날로그 신호를 소정시간 지연시켜서 입력순으로 출력하는 아날로그 FIFO 메모리에 있어서. 아날로그 신호를 기억하는 복수의 메모리 셀과, 각 메모리 셀에 접속되고, 또 아날로그 신호를 전송하는 메모리 버스를 포함하며. 상기 메모리 셀은 아날로그 신호를 축적하는 소자와. 이 소자와 메모리 버스의 접속 상태를 전환 제어하는 스위치를 갖고, 상기 스위치는 드레인 및 소스 중 한쪽이 메모리 버스에 접속되는 동시에 다른 쪽이 상기 소자에 접속되고, 또 게이트에 제허 신호가 입력되는 MOS 트랜지스터에 의해 구성되어 있고. 상기 MOS 트랜지스터는 이 MOS 트랜지스터의 드레인으로부터 소스로 누설되는 전기력선이 차단되도록 드레인과 소스 사이에 게이트가 삽입된 레이아웃 패턴을 갖는 것이다.

청구항 14에 발명에 의하면 셀의 스위치로서 이용하는 MOS 트랜지스터에 기생하는 드레인-소스간 용량이 매우 작아지므로 메모리 버스의 기생 용량 자체를 줄일 수 있다.

또. 청구항 15의 발명이 강구한 해결 수단은, 상기 청구항 14의 발명을 아날로그 FIFO 메모리 이외의 용도에도 적용하는 것이며, 소자와 신호선의 접속 상태를 전환 제어하는 스위치 소자로서, 드레인 및 소스 중 한 쪽이 상기 소자에 접속되는 동시에 다른 쪽이 상기 신호선에 접속되고 게이트에 제어 신호가 입력되는 MGS트랜지스터에 의해 구성되어 있고, 상기 MOS 트랜지스터는 이 MOS 트랜지스터의 드레인으로부터 소스로 누설되는 전기력선이 차단되도록 드레인과 소스 사이에 게이트가 삽입된 레이아웃 패턴을 갖는 것이다.

청구항 15와 발명에 의하면 MOS 트랜지스터에 기생하는 드레인-소스간 용량이 매우 작하지므로 소자 및 신호선에 생기는 기생 용량을 대폭 줄일 수 있다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 청부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 본 발명의 실시예에 대하여 설명하기로 한다.

(제1실시 예 )

도1은 본 발명의 제1실시예에 따른 아날로그 FIFO 메모리를 도시한 도면으로, (a)는 구성의 개략을 도시한 도면, (b)는 동작의 개략을 도시한 도면이다.

본 실시예에 따른 아날로그 FIFO 메모리는 도1의 (a)도시된 바와 같이 아날로그 신호를 기억하는 메모리 셀이 접속된 메모리 버스를 갖는 메모리 버스 회로(1). 메모리 셀에 메모리 버스를 통하여 아날로그 신호를 기입하는 기입 회로(2) 및 메모리 셀로부터 메모리 버스를 통하여 아날로그 신호를 판독하는 판독 회로(3)로 구성 된다.

본 실시예에 따른 아날로그 FIFO 메모리에 있어서 특징적인 것은 판독 동작전에 메모리 버스의 기생 용량에 축적된 전하를 제외하고 리세트 동작을 랭하는 것이다. 즉, 도1의 (b)에 도시된 바와 갈이 실시예에 따른 아날로그 FIFO 메모리의 동작은 기본적으로 리세트, 판독 및 기입의 3가지로 나뉜다. 우선 리세트 동작에 의해 메모리 버스를 리세트하고, 다음에 판독 동작에 의해 리세트한 메모리 버스에 접속된 메모리 셀(어드레스 m)로부터 아날로그 신호를 판독한다. 이 에 아날로그 신호가 판독된 메모리 셀에 축적되어 있는 전하량은 0이 되므로 다음에 기입 동작에 의해 이 메모리 셀에 입력 신호를 기입한다.

종래의 아날로그 FIFO 메모리에서는 메모리 버스의 기생 용량의 존재에 의해 아날로그 FIFO 메모리로부터 판독되는 아날로그 신호가 그 직전에 아날로그 FIFO 메모리에 기입된 아날로그 신호의 영향을 받는다는 문제가 있었다. 따라서 직전에 기입된 아날로그 신호의 영향을 배제하기 위해 메모리 버스를 리세트하는 동작을 아날로그 신호의 판독 동작 전에 한다.

도2는 메모리 버스 회로(1)의 구성의 예를 도시한 회로도이다. 도2에서 10온 아날로그 신호를 기억하는 메모리 셀, 13은 제1 및 제2버스 배선(13A, 13B)으로 구성되는 메모리 버스, 15는 기입 회로(2)와 메모리 버스(13)의 접속 상태를 제어하는 입켠 수단, 16은 판독 회로(3)와 메모리 버스(13)의 접속 상태를 제어하는 입력수단이다. 메모리 셀(10)은 제1 및 제2버스 배선(13A. 13B) 사이에 직렬로 접속된, 아날로그 신호를 전하의 형태로 축적하는 용량 소자(11) 및 스위치(12)를 갖고 있고. 스위치(12)는 메모리 셀 스위치 구동 신호(51) 및 메모리 셀 선적 신호(SL)에 따라 동작하는 스위치 제어 수단(12c)레 의해 온 오프를 전환 제어한다. 입력 수단(15)은 스위치(15A, 15B)를 구비하고, 스위치(15A, 15B)는 입력 스위치 구동 신호(52) 및 메모리 셀 선택 신호(SL)에 따라 동작하는 스위치 제허수단(15c)에 의해 온 오프를 전환 제어한다. 출력 수단(16)온 스위치(16A,16B)를 구비하고. 스위치(16A. 168)는 출력 스위치 구동 신호(53) 및 메모리 셀 선택 신호(SL)에 따라 동작하는 스위치 제어 수단(16c)에 의해 온 오프를 전환 제어한다.

메모리 버스의 리세트란 도2에 도시된 바와 같은 메모리 버스 회로(1)를 예를 들면 제1 및 제2버스 배선(13A, 13B)의 전위를 동일 전위 또는 일정 전위차로 하는 동작이다. 이로써 메모리 버스(13)의 기생 용량으로 축적되는 전하는 1 또는 일정하게 되며, 아날로그 신호의 판독 동작에 있어서, 바로 전에 기입된 아날로그 신호의 영향을 받지 않게 된다.

도2의 (a)는 기입 회로(2)의 구성예를 도시한 도면이고, 도3와 (b)는 판독회로(3)의 구성예를 도시한 도면이다. 도3의 (a)에 도시한 바와 같이 기입 회로(2)는 스위치드 커패시터 샘플 홀드 회로(SCSH 회로)(20) 및 연산 증폭기(25)로 구성되어 있고, SCSH 회로(20)는 입력 신호를 전하의 형태로 일단 축적하는 용량 소자(21) 및 스위치(22a,22b,22c, 22d)로 구성된다. 스위치(22a.22c)는 제1기입 스위치 구동 신호(S4)에 의해 온 오프를 전환 제어하는 한편. 스위치(22b.74)는 제2기입 스위치 구동 신호(55)에 의해 온 오프를 전환 제어한다. 또, 도3의 (b)에 도시된 바와 같이 판독 회로(3)는 출력 신호를 전하의 형태로 일단 축적하는 충량 소자(31), 스위치(32), 및 연산 증폭기(33)로 구성되어 있다. 스위치(32)는 판독 스위치 구동 신호(56)에 의해 온 오프를 전환 제어 한다.

본 실시예에 따른 아날로그 FIFO 메모리의 리세트 동작, 판독 동작 및 기입 동작에 대하여 도4∼도6을 이용하여 설명하기로 한다.

도4∼도6은 도1의 (a)의 개략 구성에 있어서, 도2 및 도3의 회로 구성을 이용했을 매의 본 실시예에 따른 아날로그 FIFO 메모리의 구성을 도시한 도면이다. 도4는 리세트 동작일 에의 상태를, 도5는 판독 동작일 때의 상태를, 도6은 기입 동작일 때의 상태를 각각 도시하고 있다. 또. 61은 메모리 버스(13)의 기생 용량에 있어서, 제1 및 제2버스 배선(13A, 13B) 사이에 배선간 용량이다. 또, 도4∼도6에 있어서, 설명을 간단하게 하기 위해 메모리 셀(10)은 1개만을 나타내고 있고, 또, 각 스위치의 제어에 관한 제어 수단 및 신호는 생략하고 있다.

본 실시예에 따른 리세트 동작에서는 제1버스 배선(13A)과 제2버스 배선(138)을 소정의 전위(예를 들어 아날로그 그랜드 전위)로 하고. 또 판독 회로(3)에 있어서, 연산 증폭기(33)와 병렬로 럴속된 용량 소자(31)외 전하량을 0으로 한다. 이와 같은 리세트 동작에 의해 제1 및 제2버스 배선(13A, 138)은 동일 전위가 되기 때문에 제1 및 제2버스 배선(13A. 13B)의 배선간 용량(61)으로 축적된 전하량은 0이 된다. 또 판독 동작 개시시와 기입 동작 개시시에 있어서 제1 및 제2버스 배선(13A, 13B)의 전위가 같아지기 때문에 제1 및 제2버스 배선(13A, 13B) 사이의 배선간 용량(61)의 영향을 받지 않고 메모리 셀(10)로부터 전하의 판독을 행할 수 있다.

본 실시예에 따른 리세트 동작에는 판독 회로(3)를 이용한다. 즉 도4에 도시된 바와 같이 리세트 동작에 있어서, 메모리 버스 회로(1)의 입력 수단(15)의 스위치(15A, 15B)를 오프 상태로 하는 동시에 출력 수단(76)의 스위치(16A, 16B)를 온 상태로 하고, 또 메모리 버스(13)에 접속된 모든 메모리 셀(10)의 스위치(12)를 호프 상태로 한다. 또 판독 회로(3)의 스위치(32)를 온 상태로 한다. 이 때 판독회로(3)의 연산 증폭기(33)의 역상 및 정상 입력 단자(33a, 33b)는 동일 전위가 되고, 이로써 판독 회로(3)의 연산 증폭기(33)의 역상 및 정상 입력 단자(33a. 33b)에 출력 수단(16)물 통하여 각각 접속된 메모리 버스 회로(1)의 제1 및 제2 버스 배선(13A. 13B)은 동일 전위가 된다. 이 때문에 배선간 용랸(61)으로 축적된 전하는 방전되고, 배선간 용랭(61)의 전하량은 0이 된다. 이와 같이 하여 본 실시예에 따른 아날로그 FIFO 메모리의 리세트 동작이 완료된다.

다음으로 리세트 동작에 이어서 판독 동작이 행해진다. 도5에 도시된 바와 같이, 판독 동작에서, 판독 회로(3)의 스위치(32)를 오프 상태로 하여 연산 증폭기(33)의 리세트 상태를 해제한다. 이후, 메모리 셀(10)의 스위치(12)를 온 상태로 하고. 메모리 셀(10)의 용량 소자(11)에 축적된 전하를 판독 회로(3)의 용량 소자(31)로 전송한다. 전하의 전송이 완료되면 메모리 버스 회로(1)의 제1 및 제2버스 배선(13A, 138)은 다시 동일 전위가 된다. 이와 같이 하여 판독 동작이 완료된다.

또, 리세트 동작 및 판독 동작에 있어서, 기입 회로(2)의 SCSH 회로(201에 있어서, 스위치(22a, 22c)를 온 상태로 하는 동시에 스위치(22b, 22d)를 오프 상태로 한다. 이로써 입력 아날로그 신호가 전하의 형태로 SCSH회로(70)의 용량 소자로 축적된다.

이어서 판독 동작에 계속해서 기입 동작이 행해진다. 도6에 도시된 바와 같이 기입 동작에 있어서. 메모리 버스 회로(1)의 입력 수단(15)의 스위치(15A, 15B)를 온 상태로 하는 동시에, 출력 수단(16)의 스위치(16A, 16b)를 오프 상태로 한다. 한편 기입 회로(2)와 SCSH 회로(20)에 있어서, 스위치(22b.22d)를 온 상태로 하는 동시에 스위치(22a, 22c)를 오프 상태로 한다. 이 때 기입 회로(2)의 연산 증폭기(25)에 의해 SCSH 회로(20)의 용량 소자(21)로 축적된 전하가 메모리 셀(10)의 용량 소자(11)까지 전송된다.

(제 1실시 예의 변형 예 )

도7은 도3의 (b)에 도시된 통상의 아날로그 FIFO 메모리의 판독 회로(3) 대신에 이용되는 본 변형예에 따른 판독 회로(3A)와 구성을 도시한 도면이다. 도7에 도시된 본 변형예에 따른 판독 회로(3A)에서는 통상의 아날로그 FIFO 메모리의 판독 회로(3)에서의 스위치(32) 대신에 연산 증폭기(33)의 역상 입력 단자 단자(33a) 및 출력 단자(33b)를 아날로그 그랜드 전원에 접속할 것인지의 여부를 전환 제어하는 제1 및 제2스위치(32A, 32B)가 설치되어 있다. 제1 및 제2스위치(32A,328)는 모두 판독 스위치 구동 신호(56)에 의해 제어된다.

도3의 (b)에 도시된 판독 회로(3)에 있어서, 스위치(7)의 역할은 연산 증폭기(33)의 역상 입력 단자(33a)와 출력 단자(33b)를 단락하고, 역상 입력 달자(33a) 및 출력 단자(77)와 전위를 아날로그 전위로 그랜드 전위로하여 용량 소자(31)의 전하량을 0을 하는 것이다. 그런데 역상 입력 단자(33a)와 출력 달자(33c)틀 단락하면 판독 회로(3)가 불안정하게 되어 발진할 가능성이 있다.

도3의 (b)에 도시된 바와 같이, 용량 소자(31)에 의해 귀환이 걸린 연산 증폭기(33)에서는 용량 소자(31)의 역상 입력 단자(33a) 측의 전하가 고정되었을 때는 용량 소자(31)의 전하는 움직이지 않게 되기 때문에 연산 증폭기(33)의 상태도 안정된다. 이것온 연산 증폭기(33)의 상태가 무조건 안정하게 되는 것을 나타낸다. 바꾸어 말하면 SCSH 회로(20)와 같이 연산 증폭기(25)의 역상 입력 단자(25a)와 출력 단자(25c) 사이에 병렬 접속된 용량으로 전하는 전송하는 회로에서는 전하의 전송을 마쳤을 때 회로는 반드시 안정 상태가 되고 발진 상태가 되는 일은 없다.

즉, 도3의 (b)에 도시된 바와 같이 판독 회로(3)가 불안정 상태가 되는 즉, 발진 상태의 빠질 가능성이 있는 것은 스위치(32)가 온 상태로 되었을 예이다.

그래서 도7에 도시된 본 변형예에 따른 판독 회로(3A)에서는 연산 증폭기(33)의 역상 입력 단자(33a)와 출력 단자(33c)를 단락할 때 역상 입력 단자(33a) 및 출력 단자(33c)을 모두 직접 아날로그 그랜드 전원에 접속함으로써 그 전위를 강제적으로 아날로그 그랜드 전위로 하는 것을 특징으로 한다.

즉, 도7에 도시된 판독 회로(3A)에 힌어서, 연산 증폭기(33)의 역상 입력 단자(33a)와 출력 단자(33c)를 단락할 때는 제1 및 제2스위치(32A. 32B)를 모두 온 상태로 하여 역상 입력 단자(33a) 및 출력 단자(33c)와 전위를 모두 아날로그 그랜드 전위로 함으로써 회로를 리세트한다. 이러한 방식에 의해 연산 증폭기(33)의 역상 입력 단자(33a)와 출력 단자(33c)를 단락할 때, 그 전위가 아날로그 그랜드 전원에 의해 강제적으로 아날로그 그랜드 전위로 고정된다. 따라서 어떠한 상태에서도 발진할 위험성이 없는 안정된 판독 회로(3A)가 실현된다.

또 본 발명의 제1실시예는 복수개의 메모리 셀(10)을 갖는 복수의 메모리 버스 회로(1)를 구비한 아날로그 FIFO 메모리에도 용이하게 적용할 수 있다.

도8은 아날로그 FIFO 메모리를 복수 메모리 버스 구성으로 한 경우의 회로 구성의 예를 도시한 도면으로 기입 회로(2)와 판독 회로(3) 사이에 복수의 메모리 버스 회로(1)가 병렬로 구성된 것을 도시한다. 또 도8에서는 기입 회로(2)와 접속 단자(4a, 4b) 및 판독 회로(3)의 접속 단자(5a, 5b)를 도시하고 있고, 기입 회로(2)와 판독 회로(3)는 도시를 생략하고 있다.

도8에 있어서, 41은 메모리 셀 선택 신호(SL)를 출력하는 어드레스 발생 회로이다. 메모리 셀 선택 신호 ISL)는 행 어드레스 선택 신호(SR1∼SH3)과 열 어드레스 선랙 신호(SC1∼SC3)의 2가지로 나된다. 여기에서는 각 신호는 모두 로우 액티브인 것으로 하고 있으므로 입력 수단(15)의 스위치 제어 수단(15c)은 OR 게이트(15d)에 의해 실현되는 동시에 출력 수단(16)의 스위치 제어 수단 (16c)은 OR 게이트(16d)에 의해 실현된다. 즉, 입력 수단(15)에 있어서, 행 어드레스 선택 신호(SR1∼SR3)와 스위치 구동 신호(52)가 모두 "L" 일 때 스위치(15A, 15B)가 온 상태가 되고, 출력 수단(16)에 있어서 행 어드레스 선택 신호(SR1∼SR3)와 출력 스위치 구동 신호(53)가 모두 "L" 일 때 스위치(16A. 16B)가 온 상태가 된다. 바꾸어 말하면 행 어드래스 선택 신호(SR1∼SR3)에 의해 선택된 메모리 버스 회로(1)만이 입력 수단(15)의 스위치(15A. 15B) 및 출력 수단(16)의 스위치(16A, 16B)를 온 상태로 할 수 있다.

다음에 메모리 셀(17)의 스위치(12) 구동 방법에 대하여 설명하기로 한다. 메모리 셀(10)의 스위치(12)는 OR 게이트(l2d, 12e)에 의해 생성되는 챙 어드레스 선택 신호(SR1∼SR3)중 하나와 열 어드레스 선택 신호 (SC1∼SC3)중 하나와 메모리 셀 스위치 구동 신호(51)의 논리합 신호에 외에 구동된다. 따라서 행 어드레스 선택 신호와 열 어드레스 선택 신호에 의해 선져된 메모리 셀(10)만이 메모리 셀 스위치 구동 신호(51)을 스위치(12)로 전달할 수 있다. 예를 듣면 도8에서 행 어드레스 선택 신호(SR2)와 열 어드레스 선택 신호(SC2)가 "L" 이 되었을 때는 메모리 셀(lO)만이 메모리 셀 스위치 구동 신호(51)를 스위치(12)로 전달할 수 있다. 즉 행 어드레스 선택 신호와 열 어드레스 선택 신호에 의해 메모리 버스 회로(1)와 메모리 셀(17)을 자유롭게 선택할 수 있으므로 임의의 메모리 셀(17)에 대하여 아날로그 신호의 기입 판독을 할 수 있다.

도9는 아날로그 FIFO 메모리의 구체적인 어드레싱 방법을 설명하기 위한 도면이다. 도9에서는 m행 n열의 메모리 셀을 구비한 아날로그 FIFO 메모리를 도시한다. 도9에서 42a는 m진 카운터로서 메모리 어드레스의 상위 비트를 지정하는 상위 카운터, 42b는 n진 카운터로서 메모리 어드레스의 하위 비트를 지검하는 하위 카운 터이며. 상위 카운터(42a) 및 하위 카운터(42b)에 의해 어드레스 신호 발생 회로가 구성되어 있다. 하위 카운터(42b)는 외부로부터 주어지는 클록에 따라 인크리먼트 동작을 한다. 또 43은 하위 카운터(42b)의 자릿수 넘김 신호이며, 상기 카운터(42a)는 이 자릿수 넘김 신호(43)에 따라 인크리먼트 동작을 한다.

즉, 메모리 어드레스는 하위 카운터(42b)의 인크리먼트 동작에 따라 순서대로 (1, 1), (1, 2), (1, 3)으로 진행 하고. (1. n)까지 가면 하위 카운터(42b)로부터 자릿수 넘김 신호(43)가 출력되므로 상위 카운터(42a)가 인크리 먼트 동작을 행하고, 이로써 (2, 1)이 어드레스로서 지정된다. 마찬가지로 (m. n)까지 메모리 어드레스가 지정 된 후, 다시(1, 1)로 복귀한다. 따라서 각 메모리 셀에 기입된 아날로그 신호는 하위 카운터(42b)에 주어지는 클록의 주기를 T로 하면 (m×n×T) 다음에 판독된다.

본 실시예에서의 메모리 셀 어드레스 전환 타이밍은 도1에 도시된 바와 같이 메모리 셀에 신호를 기입한 후이다. 즉, 입력된 아날로그 신호를 메모리 셀에 기입한 후에 다음의 메모리 셀이 액세스되고. 리세트 등작 후에 아날로그 신호가 판독된다. 이 때 이 메모리 셀에는 상기 설명한 바와 같이 (m×n×T) 앞에 기입된 아날로그 신호가 저장되어 있다. 따라서 도9에 도시된 바와 같은 어드레싱에 의해 지연 시간이 (m×n×T)의 아날로그 FIFO 메모리로서 동작하게 된다.

(제2실시 예)

도10은 본 발명의 제2실시예에 따른 아날로그 FIFO 메모리 구성의 개략을 도시한 도면이다. 도10에 도시된 바와 같이 본 발명의 제2실시예에 따른 아날로그 FIFO 메모리는 동일한 구성으로 이루어지는 제1 및 제2메모리부(171a, 101b)를 포함하며, 제1 및 제2메모리부(101a. 101b)는 각각 아날로그 신호를 기억하는 메모리 셀이 접속된 메모리 버스를 갖는 메모리 버스 회로(1), 메모리 셀에 메모리 버스를 통하여 아날로그 신호를 기입하는 기입 회로(2), 메모리 셀로부터 메모리 버스를 통하여 아날로그 신호를 판독하는 판독 회로(3)로 구성된다.

또, 5는 제1 및 제2메모리부(101a, 101b)로부터 출력된 아날로그 신호를 샘플 홀드하는 샘플 홀드 회로이며, 51은 제1 및 제7메모리부(101a. 101b)로부터 출력된 아날로그 신호를 전하의 형태로 축적하는 용량 소자. 52a는 제1메모리(101a)와 용량의 소자(51)의 접속/비접속을 전환 제어하는 스위치, 53은 버퍼앰프이다. 스위치 (52a)는 제1 샘플 홀드 스위치 구동 신호(57)에 의에 제어되는 한편, 스위치(52b)는 제2샘플 홀드 스위치 구동 신호(S7)에 의해 제어되는 한편, 스위치(52b)는 제2샘플 홀드 스위치 구동신호(58)에 의해 제어된다.

도11은 도10에 도시된 본 실시예에 따른 아날로그 FIFO 메모리 동작의 개략을 도시한 도면이다. 도11에 도시된 바와 같이 본 실시예에 따른 아날로그 FIFO 메모리에 있어서, 제1 및 제2메모리부(101a, 101b)는 모두 제1실시예와 마찬가지로 리세트 동작, 판독 동작 및 기입 동작을 반복한다. 또, 제1 및 제2메모리부(101a. 101b)는 병렬 동작하고. 클록 신호에 동기하여 한쪽이 기입 동작을 하는 동안에 다른쪽이 리세트 동작 및 판독 동작을 한다. 이 결과 클록 주기마다 아날로그 신호의 입출력이 행해진다.

도10 및 도11에 도시된 바와 같이 본 실시 예에서는 아날로그 FIFO 메모리를 동일한 구성으로 이루어지는 2개의 메모리부(101a, 101b)로 나뉘어 각각 병렬 동작시키고 있다. 이러한 구성을 예를 들면 TV 신호의 지연용으로 이용하는 경우에 매우 효과적이다. 이것에 대하여 설명하기로 한다.

도29는 종래의 아날로그 FIFO 메모리 동작의 개략을 도시한 도면이다. 도29레 도시된 바와 같이, 종래의 아날로그 FIFO 메모리에서는 클록 주기마다 아날로그 신호의 판독 동작 및 기입 동작을 한다. 즉, 판독 동작이나 기입 동작으로 할당할 수 있는 시간온 클록 주기의 반이 된다. 통상 NTSC 컬러 신호를 아날로그 FIFO 메모리를 이용하여 지연하는 경우는 클록 주기는 약 70ns이다. 따라서 판독 동작이나 기입 동작으로 할당할 수 있는 시간은 약 35na가 된다. 이 시간 내에 아날로그 신호의 판독이나 기입을 하기 위해서는 아날로그 FIFO 메모리에 대하여 매우 고속 동작이 요구되며 이 시간 내에 또한 리세트 동작 등의 판독이나 기입 이의의 동작을 실시하는 것은 사실상 불가능하다.

본 실시예에 따른 아날로그 FIFO 메모리에서는 2개의 메모리부(101a, 101b)를 병렬 구성하여 판독 동작과 기입 동작을 병렬로 실행하므로 종래에 비하여 2배의 시간을 판독 동작이나 기입 동작으로 할당할 수 있고, 판독 동작 전에 리세트 동작을 실행할 수 있는 시간의 여유를 만들 수 있다. 따라서 예를 들면 TV 신호의 지연용에 이층하는 경우에도 판독 동작 전에 리세트 동작을 실행할 수 있다.

본 실시예에 따른 아날로그 FIFO 메모리의 구체적인 동작에 대하여 도12∼도17을 참조하여 상세히 설명하기로 한다.

도12는 도17외 개략 구성에 71어서, 도2 및 도3의 회로 구성을 이용했을 때의 본 실시예에 따른 아날로그 FIFO 메모리의 구성을 도시한 도면이다. 또 도12에서는 각 스위치를 제어하는 제어 신호도 아울러 도시한다. 또 설명을 간단히 하기 위례 제1 및 제2메모리부(101a, 101b)의 메모리 셀(10)은 각각 1개만을 도시한다.

도12에 도시된 바와 같이 제허 신호(M1R1)는 제1메모리부(101a)에 있어서, 기입 회로(2)의 제1기입 스위치 구동 신호(54) 및 메모리 셀 회로(1)의 출력 스위치 구동 신호(53)로서 주어지는 한편, 제2메모리부(101b)에 있어서 기입 회로(2)의 제2 기입 스위치 구동 신호(55) 및 메모리 셀 회로(1)의 입력 스위치 구동 신호(52)로서 주어진다. 즉. 제어 신호(M1R1)에 의해 제1메모리부(101a)에서는 기11 회로(2)의 스위치(22a, 22c) 및 메모리 셀 회로(1)의 스위치(16A. 16B)가 제어되는 한편, 제2메모리부(101b)에서는 기입 회로(2)의 스위치(22b, 22d) 및 메모리 셀 회로(1)의 스위치(15A, 15B)가 제어된다.

한편, 제어 신호(M2R1)는 제1메모리부(101a)에 있어서, 기입 회로(2)의 제2 기입 스위치 구동 신호(55) 및 메모리 셀 회로(1)의 입력 스위치 구동 신호(52)로서 주어지는 한편 제2메모리부(101b)에 있어서, 기입 회로(2)의 제1기입 스위치 구동 신호(54) 및 메모리 셀 회로(1)의 출력 스위치 구동 신호(53)로서 주어진다. 즉, 제어 신호(M2R1)에 의해 제1메모리부(101a)에서는 기입 회로(2)의 스위치(22b,22d) 및 메모리 셀 회로(1)의 스위치(15A, 15B)가 제어되는 한편 제2메모리(101b)에서는 기입 회로(2)의 스위치(22a, 22c) 및 메모리 셀 회로(1)의 스위치(16A, 16b)가 제어된다.

또, 제어 신호(M2R2)는 제1메모리부(171a)의 판독 회로(3)의 판독 스위치 구동 신호(S6) 및 샘플 홀드 회로(5)의 제2샘플 홀드 스위치 구동 신호(58)로서 주어진다. 즉, 제어 신호(MIR2)에 의해 제1메모리부(101a)의 판독 회로(3)의 스위치(32) 및 샘플 홀드 회로(5)의 스위치(52b)가 제어된다.

한편. 제어 신호(M2H2)는 제2메모리부(101b)의 판독 회로(3)의 판독 스위치 구동 신호(56) 및 심플 홀드 회로(5)의 제1샘플 홀드 스위치 구동 신호(57)로서 주어진다. 즉. 제어 신호(M2R2)에 의해 제2메모리부(101b)의 판독 회로(3)의 스위치(32) 및 샘플 홀드 회로(5)의 스위치(52a)가 제어된다.

또, 제어 신호(M2R2)는 제1메모리부(101b)의 메모리 버스 회로(1)의 메모리 셀 스위치 구동 신호(51)로서 주어지고. 제어 신호(M2R1)와 함께 OR 게이트(12f)로 입력된다. 제1메모리부(101a)의 메모리 셀(10)의 스위치(12)는 제어 신호(M1R3, M2R1)의 논리합 신호에 의해 제어된다. 한편, 제어 신호 H2R3는 제2메모리부 (101b)의 메모리 버스 회로(1)의 메모리 셀 스위치 구동 신호(51)로서 주어지고, 제어 신호(M1R1)와 함께 OR 게이트(12f)로 입력된다. 제2메모리부(101b)의 메모리 셀(10)의 스위치(12)는 제어 신호(M2R3, M1R1)의 논리합 신호에 의해 제어된다.

도13은 도12에 도시된 아날로그 FIFO 메모리를 제어하는 각 제어 신호의 시간 변화를 도시한 도면이다. 도13에서 제어 신호를 모두 로우 액티브인 것으로 하고 있다. 또. M2Address는 제1메모리부(101a)의 메모리 셀 어드레스이며, M2Address는 제2메모리부(101b)의 메모리 셀 어드레스이다.

도13에 도시된 바와 같이. 도12,에 도시된 아날로그 FIFO 메모리의 동작은 각 제어 신호의 시간 변화에 따라 4개의 모드 MODE1∼MODE4로 나뉜다. 도14∼도17은 도12에 도시된 아날로그 FIFO 메모리의 가 모드 MODE1∼MODE4의 상태를 도시한 도면이다. 도12에 도시된 아날로그 FIFO 메모리의 각 모드해서의 동작을 도14∼도17을 참조하여 설명하기로 한다.

(모드1)

우선, 모드1에서는 제1메모리부(101a)는 판독 동작을 위한 메모리 버스(13)회 리세트 동작 및 입력 아날로그 신호의 샘플링을 행하고, 한편 제2메모리부(101b)는 기입 동작을 행한다.

메모리 버스(13)의 리세트 동작에는 판독 회로(3)를 이용한다. 즉. 도14에 도시된 바와 같이 제1메모리부(101a)에 있어서. 판독 회로(3)의 스위치(32)를 온상태로 하는 동시에 출력 수단(16)의 스위치(16A. 16B)를 온 상태로 한다. 그러면 제1버스 배선(13A)과 제2버스 배선(138)은 모두 아날로그 그랜드 전위가 되고. 또 용량 소자(31)에 축적되는 전하도 0이 된다. 이 때 메모리 셀(10)외 스위치(12)는 똥량 소자(11)가 리세트되지 않도록 오프 상태로 되어 있다. 또, 이것과 동시에 SCSH 회로(20)의 스위치(22a, 22c)가 온 상태로 됨으로써 입력 아날로그 신호가 용량 소자(21)로 샘플링된다.

한편 제2메모리부(101b)에 있어서, SCSH 회로(20)의 스위치(22b, 22d)가 온 상태로 되고, 또 입력 수단(15)의 스위치(15A. 15B)가 온 상태로 되.므로 용량 소자(21)의 전하가 메모리 버스(13)를 봉하여 메모리 셀(10)의 용량 소자(11)로 전송된다. 즉, 기입 동작이 행해진다. 또, 이 에 샘플 홀드 회로(5)의 스위치(52b)가 온 상태로 됨으로써 판독 회로(3)의 출력 아날로그 신호가 샘플 홀드 회로(5)의 용량 소자(51)로 샘플링된다.

(모드2)

다음에, 모드2에서는 제1메모리부(101a)는 판독 동작을 한다. 즉. 도15에 도시된 바와 같이, 제1메모리부(101a)에 있어서, 판독 회로(3)의 스위치(32)는 오프 상태로 되는 동시에 메모리 셀(10)의 스위치(12)가 온 상태로 되고, 이로써 메모리 셀(10)의 용량 소자(11)의 전하는 메모리 버스(13)를 통하여 판독 회로(3)의 용량 소자(31)로 전송된다.

한편 제2메모리부(101b)는 계속해서 기입 동작을 하지만 샘플 홀드 회로(5)는 스위치(52b)가 오프 상태가 됨으로써 홀드 상태로 된다.

(모드3)

모드3에서는 모드1과는 반대로 제1메모리부(101a)는 판독 동작을 하고, 한편, 제2메모리부(101b)는 판독 동 작을 위한 메모리 버스(13)의 리세트 동작 및 입력 아날로그 신호의 샘플링을 행한다.

즉, 도16에 도시된 바와 같이, 제1메모리부(101a)에 있어서, SCSH 회로(2D)의 스위치(22b, 22d)가 온 상태로 되는 동시에 입력 수단(15)의 스위치(15A, l5B)는 온 상태로 되므로 기입 회로(2)의 용량 소자(21)의 전하가 메모리 버스(13)를 통하여 메모리 셀(10)의 용량 소자(11)로 전송된다. 또. 이 때 샘플 홀드 회로(5)의 스위치(52a)가 온 상태로 됨으로써 판독 회로(3)의 출력 아날로그 신호가 샘플 홀드 회로(5)의 용량 소자(51)로 샘플링 된다.

한편 제2메모리부(101b)에 있어서. 판독 회로(3)의 스위치(32)를 온 상태로 하는 동시에, 출력 수단(16)외 스위치(16A, l6B)를 온 상태로 함으로써 메모리 버스(13) 및 판독 회로(3)의 용량 소자(7)는 리세트된다. 이와 동시에 SCSH 회로(20)의 스위치(22a, 22e)가 온 상태로 됨으로써 입력 아날로그 신호가 기입 회로(2)의 용량 소자(21)로 샘플링 된다.

(모드4)

마지막으로 모드4에서는 모드2와는 반대로 제2메모리부(101b)가 판독 동작을 한다. 즉. 도17에 도시된 바와 같이, 제2메모리부(101b)에 있어서, 판독 회로(3)의 스위치(32)는 오프 상태로 되는 동시에 메모리 셀(10)의 스위치(12)가 온 상태로 됨으로써 메모리 셀(17)외 용량 소자(11)로 축적된 전하가 메모리 버스(13)를 통하여 판독 회로(3)의 용량 소자(31)로 전송된다. 한편 제1메모리부(101a)는 계속해서 기입 동작을 하지만 샘플 홀드 회로(5)는 스위치(52a)가 오프 상태가 됨으로써 흩드 상태로 된다.

이와 같은 각 모드 1∼모드 4에서의 동작을 반복함으로써 도11에 도시된 바와 같은 본 실시예에 따른 아날로그 FIFO 메모리의 동작을 실현할 수 있다.

또, 병렬 동작하는 제1 및 제2메모리부(101a, 101b)중. 한쪽이 판독 동작을 하는 동안에 다른 쪽이 기입 동작 및 리세트 동작을 하도록 각 제어 신호에 따라 제어해도 상관없다.

또, 메모리 버스 회로(1)를 각각 갖는 메모리를 3개 이상 설치하여 병렬 동작시켜도 된다. 이 경우는 예를 들면 하나의 메모리부가 기입 동작을 할 때 다른 메모리부가 판독 동작을 하도록 하고, 이 동안에 또 다른 메모리부가 리세트 동작을 하도륵 하면 된다.

(제3실시 예)

도18은 본 발명의 제3실시예에 따른 아날로그 FIFO 메모리 구성을 개략을도시한 도면이다. 도18에 도시된 바와 같이 본 발명의 제3실시예에 따른 아날로그 FIFO 메모리는 아날로그 신호를 기억하는 메모리 셀이 접속된 메모리 버스를 갖는 메모리 버스 회로(1)를 여러개 구비하고 있다. 또6은 판독 회로(3)로부터 출력된 아날로그 신호를 샘플 홀드하는 샘플 홀드 회로이며. 61은 판독 회로(3)로 부터 출력된 아날로그 신호를 전하의 형태로 축적하는 용량 소자, 62는 판독 회로(3)와 용량 소자(61)의 접속/비접속을 전환 제어하는 스위치, 63은 버퍼 앰프이다.

도19는 본 실시예에 따른 아날로그 FIFD 메모리에서 메모리 셀의 어드레싱을 도시한 도면이다. 본 실시예에 따른 아날로그 FIFO 메모리에서도 도19에 도시된 바와 같이 메모리 버스 회로(1)에서의 메모리 셀(10)의 나열에 대하여 수직 방향으로 메모리 셀(10)의 어드레싱을 행하는, 말자면 수직 어드레싱을 채용한다.

본 실시예에 따른 아날로그 FIFO 메모리도 판독 동작 전에 리세트 동작을 하는 점에서는 제1실시에와 같다. 본 실시 예에서 특징적인 것은 메모리 버스를 리 세트하는 동작을 아날로그 신호를 기입하는 동작과 병행하여 행하는 것이다. 이 점에 대하여 설명하기로 한다.

아날로그 FIFO 메모리가 취급하는 신호가 비디오 신호라 하면 아날로그 FIFO 메모리의 샘플링 주기는 약 79ns로 된다. 따라서 메모리 버스의 리세트 동작과 아날로그 신호의 판독 동작 및 기입 동작을 70ns 사이에 완료시킬 필요가 있다. 즉, 각 동작은 약 23ns 이내에 완료시켜야 하며, 이 때 기입 회로(2)나 판독 회로(3)에서 이용하는 연산 증폭기에 요구되는 GB곱은 1GHz에 미치게 되지만. 이 값은 현실적인 것은 아니다.

따라서 본 실시 예에서는 리세트 동작과 기입 동작을 병행하여 행하고, 그 후에 판독 동작을 행함으로써 아날로그 FIFO 메모리를 비디오 신호의 지연용으로 이용했을 예에도 각 동작에 대하여 약 35ns의 시간을 할당하는 것을 가능하게 한다. 이로써 기입 회로(2) 및 판독 회로(3)의 연산 증폭기의 부담을 경감할 수 있고, 소비 전력을 삭감할 수 있다.

리세트 동작과 기입 동작을 병행하여 행하기 위해서는 아날로그 신호를 메모리 셀에 기입하는 기간에 메모리 버스의 리세트도 동시에 행해야 한다. 그런데 당연한 일이지만, 같은 메모리 버스에 대하여 기입 동작과 리세트 동작을 동시에 실행할 수는 없으므로 본 실시 예에서는 도19에 도시된 바와 같이 수직 어드레싱을 채용함으로서 기입 동작과 리세트 동작을 병행하여 실행 가능하게 한다. 수직 어드래싱을 채용함으로써 하나의 메모리 버스 회로(1)에 아날로그 신호를 기입하는 동작과 다른 메모리 버스 회로(1)를 리세트하는 동작을 병행하여 행할 수 있다.

도20을 이용하여 본 실시예에 따른 아날로그 FIFO 메모리의 동작에 대하여 설명하기로 한다. 도27에 도시된 아날로그 FIFO 메모리는 4개의 메모리 버스 회로(1A, 1B, 1C. 1D)를 구비하고 있고. 도20의 (a)부터 (d)의 순으로 각 스위치는 동작한다. 도27에서는 온 상태로 된 스위치에 ○을 붙이고 있다.

우선 도20의 (b)에 도시된 바와 같이 메모리 버스 회로(1A)에 있어서, 입력 수단(15)의 스위치가 온 상태가되는 동시에 하나와 메모리 셀(17)의 스위치가 온 상태가 되고, 스위치가 온 상태가 된 메모리 셀(10)에 아날로그 신호가 기입된다. 한편, 다음에 아날로그 신호가 판독되는 메모리 버스 회로(1B)에서는 출력 수단(16)의 스위치가 온 상태가 되고, 또 판독 회로(3)의 스위치(32)도 온 상태가 되므로 버스 회로(1B)의 메모리 버스(13)는 리세트된다. 즉. 메모리 버스 회로(1A)매 대한 기입 동작과 메모리 버스 회로(1C)에 대한 리세트 동작이 병행하여 행해진다.

다음에 도20의 (b)에 도시된 바와 같이. 메모리 버스 회로(1B)에 대하여 판독 동작이 행해진다. 판독 회로(3)의 스위치(32)가 오프 상태가 되는 동시에 메모리 버스 회로(18)의 하나의 메모리 셀(10)의 스위치가 온 상태가 되므로 스위치가 온 상태가 된 메모리 셀(10)로부터 아날로그 신호가 판독된다.

다음에 도20의 (c)에 도시된 바와 같이, 판독 동작이 정해진 메모리 버스 회로(1B)에 대하여 기입 동작이 행해진다. 메모리 버스 회로(1B)의 13력 수단(15)의 스위치가 온 상태가 되는 동시에, 하나의 메모리셀(10)의 스위치가 온 상태가 되고, 스위치가 온 상태가 된 이 메모리 셀(10)에 아날로그 신호가 기입된다. 한편, 다음에 아날로그 신호가 판독되는 메모리 버스 회로(1C)에 대하여 리세트 동작이 행해진다. 메모리 버스 회로 1C에서는 출력 수단(16)의 스위치가 온 상태가 되고, 또 판독 회로(3)의 스위치(32)도 온 상태가 되므로 메모리 버스 회로(1C)의 메모리 버스(13)는 리세트된다. 즉 메모리 버스 회로(1B)에 대한 기입 등작과 메모리 버스 회로(1C)에 대한 리세트 동작이 병행하여 행해진다.

다음에 도20의 (d)에 도시된 바와 같이 메모리 버스 회로(1C)에 대하여 판독 동작이 행해진다. 판독 회로(3)의 스위치(32)가 오프 상태가 되는 동시에, 메모리 버스 회로(17)의 하나의 메모리 셀(10)의 스위치가 온 상태가 되므로 스위치가 온 상태가 된 메모리 셀(10)로부터 아날로그 신호가 판독된다.

도20에서 알 수 있는 바와 같이, 본 실시예에 따른 아날로그 FIFO 메모리에서는 메모리 셀에 대하여 수직으로 어드레싱을 행함으로써 하나의 버스 회로에 대한 기입 동작과 상기 하나의 메모리 버스 회로의 다음에 판독 동작을 행하는 다른 메모리 버스 회로에 대한 리세트 동작을 병행하여 행하는 것을 가능하게 하고 있다. 본 실시예에 따른 기술적 사상은 메모리 버스에 대하여 수직으로 어드레싱을 실현함으로서 기입 동작과 리세트 동작을 병행하여 행하는 것을 가능하게 하고, 각 동작에서의 동작 시간을 충분이 확보함으로써 연산 증폭기의 동작 속도를 저감하고, 그 소비 전력을 저감시키는 데에 있다.

또, 반드시 수직 어드레싱을 채용하지 않아도 복수의 메모리 버스 회로 중 하나와 메모리 버스 회로에 대하여 판독 동작 및 기입 동작을 행했을 때 다음에 상기 하나의 메모리 버스 회로 이외의 메모리 버스 회로에 대하여 판독 동작 및 기입 동작을 행하도록 메모리 셀의 어드레스를 지정하면 본 실시에와 마찬가지로 기입 동작과 리세트 동작을 병행하여 행하는 것이 가능하게 된다.

도21은 본 실시예에 따른 아날로그 FIFO 메모리의 구체적인 구성 방법을 도시한 도면이다. 또, 도21에서는 기입 회로(2)와의 접속 단자(4a. 4b) 및 판독 회로(3)와의 접속 단자(5a. 5b)를 나타내고 있고, 기입 회로(2)와 판독 회로(3)와 판독 회로(3)는 도시를 생략하고 있다. 도21에 도시된 바와 같이 본 실시예에 따른 방식을 실행시키기 위해 기입 동작을 구동하는 신호(Sa)를 생성하는 기입 제어 수단(71)과, 판독 동작을 구동하는 신호 (Sb)를 생성하는 판독 제어 수단(72)와, 리세트 동작을 구동하는 신호(Sc)를 생성하는 리세트 제어 수단(73)과, 판독 동작 및 기입 동작을 행하는 메모리 버스를 지정하는 신호(SA1)를 생성하는 제1메모리버스 지정 수단(74)과 리세트 동작홀 챙하는 메모리 버스를 지정하는 신호(SA2)를 생성하는 제2메모리 버스 지정 수단(75)을 설치 하고 있다.

도22는 도21에 도시된 아날로그 FIFO 메모리의 동작을 도시한 차이밍 차트이며, 신호(5a, 5b, 5c)의 시간 변화 및 신호(SA1, SA2)가 지정되는 메모리 버스의 어드레스를 시간 변화를 도시한다. 여기에서는 신호는 모두 로우 액티브인 것으로 하고 있다.

리세트 동작을 행하는 메모리 버스는 항상 다음에 판독 동작 및 기입 동작을 행하는 메모리 버스라면 된다. 따라서 제2메모리 버스 지정 수단(75)에 의해 생성된 신호(SA2)가 지정되는 메모리 버스의 어드레스는 제1메모리 버스 지정 수단(74)에 와해 생성된 신호(SA1)가 지정하는 메모리 버스의 다음의 메모리 버스의 어드 레스로 한다.

각 메모리 버스 회로(1)와 입력 수단(15)은 제1메모리 버스 지정 수단(74)에 의해 생성된 신호(SA1)에 의해 어드레스 지정된 경우에만 기입 제어 수단(71)에 의해 생성된 구동 신호(5a)에 의해 스위치(17A, 15B)를 구동 한다. 또, 각 메모리 버스 회로(1)의 출력 수단(16)은 제1메모리 버스 지정 수단(75)에 의해 생성된 신호(SA1)에 의해 어드레스 지정된 경우는 판독 제어 수단(72)에 의해 생성된 구동 신호(5b)에 의해 스위치(16A, 16B)를 구동하는 한편, 제2메모리 버스 지정 수단(75)에 의해 생성된 신호(SA2)에 의해 어드레스 지정된 경우는 리세트 제어 수단(73)에 의에 생성된 구동 신호(5c)에 의해 스위치(16A, 16B)를 구동한다.

도21에 도시된 바와 같은 회로 구성에 있어서. 도22에 도시된 바와 같은 제어를 행함으로써 도20에 도시된 바와 같은 각 동작이 구체적으로 실현된다.

(제4실시 예 )

도23은 본 발명의 제4실시예에 따른 아날로그 FIFO 메모리의 구성을 도시한 회로도이다. 본 발명의 제4실시예에서는 도23에 도시된 바와 같이 메모리 셀 회로(1)에서 있어서, 제1 및 제2버스 배선(13A, 13B) 사이에 미리 더미 용량 소자(121)를 설치하고 있다. 더미 용량 소자(121)에 의해 더미 메모리 셀(12G)이 구성되어 있다.

여기에서 더미 용량 소자(121)와 용량 값을 Dc, 제1 및 제2버스 배선(13A, 13B) 사이의 배선간 용량(61)의 용량 값을 Cp, 메모리 셀(10)의 용량 소자(11)의 용량 값을 Cc, 판독 회로(3)의 용량 소자(11)의 용량 값을 Cd, 기입 회로(2)의 용량 소자(21)의 용량 간을 (Cc+cd)로 한다. 이 때 입력 아날로그 신호의 전압이 Vin이라고하면 기입 회로(2)의 용량 소자(21)에 축적되는 전하(01)는 다음의 수학식 7과 같이 된다.

[수학식 7]

Q1 = Vin(Cc+cd)

이 전하(Q1)는 기입 동작에서 메모리 셀(10)의 용량 소자(11)와 더미 용량 소자(121)와 배선간 용량(61)으로 용량 값에 따라 나뉘어 축적된다: 이 때 메모리 셀(10)의 용량 소자(11)에 축적되는 전하(02)는 다음의 수학식 8과 같다.

[수학식 8]

Q2 = Vin(Cc+cd)Cc/(Cc+cd+cp)

메모리 셀(10)의 용량 소자(11)에 축적된 이외의 더미 용량 소자(121) 및 배선간 용량(61)으로 축적된 전하는 리세트 동작에 의해 제1 및 제2버스 배선(13A, 13B)이 리세트되지는 않게 된다. 이 때문에 판독 동작에 있어서 판독 회로(3)의 용량 소자(31)로 전송되는 전하는 메모리 셀(10)의 용량 소자(11)로 축적된 전하(02) 만이 되므로 이 전하(Q2) 만이 되므로 이 전하(Q2)에 의해 생기는 출력 전압(Vout)은 다음의 수학식 9와 같이된다.

[수학식 9]

Vout = Q2·Cc

= Vin·(7c+cd)/(Cc+cd+c7)

= Vin/(1+cp/(7c+cd)

즉, 수학식 9로부터 배선간 용량(61)이 출력 전합(Vout)에 미치는 영향은 다음의 수학식 10에 나타내는 것으로 알수 있다.

[수학식 10]

Cp/(Cc+cd)

즉, 배선간 용량(61)이 출력 전압(Vout)에 미치는 영향은 더미 용량 소자(121)의 존재에 의에 작아지고, 더미 용량 소자(121)의 용량 값(Cd)이 크면 클수록 배선간 용량(61)이 출력 전압(Vout)에 미치는 영향은 작아지는 것을 알 수 있다.

이상 설명한 바와 같이 본 실시예에 의하면 메모리 버스에 접속된 용량 소자를 갖는 더미 메모리 셀을 설치함으로써 메모리 버스의 기생 용량이 아날로그 FIFO 메모리의 입출력 동작에 미치는 영향을 저감할 수 있다.

본 실시에는 제2실시예와 조합시킴으로써 보다 현저한 효과를 얻을 수 있고. 예를들면 TV 신호의 지연용 아날로그 FIFO 메모리를 이용하는 경우에도 메모리 버스의 기생 용량의 영향을 저감할 수 있다.

수학식 10에서 알 수 있는 바와 같이 더미 용량 소자(121)의 용량 간(Cd)이 크면 클수록 배선간 용량(61)이 이 출력 전압(Vout)에 미치는 영향이 작아진다. 그런데 더미 용량 소자(121)의 용량 간(Cd)을 크게 한 결우에는 이것에 따라 기입 회로(2)로부터 메모리 셀(l0)로 전하를 전송할 때의 세트링 시간을 크게 취할 필요가 생긴다. 종래의 아날로그 FIFO 메모리는 예를 들면 TV 신호의 지연용에 이용하는 경우에는 회로를 고속 동작 시킬 필요가 있으므로 기입 회로(2)로부터 메모리 셀(10)로 전하를 전송할 때의 세트링 시간을 크게 취하는 것을 실제로는 매우 곤란하였다.

그런데 제2실시예에 의하면 제1 및 제2메모리부(101a, 101b)의 병렬 동작에 따라 기입 동작에 할당된 시간 이 종래의 2배가 되므로 기입 회로(2)로부터 메모리 셀(10)로 전하를 전송할 때의 세트링 시간을 충분이 크게 취할 수 있다. 이 때문에 더미 용량 소자(121)의 용량 값(Cd)을 메모리 버스의 기생 용량이 아날로그 FIFO 메모리의 입출력 동작에 미치는 영향을 저감하기에 충분한 크기로 할 수 있다.

(제5실시 예)

제4실시에는 메모리 버스에 미리 더미 메모리 셀을 설치해 둠으로써 메모리 버스의 기생 용량의 영향을 저감하는 것이었다. 본 발명의 제5실시에는 제4실시예에서 나타낸 더미 메모리 셀의 레이아웃 상의 배치 위치를 고안함으로써 판독 및 기입의 대상으로 되는 메모리 셀의 위치에 의한 아날로그 FIFO 메모리와 입출력 목성의 분산을 억제하는 것이다.

도24의 (a)는 본 발명의 제5실시예에 따른 아날로그 FIFO 메모리의 메모리 버스 회로(1)의 구성을 도시한 회로도이다. 본 실시예에서는 도24의 (a)에 도시된 바와 같이 제4실시예에서 나타낸 더미 메모리 셀(120)을 2개로 분할하고, 더미 메모리 셀(130)로서 메모리 버스(13)의 양단에 메모리 셀(10)을 끼우도록 배치한다. 더미 메모리 셀(130)은 메모리 셀(10)의 용량 소자(11)와 같은 용량 갑을 갖는 더미 용량 소자(131) 및 메모리 셀(10)의 스위치(12)의 온 저항고 같은 저항 간을 갖는 저항 소자(132)를 구비하고 있다. 본 실시있에서는 이 더미 메모리 셀(130)뮬 메모리 버스(13)의 양단에 가능한 한 많이 병렬로 배치한다.

도24의 (b)는 도24의 (a)에 도시된 메모리 버스 회로(1)에 71어서 1개의 메모리 셀(10)외 스위치가 온 상태로 된 경우의 등가 회로를 도시한 도면이다. 도24의 7b)에 있어서, 제1 및 제2버스 배선(13A, 13B)외 배선 저항을 Rb로 하고. 메모리 셀(10)의 1개당 스위치 저항과 용량 값을 각각 R1, Cm으로 한다.

메모리 버스(13)에는 복수개의 메모리 셀(10)이 접속되어 있으므로 어느 메모리 셀(10)로 전하를 전송하는 가에 따라 전하의 전송 경로가 물리적으로 달라진다. 메모리 버스(17)의 임퍼던스와 변화가 가장 온 것은 판독 및 기입의 대상으로 되는 메모리 셀(10)의 위치가 메모리 버스(13)의 가장 입력측으로부터 가장 출력측으로 변화한 경우이다. 이 예의 메모리 버스(13)의 임퍼던스의 변화를 계산한다.

지금 더미 메모리 셀(130)은 메모리 버스(13)와 입력극단에 (y-1)17, 출럭측단에 x개 배치되어 있는 것으로 한다. 판독 및 기입의 대상으로 되는 메모리 셀(10)의 위치가 가장 입력측에 있을 때 메모리 버스(13)의 입력측단에 더미 메모리 셀(130)을 포함한 메모리 셀이 y개, 출력측단에 더미 메모리 셀(130)을 포함한 메모리 셀이 x개 병렬로 접속되어 있게 된다. 이 경우, 메모리 버스(13)의 입력측에서 본 임피던스(21)는 다음의 수학식 11과 같이 된다.

[수학식 11]

Z1 = ｛2Rb·x(R1 + /sCm)+(R1 + 1/sCm)²｝

/｛2Rb·xy+(x+y)(R1 + 1/sCm)｝

한편 판독 및 기입의 대상으로 .되는 메모리 셀(10)의 위치가 가장 슬력측일 에. 메모리 버스(13)의 입력측단에 더미 메모리 셀(130)을 포함한 메모리 셀이 (y-1)개, 출력측단에 더미 메모리 셀(137)을 포함한 메모리 셀이 (x+1)개 병렬로 접속되어 있게 된다. 여기에서 메모리 버스(13)의 입력측단에 배치된 더미 메모리 셀(130)의 개수와 출력측단에 배치된 더미 메모리 셀(130)의 개수가 같다면,

[수학식 12]

y-1 = x

로 되므로 메모리 버스(13)의 입력측단에 더미 메모리 셀(130)을 포함한 메모리 셀이 x개, 출력측단에 더이 셀(137)을 포함한 메모리 셀이 f개 병렬로 접속되어 있게 된다. 이 경우의 메모리 버스(13)의 입력측에서 본 임피던스(Z2)는 수학식 11의 x와 y를 교체함으로써 계산할 수 있고, 다음의 수학식 13과 같이 된다.

[수학식 13]

Z2 = ｛2Rb·y(R1 + /sCm)+(R1 + 1/sCm)²｝

/｛2Rb·xy+(x+y)(R1 + 1/sCm)｝

따라서 판독 및 기입의 대상으로 되는 메모리 셀(10)의 위치가 메모리 버스(13)의 가장 입력측으로부터 가장 출력측으로 변화한 경우의 임피던스의 변화(Zc)는 수학식 13에 나타낸 임피던스(Z2)로부터 수학식 11에 나타낸 임피던스(21)를 변으로써 다음의 수학식 14와 같이 구할 수 있다.

[수학식 14]

Zc = 2Rb(R1 + 1/sCm)

/｛2Rb·xy+(x+y)(R1 + 1/sCm)｝

여기에서 R1》Rb라면 수학식 14는 다음의 수학식 15와 같이 근사된다.

[수학식 15]

Zc = 2Rb/(x+y)

식 (15)에서 알 수 있는 바와 같이 임퍼던스의 변화(Zc)에 대한 배선 저항(Rb)의 영향은 1/(x+y)로 저감된다.

즉, 메모리 버스(13)의 양단에 메모리 셀(10)을 기우도록 더미 메모리 셀(10)을 배치함으로써 판독 및 기입대상으로 된 메모리 셀(10)의 위치에 의한 메모리 버스(13)의 임피던스의 변화를 억제할 수 있다.

이상 설명한 바와 같이 본 실시예에 의하면 더미 메모리 셀을 메모리 버스의 양단에 설치함으로써 메모리 버스의 임피던스를 평균화 할 수 있으므로 판독 및 기입 대상의 메모리 셀의 위치에 의한 아날로그 FIFO 메모리의 입출력 특성의 분산을 억제할 수 있고, 판독 및 기입 대상의 메모리 셀에 위치에 의하지 않고 안정된 입출력 특성을 실현할 수 있다.

(제6실시 예 )

본 발명의 제6실시에는 메모리 버스의 기생 용량 자체를 저감하는 트랜지스터의 레이아웃에 관한 것이다.

도26는 본 발명의 제6실시예를 설명하기 위한 도면이며. 도면 중 (a)는 중래의 트랜지스터의 레이아웃을 도시한 도면. (b)는 본 실시예에 따른 트랜지스터의 레이아웃을 도시한 도면, (c)는 메모리 셀의 스위치로서 이용된 트랜지스터에 기생하는 드레인-소스간 용량을 도시한 모식도이다.

메모리 버스에 기생하는 배선간 용량을 감소시키기 위해서는 메모리 버스 배선간의 거리를 가능한 한 크게 취하면 된다. 그런데 도25의 (c)에 도시된 바와 같이 메모리 셀(10)의 스위치(12)를 구성하는 CMOS 트랜지스터(12A)에는 레이아웃상 필연적으로 드레인-소스간 용량(146)이 생긴다. 그러면 메모리 셀(10)의 용량 소자(11)와 CMOS 트랜지스터(12A)의 드레인-소스간 용량(146)의 직접 접속으로 이루어지는 배선간 용량이 메모리 버스에 기생하게 되고 이 배선간 용량의 용량 값은 거와 드레인-소스간 용량(146)의 용량 값이 된다. 이와 같은 배선간 용량은 CMOS 트랜지스터(12A)의 드레인-소스간 용량(146)을 없애지 않는 한 없어지는 일은 없고, 또 이와 같은 배선간 용량은 메모리 셀(10)의 수가 많아질수록 증가하므로 메모리 셀(10)을 다수 집적하여 아날로그 FIFO 메모리를 구성하는 경우에는 커다란 문제가 된다.

그래서 본 실시 예에서는 드레인 -소스 사이에 전기력선이 형성되지 않는 트랜지스터의 래이아웃을 제안한다. 원래 용량이란 전기력선이 하나의 전극으로부터 다른 전극으로 향해 형성됨으로써 형성된다. 따라서 전기력선이 형성되지 않으면 용량이 형성되는 일은 없다. 본 실시 예에서는 이 점에 착안하여 드레인-소스간에 게이트 전극을 레이아웃하여 드레인 및 소스로부터 발생하는 전기력선을 게이트 전극상에 종단시킴으로써 드레인-소스 사이에 전기력선이 형성되는 것을 방지하고, 드레인-소스간 용량이 형성되지 않도록 한다.

도25의 (a)에 도시된 바와 갈이 종래의 트랜지스터의 레이아웃에서는 드레인(143)과 소스(141) 사이와 게이트 전극(144)이 배치되지 않은 부분에서 전기력선(145)이 드레인-소스 사이에 형성되므로 드레인-소스간에 의해 용량이 형성된다.

이에 대하여 본 실시예에 다른 트랜지스터의 래이아웃에서는 도25의 (b)에 도시된 바와 같이 드레인(143)과 소간(141) 사이에 게이트 전극(144)이 간격없이 배치되므로 전기력선이 드레인-소스간 용량의 발생을 막고 있다.

이상 설명한 바와 같이 본 실시예에 의하면 메모리 셀의 스위치 소자로서 이용하는 CMOS 트랜지스터에 있어서, 드레인-소스간 사이에 전기력선이 형성되지 않는 레이아웃으로 함으로써 드레인-소스간 용량의 형성을 방지할 수 있다. 이로써 메모리 버스에 기생하는 기생 용량 자체를 작게 할 수 있다.

또 본 실시예에 따른 트랜지스터의 레이아웃은 아날로그 FIFO 메모리의 메모리 셀와 스위치로서 이용되는 트랜지스터에 대해서만 적용되는 것은 아니고, 소자와 신호선의 접속상태를 전환 제어하는 스위치 소자로서 이용되는 트랜지스터라면 적용할 수 있고, 본 실시예와 같은 효과가 얻어진다.

도30은 본 발명에 따른 리세트 동작의 효과를 도시한 도면이며, 동 도면중 (a)는 리세트 동작을 행하지 않을 때의 아날로그 FIFO 메모리의 주파수 특성, (b)는 본 발명에 따른 리세트 동작을 행했을 때의 아날로그 FIFO 메모리의 주파수 특성이다. 도30에서 알 수 있는 바와 같이 본 발명에 따른 리세트 동작을 행함으로써 아날로그 FIFO 메모리의 주파수 특성은 평탄하게 되고, 종래보다 아날로그 FIFO 메모리의 입출력 특성이 개선된다

[발명의 효과]

이상과 같이 본 발명에 의하면 판독 동작 전에 메모리 버스의 소정의 전위로 설정하는 리세트 동작을 행 함으로써 메모리 버스의 기생 용량의 영향을 받지 않고 메모리 셀로부터 아날로그 신호를 판독할 수 있다.

따라서 기입시와 판독시에서의 아날로그 신호의 오차를 줄일 수 있고, 기입된 아날로그 신호를 정밀도 높게 판독할 수 있게 된다.

또, 병렬 구성이나 수직 어드레싱을 채용함으로써 기입 동작이나 판독 동작에 이용하는 시간을 줄이지 않고 리세트 동작을 행하는 것이 가능하게 된다. 따라서 고정밀도 및 저소비 전력을 양립시킨 아날로그 FIFO 메모리를 얻을 수 있다.

또, 더미 메모리 셀을 설치함으로써 메모리 셀의 기생 용량이 아날로그 FIFO 메모리의 입출력 특성에 미치는 영향을 저감시킬 수 있다. 또. 메모리 셀의 스위치로서 이용하는 MOS 트랜지스터의 레이아웃 패턴을 개선함으로써 메모리 버스의 기생 용량 자체를 줄일 수 있다.

Claims (15)

1. 입력한 아날로그 신호를 소정의 시간 지연시켜서 입력순으로 출력하는 아날로그 FIFO 메모리에 있어서, 아날로그 신호를 기억하는 복수의 메모리 셀과, 각 메모리 셀에 접속되어 아날로그 신호를 전송하는 메모리 버스를 갖는 메모리 버스 회로를 포함하며. 각 메모리 셀에 대하여 소정의 순서로. 상기 메모리 버스를 통하여 아날로그 신호를 판독하는 판독 동작 및 상기 메모리 버스를 통하여 아날로그 신호를 기입하는 기입 동작을 행하는 것이며, 판독 동작을 행하기 전체 상기 메모리 버스의 기생 용량에 축적된 전하가 제거되도록 상기 메모리 버스를 소정의 전위로 설정하는 리세트 동작을 행하는 것을 특징으로 하는 아날로그 FIFO 메모리.
2. 제1항에 있어서, 상기 메모리 셀은 아날로그 신호를 전하의 형태로 축적하는 용량 소자화, 상기 용량 소자와 상기 메모리 버스의 접속 상태를 전환 제어하는 스위치를 포함하며, 상기 스위치는 당해 메모리 셀이 아날로그 신호와 판독 및 기입을 행하는 대상으로서 선택되었을 때 판독 동작 및 기입 동작시에 온 상태가 되는 것을 특징으로 하는 아날로그 FIFO 메모리.
3. 제2항에 있어서, 상기 메모리 버스 회로의 메모리 셀에 삼기 메모리 버스를 통하여 아날로그 신호를 기입하는 기입 회로와, 상기 메모리 버스 회로의 메모리 셀로부터 상기 메모리 버스를 통하여 아날로그 신호를 판독하는 판독 회로를 포함하며, 상기 메모리 버스 회로는, 상기 기입 회로와 메모리 버스를, 기입 동작시는 도통 상태로 하는 한편, 판독 동작시는 비도통 상태로 하는 입력 수단과, 상기 판독 회로와 메모리 버스를 판독 동작시는 도통 상태로 하는 한편. 기입 동작시는 비도통 상태로 하는 출력 수단을 포함하며, 리세트 동작시에 있어서. 상기 메모리 버스 회로는 입력 수단에 의해 기입 회로화 메모리 버스를 비도통 상태로 하는 동시에 출혈 수단에 의해 판독 회로와 메모리 버스를 도통 상태로 하고, 또 메모리 버스에 접속된 모든 메모리 셀의 스위치를 오프 상태로 하는 한편. 상기 판독 회로는 상기 출력 수단을 통하여 메모리 버스와 접속된 아날로그 신호 입력 단자를 소정의 전위로 설정하는 것을 특징으로 하는 아날로그 FIFO 메모리.
4. 제3항에 있어서, 상기 메모리 버스는 제1 및 제2버스 배선으로 구성되어 있고, 상기 판독 회로는, 역상 입력 단자가 상기 제1버스 배선과 상기 출력 수단을 통하여 접속되는 한편, 정상 입력 단자가 상기 제2버스 배선과 상기 출력 수단을 통하여 접속되는 동시에 소정의 전위로 설정된 연산 증폭기와, 상기 연산 증폭기외 역상 입력 단자와 출력 단자 사이에 설치되고, 아날로그 신호를 전하의 형태로 축적하는 용량 소자와, 상기 연산 증폭기의 역상 입력 단자와 출력 단자 사이에 상기 용량 소자와 병렬로 설치되고, 상기 연산 증폭기의 역상 입력 단자와 출력 단자의 접속 상태를 전환 제어하는 스위치를 포함하며. 상기 스위치는 리세트 동작시에 있어서 온 상태가 되는 한편, 판독 동작시 및 기입 동작시에 있어서 오프 상태로 되는 것을 특징으로 하는 아날로그 FIFO 메모리.
5. 제4항에 있어서. 상기 판독 회로는 상기 스위치 대신에 상기 연산 증폭기의 역상 입력 단자와 상기 소정의 전위를 갖는 전원의 접속 상태를 전환 제어하는 제1스위치와, 상기 연산 증폭기의 출력 단자와 상기 소정의 전위를 갖는 전원의 접속 상태를 전환 제어하는 제2스위치를 포함하며. 상기 제1 및 제2스위치는 리세트 동작시에 있어서 온 상태로 되는 한편, 판독 동작시 및 기입 동작시에 있어서 오프 상태로 되는 것을 특징으로 하는 아날로그 FIFD 메모리.
6. 제1항에 있어서, 상기 메모리 버스 회로는 각각 갖는 복수의 메모리부를 포함하며, 상기 복수의 메모리부는 판독 동작 및 기입 동작을 병행하여 행하고. 또, 하나의 메모리부가 판독 동작을 행할 때 다른 메모리부가 기입 동작을 행하며, 각 메모리부는 판독 동작을 행하기 전에 리세트 동작을 행하는 것을 특징으로 하는 아날로그 FIFO 메모리.
7. 제6항에 있어서, 상기 복수의 메모리부중 하나와 메모리부가 리세트 동작을 행하고, 계속해서 판독 동작을 행할 때, 다른 메모리 부는 기입 동작을 행하는 것을 특징으로 하는 아날로그 FIFO 메모리.
8. 제6항에 있어서, 상기 복수의 메모리부중 하나의 메모리부가 판독 동작을 행할 때, 다른 메모리와는 기입동작을 행하고, 계속해서 리세트 동작을 행하는 것을 특징으로 하는 아날로그 FIFO 메모리.
9. 제6항에 있어서. 상기 복수의 메모리부의 개수는 3 이상이며. 상기 복수의 메모리부 중 하나의 메모리부가 판독 동작을 행하고, 또 다른 메모리부가 기입 동작을 행할 때 상기 하나의 메모리부 및 다른 메모리부 이외의 메모리부가 리세트 동작을 행하는 것을 특징으로 하는 아날로그 FIFO 메모리.
10. 제1항에 있어서, 상기 메모리 버스 회로를 복수개 포함하며, 이 복수와 메모리 버스 회로 중 하나의 메모리 버스 회로에 대하여 판독 동작 및 기입 동작을 행헌을 때, 다음에 상기 하나의 메모리 버스 회로 이의의 메모리 버스 회로에 대하여 판촉 동작 및 기입 동작을 행하며. 하나의 메모리 버스 회로에 대하여 판독 동작 및 기입 동작을 행할 때, 다음에 판독 동작 및 기입 동작을 행하는 다른 메모리 버스 회로에 대하여 리세트 동작은 행하는 것을 특징으로 하는 아날로그 FIPO 메모리.
11. 제10항에 있어서, 각 메모리 버스 회로의 메모리 셀에 대하여 수직 어드레싱을 행하는 것을 특징으로 하는 아날로그 FIFD 메모리.
12. 입력한 아날로그 신호를 소정 시간 지연시켜서 입력순으로 출력하는 아날로그 FIFO 메모리에 있어서, 아날로그 신호를 기억하는 복수의 메모리 셀과, 각 메모리 셀에 접속되어, 아날로그 신호를 전송하는 메모리 버스를 갖는 메모리 버스 회로를 포함하며, 상기 메모리 셀은 아날로그 신호를 전하를 형태로 축적하는 용량 소자와, 상기 용량 소자와 메모리 버스의 접속 상태를 전환 제어하는 스위치를 갖고, 상기 스위치는 당해 메모리 셀이 아날로그 신호의 판독 및 기입을 행하는 대상으로서 선택되었을 때 판독 동작 및 기입 동작시에 온 상태가 되며, 상기 메모리 버스 회로는 상기 메모리 버스에 접속된 더미 용량 소자를 갖는 더미 메모리 셀 을 추가로 포함하는 것을 특징으로 하는 아날로그 FIFO 메모리.
13. 제12항에 있어서. 상기 더미 메모리 셀은 상기 메모리 버스의 양단에 상기 복수의 메모리 셀을 끼우도록 설치되어 있는 것을 특징으로 하는 아날로그 FIFO 메모리.
14. 입력한 아날로그 신호를 소정 시간 지연시켜서 입력순으로 출력하는 아날로그 FIFO 메모리에 있어서, 아날로그 신호를 기억하는 복수의 메모리 셀과. 각 메모리 셀에 접속되고. 또 아날로그 신호를 전송하는 메모리 버스를 포함하며, 상기 메모리 셀은 아날로그 신호를 축적하는 소자와, 이 소자와 메모리 버스의 접속 상태를 전환 제어하는 스위치를 갖고. 상기 스위치는 드레인 및 소스 중 한 쪽이 메모리 버스에 접속되는 동시에 다른 쪽이 상기 소자에 접속되고, 또 게이트에 제어 신호가 입력되는 MOS 트랜지스터에 의해 구성되고 있고. 상기 MOS트랜지스터는 이 MOS 트랜지스터와 드레인으로부터 소스로 누설되는 전기력선이 차단되도록 드레인과 소스 사이에 게이트가 삽입된 레이아웃 패턴을 갖는 것을 특징으로 하는 아날로그 FIFO 메모리.
15. 소자와 신호선의 접촉 상태를 전환 제어하는 스위치 소자에 있어서, 드레인 및 소스 중 한 폭이 상기 소자에 접속되는 동시에 다른 폭이 상기 신호선에 접속되고, 게이트에 제어 신호가 입력되는 MOS 트랜지스터에 의해 구성되고, 상기 MOS 트랜지스터는 이 MOS 트랜지스터의 드레인으로부터 소스로 누설되는 전기력선이 차단되도록 드레인과 소스 사이에 게이트가 삽입된 레이아웃 패턴을 갖는 것을 특징으로 하는 아날로그 FIFO 메모리.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.