JPH0779396A - 電子装置 - Google Patents
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- JPH0779396A JPH0779396A JP6161085A JP16108594A JPH0779396A JP H0779396 A JPH0779396 A JP H0779396A JP 6161085 A JP6161085 A JP 6161085A JP 16108594 A JP16108594 A JP 16108594A JP H0779396 A JPH0779396 A JP H0779396A
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- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
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Abstract
(57)【要約】
【目的】 例えばＴＦＴを具える薄膜回路はモノリシッ
ク集積回路と比較して性能が悪く、例えばアクティブマ
トリクス液晶ディスプレイのような大面積電子装置の駆
動回路への使用が制限される。本発明の目的はこの問題
を解決することにある。 【構成】 外部増幅器１５０を具える帰還を用いて薄膜
回路の性能を向上させる。この帰還は回路の逐次動作出
力段１０の並列ノード４０から共通帰還ライン５１及び
共通外部増幅器１５０を用いて行う。従って、必要とさ
れる基板端子と外部回路との間の接続数が減少する。種
々のバッファを帰還ライン５１と帰還端子５６との間に
挿入して帰還ライン５１上の容量性負荷を減少させるこ
とができる。
ク集積回路と比較して性能が悪く、例えばアクティブマ
トリクス液晶ディスプレイのような大面積電子装置の駆
動回路への使用が制限される。本発明の目的はこの問題
を解決することにある。 【構成】 外部増幅器１５０を具える帰還を用いて薄膜
回路の性能を向上させる。この帰還は回路の逐次動作出
力段１０の並列ノード４０から共通帰還ライン５１及び
共通外部増幅器１５０を用いて行う。従って、必要とさ
れる基板端子と外部回路との間の接続数が減少する。種
々のバッファを帰還ライン５１と帰還端子５６との間に
挿入して帰還ライン５１上の容量性負荷を減少させるこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、基板上に薄膜回路、例
えばデバイスセル群の駆動回路、を形成するように相互
接続された薄膜回路素子を具えた電子装置、例えばアク
ティブマトリクス液晶ディスプレイ又はイメージセンサ
又はデータ記憶装置に関するものである。本発明は特に
薄膜回路の性能の向上に関するものである。
えばデバイスセル群の駆動回路、を形成するように相互
接続された薄膜回路素子を具えた電子装置、例えばアク
ティブマトリクス液晶ディスプレイ又はイメージセンサ
又はデータ記憶装置に関するものである。本発明は特に
薄膜回路の性能の向上に関するものである。
【０００２】
【従来の技術】デバイスセルを絶縁基板上の薄膜回路素
子として形成し、駆動回路をモノリシックシリコン集積
回路として形成してなる大面積のアクティブマトリクス
装置が長年製造されてきた。モノリシック駆動回路は基
板の周縁部上又は基板のそばにマウントすることができ
るが、基板上の薄膜回路素子への多数の電気接続を必要
とする。
子として形成し、駆動回路をモノリシックシリコン集積
回路として形成してなる大面積のアクティブマトリクス
装置が長年製造されてきた。モノリシック駆動回路は基
板の周縁部上又は基板のそばにマウントすることができ
るが、基板上の薄膜回路素子への多数の電気接続を必要
とする。
【０００３】近年、駆動回路は薄膜デバイスセルと同一
の絶縁基板上に集積した薄膜回路素子として形成されて
いる。この駆動回路の薄膜集積回路化は幾つかの利点、
即ち装置のコンパクト化、電気相互接続の簡単化及び製
造コストの低減を提供する。従って、駆動回路をアクテ
ィブデバイスセルの製造に使用する薄膜回路技術と適合
する薄膜回路技術を用いて製造すれば、（集積化が装置
の歩留りに殆ど影響を与えないものとすると）駆動回路
を僅かなコストで、或いは余分のコストを必要とするこ
となく装置基板上に製造することができる。
の絶縁基板上に集積した薄膜回路素子として形成されて
いる。この駆動回路の薄膜集積回路化は幾つかの利点、
即ち装置のコンパクト化、電気相互接続の簡単化及び製
造コストの低減を提供する。従って、駆動回路をアクテ
ィブデバイスセルの製造に使用する薄膜回路技術と適合
する薄膜回路技術を用いて製造すれば、（集積化が装置
の歩留りに殆ど影響を与えないものとすると）駆動回路
を僅かなコストで、或いは余分のコストを必要とするこ
となく装置基板上に製造することができる。
【０００４】公開欧州特許出願ＥＰ−Ａ−０３４２９２
５号に、アクティブマトリクスデバイス、例えばフラッ
トパネル液晶ディスプレイの基板上に集積された薄膜駆
動回路の幾つかの例が開示されている。即ち、このＥＰ
−Ａ−０３４２９２５号には行駆動回路及び列駆動回路
の両方が開示され、各駆動回路はこの駆動回路に入力信
号を供給する入力端子を基板上に有するとともに、デバ
イスセルに結合された一連の並列出力段を有し、これら
の並列出力段がそれぞれの出力段の並列ノードに信号を
順次供給してデバイスセルを駆動することが開示されて
いる。ＥＰ−Ａ−０３４２９２５号の列及び行駆動回路
はいずれも出力段を順次アドレスするシフトレジスタを
具えている。行駆動回路はアクティブマトリクスへのそ
の出力側にバッファ回路を含むことができる。列駆動回
路はアクティブマトリクスへのその出力側にサンプルホ
ールド回路を含むことができる。
５号に、アクティブマトリクスデバイス、例えばフラッ
トパネル液晶ディスプレイの基板上に集積された薄膜駆
動回路の幾つかの例が開示されている。即ち、このＥＰ
−Ａ−０３４２９２５号には行駆動回路及び列駆動回路
の両方が開示され、各駆動回路はこの駆動回路に入力信
号を供給する入力端子を基板上に有するとともに、デバ
イスセルに結合された一連の並列出力段を有し、これら
の並列出力段がそれぞれの出力段の並列ノードに信号を
順次供給してデバイスセルを駆動することが開示されて
いる。ＥＰ−Ａ−０３４２９２５号の列及び行駆動回路
はいずれも出力段を順次アドレスするシフトレジスタを
具えている。行駆動回路はアクティブマトリクスへのそ
の出力側にバッファ回路を含むことができる。列駆動回
路はアクティブマトリクスへのその出力側にサンプルホ
ールド回路を含むことができる。
【０００５】しかし、薄膜駆動回路はモノリシック回路
と比較して性能が悪い。その理由は、慣例のモノリシッ
ク回路は単結晶シリコンで形成されるのに対し薄膜回路
素子は多結晶（又はアモルファス）シリコンで形成され
るためである。一般に、シリコン薄膜トランジスタ（Ｔ
ＦＴ）はモノリシックシリコン電界効果トランジスタと
比較してオン電流が小さくオフ電流が大きいとともにス
イッチング速度が遅い。ＴＦＴは多くの場合高いしきい
値電圧及び低い移動度を示し、これがＴＦＴを用いる高
性能回路の設計を困難にしている。これらの低特性はＴ
ＦＴ薄膜内における電荷キャリアのトラップ状態密度が
高い結果であるものと理解される。ＥＰ−Ａ−０３４２
９２５号はその影響を、幾つかの実施例において駆動回
路をコンプリメンタリＴＦＴ（即ちｎチャネルＴＦＴ及
びｐチャネルＴＦＴの両方）で形成することにより低減
しようとしている。
と比較して性能が悪い。その理由は、慣例のモノリシッ
ク回路は単結晶シリコンで形成されるのに対し薄膜回路
素子は多結晶（又はアモルファス）シリコンで形成され
るためである。一般に、シリコン薄膜トランジスタ（Ｔ
ＦＴ）はモノリシックシリコン電界効果トランジスタと
比較してオン電流が小さくオフ電流が大きいとともにス
イッチング速度が遅い。ＴＦＴは多くの場合高いしきい
値電圧及び低い移動度を示し、これがＴＦＴを用いる高
性能回路の設計を困難にしている。これらの低特性はＴ
ＦＴ薄膜内における電荷キャリアのトラップ状態密度が
高い結果であるものと理解される。ＥＰ−Ａ−０３４２
９２５号はその影響を、幾つかの実施例において駆動回
路をコンプリメンタリＴＦＴ（即ちｎチャネルＴＦＴ及
びｐチャネルＴＦＴの両方）で形成することにより低減
しようとしている。
【０００６】
【発明が解決しようとする課題】本発明の目的は、薄膜
回路の性能を著しく向上させる回路手段を提供し、該手
段により高性能の駆動回路をフラットパネル液晶ディス
プレイ又は他の大面積電子装置の薄膜回路基板上に薄膜
集積化することができるようにすることにある。
回路の性能を著しく向上させる回路手段を提供し、該手
段により高性能の駆動回路をフラットパネル液晶ディス
プレイ又は他の大面積電子装置の薄膜回路基板上に薄膜
集積化することができるようにすることにある。
【０００７】
【課題を解決するための手段】本発明は、基板上に、入
力端子及び一連の並列出力段を有する薄膜回路を形成す
るように相互接続された薄膜回路素子を具え、前記並列
出力段が順次に動作してこれら出力段のそれぞれの並列
ノードに信号を供給する電子装置において、当該装置
は、更に、前記並列出力段から前記入力端子への帰還ル
ープを具え、該帰還ループは前記並列出力段の並列ノー
ドに結合された共通帰還ラインと、前記基板上に設けら
れ前記共通帰還ラインに接続された帰還端子と、該帰還
端子と前記入力端子との間に接続された帰還増幅器とを
具え、該帰還増幅器は基板上の前記薄膜回路素子の外部
にあることを特徴とする。
力端子及び一連の並列出力段を有する薄膜回路を形成す
るように相互接続された薄膜回路素子を具え、前記並列
出力段が順次に動作してこれら出力段のそれぞれの並列
ノードに信号を供給する電子装置において、当該装置
は、更に、前記並列出力段から前記入力端子への帰還ル
ープを具え、該帰還ループは前記並列出力段の並列ノー
ドに結合された共通帰還ラインと、前記基板上に設けら
れ前記共通帰還ラインに接続された帰還端子と、該帰還
端子と前記入力端子との間に接続された帰還増幅器とを
具え、該帰還増幅器は基板上の前記薄膜回路素子の外部
にあることを特徴とする。
【０００８】本発明に従ってこのような帰還ループを設
けることにより薄膜回路の性能を向上させることができ
る。この手段により回路動作の多くの点を改善すること
ができ、例えば回路素子特性のばらつきに対する不感応
性、周波数応答及びスイッチング動作の改善及び非直線
性の低減を得ることができる。薄膜回路が弱い信号を出
力する場合には、それぞれの並列ノードからの信号の若
干の正帰還を用いて信号を増大させるとともに薄膜回路
素子の低性能を補償することができる。このように正帰
還ループを用いてディジタル信号の信号レベルを回復さ
せることができる。しかし、負帰還ループの方が多くの
場合に有用である。その理由は、負帰還は薄膜回路によ
り導入される信号誤りを減ずるからである。負帰還を用
いる回路は、この帰還の実行のために高い利得を有する
必要がある。本発明ではこの利得を帰還端子と入力端子
との間に接続された帰還増幅器により与えることができ
る。この増幅器は基板上の薄膜回路素子の外部にあるた
め、モノリシック集積回路として形成することができ、
従って高い利得を有するものとすることができる。この
モノリシック集積回路チップは基板上にマウントするこ
とができ、或いは基板のそばにマウントすることができ
る。本発明では、帰還増幅器を順次に動作する並列出力
段に結合された共通帰還ラインに接続することにより、
回路に多数（例えば数百）の並列出力段が存在する場合
でも、単一の（即ち共通の）増幅器及び単一の（即ち共
通の）帰還端子を用いて上述の帰還の効果を得ることが
できる。このように、本発明によれば、大きな駆動回路
を有する装置の基板に数百個の帰還路及び帰還端子を設
ける必要なしにこの薄膜駆動回路の数百個の出力段の性
能を向上させることができる。
けることにより薄膜回路の性能を向上させることができ
る。この手段により回路動作の多くの点を改善すること
ができ、例えば回路素子特性のばらつきに対する不感応
性、周波数応答及びスイッチング動作の改善及び非直線
性の低減を得ることができる。薄膜回路が弱い信号を出
力する場合には、それぞれの並列ノードからの信号の若
干の正帰還を用いて信号を増大させるとともに薄膜回路
素子の低性能を補償することができる。このように正帰
還ループを用いてディジタル信号の信号レベルを回復さ
せることができる。しかし、負帰還ループの方が多くの
場合に有用である。その理由は、負帰還は薄膜回路によ
り導入される信号誤りを減ずるからである。負帰還を用
いる回路は、この帰還の実行のために高い利得を有する
必要がある。本発明ではこの利得を帰還端子と入力端子
との間に接続された帰還増幅器により与えることができ
る。この増幅器は基板上の薄膜回路素子の外部にあるた
め、モノリシック集積回路として形成することができ、
従って高い利得を有するものとすることができる。この
モノリシック集積回路チップは基板上にマウントするこ
とができ、或いは基板のそばにマウントすることができ
る。本発明では、帰還増幅器を順次に動作する並列出力
段に結合された共通帰還ラインに接続することにより、
回路に多数（例えば数百）の並列出力段が存在する場合
でも、単一の（即ち共通の）増幅器及び単一の（即ち共
通の）帰還端子を用いて上述の帰還の効果を得ることが
できる。このように、本発明によれば、大きな駆動回路
を有する装置の基板に数百個の帰還路及び帰還端子を設
ける必要なしにこの薄膜駆動回路の数百個の出力段の性
能を向上させることができる。
【０００９】電子装置のタイプに応じて、薄膜回路は種
々の回路機能を実行するものとすることができる。現在
特に重要な薄膜回路の例は基板上の薄膜回路素子からな
る一群のデバイスセルを駆動する駆動回路である。デバ
イスセルは種々にグループ化することができ、従って駆
動回路も種々のタイプの構成にすることができる。幾つ
かの装置では、デバイスセルは単一の行又は種々のタイ
プのリニアアレイにすることができる。しかし、最も一
般的には（例えば、フラットパネルディスプレイ、イメ
ージセンサ及びデータ記憶装置においては）セルを行及
び列のマトリクスにグループ化することができる。本発
明はアナログ入力端子及び出力端子を有する駆動回路、
特にフラットパネルディスプレイのビデオ行及び列駆動
回路の性能を向上させるのに有利である。しかし、本発
明による帰還はディジタル出力駆動回路、例えばデータ
をディジタルデータ記憶装置に供給する列駆動回路又は
アナログマトリクス装置の行駆動回路の性能を向上させ
るのに用いることもできる。
々の回路機能を実行するものとすることができる。現在
特に重要な薄膜回路の例は基板上の薄膜回路素子からな
る一群のデバイスセルを駆動する駆動回路である。デバ
イスセルは種々にグループ化することができ、従って駆
動回路も種々のタイプの構成にすることができる。幾つ
かの装置では、デバイスセルは単一の行又は種々のタイ
プのリニアアレイにすることができる。しかし、最も一
般的には（例えば、フラットパネルディスプレイ、イメ
ージセンサ及びデータ記憶装置においては）セルを行及
び列のマトリクスにグループ化することができる。本発
明はアナログ入力端子及び出力端子を有する駆動回路、
特にフラットパネルディスプレイのビデオ行及び列駆動
回路の性能を向上させるのに有利である。しかし、本発
明による帰還はディジタル出力駆動回路、例えばデータ
をディジタルデータ記憶装置に供給する列駆動回路又は
アナログマトリクス装置の行駆動回路の性能を向上させ
るのに用いることもできる。
【００１０】任意の所定の薄膜回路のどの部分を帰還ル
ープに含めるか選択することにより、回路の特定の部分
の性能を向上させることができる。例えば、駆動回路の
並列出力段内のサンプリングＴＦＴ及び／又はこのよう
な並列出力段内のバッファ増幅器の性能を向上させるこ
とができる。
ープに含めるか選択することにより、回路の特定の部分
の性能を向上させることができる。例えば、駆動回路の
並列出力段内のサンプリングＴＦＴ及び／又はこのよう
な並列出力段内のバッファ増幅器の性能を向上させるこ
とができる。
【００１１】薄膜回路の外部にある帰還増幅器は差動増
幅器とすることができる。外部入力信号をこのような増
幅器の一方の入力端子に供給し、この入力信号を出力段
から帰還される信号により変更したのちに薄膜回路の入
力端子に供給することができる。しかし、このような外
部入力信号は基板上の薄膜バッファ回路を経て外部差動
増幅器に供給することもできる。この場合には外部帰還
増幅器を基板上の薄膜差動バッファ回路から供給される
単一入力端子を有する増幅器とすることができる。更
に、本発明は装置基板上に種々の回路構成の種々の薄膜
バッファ及びスイッチを設けて、さもなければ装置の動
作速度を低下する種々の共通キャパシタンスの影響を絶
縁することができる。
幅器とすることができる。外部入力信号をこのような増
幅器の一方の入力端子に供給し、この入力信号を出力段
から帰還される信号により変更したのちに薄膜回路の入
力端子に供給することができる。しかし、このような外
部入力信号は基板上の薄膜バッファ回路を経て外部差動
増幅器に供給することもできる。この場合には外部帰還
増幅器を基板上の薄膜差動バッファ回路から供給される
単一入力端子を有する増幅器とすることができる。更
に、本発明は装置基板上に種々の回路構成の種々の薄膜
バッファ及びスイッチを設けて、さもなければ装置の動
作速度を低下する種々の共通キャパシタンスの影響を絶
縁することができる。
【００１２】
【実施例】図面を参照して本発明の実施例を説明する。
図１は概略図であり、正しい寸法比で描いてなく、図示
の便宜上及び明瞭のためにその多数のデバイスセルの少
数のみを示してある。図２及び図３では、各列ライン
（２６）上のデバイスセル（２９、３０）を図示の便宜
上単に負荷キャパシタＣで示すとともに、図３には一つ
の列ライン（２６）に対する列駆動回路のみを示し、多
数のこのような列駆動回路が共通信号ライン（１４）と
共通帰還ライン（５１）との間に同様に接続される点に
注意されたい。更に、図４〜図６には、多数のこのよう
な列駆動回路が間に存在する共通信号ライン（１４）及
び共通帰還ライン（５１）に接続された共通薄膜バッフ
ァ回路及び外部増幅器のみを示す。また、図面に示す種
々の実施例において対応する素子又は同一の素子には同
一の符号を付してある。
図１は概略図であり、正しい寸法比で描いてなく、図示
の便宜上及び明瞭のためにその多数のデバイスセルの少
数のみを示してある。図２及び図３では、各列ライン
（２６）上のデバイスセル（２９、３０）を図示の便宜
上単に負荷キャパシタＣで示すとともに、図３には一つ
の列ライン（２６）に対する列駆動回路のみを示し、多
数のこのような列駆動回路が共通信号ライン（１４）と
共通帰還ライン（５１）との間に同様に接続される点に
注意されたい。更に、図４〜図６には、多数のこのよう
な列駆動回路が間に存在する共通信号ライン（１４）及
び共通帰還ライン（５１）に接続された共通薄膜バッフ
ァ回路及び外部増幅器のみを示す。また、図面に示す種
々の実施例において対応する素子又は同一の素子には同
一の符号を付してある。
【００１３】薄膜回路の性能を向上させるために本発明
による帰還手段を設ける点を別にすれば、図１の電子装
置は既知のタイプ又は既知の構成の、例えばフラットパ
ネルディスプレイとすることができる。この装置は、絶
縁基板１００上にデバイスセル３３のマトリクス２２、
行駆動回路２１及び列駆動回路１２を形成するように相
互接続された多数の薄膜回路素子を具えている。マトリ
クス２２のセル３３は基板１００（例えばディスプレイ
のガラスバックパネル）上に行及び列に配置される。行
駆動回路２１は、デバイスセル３３に接続されマトリク
ス２２の行を順次アドレスする一連の薄膜並列出力ライ
ン２４を有する。列駆動回路１２は、セル３３に接続さ
れビデオ信号サンプルを順次供給してセルを順次駆動す
る一連の薄膜並列出力ライン２６を有する。回路１２の
シフトレジスタ１３が一連の並列出力段１０を順次アド
レスする。各出力段１０はＴＦＴサンプリングトランジ
スタＴ１を具え、共通信号ライン１４からそれぞれの出
力ライン２６に対する出力信号サンプルをノード４０
（図２及び図３参照）に供給する。
による帰還手段を設ける点を別にすれば、図１の電子装
置は既知のタイプ又は既知の構成の、例えばフラットパ
ネルディスプレイとすることができる。この装置は、絶
縁基板１００上にデバイスセル３３のマトリクス２２、
行駆動回路２１及び列駆動回路１２を形成するように相
互接続された多数の薄膜回路素子を具えている。マトリ
クス２２のセル３３は基板１００（例えばディスプレイ
のガラスバックパネル）上に行及び列に配置される。行
駆動回路２１は、デバイスセル３３に接続されマトリク
ス２２の行を順次アドレスする一連の薄膜並列出力ライ
ン２４を有する。列駆動回路１２は、セル３３に接続さ
れビデオ信号サンプルを順次供給してセルを順次駆動す
る一連の薄膜並列出力ライン２６を有する。回路１２の
シフトレジスタ１３が一連の並列出力段１０を順次アド
レスする。各出力段１０はＴＦＴサンプリングトランジ
スタＴ１を具え、共通信号ライン１４からそれぞれの出
力ライン２６に対する出力信号サンプルをノード４０
（図２及び図３参照）に供給する。
【００１４】本発明では出力段１０の性能を向上させる
ために、図１の装置に、並列出力段１０から列駆動回路
１２の入力端子３６への負帰還ループを設ける。この負
帰還ループは、出力段１０の並列ノード４０に結合され
た共通帰還ライン５１、帰還ライン５１に接続された基
板１００上の帰還端子５６、及び帰還端子５６と駆動回
路１２の入力端子３６との間に接続された帰還増幅器１
５０（図２〜図５参照）を具える。帰還増幅器１５０は
基板１００上の薄膜回路の外部にあり、従って図１には
示してない。この増幅器１５０は支持盤又は回路盤上に
基板１００に並べてマウントし、既知のように接続ワイ
ヤ又は可撓性箔上の導体パターンにより基板端子３６及
び５６に接続することができる。或いはまた、増幅器１
５０は基板１００の周縁部に裸チップとしてマウントす
ることができ、例えば端子３６及び５６にフリップチッ
プマウントして直接電気的に接続することができ、また
端子３６及び５６間の基板部分上にマウントし、接続ワ
イヤにより接続することができる。
ために、図１の装置に、並列出力段１０から列駆動回路
１２の入力端子３６への負帰還ループを設ける。この負
帰還ループは、出力段１０の並列ノード４０に結合され
た共通帰還ライン５１、帰還ライン５１に接続された基
板１００上の帰還端子５６、及び帰還端子５６と駆動回
路１２の入力端子３６との間に接続された帰還増幅器１
５０（図２〜図５参照）を具える。帰還増幅器１５０は
基板１００上の薄膜回路の外部にあり、従って図１には
示してない。この増幅器１５０は支持盤又は回路盤上に
基板１００に並べてマウントし、既知のように接続ワイ
ヤ又は可撓性箔上の導体パターンにより基板端子３６及
び５６に接続することができる。或いはまた、増幅器１
５０は基板１００の周縁部に裸チップとしてマウントす
ることができ、例えば端子３６及び５６にフリップチッ
プマウントして直接電気的に接続することができ、また
端子３６及び５６間の基板部分上にマウントし、接続ワ
イヤにより接続することができる。
【００１５】列駆動回路１２の並列出力段１０からの負
帰還ループを別にすれば、図１の装置は、特定の例では
ＥＰ−Ａ−０３４２９２５号の図１のアクティブマトリ
クスディスプレイパネルに類似のものとすることができ
る。従って、本願の図１はＥＰ−Ａ−０３４２９２５号
の図１に基づいており、ＥＰ−Ａ−０３４２９２５号の
図１で使用する同一の符号で示す構成素子はＥＰ−Ａ−
０３４２９２５号のものと同一もしくは類似のものとす
ることができる。従って、例えば回路ブロック１３、２
０及び２３はコプリメンタリｐチャネルＴＦＴ及びｎチ
ャネルＴＦＴからなる又はｎチャネルＴＦＴのみからな
るものとすることができる。これらの点についてはＥＰ
−Ａ−０３４２９２５号を参照されたい。
帰還ループを別にすれば、図１の装置は、特定の例では
ＥＰ−Ａ−０３４２９２５号の図１のアクティブマトリ
クスディスプレイパネルに類似のものとすることができ
る。従って、本願の図１はＥＰ−Ａ−０３４２９２５号
の図１に基づいており、ＥＰ−Ａ−０３４２９２５号の
図１で使用する同一の符号で示す構成素子はＥＰ−Ａ−
０３４２９２５号のものと同一もしくは類似のものとす
ることができる。従って、例えば回路ブロック１３、２
０及び２３はコプリメンタリｐチャネルＴＦＴ及びｎチ
ャネルＴＦＴからなる又はｎチャネルＴＦＴのみからな
るものとすることができる。これらの点についてはＥＰ
−Ａ−０３４２９２５号を参照されたい。
【００１６】従って、本発明の図１の装置のこのディス
プレイパネルの実施例の細部については詳細に説明しな
い。このディスプレイパネルの動作状態では、アナログ
ビデオ信号が列駆動回路１２の入力端子３６に供給さ
れ、ＴＦＴスイッチングトランジスタＴ１（図２）によ
りサンプリングされる。帰還増幅器１５０は装置に供給
されるビデオ信号を受信するアナログ信号入力端子１５
２及び増幅されたアナログ信号を入力端子３６に供給す
る出力端子１５５を有する（図２参照）。図１の実施例
のディスプレイパネルは単一のビデオ入力端子３６を有
するモノクロディスプレイである。本願及びＥＰ−Ａ−
０３４２９２５号の図１の個々の表示セル内に示すスイ
ッチング素子２９はＴＦＴであるが、本発明によれば他
のタイプのスイッチング素子２９をディスプレイ又は他
の電子装置に使用することができ、例えばＥＰ−Ａ−０
５６１４６２号（１９９３年９月２２日公開）に記載さ
れているように薄膜ダイオードを使用することができ
る。
プレイパネルの実施例の細部については詳細に説明しな
い。このディスプレイパネルの動作状態では、アナログ
ビデオ信号が列駆動回路１２の入力端子３６に供給さ
れ、ＴＦＴスイッチングトランジスタＴ１（図２）によ
りサンプリングされる。帰還増幅器１５０は装置に供給
されるビデオ信号を受信するアナログ信号入力端子１５
２及び増幅されたアナログ信号を入力端子３６に供給す
る出力端子１５５を有する（図２参照）。図１の実施例
のディスプレイパネルは単一のビデオ入力端子３６を有
するモノクロディスプレイである。本願及びＥＰ−Ａ−
０３４２９２５号の図１の個々の表示セル内に示すスイ
ッチング素子２９はＴＦＴであるが、本発明によれば他
のタイプのスイッチング素子２９をディスプレイ又は他
の電子装置に使用することができ、例えばＥＰ−Ａ−０
５６１４６２号（１９９３年９月２２日公開）に記載さ
れているように薄膜ダイオードを使用することができ
る。
【００１７】図２は、外部高利得差動増幅器１５０を用
いて、並列出力段１０の一つの特定の実施例の性能を向
上させる負帰還を示す。各出力段１０はサンプリングト
ランジスタＴ１及び関連する帰還結合トランジスタＴ２
からなる。これらの両トランジスタＴ１及びＴ２はｎチ
ャネルエンハンスメントモードＴＦＴである。サンプリ
ングＴＦＴ Ｔ１は共通信号ライン１４から入力信号を
取り出し、並列出力ライン２６の各々のノード４０に出
力信号を供給する。関連する結合ＴＦＴ Ｔ２は並列出
力ライン２６のそれぞれのノード４０を共通帰還ライン
５１に結合する。図２の実施例ではシフトレジスタ１３
の各並列シフト出力端子４３をそれぞれの出力段１０の
サンプリングＴＦＴ Ｔ１及び結合ＴＦＴ Ｔ２のゲー
トに結合して一連の出力段１０が順次にスイッチオンさ
れるようにする。
いて、並列出力段１０の一つの特定の実施例の性能を向
上させる負帰還を示す。各出力段１０はサンプリングト
ランジスタＴ１及び関連する帰還結合トランジスタＴ２
からなる。これらの両トランジスタＴ１及びＴ２はｎチ
ャネルエンハンスメントモードＴＦＴである。サンプリ
ングＴＦＴ Ｔ１は共通信号ライン１４から入力信号を
取り出し、並列出力ライン２６の各々のノード４０に出
力信号を供給する。関連する結合ＴＦＴ Ｔ２は並列出
力ライン２６のそれぞれのノード４０を共通帰還ライン
５１に結合する。図２の実施例ではシフトレジスタ１３
の各並列シフト出力端子４３をそれぞれの出力段１０の
サンプリングＴＦＴ Ｔ１及び結合ＴＦＴ Ｔ２のゲー
トに結合して一連の出力段１０が順次にスイッチオンさ
れるようにする。
【００１８】このように、ディスプレイ装置では、ビデ
オ信号を差動増幅器１５０の非反転入力端子１５２に供
給する。増幅器１５０の出力端子１５５をスイッチング
ＴＦＴ Ｔ１の共通入力ライン１４に接続する。既知の
ように、これらのトランジスタＴ１はそれぞれの列ライ
ン２６の蓄積容量Ｃと相まってその列の表示セルに供給
すべきビデオ信号をサンプルホールドする。図２に示す
この容量Ｃは（その列セル２９、３０のみならず）その
出力回路１０内に設けた個別の蓄積容量Ｃｓを含むもの
とすることができ、またライン２６自体の容量及びその
セル２９、３０の容量をもってサンプルビデオ信号の電
荷蓄積手段を構成することもできる。結合ＴＦＴ Ｔ２
により、（容量Ｃにホールドされたサンプルビデオ信号
に相当する）列ライン２６の電圧がノード４０から共通
帰還ライン５１に結合され、従ってこの電圧が差動増幅
器１５０の反転入力端子１５１に帰還される。本発明に
よれば共通の帰還ループ５１、５６、１５０、３６及び
１４を使用することができ、これは出力段１０の順次の
スイッチングのために任意の時刻に回路１２の一つの出
力段のみがビデオ信号をサンプリングするからである。
この負帰還は、出力段１０の一つの段のスイッチオン時
に、外部増幅器１５０から、この段の列電圧をビデオ入
力信号と同一レベルに充電せしめる出力信号を発生させ
る。
オ信号を差動増幅器１５０の非反転入力端子１５２に供
給する。増幅器１５０の出力端子１５５をスイッチング
ＴＦＴ Ｔ１の共通入力ライン１４に接続する。既知の
ように、これらのトランジスタＴ１はそれぞれの列ライ
ン２６の蓄積容量Ｃと相まってその列の表示セルに供給
すべきビデオ信号をサンプルホールドする。図２に示す
この容量Ｃは（その列セル２９、３０のみならず）その
出力回路１０内に設けた個別の蓄積容量Ｃｓを含むもの
とすることができ、またライン２６自体の容量及びその
セル２９、３０の容量をもってサンプルビデオ信号の電
荷蓄積手段を構成することもできる。結合ＴＦＴ Ｔ２
により、（容量Ｃにホールドされたサンプルビデオ信号
に相当する）列ライン２６の電圧がノード４０から共通
帰還ライン５１に結合され、従ってこの電圧が差動増幅
器１５０の反転入力端子１５１に帰還される。本発明に
よれば共通の帰還ループ５１、５６、１５０、３６及び
１４を使用することができ、これは出力段１０の順次の
スイッチングのために任意の時刻に回路１２の一つの出
力段のみがビデオ信号をサンプリングするからである。
この負帰還は、出力段１０の一つの段のスイッチオン時
に、外部増幅器１５０から、この段の列電圧をビデオ入
力信号と同一レベルに充電せしめる出力信号を発生させ
る。
【００１９】図２の回路に負帰還を付与すると、スイッ
チングＴＦＴ Ｔ１の実効インピーダンスが減少するた
め列容量Ｃを一層高速に充電することができ、且つ／ま
た一層小形のスイッチングデバイスＴ１を使用すること
ができるようになる利点が得られる。この帰還の効果の
尺度はＴＦＴ Ｔ１を値Ｒの抵抗で表した状態を考察す
ることにより得ることができる。（図２に示すように素
子Ｔ２，５１及び１５０を経る）負帰還の付与はこの抵
抗の実効値を約Ｒ／Ａに減少する（ここで、Ａは増幅器
１５０の利得）。この実効抵抗値の減少は、増幅器１５
０の出力信号がビデオ信号のレベルより大きくなること
ができるため帰還回路が所定値のＣに対し一層大きな過
渡充電電流を発生することができるために生ずる。実際
には、トランジスタの抵抗値は高度に電圧依存性である
ため、抵抗Ｒとして完全に表すことはできない。この依
存性及び増幅器１５０の達成可能な出力電圧レンジの制
限の結果として、実際に達成しうるＴＦＴ Ｔ１の実効
抵抗の減少は１／Ａより幾分小さくなる。特定の実施例
では、本発明帰還手段を使用する主な利点は列充電時間
の短縮にある。
チングＴＦＴ Ｔ１の実効インピーダンスが減少するた
め列容量Ｃを一層高速に充電することができ、且つ／ま
た一層小形のスイッチングデバイスＴ１を使用すること
ができるようになる利点が得られる。この帰還の効果の
尺度はＴＦＴ Ｔ１を値Ｒの抵抗で表した状態を考察す
ることにより得ることができる。（図２に示すように素
子Ｔ２，５１及び１５０を経る）負帰還の付与はこの抵
抗の実効値を約Ｒ／Ａに減少する（ここで、Ａは増幅器
１５０の利得）。この実効抵抗値の減少は、増幅器１５
０の出力信号がビデオ信号のレベルより大きくなること
ができるため帰還回路が所定値のＣに対し一層大きな過
渡充電電流を発生することができるために生ずる。実際
には、トランジスタの抵抗値は高度に電圧依存性である
ため、抵抗Ｒとして完全に表すことはできない。この依
存性及び増幅器１５０の達成可能な出力電圧レンジの制
限の結果として、実際に達成しうるＴＦＴ Ｔ１の実効
抵抗の減少は１／Ａより幾分小さくなる。特定の実施例
では、本発明帰還手段を使用する主な利点は列充電時間
の短縮にある。
【００２０】図３は各出力段１０がそれぞれの出力ライ
ン２６の大きな容量を駆動するためのバッファ増幅器Ａ
３も具えている変形例を示す。バッファ増幅器Ａ３はＴ
ＦＴ増幅器とする。このバッファ増幅器Ａ３からのノー
ド４０における出力を出力段１０の結合ＴＦＴ Ｔ２に
より共通帰還ライン５１を経て帰還する。本例では、各
出力段はＴＦＴ Ｔ１の出力端に個別蓄積キャパシタＣ
ｓの形態の信号蓄積手段を具え、バッファ増幅器Ａ３を
出力ライン２６とＴＦＴ Ｔ１の出力端子とキャパシタ
Ｃｓとの接続点に接続する。バッファＡ３はＴＦＴ Ｔ
３の形態の直列出力スイッチにより列ライン２６に結合
することができる。図２の回路では列ライン２６が順次
駆動されるが、図３の回路では出力スイッチＴ３の付加
により、サンプルビデオ信号を列ライン２６に同時に並
列に転送することにより列ライン２６を並列に駆動する
ことができる。更に、この出力スイッチＴ３は容量性負
荷Ｃを帰還中バッファ増幅器Ａ３から除去するため、帰
還を列容量から絶縁することができる。このような出力
スイッチＴ３は各出力段１０に信号蓄積手段Ｃｓを有す
る図２の回路の変形例内に組み込むこともできる。
ン２６の大きな容量を駆動するためのバッファ増幅器Ａ
３も具えている変形例を示す。バッファ増幅器Ａ３はＴ
ＦＴ増幅器とする。このバッファ増幅器Ａ３からのノー
ド４０における出力を出力段１０の結合ＴＦＴ Ｔ２に
より共通帰還ライン５１を経て帰還する。本例では、各
出力段はＴＦＴ Ｔ１の出力端に個別蓄積キャパシタＣ
ｓの形態の信号蓄積手段を具え、バッファ増幅器Ａ３を
出力ライン２６とＴＦＴ Ｔ１の出力端子とキャパシタ
Ｃｓとの接続点に接続する。バッファＡ３はＴＦＴ Ｔ
３の形態の直列出力スイッチにより列ライン２６に結合
することができる。図２の回路では列ライン２６が順次
駆動されるが、図３の回路では出力スイッチＴ３の付加
により、サンプルビデオ信号を列ライン２６に同時に並
列に転送することにより列ライン２６を並列に駆動する
ことができる。更に、この出力スイッチＴ３は容量性負
荷Ｃを帰還中バッファ増幅器Ａ３から除去するため、帰
還を列容量から絶縁することができる。このような出力
スイッチＴ３は各出力段１０に信号蓄積手段Ｃｓを有す
る図２の回路の変形例内に組み込むこともできる。
【００２１】図３の実施例では、本発明の負帰還の付加
によりバッファＡ３の性能の制限、例えば非直線性、オ
フセット電圧又はバッファ特性の変化を補償することが
できる。このように、この帰還はライン１４上のビデオ
入力波形をサンプリングして正しい電圧値をライン２６
に転送する動作を促進する。
によりバッファＡ３の性能の制限、例えば非直線性、オ
フセット電圧又はバッファ特性の変化を補償することが
できる。このように、この帰還はライン１４上のビデオ
入力波形をサンプリングして正しい電圧値をライン２６
に転送する動作を促進する。
【００２２】図４は、共通帰還ライン５１を負帰還ルー
プに共通のバッファ回路５５を経て帰還増幅器１５０に
接続した実施例を示す。バッファ回路５５は、（外部増
幅器１５０に供給すべき）入力信号のための信号入力端
子５８、帰還ライン５１からの入力端子５９及び差動増
幅器１５０のそれぞれの入力端子１５１及び１５２への
第１及び第２出力端子５６及び５７を有する。バッファ
回路５５の出力部はソースフォロワ回路構成に接続され
た２つのＴＦＴ Ｔ７及びＴ８を具える。帰還ライン５
１をＴ７のゲートに接続し、Ｔ８のゲートを固定バイア
ス電位Ｖｂに保持する。ライン５１に共通出力バッファ
を付加すると、帰還ライン５１が増幅器１５０の入力接
続ライン１５１の容量から絶縁され、回路のダイナミッ
ク特性を向上させることができる。この帰還バッファが
ない場合には、帰還ライン５１及び増幅器の入力接続ラ
イン１５１の総合容量が大きくなって、帰還ライン５１
の電圧が列ライン２６の電圧に追従しなくなることが起
こりうる。この帰還バッファ回路は増幅器１５０に帰還
される信号にオフセットを導入する。しかし、このバッ
ファ回路５５に出力部と同一の入力部、即ち図４の特定
の実施例に示すようにソースフォロワ回路構成に接続さ
れた２つのＴＦＴ Ｔ５及びＴ６を挿入することにより
入力信号に同一のオフセットを導入することができる。
プに共通のバッファ回路５５を経て帰還増幅器１５０に
接続した実施例を示す。バッファ回路５５は、（外部増
幅器１５０に供給すべき）入力信号のための信号入力端
子５８、帰還ライン５１からの入力端子５９及び差動増
幅器１５０のそれぞれの入力端子１５１及び１５２への
第１及び第２出力端子５６及び５７を有する。バッファ
回路５５の出力部はソースフォロワ回路構成に接続され
た２つのＴＦＴ Ｔ７及びＴ８を具える。帰還ライン５
１をＴ７のゲートに接続し、Ｔ８のゲートを固定バイア
ス電位Ｖｂに保持する。ライン５１に共通出力バッファ
を付加すると、帰還ライン５１が増幅器１５０の入力接
続ライン１５１の容量から絶縁され、回路のダイナミッ
ク特性を向上させることができる。この帰還バッファが
ない場合には、帰還ライン５１及び増幅器の入力接続ラ
イン１５１の総合容量が大きくなって、帰還ライン５１
の電圧が列ライン２６の電圧に追従しなくなることが起
こりうる。この帰還バッファ回路は増幅器１５０に帰還
される信号にオフセットを導入する。しかし、このバッ
ファ回路５５に出力部と同一の入力部、即ち図４の特定
の実施例に示すようにソースフォロワ回路構成に接続さ
れた２つのＴＦＴ Ｔ５及びＴ６を挿入することにより
入力信号に同一のオフセットを導入することができる。
【００２３】図５は図４の共通バッファ回路の変形例を
示す。本例では、入力部及び出力部内にトランジスタ対
（Ｔ１５及びＴ１６）及び（Ｔ１７及びＴ１８）をイン
バータ形態に接続する。バッファ回路５５の入力部は負
荷Ｔ１６を有するＴＦＴ Ｔ１５を具え、出力部は負荷
Ｔ１８を有するＴＦＴ Ｔ１７を具える。図５のこのバ
ッファ回路５５のインバータ機能のために、この場合に
は帰還端子５６を増幅器１５０の非反転入力端子１５２
に接続し、入力信号を増幅器１５０の反転入力信号１５
１に供給する。
示す。本例では、入力部及び出力部内にトランジスタ対
（Ｔ１５及びＴ１６）及び（Ｔ１７及びＴ１８）をイン
バータ形態に接続する。バッファ回路５５の入力部は負
荷Ｔ１６を有するＴＦＴ Ｔ１５を具え、出力部は負荷
Ｔ１８を有するＴＦＴ Ｔ１７を具える。図５のこのバ
ッファ回路５５のインバータ機能のために、この場合に
は帰還端子５６を増幅器１５０の非反転入力端子１５２
に接続し、入力信号を増幅器１５０の反転入力信号１５
１に供給する。
【００２４】図１〜図５の回路では、外部増幅器１５０
は外部入力信号用の第１入力端子及び基板１００上の帰
還端子５６からの第２入力端子（これら入力端子の一方
は反転入力端子）を有する差動増幅器である。この差動
増幅器１５０は基板１００上の入力端子３６に接続され
た単一の出力端子１５５を有する。図６は、増幅器１５
０が単一の入力端子１５６のみを有し、反転され且つ増
幅された出力を出力するようにした例を示す。本例では
差動機能は基板１００上の薄膜バッファ回路６５におい
て行われる。本例では、この差動バッファ回路が信号入
力端子５８及び帰還ライン５１からの入力端子５９を有
し、単一の出力を帰還端子５６へ出力する。端子５６を
外部高利得帰還増幅器１５０の入力端子１５６に接続す
る。差動バッファ回路６５はＴＦＴ Ｔ１５〜Ｔ１９の
ロングテールペアを具えるものとすることができる。Ｔ
ＦＴ Ｔ１９のゲートを固定バイアス電位Ｖｂに保持
し、Ｔ１９を定電流源として動作させ、その電流を２つ
の枝路（Ｔ１５及びＴ１６）及び（Ｔ１７及びＴ１８）
の間で分流する。従って、帰還ライン５１を経てＴＦＴ
Ｔ１７のゲートに供給される信号及び入力端子５８を
経てＴＦＴ Ｔ１５のゲートに供給される信号が基板１
００上の帰還端子５６に差動出力を発生する。差動バッ
ファ回路６５を使用する利点は、基板端子５７が不要に
なり、且つ簡単な増幅器１５０を使用することが可能に
なる点にある。
は外部入力信号用の第１入力端子及び基板１００上の帰
還端子５６からの第２入力端子（これら入力端子の一方
は反転入力端子）を有する差動増幅器である。この差動
増幅器１５０は基板１００上の入力端子３６に接続され
た単一の出力端子１５５を有する。図６は、増幅器１５
０が単一の入力端子１５６のみを有し、反転され且つ増
幅された出力を出力するようにした例を示す。本例では
差動機能は基板１００上の薄膜バッファ回路６５におい
て行われる。本例では、この差動バッファ回路が信号入
力端子５８及び帰還ライン５１からの入力端子５９を有
し、単一の出力を帰還端子５６へ出力する。端子５６を
外部高利得帰還増幅器１５０の入力端子１５６に接続す
る。差動バッファ回路６５はＴＦＴ Ｔ１５〜Ｔ１９の
ロングテールペアを具えるものとすることができる。Ｔ
ＦＴ Ｔ１９のゲートを固定バイアス電位Ｖｂに保持
し、Ｔ１９を定電流源として動作させ、その電流を２つ
の枝路（Ｔ１５及びＴ１６）及び（Ｔ１７及びＴ１８）
の間で分流する。従って、帰還ライン５１を経てＴＦＴ
Ｔ１７のゲートに供給される信号及び入力端子５８を
経てＴＦＴ Ｔ１５のゲートに供給される信号が基板１
００上の帰還端子５６に差動出力を発生する。差動バッ
ファ回路６５を使用する利点は、基板端子５７が不要に
なり、且つ簡単な増幅器１５０を使用することが可能に
なる点にある。
【００２５】本発明装置においては多くの他の変更や変
形が可能である。図１には、駆動回路１２の全ての並列
出力段に対し一つの帰還ライン５１のみを設けることが
示されている。図４〜図６には帰還ライン５１の容量性
負荷を共通バッファ回路５５又は６５の挿入により減少
させることができることが示されている。多数の出力段
１０を有する駆動回路に対しては２以上の帰還ライン５
１を用いて共通帰還ライン５１の過大負荷を避けること
もできる。例えば、図１の回路１２の左半部内の出力段
１０ａ、１０ｂ，１０ｃ等を図１に示すように一つの共
通の帰還ライン５１に接続し、図１の回路１２の右半部
内の出力段１０ｚ等を第２の共通帰還ライン５１により
第２の帰還増幅器１５０に接続することができる。この
場合、これらの第２の出力段１０ｚ等は第２の帰還ライ
ン５１と第２の増幅器１５０により附勢される第２の共
通信号ライン１４との間に接続することができる。これ
らの第２のライン１４及び５１はそれら自身の基板端子
３６及び５６を有する。
形が可能である。図１には、駆動回路１２の全ての並列
出力段に対し一つの帰還ライン５１のみを設けることが
示されている。図４〜図６には帰還ライン５１の容量性
負荷を共通バッファ回路５５又は６５の挿入により減少
させることができることが示されている。多数の出力段
１０を有する駆動回路に対しては２以上の帰還ライン５
１を用いて共通帰還ライン５１の過大負荷を避けること
もできる。例えば、図１の回路１２の左半部内の出力段
１０ａ、１０ｂ，１０ｃ等を図１に示すように一つの共
通の帰還ライン５１に接続し、図１の回路１２の右半部
内の出力段１０ｚ等を第２の共通帰還ライン５１により
第２の帰還増幅器１５０に接続することができる。この
場合、これらの第２の出力段１０ｚ等は第２の帰還ライ
ン５１と第２の増幅器１５０により附勢される第２の共
通信号ライン１４との間に接続することができる。これ
らの第２のライン１４及び５１はそれら自身の基板端子
３６及び５６を有する。
【００２６】図１はモノクロディスプレイ用の単一のビ
デオ入力端子３６を示す。しかし、図１の装置はＥＰ−
Ａ−０３４２９２５号の図１のディスプレイのように３
つのビデオ信号Ｒ，Ｇ及びＢのための３つの入力端子３
６及び３つの信号ライン１４を有するカラーディスプレ
イにすることができる。この場合には、出力段１０をＥ
Ｐ−Ａ−０３４２９２５号に示されているように３つの
グループに分け、本発明に従って３つの帰還ライン５１
を（帰還端子５６及び増幅器１５０とともに）設け、３
つのビデオ信号Ｒ，Ｇ及びＢの各々に対し各別の負帰還
ループを構成する。
デオ入力端子３６を示す。しかし、図１の装置はＥＰ−
Ａ−０３４２９２５号の図１のディスプレイのように３
つのビデオ信号Ｒ，Ｇ及びＢのための３つの入力端子３
６及び３つの信号ライン１４を有するカラーディスプレ
イにすることができる。この場合には、出力段１０をＥ
Ｐ−Ａ−０３４２９２５号に示されているように３つの
グループに分け、本発明に従って３つの帰還ライン５１
を（帰還端子５６及び増幅器１５０とともに）設け、３
つのビデオ信号Ｒ，Ｇ及びＢの各々に対し各別の負帰還
ループを構成する。
【００２７】図１〜図６は本発明による帰還をアクティ
ブマトリクス装置の列駆動回路１２に使用した例を示
す。しかし、本発明によればこのような帰還をこのよう
なマトリクス装置の行駆動回路の性能を向上させるため
に使用することもできる。行駆動回路２１が入力端子３
９を有する行駆動バッファ回路２３を具える図１の装置
では、帰還ループ（結合トランジスタＴ２，帰還ライン
５１、帰還端子５６及び外部差動増幅器１５０を具え
る）を並列行ライン２４と行バッファ回路２３の入力端
子３９との間に接続して性能を向上させる負帰還を与え
ることができる。各行出力ライン２４を順次選択してマ
トリクスをアドレスするため、任意の時刻に一つの出力
ライン２４がアクティブになるだけである。従って、共
通帰還ライン５１をこれらの全ての並列出力ライン２４
に結合することができる。
ブマトリクス装置の列駆動回路１２に使用した例を示
す。しかし、本発明によればこのような帰還をこのよう
なマトリクス装置の行駆動回路の性能を向上させるため
に使用することもできる。行駆動回路２１が入力端子３
９を有する行駆動バッファ回路２３を具える図１の装置
では、帰還ループ（結合トランジスタＴ２，帰還ライン
５１、帰還端子５６及び外部差動増幅器１５０を具え
る）を並列行ライン２４と行バッファ回路２３の入力端
子３９との間に接続して性能を向上させる負帰還を与え
ることができる。各行出力ライン２４を順次選択してマ
トリクスをアドレスするため、任意の時刻に一つの出力
ライン２４がアクティブになるだけである。従って、共
通帰還ライン５１をこれらの全ての並列出力ライン２４
に結合することができる。
【００２８】図２及び図３の実施例では、駆動回路の出
力段の出力端子から帰還している。しかし、回路設計に
応じて、セルマトリクス２２の列及び／又は行ライン２
６及び２４上に実際に存在する出力信号ではなく駆動回
路内からの中間信号を帰還させることもできる。例え
ば、図３の回路において、（バッファ増幅器Ａ３の出力
端子のノード４０からの代わりに）バッファ増幅器Ａ３
の入力端子のノード４１から結合トランジスタＴ２によ
り帰還させることができる。この場合には、この帰還は
図３の出力段のサンプリングトランジスタＴ１の動作速
度を増大する作用をなす。
力段の出力端子から帰還している。しかし、回路設計に
応じて、セルマトリクス２２の列及び／又は行ライン２
６及び２４上に実際に存在する出力信号ではなく駆動回
路内からの中間信号を帰還させることもできる。例え
ば、図３の回路において、（バッファ増幅器Ａ３の出力
端子のノード４０からの代わりに）バッファ増幅器Ａ３
の入力端子のノード４１から結合トランジスタＴ２によ
り帰還させることができる。この場合には、この帰還は
図３の出力段のサンプリングトランジスタＴ１の動作速
度を増大する作用をなす。
【００２９】上述したように図１のアクティブマトリク
ス装置はフラットパネルディスプレイとすることができ
る。フラットパネルディスプレイの代わりに、本発明マ
トリクス装置は全く異なる機能を有する装置、例えば薄
膜データ記憶素子（例えば薄膜キャパシタ）をアドレス
する薄膜スイッチング素子２９のマトリクスを有するデ
ータ記憶装置に対し設計することができる。このような
データ記憶装置には信号ライン１４から並列出力段１０
を経てアナログ又はディジタル信号を供給することがで
きる。他の例では、本発明電子装置は行ライン２４を介
して薄膜スイッチング素子２９によりアドレスされる薄
膜感知素子３０（例えばフォトダイオード）を具えるセ
ルのマトリクスを有するイメージセンサとすることがで
きる。この場合には、フォトダイオード信号を、信号積
分器として作用し順次並列出力を共通出力ライン１４に
出力する並列出力段１０を有する薄膜センス回路１２に
出力させることができる。このようなデータ記憶装置又
はイメージセンサのＴＦＴ周辺回路１２及び２１の性能
を向上させるために、外部帰還増幅器１５０を端子５
６、共通帰還ライン５１及び結合ＴＦＴを経て回路１２
及び／又は２１のこれらの並列出力段に接続することが
できる。
ス装置はフラットパネルディスプレイとすることができ
る。フラットパネルディスプレイの代わりに、本発明マ
トリクス装置は全く異なる機能を有する装置、例えば薄
膜データ記憶素子（例えば薄膜キャパシタ）をアドレス
する薄膜スイッチング素子２９のマトリクスを有するデ
ータ記憶装置に対し設計することができる。このような
データ記憶装置には信号ライン１４から並列出力段１０
を経てアナログ又はディジタル信号を供給することがで
きる。他の例では、本発明電子装置は行ライン２４を介
して薄膜スイッチング素子２９によりアドレスされる薄
膜感知素子３０（例えばフォトダイオード）を具えるセ
ルのマトリクスを有するイメージセンサとすることがで
きる。この場合には、フォトダイオード信号を、信号積
分器として作用し順次並列出力を共通出力ライン１４に
出力する並列出力段１０を有する薄膜センス回路１２に
出力させることができる。このようなデータ記憶装置又
はイメージセンサのＴＦＴ周辺回路１２及び２１の性能
を向上させるために、外部帰還増幅器１５０を端子５
６、共通帰還ライン５１及び結合ＴＦＴを経て回路１２
及び／又は２１のこれらの並列出力段に接続することが
できる。
【００３０】図１〜図３の実施例では、出力段１０がシ
フトレジスタの出力４３により順次アドレスされる。し
かし、シフトレジスタの代わりに、マルチプレクサ回路
を用いてこれらの出力段１０を順次アドレスすることも
できる。上述したように、外部増幅器１５０は単結晶シ
リコンチップに形成されたモノリシック集積回路とする
ことができる。しかし、モノリシックシリコン回路の代
わりに、砒化ガリウムモノリシック集積回路を用いるこ
ともできる。更に、単一の増幅器１５０の場合には、集
積回路の代わりに、増幅器１５０を例えば個別モノリシ
ックシリコントランジスタを用いて混成回路として形成
することもできる。
フトレジスタの出力４３により順次アドレスされる。し
かし、シフトレジスタの代わりに、マルチプレクサ回路
を用いてこれらの出力段１０を順次アドレスすることも
できる。上述したように、外部増幅器１５０は単結晶シ
リコンチップに形成されたモノリシック集積回路とする
ことができる。しかし、モノリシックシリコン回路の代
わりに、砒化ガリウムモノリシック集積回路を用いるこ
ともできる。更に、単一の増幅器１５０の場合には、集
積回路の代わりに、増幅器１５０を例えば個別モノリシ
ックシリコントランジスタを用いて混成回路として形成
することもできる。
【００３１】図４〜図６のバッファ回路５５及び６５で
は、出力（帰還）部と同一の回路構成の入力部を使用す
ることにより入力信号に同一のオフセットが得られる。
しかし、同一のオフセットは異なる回路構成を有する回
路設計により達成することもでき、また出力（帰還）部
をオフセットが最小になるように設計することもでき
る。
は、出力（帰還）部と同一の回路構成の入力部を使用す
ることにより入力信号に同一のオフセットが得られる。
しかし、同一のオフセットは異なる回路構成を有する回
路設計により達成することもでき、また出力（帰還）部
をオフセットが最小になるように設計することもでき
る。
【００３２】本発明は上述した実施例にのみ限定される
ものでなく、種々の変更や変形を加えることができるも
のである。例えば、帰還回路及び薄膜回路を具える電子
装置及びその構成要素の設計、製造及び使用において既
知の構成要素と等価の構成要素及び他の構成要素を上述
した構成要素の代わりに使用したり、上述した構成要素
に加えることができる。特許請求の範囲は構成要素の組
み合わせとして記載されているが、本発明で解決すべき
技術的な問題の一部又は全部を解決する、しないに係わ
らず、本明細書に開示されている新規な構成又は構成要
素の組み合わせも本発明の範囲に含まれるものである。
ものでなく、種々の変更や変形を加えることができるも
のである。例えば、帰還回路及び薄膜回路を具える電子
装置及びその構成要素の設計、製造及び使用において既
知の構成要素と等価の構成要素及び他の構成要素を上述
した構成要素の代わりに使用したり、上述した構成要素
に加えることができる。特許請求の範囲は構成要素の組
み合わせとして記載されているが、本発明で解決すべき
技術的な問題の一部又は全部を解決する、しないに係わ
らず、本明細書に開示されている新規な構成又は構成要
素の組み合わせも本発明の範囲に含まれるものである。
【図１】本発明電子装置の薄膜回路基板の一例のブロッ
ク回路図（その外部帰還増幅器は図示せず）である。
ク回路図（その外部帰還増幅器は図示せず）である。
【図２】図１の装置の列駆動回路の並列出力段の一例に
対する本発明による帰還ループの回路図である。
対する本発明による帰還ループの回路図である。
【図３】各段がバッファ増幅器を有する図２の並列出力
段の変形例に対する本発明による帰還ループの回路図で
ある。
段の変形例に対する本発明による帰還ループの回路図で
ある。
【図４】図２又は図３の出力段に対する共通バッファ回
路を経る本発明による帰還ループの一変形例の回路図で
ある。
路を経る本発明による帰還ループの一変形例の回路図で
ある。
【図５】図２又は図３の出力段に対する共通バッファ回
路を経る本発明による帰還ループの他の変形例の回路図
である。
路を経る本発明による帰還ループの他の変形例の回路図
である。
【図６】図２又は図３の出力段に対する共通バッファ回
路を経る本発明による帰還ループの更に他の変形例の回
路図である。
路を経る本発明による帰還ループの更に他の変形例の回
路図である。
１００ 基板 １０ 出力段 １２ 列駆動回路 １３ シフトレジスタ １４ 共通信号ライン ２０ シフトレジスタ ２１ 行駆動回路 ２２ セルマトリクス ２３ バッファ回路 ２４ 並列列ライン ２６ 並列行ライン ３３（２９、３０） デバイスセル ３６ 入力端子 ４０ 並列出力ノード ５１ 共通帰還ライン ５５ 共通バッファ回路 ５６ 帰還端子 ６５ 差動バッファ回路 １５０ 帰還増幅器 Ｔ１ サンプリングトランジスタ Ｔ２ 帰還結合トランジスタ Ｃ セル容量 Ｃｓ サンプル蓄積キャパシタ Ａ３ バッファ増幅器 Ｔ３ 出力スイッチ
Claims (11)
- 【請求項１】 基板上に、入力端子及び一連の並列出力
段を有する薄膜回路を形成するように相互接続された薄
膜回路素子を具え、前記並列出力段が順次動作してこれ
ら出力段のそれぞれの並列ノードに信号を供給する電子
装置において、当該装置は、更に、前記並列出力段から
前記入力端子への帰還ループを具え、該帰還ループは前
記並列出力段の並列ノードに結合された共通帰還ライン
と、前記基板上に設けられ前記共通帰還ラインに接続さ
れた帰還端子と、該帰還端子と前記入力端子との間に接
続された帰還増幅器とを具え、該帰還増幅器は基板上の
前記薄膜回路素子の外部にあることを特徴とする電子装
置。 - 【請求項２】 前記入力端子と前記一連の並列出力段と
の間に共通の信号ラインが接続され、各並列出力段がサ
ンプリングトランジスタと結合トランジスタを具え、サ
ンプリングトランジスタが前記共通信号ラインから入力
信号を取り出し、それぞれの並列出力ノードに出力信号
を供給し、結合トランジスタがそれぞれの出力ノードを
前記共通帰還ラインに結合するよう構成されたことを特
徴とする請求項１記載の電子装置。 - 【請求項３】 各並列出力段が前記サンプリングトラン
ジスタとそれぞれの並列ノードとの間に接続されたバッ
ファ増幅器も具え、該バッファ増幅器からの出力信号が
前記共通帰還ラインを経て帰還されるように構成された
ことを特徴とする請求項２記載の電子装置。 - 【請求項４】 前記薄膜回路が一連の並列シフト出力端
子を有するシフトレジスタを具え、各並列出力端子が前
記一連の並列出力段の各出力段のサンプリングトランジ
スタ及び結合トランジスタのゲートに結合されているこ
とを特徴とする請求項２又は３記載の電子装置。 - 【請求項５】 各並列出力段が信号蓄積手段を具えると
ともに、該出力段の並列ノード及び該出力段の出力ライ
ンとの間に出力スイッチを具えることを特徴とする請求
項１〜４のいずれかに記載の電子装置。 - 【請求項６】 前記負帰還ループのための共通のバッフ
ァ回路が基板上の薄膜回路素子で形成され、該共通バッ
ファ回路が前記帰還ラインに接続された入力端子及び前
記帰還端子に接続された出力端子を有していることを特
徴とする請求項１〜５のいずれかに記載の電子装置。 - 【請求項７】 前記帰還増幅器が入力信号用の第１入力
端子及び基板上の前記帰還端子に接続された第２入力端
子及び基板上の前記入力端子に接続された出力端子を有
する差動増幅器であることを特徴とする請求項１〜６の
いずれかに記載の電子装置。 - 【請求項８】 前記共通帰還ラインが基板上の薄膜回路
素子からなる差動バッファ回路により前記帰還増幅器に
接続され、該差動バッファ回路が入力信号を受信する信
号入力端子、前記帰還ラインからの信号を受信する入力
端子及び前記帰還端子に接続された信号出力端子を有
し、前記帰還増幅器が前記帰還端子に接続された単一の
入力端子を有する増幅器であることを特徴とする請求項
１〜６のいずれかに記載の電子装置。 - 【請求項９】 前記帰還増幅器がモノリシック集積回路
であることを特徴とする請求項１〜８のいずれかに記載
の電子装置。 - 【請求項１０】 前記薄膜回路が基板上の薄膜回路素子
からなる一群のデバイスセルの駆動回路であり、装置の
動作時に前記並列出力段がこれらのデバイスセルに結合
されこれらのデバイスセルを駆動するよう構成されてい
ることを特徴とする請求項１〜９のいずれかに記載の電
子装置。 - 【請求項１１】 当該装置がフラットパネルディスプレ
イであって、前記駆動回路がこのディスプレイの列駆動
回路であり、このディスプレイの動作時にアナログビデ
オ信号が前記帰還増幅器を経て前記入力端子に供給され
るよう構成されていることを特徴とする請求項１０記載
の電子装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB939314849A GB9314849D0 (en) | 1993-07-16 | 1993-07-16 | Electronic devices |
| GB9314849:2 | 1993-07-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779396A true JPH0779396A (ja) | 1995-03-20 |
| JP3461578B2 JP3461578B2 (ja) | 2003-10-27 |
Family
ID=10739003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16108594A Expired - Lifetime JP3461578B2 (ja) | 1993-07-16 | 1994-07-13 | 電子装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5459483A (ja) |
| EP (1) | EP0634737B1 (ja) |
| JP (1) | JP3461578B2 (ja) |
| KR (1) | KR100312082B1 (ja) |
| DE (1) | DE69410543T2 (ja) |
| GB (1) | GB9314849D0 (ja) |
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| JP3208299B2 (ja) * | 1995-02-20 | 2001-09-10 | シャープ株式会社 | アクティブマトリクス方式液晶駆動回路 |
| US5774099A (en) * | 1995-04-25 | 1998-06-30 | Hitachi, Ltd. | Liquid crystal device with wide viewing angle characteristics |
| US5867136A (en) * | 1995-10-02 | 1999-02-02 | Micron Display Technology, Inc. | Column charge coupling method and device |
| GB9524071D0 (en) * | 1995-11-24 | 1996-01-24 | Philips Electronics Nv | Active matrix diplay device |
| GB2312773A (en) * | 1996-05-01 | 1997-11-05 | Sharp Kk | Active matrix display |
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| US5959604A (en) * | 1996-09-26 | 1999-09-28 | Rockwell International Corporation | Method and apparatus for monitoring LCD driver performance |
| US5854615A (en) * | 1996-10-03 | 1998-12-29 | Micron Display Technology, Inc. | Matrix addressable display with delay locked loop controller |
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| US6091391A (en) * | 1998-03-20 | 2000-07-18 | Motorola, Inc. | Circuit for producing a contrast voltage signal for a liquid crystal display which uses a differential comparator, capacitors, transmission gates and feedback to reduce quiescent current |
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| TW594329B (en) * | 2000-09-18 | 2004-06-21 | Sanyo Electric Co | Active matrix type display device |
| US7684019B2 (en) * | 2002-01-19 | 2010-03-23 | Spheron Vr Ag | Method and device for measuring distance |
| JP4194451B2 (ja) * | 2002-09-02 | 2008-12-10 | キヤノン株式会社 | 駆動回路及び表示装置及び情報表示装置 |
| KR20040078646A (ko) * | 2002-10-11 | 2004-09-10 | 미쓰비시덴키 가부시키가이샤 | 표시장치 |
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| US11838403B2 (en) * | 2019-04-12 | 2023-12-05 | Board Of Regents, The University Of Texas System | Method and apparatus for an ultra low power VLSI implementation of the 128-bit AES algorithm using a novel approach to the shiftrow transformation |
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|---|---|---|---|---|
| JPS55159493A (en) * | 1979-05-30 | 1980-12-11 | Suwa Seikosha Kk | Liquid crystal face iimage display unit |
| JPH07113819B2 (ja) * | 1984-11-06 | 1995-12-06 | キヤノン株式会社 | 表示装置及びその駆動法 |
| JPS629587A (ja) * | 1985-07-08 | 1987-01-17 | Nec Corp | ワ−ド線駆動回路 |
| CA1294075C (en) * | 1986-05-13 | 1992-01-07 | Toshiaki Hayashida | Driving circuit for image display apparatus |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JPH0422923A (ja) * | 1990-05-17 | 1992-01-27 | Sanyo Electric Co Ltd | 液晶表示装置 |
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-
1993
- 1993-07-16 GB GB939314849A patent/GB9314849D0/en active Pending
-
1994
- 1994-07-08 DE DE69410543T patent/DE69410543T2/de not_active Expired - Lifetime
- 1994-07-08 EP EP94201973A patent/EP0634737B1/en not_active Expired - Lifetime
- 1994-07-13 US US08/275,055 patent/US5459483A/en not_active Expired - Lifetime
- 1994-07-13 JP JP16108594A patent/JP3461578B2/ja not_active Expired - Lifetime
- 1994-07-15 KR KR1019940017047A patent/KR100312082B1/ko not_active IP Right Cessation
Also Published As
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| DE69410543D1 (de) | 1998-07-02 |
| EP0634737B1 (en) | 1998-05-27 |
| GB9314849D0 (en) | 1993-09-01 |
| JP3461578B2 (ja) | 2003-10-27 |
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