JPH06224710A - 差動比較器回路 - Google Patents
差動比較器回路Info
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- JPH06224710A JPH06224710A JP5286623A JP28662393A JPH06224710A JP H06224710 A JPH06224710 A JP H06224710A JP 5286623 A JP5286623 A JP 5286623A JP 28662393 A JP28662393 A JP 28662393A JP H06224710 A JPH06224710 A JP H06224710A
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- Japan
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- transistors
- transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
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- G09G2310/0259—Details of the generation of driving signals with use of an analog or digital ramp generator in the column driver or in the pixel circuit
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- Manipulation Of Pulses (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 差動比較器を構成するトランジスタの電気的
特性の差を補償する。 【構成】 入力信号と基準信号とを、比較動作相中に比
較する第１および第２トランジスタＮ１，Ｎ２および、
これらトランジスタを流れる静止電流をバランスさせる
回路を具えた差動比較器２０。このバランス回路には、
第１トランジスタＮ１のソースに接続された第１電流源
Ｎ１Ａと第２トランジスタＮ２のソースに接続された第
２電流源Ｎ１Ｂと、これらトランジスタのソース間に接
続され、選択的に動作可能なインピーダンス手段ＮＦＢ
とを設ける。比較動作相に先立って、これらのゲートに
等しい電圧を印加すると共に、これらトランジスタのソ
ース電位を交差結合させて第１および第２電流源Ｎ１
Ａ，Ｎ１Ｂを制御することによって、第１および第２ト
ランジスタＮ１，Ｎ２の流れる電流をバランスさせる。
特性の差を補償する。 【構成】 入力信号と基準信号とを、比較動作相中に比
較する第１および第２トランジスタＮ１，Ｎ２および、
これらトランジスタを流れる静止電流をバランスさせる
回路を具えた差動比較器２０。このバランス回路には、
第１トランジスタＮ１のソースに接続された第１電流源
Ｎ１Ａと第２トランジスタＮ２のソースに接続された第
２電流源Ｎ１Ｂと、これらトランジスタのソース間に接
続され、選択的に動作可能なインピーダンス手段ＮＦＢ
とを設ける。比較動作相に先立って、これらのゲートに
等しい電圧を印加すると共に、これらトランジスタのソ
ース電位を交差結合させて第１および第２電流源Ｎ１
Ａ，Ｎ１Ｂを制御することによって、第１および第２ト
ランジスタＮ１，Ｎ２の流れる電流をバランスさせる。
Description
【０００１】
【産業上の利用分野】本発明は差動比較器回路に関し、
特に、この差動比較器を構成するトランジスタの電気的
特性における差を補償する手段を包含する差動比較器回
路に関するものである。
特に、この差動比較器を構成するトランジスタの電気的
特性における差を補償する手段を包含する差動比較器回
路に関するものである。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０７／９７６，６０７号（１
９９２年１１月１６日出願）の明細書の記載に基づくも
のであって、当該米国特許出願の番号を参照することに
よって当該米国特許出願の明細書の記載内容が本明細書
の一部分を構成するものとする。
の基礎たる米国特許出願第０７／９７６，６０７号（１
９９２年１１月１６日出願）の明細書の記載に基づくも
のであって、当該米国特許出願の番号を参照することに
よって当該米国特許出願の明細書の記載内容が本明細書
の一部分を構成するものとする。
【０００３】
【背景技術】差動増幅器は、比較器として広く利用され
ている。例えば、絶縁ゲート電界効果トランジスタ（Ｉ
ＧＦＥＴと略称する）を利用して構成した標準的な差動
増幅比較器の入力段には、一般に、第１および第２ＩＧ
ＦＥＴが設けられている。これらＩＧＦＥＴは、共通の
電流源に共通に接続されたソース電極を有している。ま
たこの比較器の入力段は、第１ＩＧＦＥＴのゲートに供
給される入力信号と、第２ＩＧＦＥＴのゲートに供給さ
れる基準信号と有している。これら第１および第２のＩ
ＧＦＥＴの応答が同一でないと共に、対称性を有してい
ない場合には、差動増幅器を比較器として利用した時に
問題が生じる。例えば、この代表的なケースとしては、
同一のバイアス条件の下で、これら第１および第２ＩＧ
ＦＥＴのスレッショホールド電圧（すなわち、低いソー
ス・ドレイン電流の下でのゲート・ソース電圧ＶＧＳ）
が互いに相違するケースである。どちらかのトランジス
タがより大きなスレッショホールド電圧を有するかに依
存して、この入力信号が、それ自身の実際の値より大き
いか、または小さく現われ、この結果としてエラー（誤
差）となる。
ている。例えば、絶縁ゲート電界効果トランジスタ（Ｉ
ＧＦＥＴと略称する）を利用して構成した標準的な差動
増幅比較器の入力段には、一般に、第１および第２ＩＧ
ＦＥＴが設けられている。これらＩＧＦＥＴは、共通の
電流源に共通に接続されたソース電極を有している。ま
たこの比較器の入力段は、第１ＩＧＦＥＴのゲートに供
給される入力信号と、第２ＩＧＦＥＴのゲートに供給さ
れる基準信号と有している。これら第１および第２のＩ
ＧＦＥＴの応答が同一でないと共に、対称性を有してい
ない場合には、差動増幅器を比較器として利用した時に
問題が生じる。例えば、この代表的なケースとしては、
同一のバイアス条件の下で、これら第１および第２ＩＧ
ＦＥＴのスレッショホールド電圧（すなわち、低いソー
ス・ドレイン電流の下でのゲート・ソース電圧ＶＧＳ）
が互いに相違するケースである。どちらかのトランジス
タがより大きなスレッショホールド電圧を有するかに依
存して、この入力信号が、それ自身の実際の値より大き
いか、または小さく現われ、この結果としてエラー（誤
差）となる。
【０００４】このような問題点は、比較器を構成するた
めに使用するＩＧＦＥＴがアモルファスシリコンで形成
された薄膜トランジスタ（ＴＦＴ）の場合に、極めて顕
著なものとなる。アモルファスシリコンで製造したＴＦ
ＴまたはＩＧＦＥＴのスレッシュホールド電圧は、不均
一となる傾向がある。これは、処理方法や他の要因なら
びに、異なったストレス電位にさらされた時の動作時に
起るシフトまたはドリフトに起因するものである。これ
らの特性の結果として、アモルファスシリコン・トラン
ジスタは、通常、差動比較器を構成するために利用され
ない。しかしながら、このようなアモルファスシリコン
・トランジスタの利用に関して極めて強い要望や必要性
が、所定のシステムの応用例に存在している。これら応
用例の１つとして、液晶表示装置を駆動する回路が存在
する。アモルファスシリコンは、液晶ディスプレイを製
造するのに好適なテクノロジーである。その理由として
は、この材料は低温で製造できるものであり、これによ
って、入手容易な標準的かつ安価な基板材料が利用可能
となるからである。
めに使用するＩＧＦＥＴがアモルファスシリコンで形成
された薄膜トランジスタ（ＴＦＴ）の場合に、極めて顕
著なものとなる。アモルファスシリコンで製造したＴＦ
ＴまたはＩＧＦＥＴのスレッシュホールド電圧は、不均
一となる傾向がある。これは、処理方法や他の要因なら
びに、異なったストレス電位にさらされた時の動作時に
起るシフトまたはドリフトに起因するものである。これ
らの特性の結果として、アモルファスシリコン・トラン
ジスタは、通常、差動比較器を構成するために利用され
ない。しかしながら、このようなアモルファスシリコン
・トランジスタの利用に関して極めて強い要望や必要性
が、所定のシステムの応用例に存在している。これら応
用例の１つとして、液晶表示装置を駆動する回路が存在
する。アモルファスシリコンは、液晶ディスプレイを製
造するのに好適なテクノロジーである。その理由として
は、この材料は低温で製造できるものであり、これによ
って、入手容易な標準的かつ安価な基板材料が利用可能
となるからである。
【０００５】通常、液晶ディスプレイは、行と列とに配
列されたピクセルのマトリックスから構成されている。
これらピクセルは、行および列ドライバによって駆動す
る必要があり、この結果、これらドライバはスイッチン
グおよびコントロール回路によって駆動される。スペー
スおよび製造コストの削減のために、液晶ディスプレイ
を製造する場合に利用したのと同じテクノロジーを駆使
して、このディスプレイの行および列をドライブするコ
ントロールおよびスイッチング回路を同時に製造するこ
とが好ましい。さらにまた、この液晶ディスプレイを製
造するのと同時に、このディスプレイの周縁部付近に、
このコントロールおよびスイッチング回路を形成するこ
とが所望されている。従って、あらゆる比較器回路を包
含しているコントロールおよびスイッチング回路を、ア
モルファスシリコン・トランジスタを採用して設計する
に当り、特に、経済的な理由が強いられている。
列されたピクセルのマトリックスから構成されている。
これらピクセルは、行および列ドライバによって駆動す
る必要があり、この結果、これらドライバはスイッチン
グおよびコントロール回路によって駆動される。スペー
スおよび製造コストの削減のために、液晶ディスプレイ
を製造する場合に利用したのと同じテクノロジーを駆使
して、このディスプレイの行および列をドライブするコ
ントロールおよびスイッチング回路を同時に製造するこ
とが好ましい。さらにまた、この液晶ディスプレイを製
造するのと同時に、このディスプレイの周縁部付近に、
このコントロールおよびスイッチング回路を形成するこ
とが所望されている。従って、あらゆる比較器回路を包
含しているコントロールおよびスイッチング回路を、ア
モルファスシリコン・トランジスタを採用して設計する
に当り、特に、経済的な理由が強いられている。
【０００６】
【発明の概要】以下詳述するように、本発明は、比較器
回路に関するもので、この回路には、比較器を構成する
トランジスタのスレッショホールドレベルにおける差お
よびシフト（偏移）を補償する手段が設けられている。
本発明の補償手段によって、不均一であると共に、また
は変化する特性を有するトランジスタを利用して正確な
比較器を構成できるようになる。また、あらゆる既存の
テクノロジーを利用してこの補償手段を構成することも
でき、さらに、ＩＧＦＥＴおよび／またはバイポーラト
ランジスタを内蔵することもできる。
回路に関するもので、この回路には、比較器を構成する
トランジスタのスレッショホールドレベルにおける差お
よびシフト（偏移）を補償する手段が設けられている。
本発明の補償手段によって、不均一であると共に、また
は変化する特性を有するトランジスタを利用して正確な
比較器を構成できるようになる。また、あらゆる既存の
テクノロジーを利用してこの補償手段を構成することも
でき、さらに、ＩＧＦＥＴおよび／またはバイポーラト
ランジスタを内蔵することもできる。
【０００７】本発明を実施する比較器回路は、それ自身
のゲート電極に入力信号を受信するようにした第１トラ
ンジスタと、それ自身のゲート電極に基準信号を受信す
るようにした第２トランジスタと、これら第１および第
２トランジスタのソース電極の間に接続された導通路を
有する第３トランジスタと、さらに、この第３トランジ
スタに対して選択的に交差接続されるように構成され、
上記第１および第２トランジスタによって導出されたバ
イアス電流を供給すると共に、自動的にバランスさせる
ようにした電流源手段とが設けられている。
のゲート電極に入力信号を受信するようにした第１トラ
ンジスタと、それ自身のゲート電極に基準信号を受信す
るようにした第２トランジスタと、これら第１および第
２トランジスタのソース電極の間に接続された導通路を
有する第３トランジスタと、さらに、この第３トランジ
スタに対して選択的に交差接続されるように構成され、
上記第１および第２トランジスタによって導出されたバ
イアス電流を供給すると共に、自動的にバランスさせる
ようにした電流源手段とが設けられている。
【０００８】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。
明する。
【０００９】本発明を実施する回路およびシステムを、
アモルファスシリコンからなるトランジスタを利用して
構成することができる。これらアモルファスシリコン・
トランジスタは、低移動度および低利得を有し、さら
に、時間および電圧ストレスに伴ってトリフトする不均
一なスレッシュホールド電圧を有している。このような
アモルファスシリコン・トランジスタを利用すること
は、液晶表示パネルのコンポーネントと同じ材料を用い
て、コスト的に有効な走査回路を形成する要求に基づく
もので、この表示パネルは、これら走査回路によって作
動するような図１に、参照番号１６０で示したタイプの
ものである。この特徴によって、このシステムの構成要
素（コンポーネント）を、容易に集積化できると共に、
さらに安価に製造することができる。
アモルファスシリコンからなるトランジスタを利用して
構成することができる。これらアモルファスシリコン・
トランジスタは、低移動度および低利得を有し、さら
に、時間および電圧ストレスに伴ってトリフトする不均
一なスレッシュホールド電圧を有している。このような
アモルファスシリコン・トランジスタを利用すること
は、液晶表示パネルのコンポーネントと同じ材料を用い
て、コスト的に有効な走査回路を形成する要求に基づく
もので、この表示パネルは、これら走査回路によって作
動するような図１に、参照番号１６０で示したタイプの
ものである。この特徴によって、このシステムの構成要
素（コンポーネント）を、容易に集積化できると共に、
さらに安価に製造することができる。
【００１０】図面の都合上、本発明を実施する比較器
（以下“コンパレータ”とも称する）を、図１に示すタ
イプのシステムに使用する。図１において、アナログ回
路１１０は、表示すべきデータを表わすアナログ情報信
号をアンテナ１２０から受信する。この到来信号がテレ
ビジョン映像信号の場合には、このアナログ回路１１０
は、既知のタイプの標準テレビジョン受像機の回路であ
る。しかしながら、ブラウン管（陰極線管）を、本明細
書に記載したような液晶表示デバイスによって置き換え
る。このアナログ回路１１０によって、ライン１３０上
のアナログデータ生成信号を、入力信号としてＡ／Ｄコ
ンバータ１４０へ供給する。このアナログ回路１１０か
らのテレビジョン信号を、液晶アレイ１６０上で表示す
る。この液晶アレイは、例えば、液晶セル１６０ａのよ
うなピクセルエレメントを、多数個、水平方向のｍ列お
よび垂直方向のｎ行へ配設したものから構成される。こ
の液晶アレイ１６０には、ｎ行のデータライン３８が設
けられており、これらデータラインの１つが液晶セルの
垂直方向の行の各々に割当てられている。さらに、ｍ本
の選択ライン１８０が設けられ、これの１つが、液晶セ
ルの水平方向の列の各々に割当てられている。
（以下“コンパレータ”とも称する）を、図１に示すタ
イプのシステムに使用する。図１において、アナログ回
路１１０は、表示すべきデータを表わすアナログ情報信
号をアンテナ１２０から受信する。この到来信号がテレ
ビジョン映像信号の場合には、このアナログ回路１１０
は、既知のタイプの標準テレビジョン受像機の回路であ
る。しかしながら、ブラウン管（陰極線管）を、本明細
書に記載したような液晶表示デバイスによって置き換え
る。このアナログ回路１１０によって、ライン１３０上
のアナログデータ生成信号を、入力信号としてＡ／Ｄコ
ンバータ１４０へ供給する。このアナログ回路１１０か
らのテレビジョン信号を、液晶アレイ１６０上で表示す
る。この液晶アレイは、例えば、液晶セル１６０ａのよ
うなピクセルエレメントを、多数個、水平方向のｍ列お
よび垂直方向のｎ行へ配設したものから構成される。こ
の液晶アレイ１６０には、ｎ行のデータライン３８が設
けられており、これらデータラインの１つが液晶セルの
垂直方向の行の各々に割当てられている。さらに、ｍ本
の選択ライン１８０が設けられ、これの１つが、液晶セ
ルの水平方向の列の各々に割当てられている。
【００１１】Ａ／Ｄコンバータ１４０には出力バス１９
０が設けられており、これによって輝度レベル、すなわ
ち、グレースケールコードが、複数の出力ライン２２０
を有するディジタル記憶手段２１０に与えられる。この
ディジタル記憶手段２１０の出力ライン２２０によっ
て、データがＤ／Ａコンバータ２３０、コンパレータ２
４０、伝送ゲートＮ５を経て、液晶セル１６０ａの行に
対するデータライン３８に印加されるように制御する。
従って、出力ライン２２０の各々によって、特定の行中
の液晶セルに、これと組合った伝送ゲートＮ５が導通時
に、選択ライン１８０の走査に従って電圧が印加される
ように制御される。カウンタを利用した表示デバイスお
よびこのディジタル記憶手段（シフトレジスタの形態
の）２１０の一好適実施例は、米国特許第４，７６６，
４３０号および第４，７４２，３４６号に記載されてお
り、この技術が、本明細書で参照されている。基準ラン
プ発生器３３０によって、基準ランプ電圧信号が出力ラ
イン２７０上に供給され、この出力ライン２７０を、ラ
イン２６を介して、液晶セルの各行内のコンパレータの
それぞれに接続する。また、データランプ発生器３４０
によるデータランプが、出力ライン３７を伝送ゲートＮ
５の各々に接続することにより、ピクセルエレメントの
行へ供給される。図１において、これら伝送ゲートＮ５
は薄膜トランジスタであり、これらトランジスタをライ
ン３１によってコンパレータ２４０の出力に接続する。
０が設けられており、これによって輝度レベル、すなわ
ち、グレースケールコードが、複数の出力ライン２２０
を有するディジタル記憶手段２１０に与えられる。この
ディジタル記憶手段２１０の出力ライン２２０によっ
て、データがＤ／Ａコンバータ２３０、コンパレータ２
４０、伝送ゲートＮ５を経て、液晶セル１６０ａの行に
対するデータライン３８に印加されるように制御する。
従って、出力ライン２２０の各々によって、特定の行中
の液晶セルに、これと組合った伝送ゲートＮ５が導通時
に、選択ライン１８０の走査に従って電圧が印加される
ように制御される。カウンタを利用した表示デバイスお
よびこのディジタル記憶手段（シフトレジスタの形態
の）２１０の一好適実施例は、米国特許第４，７６６，
４３０号および第４，７４２，３４６号に記載されてお
り、この技術が、本明細書で参照されている。基準ラン
プ発生器３３０によって、基準ランプ電圧信号が出力ラ
イン２７０上に供給され、この出力ライン２７０を、ラ
イン２６を介して、液晶セルの各行内のコンパレータの
それぞれに接続する。また、データランプ発生器３４０
によるデータランプが、出力ライン３７を伝送ゲートＮ
５の各々に接続することにより、ピクセルエレメントの
行へ供給される。図１において、これら伝送ゲートＮ５
は薄膜トランジスタであり、これらトランジスタをライ
ン３１によってコンパレータ２４０の出力に接続する。
【００１２】動作において、ディジタル記憶手段２１０
からのディジタル処理された輝度信号をＤ／Ａコンバー
タ２３０に供給し、このコンバータ２３０の出力ライン
３１０を、コンパレータ２４０の一方の入力へこのライ
ン３１０によって接続する。基準ランプ発生器３３０に
より、基準ランプ電位を、これらコンパレータ２４０の
各々の他方の入力へライン２６を介して印加する。この
基準ランプを非線形にすることによって、ＴＶ伝送／受
信システムまたはこれらコンパレータ２４０のあらゆる
ところで発生した、あらゆる非直線性に対して補償する
ことができる。基準ランプ電圧がＤ／Ａコンバータ２３
０から供給された輝度信号より低い（高い）場合には、
これらコンパレータ２４０の出力ライン３１上の電位が
高く（低く）なると共に、これら伝送ゲートＮ５を導通
（非導通）状態にする。出力ライン３１上の電圧は、こ
れら伝送ゲートＮ５用のコントロール信号として作用す
る。データランプ発生器３４０から得られた、ライン３
７上のデータランプをすべての作動中の列にあるピクセ
ルエレメントに供給する。このピクセルエレメントはオ
ン状態の伝送ゲートＮ５と組合される。この基準ランプ
電圧のレベルがＤ／Ａコンバータ２３０からの輝度信号
からのレベルに到達した場合に、このコンパレータ２４
０の出力ライン３１がロー・レベルに向い、これによっ
てこれと組合された伝送ゲートＮ５がオフ状態となる。
従って、このオフ状態の伝送ゲートと組合ったピクセル
エレメントは、Ｄ／Ａコンバータ２３０からのアナログ
輝度信号によって確立されたレベルまで充電される。
からのディジタル処理された輝度信号をＤ／Ａコンバー
タ２３０に供給し、このコンバータ２３０の出力ライン
３１０を、コンパレータ２４０の一方の入力へこのライ
ン３１０によって接続する。基準ランプ発生器３３０に
より、基準ランプ電位を、これらコンパレータ２４０の
各々の他方の入力へライン２６を介して印加する。この
基準ランプを非線形にすることによって、ＴＶ伝送／受
信システムまたはこれらコンパレータ２４０のあらゆる
ところで発生した、あらゆる非直線性に対して補償する
ことができる。基準ランプ電圧がＤ／Ａコンバータ２３
０から供給された輝度信号より低い（高い）場合には、
これらコンパレータ２４０の出力ライン３１上の電位が
高く（低く）なると共に、これら伝送ゲートＮ５を導通
（非導通）状態にする。出力ライン３１上の電圧は、こ
れら伝送ゲートＮ５用のコントロール信号として作用す
る。データランプ発生器３４０から得られた、ライン３
７上のデータランプをすべての作動中の列にあるピクセ
ルエレメントに供給する。このピクセルエレメントはオ
ン状態の伝送ゲートＮ５と組合される。この基準ランプ
電圧のレベルがＤ／Ａコンバータ２３０からの輝度信号
からのレベルに到達した場合に、このコンパレータ２４
０の出力ライン３１がロー・レベルに向い、これによっ
てこれと組合された伝送ゲートＮ５がオフ状態となる。
従って、このオフ状態の伝送ゲートと組合ったピクセル
エレメントは、Ｄ／Ａコンバータ２３０からのアナログ
輝度信号によって確立されたレベルまで充電される。
【００１３】これらコンパレータ２４０は、これら入力
信号に正確に応答することが重要である。図２には、コ
ンパレータを構成するトランジスタの特性が不均一であ
ると共に、シフトするような場合でも、正確な比較動作
が可能であるコンパレータ（比較器）が図示されてい
る。
信号に正確に応答することが重要である。図２には、コ
ンパレータを構成するトランジスタの特性が不均一であ
ると共に、シフトするような場合でも、正確な比較動作
が可能であるコンパレータ（比較器）が図示されてい
る。
【００１４】図２において、コンパレータ２４０には、
アナログ入力信号サンプル／伝送段１０と、差動比較器
段２０と、さらに、例えば図１に示したアレイ１６０の
ような液晶ディスプレイの行導体（ｃｌｏｕｍｎ ｃｏ
ｎｄｕｃｔｏｒｓ）をドライブ（駆動）する出力段３０
とが設けられて図示されている。
アナログ入力信号サンプル／伝送段１０と、差動比較器
段２０と、さらに、例えば図１に示したアレイ１６０の
ような液晶ディスプレイの行導体（ｃｌｏｕｍｎ ｃｏ
ｎｄｕｃｔｏｒｓ）をドライブ（駆動）する出力段３０
とが設けられて図示されている。
【００１５】このサンプル／伝送段１０は、入力端子
（ターミナル）１１に現われたアナログ入力信号（ＩＮ
Ｐ）をサンプリングする機能を有すると共に、サンプリ
ングした信号をコンパレータ段２０の入力ノード２１に
選択的に供給する機能を有する。このアナログ入力信号
（ＩＮＰ）の振幅は、図３の波形ＩＮＰで示したよう
に、０Ｖ〜１０Ｖまでの範囲内の値とすることができ
る。このＩＮＰ信号を、図１で示したようなＤ／Ａコン
バータ２３０から、ライン３１０を経て取出したＴＶ信
号か、または、多数の既知の信号源の一つから取出した
ＴＶ信号とすることができる。例えば、１００ｋΩの値
を有するダミー抵抗を、入力端子１１と接地との間に接
続する。
（ターミナル）１１に現われたアナログ入力信号（ＩＮ
Ｐ）をサンプリングする機能を有すると共に、サンプリ
ングした信号をコンパレータ段２０の入力ノード２１に
選択的に供給する機能を有する。このアナログ入力信号
（ＩＮＰ）の振幅は、図３の波形ＩＮＰで示したよう
に、０Ｖ〜１０Ｖまでの範囲内の値とすることができ
る。このＩＮＰ信号を、図１で示したようなＤ／Ａコン
バータ２３０から、ライン３１０を経て取出したＴＶ信
号か、または、多数の既知の信号源の一つから取出した
ＴＶ信号とすることができる。例えば、１００ｋΩの値
を有するダミー抵抗を、入力端子１１と接地との間に接
続する。
【００１６】サンプリング用スイッチングトランジスタ
Ｎ１１の導通路を、ターミナル１１とノード１２との間
に接続する。例えば、１ＰＦ（ピコファラド）の容量を
有するサンプリングコンデンサＣ１を、このノード１２
とターミナル１５との間に接続し、このターミナル１５
に、固定の直流電圧ＶＡを印加する。特別な設計におい
ては、この直流電圧ＶＡを、以下の理由によって６Ｖに
設定した。図３の波形ＳＡＭＰで示したタイプのサンプ
リング信号（ＳＡＭＰ）をスイッチングトランジスタＮ
１１のゲートに供給して、アナログ入力信号（ＩＮＰ）
を選択的にサンプリングすると共に、コンデンサＣ１を
このＩＮＰ信号の値まで充電する。一実施例によれば、
このＳＡＭＰ信号には、正へ向うパルスが含まれてお
り、このパルスは、サンプリング期間中（例えば、図３
のｔ０〜ｔ１）０Ｖから２０Ｖまで上昇すると共に、１
μｓｅｃ（マイクロ秒）期間だけ延長される。
Ｎ１１の導通路を、ターミナル１１とノード１２との間
に接続する。例えば、１ＰＦ（ピコファラド）の容量を
有するサンプリングコンデンサＣ１を、このノード１２
とターミナル１５との間に接続し、このターミナル１５
に、固定の直流電圧ＶＡを印加する。特別な設計におい
ては、この直流電圧ＶＡを、以下の理由によって６Ｖに
設定した。図３の波形ＳＡＭＰで示したタイプのサンプ
リング信号（ＳＡＭＰ）をスイッチングトランジスタＮ
１１のゲートに供給して、アナログ入力信号（ＩＮＰ）
を選択的にサンプリングすると共に、コンデンサＣ１を
このＩＮＰ信号の値まで充電する。一実施例によれば、
このＳＡＭＰ信号には、正へ向うパルスが含まれてお
り、このパルスは、サンプリング期間中（例えば、図３
のｔ０〜ｔ１）０Ｖから２０Ｖまで上昇すると共に、１
μｓｅｃ（マイクロ秒）期間だけ延長される。
【００１７】このサンプリング用スイッチングトランジ
スタＮ１１のオン抵抗は、サンプリング電圧パルス（す
なわち、２０Ｖ）と入力ターミナル１１に印加されたア
ナログＩＮＰ電圧（０〜１０Ｖ）との間の差の関数とな
る。このサンプリングトランジスタＮ１１を、２０Ｖの
サンプリングパルスでオーバードライブすることによっ
て確実にこのトランジスタがオン状態となるようにな
り、この結果、これの導通路が、サンプリング期間中、
比較的低インピーダンス状態でドライブされる。このト
ランジスタＮ１１の抵抗と、コンデンサＣ１との時定数
が十分に小さな値となるように設計されているので、こ
のコンデンサＣ１が、各サンプリング期間中（例えば１
マイクロ秒）にＩＮＰ入力信号の値まで完全に充電され
るように保証される。
スタＮ１１のオン抵抗は、サンプリング電圧パルス（す
なわち、２０Ｖ）と入力ターミナル１１に印加されたア
ナログＩＮＰ電圧（０〜１０Ｖ）との間の差の関数とな
る。このサンプリングトランジスタＮ１１を、２０Ｖの
サンプリングパルスでオーバードライブすることによっ
て確実にこのトランジスタがオン状態となるようにな
り、この結果、これの導通路が、サンプリング期間中、
比較的低インピーダンス状態でドライブされる。このト
ランジスタＮ１１の抵抗と、コンデンサＣ１との時定数
が十分に小さな値となるように設計されているので、こ
のコンデンサＣ１が、各サンプリング期間中（例えば１
マイクロ秒）にＩＮＰ入力信号の値まで完全に充電され
るように保証される。
【００１８】次に、このコンデンサＣ１にストアされた
サンプル処理済み信号を、転送トランジスタＮ１２の導
電路を経て差動コンパレータ（比較器）２０の入力ノー
ド２１に供給する。このトランジスタＮ１２がノード２
１とノード１２との間に接続されている。図３の波形Ｘ
ＦＥＲで示したような、２０Ｖの振幅を有し、１〜２μ
ｓｅｃ（マイクロ秒）のパルス幅を有する正方向へ向う
転送パルス（ＸＦＥＲ）を含んだ転送信号を、この転送
トランジスタＮ１２のゲート電極へ供給する。これによ
って、このトランジスタＮ１２が選択的にオン状態とな
ると共に、コンデンサＣ１の電荷を、差動比較器段２０
の入力ノード２１へ転送する。この転送パルスＸＦＥＲ
は、不所望にも、スイッチング電荷を、差動比較器の入
力ノード２１に関連するゲートキャパシタンスへ送給す
るようになる。この入力ノードの寄生容量は極めて小さ
な値（例えば、０．１５ＰＦ）である。この転送パルス
ＸＦＥＲの影響は、デバイスＮ１３のゲートに供給され
る、図３の波形ＣＯＭＰで表わされるタイプの逆位相の
ＣＯＭＰパルスによって補償することが可能となる。こ
のデバイスＮ１３は、それのソース・ドレイン通路がノ
ード２１に短絡されたトランジスタであり、これによっ
て、このノード２１とターミナル１３との間にコンデン
サを形成するようになる。このターミナル１３には、上
記補償パルスが印加される。トランジスタＮ１４の導通
路をノード２１とターミナル１５との間に接続する。図
３の波形Ｚで表わされたような正方向へ向うパルスを含
んだＺ−コントロール信号を、トランジスタＮ１４のゲ
ートに供給する。このＺ−コントロールパルスを、トラ
ンジスタＮ１４のゲートに供給した場合に、このパルス
によってトランジスタＮ１４がオン状態となると共に、
ＶＡ電圧の電位が入力ノード２１へ印加されるようにな
る。このトランジスタＮ１４の導通によって、ＶＡ電圧
までのコンデンサＣ１の初期の予備充電動作が可能とな
り、これによって、最悪の場合のアナログ入力信号の整
定時間をスピードアップできる。
サンプル処理済み信号を、転送トランジスタＮ１２の導
電路を経て差動コンパレータ（比較器）２０の入力ノー
ド２１に供給する。このトランジスタＮ１２がノード２
１とノード１２との間に接続されている。図３の波形Ｘ
ＦＥＲで示したような、２０Ｖの振幅を有し、１〜２μ
ｓｅｃ（マイクロ秒）のパルス幅を有する正方向へ向う
転送パルス（ＸＦＥＲ）を含んだ転送信号を、この転送
トランジスタＮ１２のゲート電極へ供給する。これによ
って、このトランジスタＮ１２が選択的にオン状態とな
ると共に、コンデンサＣ１の電荷を、差動比較器段２０
の入力ノード２１へ転送する。この転送パルスＸＦＥＲ
は、不所望にも、スイッチング電荷を、差動比較器の入
力ノード２１に関連するゲートキャパシタンスへ送給す
るようになる。この入力ノードの寄生容量は極めて小さ
な値（例えば、０．１５ＰＦ）である。この転送パルス
ＸＦＥＲの影響は、デバイスＮ１３のゲートに供給され
る、図３の波形ＣＯＭＰで表わされるタイプの逆位相の
ＣＯＭＰパルスによって補償することが可能となる。こ
のデバイスＮ１３は、それのソース・ドレイン通路がノ
ード２１に短絡されたトランジスタであり、これによっ
て、このノード２１とターミナル１３との間にコンデン
サを形成するようになる。このターミナル１３には、上
記補償パルスが印加される。トランジスタＮ１４の導通
路をノード２１とターミナル１５との間に接続する。図
３の波形Ｚで表わされたような正方向へ向うパルスを含
んだＺ−コントロール信号を、トランジスタＮ１４のゲ
ートに供給する。このＺ−コントロールパルスを、トラ
ンジスタＮ１４のゲートに供給した場合に、このパルス
によってトランジスタＮ１４がオン状態となると共に、
ＶＡ電圧の電位が入力ノード２１へ印加されるようにな
る。このトランジスタＮ１４の導通によって、ＶＡ電圧
までのコンデンサＣ１の初期の予備充電動作が可能とな
り、これによって、最悪の場合のアナログ入力信号の整
定時間をスピードアップできる。
【００１９】差動比較器段２０には、サンプリング処理
された入力電圧（ＩＮ）が供給される入力ターミナル２
１と、図３の波形ＲＥＦＲＡＭＰで示したタイプの基準
入力ランプ信号（ＲＥＦＲＡＭＰ）が供給される基準入
力ターミナル２６と、出力ターミナル２５とが設けられ
ている。コンパレータ２０には、この入力ノード２１に
それ自身のゲート電極が接続された第１トランジスタＮ
１が設けられている。このトランジスタＮ１のドレイン
電極は、ＶＣＣ電圧が印加される電源ターミナル１７に
接続され、このＶＣＣ電圧は、例えば、２０Ｖに相当す
るもので、また、これのソース電極はノード２３に接続
される。第２のトランジスタＮ２のソース電極をノード
２４に接続し、これのドレイン電極を出力ノード２５に
接続すると共に、これのゲート電極を、ＲＥＦＲＡＭＰ
信号が印加されるターミナル２６に接続する。帰還トラ
ンジスタＮＦＢは、これらノード２３，２４間に接続さ
れた導通路を有している。第４のトランジスタＮ４のソ
ース電極をノード２５に接続し、そのドレイン電極をタ
ーミナル１７に接続し、さらに、そのゲート電極をター
ミナル２７に接続する。このターミナル２７には、図３
の波形ＣＯＮＴＲＯＬで示したような正方向へ向うパル
スを含んだコントロール信号（ＣＯＮＴＲＯＬ）が供給
される。このコントロール信号（ＣＯＮＴＲＯＬ）が０
Ｖから２０Ｖまで向った場合には、このコントロール信
号によって、トランジスタＮ４が、トランジスタＮ２の
ドレイン電極を電源電圧ＶＣＣに近い電圧まで充電する
ような状態となる。このことは各ＸＦＥＲパルスの開始
直前に成されるものであると共に、各ＸＦＥＲパルスの
開始と一致するものである。
された入力電圧（ＩＮ）が供給される入力ターミナル２
１と、図３の波形ＲＥＦＲＡＭＰで示したタイプの基準
入力ランプ信号（ＲＥＦＲＡＭＰ）が供給される基準入
力ターミナル２６と、出力ターミナル２５とが設けられ
ている。コンパレータ２０には、この入力ノード２１に
それ自身のゲート電極が接続された第１トランジスタＮ
１が設けられている。このトランジスタＮ１のドレイン
電極は、ＶＣＣ電圧が印加される電源ターミナル１７に
接続され、このＶＣＣ電圧は、例えば、２０Ｖに相当す
るもので、また、これのソース電極はノード２３に接続
される。第２のトランジスタＮ２のソース電極をノード
２４に接続し、これのドレイン電極を出力ノード２５に
接続すると共に、これのゲート電極を、ＲＥＦＲＡＭＰ
信号が印加されるターミナル２６に接続する。帰還トラ
ンジスタＮＦＢは、これらノード２３，２４間に接続さ
れた導通路を有している。第４のトランジスタＮ４のソ
ース電極をノード２５に接続し、そのドレイン電極をタ
ーミナル１７に接続し、さらに、そのゲート電極をター
ミナル２７に接続する。このターミナル２７には、図３
の波形ＣＯＮＴＲＯＬで示したような正方向へ向うパル
スを含んだコントロール信号（ＣＯＮＴＲＯＬ）が供給
される。このコントロール信号（ＣＯＮＴＲＯＬ）が０
Ｖから２０Ｖまで向った場合には、このコントロール信
号によって、トランジスタＮ４が、トランジスタＮ２の
ドレイン電極を電源電圧ＶＣＣに近い電圧まで充電する
ような状態となる。このことは各ＸＦＥＲパルスの開始
直前に成されるものであると共に、各ＸＦＥＲパルスの
開始と一致するものである。
【００２０】トランジスタＮ１とＮ２とを相互接続し
て、差動増幅器を構成する。この差動増幅器を変形する
ことによって、実質的に等価な電位がこれらのゲート電
極に印加された場合には、これらトランジスタＮ１，Ｎ
２を通過する電流を実質的に平衡化する手段を包含する
ようになる。これらトランジスタＮ１，Ｎ２の電流のバ
ランスは、この差動比較器段２０に対してスレッシュホ
ールド訂正およびドリフト補償を与える回路によって確
立されると共に維持される。この回路には、トランジス
タＮ１Ａと、トランジスタＮ１Ｂとが設けられている。
このトランジスタＮ１Ａは、例えば、−１０Ｖの直流動
作電圧が印加される電力ターミナル２９と、ノード２３
との間に接続された導通路を有しており、他方、トラン
ジスタＮ１Ｂは、ノード２４と電力ターミナル２９との
間に接続された導通路を有している。トランジスタＮ２
Ａの導通路を、ノード２４とトランジスタＮ１Ａのゲー
トとの間に接続し、トランジスタＮ２Ｂの導通路をノー
ド２３とトランジスタＮ１Ｂのゲートとの間に接続す
る。コンデンサＣＡを、トランジスタＮ１Ａのゲートと
ターミナル２９との間に接続すると共に、コンデンサＣ
ＢをトランジスタＮ１Ｂのゲートとターミナル２９との
間に接続する。これらコンデンサＣＡ，ＣＢを、個別の
コンデンサまたはトランジスタＮ１Ａ，Ｎ１Ｂの集積さ
れたゲート容量で構成することができ、例えば、０．１
ＰＦの容量を有する。コントロール信号Ｚ（図３参照）
を、トランジスタＮ２ＡおよびＮ２Ｂのゲート電極に供
給し、これによって、これらトランジスタＮ２Ａ，Ｎ２
Ｂが同時に導通状態または非導通状態となる。このコン
トロール信号Ｚに対して相補関係を有するコントロール
信号ＺＢ（図３の波形ＺＢ）を、トランジスタＮＦＢの
ゲート電極に供給する。この結果、このトランジスタＮ
ＦＢが導通すると共に、トランジスタＮ２ＡとＮ２Ｂと
が非導通となり、さらにこれらの逆の状態ともなる。
て、差動増幅器を構成する。この差動増幅器を変形する
ことによって、実質的に等価な電位がこれらのゲート電
極に印加された場合には、これらトランジスタＮ１，Ｎ
２を通過する電流を実質的に平衡化する手段を包含する
ようになる。これらトランジスタＮ１，Ｎ２の電流のバ
ランスは、この差動比較器段２０に対してスレッシュホ
ールド訂正およびドリフト補償を与える回路によって確
立されると共に維持される。この回路には、トランジス
タＮ１Ａと、トランジスタＮ１Ｂとが設けられている。
このトランジスタＮ１Ａは、例えば、−１０Ｖの直流動
作電圧が印加される電力ターミナル２９と、ノード２３
との間に接続された導通路を有しており、他方、トラン
ジスタＮ１Ｂは、ノード２４と電力ターミナル２９との
間に接続された導通路を有している。トランジスタＮ２
Ａの導通路を、ノード２４とトランジスタＮ１Ａのゲー
トとの間に接続し、トランジスタＮ２Ｂの導通路をノー
ド２３とトランジスタＮ１Ｂのゲートとの間に接続す
る。コンデンサＣＡを、トランジスタＮ１Ａのゲートと
ターミナル２９との間に接続すると共に、コンデンサＣ
ＢをトランジスタＮ１Ｂのゲートとターミナル２９との
間に接続する。これらコンデンサＣＡ，ＣＢを、個別の
コンデンサまたはトランジスタＮ１Ａ，Ｎ１Ｂの集積さ
れたゲート容量で構成することができ、例えば、０．１
ＰＦの容量を有する。コントロール信号Ｚ（図３参照）
を、トランジスタＮ２ＡおよびＮ２Ｂのゲート電極に供
給し、これによって、これらトランジスタＮ２Ａ，Ｎ２
Ｂが同時に導通状態または非導通状態となる。このコン
トロール信号Ｚに対して相補関係を有するコントロール
信号ＺＢ（図３の波形ＺＢ）を、トランジスタＮＦＢの
ゲート電極に供給する。この結果、このトランジスタＮ
ＦＢが導通すると共に、トランジスタＮ２ＡとＮ２Ｂと
が非導通となり、さらにこれらの逆の状態ともなる。
【００２１】この差動増幅器２０を、オートバランス
（自動平衡）期間または時相中に、オートバランスモー
ドで作動させ、続く期間または時相中、信号比較モード
で作動させ、これらの動作を交互に実行する。
（自動平衡）期間または時相中に、オートバランスモー
ドで作動させ、続く期間または時相中、信号比較モード
で作動させ、これらの動作を交互に実行する。
【００２２】オートバランス動作中、Ｚパルスは“ハ
イ”状態となり、ＺＢパルスは“ロー”状態となる。こ
のＺＢパルスが“ロー”状態となると、トランジスタＮ
ＢＦはオフ状態となると共に、トランジスタＮ１とＮ２
とは互いに分離されるようになる。この結果として、Ｚ
パルスが“ハイ”状態となると、トランジスタＮ２Ａと
Ｎ２Ｂとが導通状態となり、かつ、電位Ｖ２４とＶ２３
とが蓄積コンデンサＣＡとＣＢとに与えられる。従っ
て、これらトランジスタＮ１ＡとＮ１Ｂとの導通が制御
される。このような状態の下で、これらトランジスタＮ
１ＡとＮ１Ｂのゲートが、トランジスタＮ２とＮ１のソ
ースに対して相互に交差接続される。この期間中、同様
な基準電圧ＶＦが、これらトランジスタＮ１，Ｎ２のゲ
ートに印加されるようになる。入力信号は０〜１０Ｖの
範囲なので、この範囲の中間にほぼ等しいか、またはそ
れより少し高い電圧に対して、この差動増幅器２０をオ
ートバランス動作させることが望ましい。例えば、６Ｖ
に等しい基準電圧ＶＦを、このオートバランス期間中
に、トランジスタＮ１，Ｎ２のゲートに印加することが
できる。本例において、６Ｖに等しいＶＡボルトを、ト
ランジスタＮ１４を経てトランジスタＮ１のゲートに印
加する。このトランジスタＮ１４は、“ハイ”状態に向
うＺパルスによってオン状態となる。同時に、トランジ
スタＮ２のゲートに印加するＲＥＦＲＡＭＰ信号を６Ｖ
にドライブする。このようなバイアス条件のために、ト
ランジスタＮ１のソースにおける電圧Ｖ２３は、ＶＦ
（トランジスタＮ１とＮ２とのゲートに印加される電
位）−ＶＧＳ１となり、ここでＶＧＳ１は、トランジス
タＮ１のゲート・ソース電圧降下であると共に、トラン
ジスタＮ２のソースにおける電位Ｖ２４は、ＶＦ−ＶＧ
Ｓ２となる。ここでＶＧＳ２は、トランジスタＮ２のゲ
ート・ソース電圧降下である。ドレイン・ソース電流が
低い場合には、それぞれのトランジスタのＶＧＳは、そ
れらのスレッシュホールド電圧降下（ＶＴ）とほぼ等し
いものと仮定する。説明を簡単にするため、これらトラ
ンジスタのＶＧＳは、ソース・ドレイン電流（すなわ
ち、ＶＧＳは増大する電流と共に増加する）で変化する
が、これらトランジスタＮ１，Ｎ２のＶＧＳより、むし
ろトランジスタＮ１のスレッシュホールド電圧（ＶＴ
１）およびトランジスタＮ２のスレッシュホールド電圧
（ＶＴ２）を基準とする。
イ”状態となり、ＺＢパルスは“ロー”状態となる。こ
のＺＢパルスが“ロー”状態となると、トランジスタＮ
ＢＦはオフ状態となると共に、トランジスタＮ１とＮ２
とは互いに分離されるようになる。この結果として、Ｚ
パルスが“ハイ”状態となると、トランジスタＮ２Ａと
Ｎ２Ｂとが導通状態となり、かつ、電位Ｖ２４とＶ２３
とが蓄積コンデンサＣＡとＣＢとに与えられる。従っ
て、これらトランジスタＮ１ＡとＮ１Ｂとの導通が制御
される。このような状態の下で、これらトランジスタＮ
１ＡとＮ１Ｂのゲートが、トランジスタＮ２とＮ１のソ
ースに対して相互に交差接続される。この期間中、同様
な基準電圧ＶＦが、これらトランジスタＮ１，Ｎ２のゲ
ートに印加されるようになる。入力信号は０〜１０Ｖの
範囲なので、この範囲の中間にほぼ等しいか、またはそ
れより少し高い電圧に対して、この差動増幅器２０をオ
ートバランス動作させることが望ましい。例えば、６Ｖ
に等しい基準電圧ＶＦを、このオートバランス期間中
に、トランジスタＮ１，Ｎ２のゲートに印加することが
できる。本例において、６Ｖに等しいＶＡボルトを、ト
ランジスタＮ１４を経てトランジスタＮ１のゲートに印
加する。このトランジスタＮ１４は、“ハイ”状態に向
うＺパルスによってオン状態となる。同時に、トランジ
スタＮ２のゲートに印加するＲＥＦＲＡＭＰ信号を６Ｖ
にドライブする。このようなバイアス条件のために、ト
ランジスタＮ１のソースにおける電圧Ｖ２３は、ＶＦ
（トランジスタＮ１とＮ２とのゲートに印加される電
位）−ＶＧＳ１となり、ここでＶＧＳ１は、トランジス
タＮ１のゲート・ソース電圧降下であると共に、トラン
ジスタＮ２のソースにおける電位Ｖ２４は、ＶＦ−ＶＧ
Ｓ２となる。ここでＶＧＳ２は、トランジスタＮ２のゲ
ート・ソース電圧降下である。ドレイン・ソース電流が
低い場合には、それぞれのトランジスタのＶＧＳは、そ
れらのスレッシュホールド電圧降下（ＶＴ）とほぼ等し
いものと仮定する。説明を簡単にするため、これらトラ
ンジスタのＶＧＳは、ソース・ドレイン電流（すなわ
ち、ＶＧＳは増大する電流と共に増加する）で変化する
が、これらトランジスタＮ１，Ｎ２のＶＧＳより、むし
ろトランジスタＮ１のスレッシュホールド電圧（ＶＴ
１）およびトランジスタＮ２のスレッシュホールド電圧
（ＶＴ２）を基準とする。
【００２３】従って、このオートバランス期間中、トラ
ンジスタＮ１Ａのゲートに印加されるバイアス電圧はＶ
Ｆ−ＶＴ２であり、他方、トランジスタＮ１Ｂのゲート
に印加されるバイアス電圧は、ＶＦ−ＶＴ１である。例
えば、ＶＴ１がＶＴ２より高い電圧と仮定すると、ＶＴ
１は３Ｖになり、ＶＴ２は２Ｖになる。次に、ＶＦが６
Ｖと仮定すれば、Ｖ２３は３Ｖとなり、Ｖ２４は４Ｖと
なる。コントロール信号Ｚが“ハイ”状態となると、ノ
ード２３における３ＶがトランジスタＮ１Ｂのゲートに
印加されると共に、コンデンサＣＢにストアされ、さら
に、ノード２４における４ＶがトランジスタＮ１Ａのゲ
ートに印加されると共に、コンデンサＣＡにストアされ
る。この結果として、＋４Ｖの電圧がトランジスタＮ１
Ａのゲートに印加されると共に、＋３Ｖの電圧がトラン
ジスタＮ１Ｂのゲートに印加される。トランジスタＮ１
ＡとＮ１Ｂは、電流を流すような電流源として機能し、
この電流はこれらゲート電圧の振幅の関数となる。スレ
ッシュホールド条件ＶＴ１＝３ＶおよびＶＴ２＝２Ｖの
場合、および、トランジスタＮ２ＡとＮ２Ｂとを介して
接続される交差接続状態が存在しない場合には、トラン
ジスタＮ１を流れる電流は、トランジスタＮ２を流れる
電流に比べて、これらトランジスタＮ１，Ｎ２に印加さ
れたゲート電圧が等しい時に、少なくなる。従って、こ
の差動回路２０の重要な特徴は、トランジスタＮ１のソ
ースにおける電圧をトランジスタＮ１Ｂのゲートに交差
的に印加する一方、トランジスタＮ２のソースにおける
電圧をトランジスタＮ１Ａのゲートに交差的に印加する
ことである。トランジスタＮ１ＡとＮ１とを通る電流を
トランジスタＮ２のソース電圧によって制御する一方、
トランジスタＮ１ＢとＮ２とを通る電流をトランジスタ
Ｎ１のソース電圧によって制御する。ここで、Ｖ２３が
３ＶでありＶ２４が４Ｖである仮定条件の下で、トラン
ジスタＮ１Ａによって供給された電流は、トランジスタ
Ｎ１Ｂによって供給された電流より大きくなる。この結
果、トランジスタＮ１を流れる電流は、トランジスタＮ
２を流れる電流より大きくなる傾向にある。すなわち、
この回路は、以下のように過剰補償あるいは過剰補正さ
れるようになる。トランジスタＮ１は、トランジスタＮ
２より大きなスレッシュホールド電圧を有していると共
に、通常はトランジスタＮ２より少なく導通するが、こ
のトランジスタＮ１はＮ２より大きく導通するようにな
ることによって過剰補償される。従って、トランジスタ
Ｎ２のソース電圧をサンプリングすることによってトラ
ンジスタＮ１のソース脚中の電流源を制御すると共に、
トランジスタＮ１のソース電圧をサンプリングしてトラ
ンジスタＮ２のソース脚中の電流源を制御することによ
って、動作中のパラメトリックシフトや他の不均一性に
拘らず、これらトランジスタＮ１，Ｎ２のスレッシュホ
ールド電圧の差を過剰補償してしまう。この過剰補償
は、トランジスタＮＦＢをオンにすると共に、これの導
通路をこれらトランジスタＮ１とＮ２とのソース間に挿
入することにより減少させられる。
ンジスタＮ１Ａのゲートに印加されるバイアス電圧はＶ
Ｆ−ＶＴ２であり、他方、トランジスタＮ１Ｂのゲート
に印加されるバイアス電圧は、ＶＦ−ＶＴ１である。例
えば、ＶＴ１がＶＴ２より高い電圧と仮定すると、ＶＴ
１は３Ｖになり、ＶＴ２は２Ｖになる。次に、ＶＦが６
Ｖと仮定すれば、Ｖ２３は３Ｖとなり、Ｖ２４は４Ｖと
なる。コントロール信号Ｚが“ハイ”状態となると、ノ
ード２３における３ＶがトランジスタＮ１Ｂのゲートに
印加されると共に、コンデンサＣＢにストアされ、さら
に、ノード２４における４ＶがトランジスタＮ１Ａのゲ
ートに印加されると共に、コンデンサＣＡにストアされ
る。この結果として、＋４Ｖの電圧がトランジスタＮ１
Ａのゲートに印加されると共に、＋３Ｖの電圧がトラン
ジスタＮ１Ｂのゲートに印加される。トランジスタＮ１
ＡとＮ１Ｂは、電流を流すような電流源として機能し、
この電流はこれらゲート電圧の振幅の関数となる。スレ
ッシュホールド条件ＶＴ１＝３ＶおよびＶＴ２＝２Ｖの
場合、および、トランジスタＮ２ＡとＮ２Ｂとを介して
接続される交差接続状態が存在しない場合には、トラン
ジスタＮ１を流れる電流は、トランジスタＮ２を流れる
電流に比べて、これらトランジスタＮ１，Ｎ２に印加さ
れたゲート電圧が等しい時に、少なくなる。従って、こ
の差動回路２０の重要な特徴は、トランジスタＮ１のソ
ースにおける電圧をトランジスタＮ１Ｂのゲートに交差
的に印加する一方、トランジスタＮ２のソースにおける
電圧をトランジスタＮ１Ａのゲートに交差的に印加する
ことである。トランジスタＮ１ＡとＮ１とを通る電流を
トランジスタＮ２のソース電圧によって制御する一方、
トランジスタＮ１ＢとＮ２とを通る電流をトランジスタ
Ｎ１のソース電圧によって制御する。ここで、Ｖ２３が
３ＶでありＶ２４が４Ｖである仮定条件の下で、トラン
ジスタＮ１Ａによって供給された電流は、トランジスタ
Ｎ１Ｂによって供給された電流より大きくなる。この結
果、トランジスタＮ１を流れる電流は、トランジスタＮ
２を流れる電流より大きくなる傾向にある。すなわち、
この回路は、以下のように過剰補償あるいは過剰補正さ
れるようになる。トランジスタＮ１は、トランジスタＮ
２より大きなスレッシュホールド電圧を有していると共
に、通常はトランジスタＮ２より少なく導通するが、こ
のトランジスタＮ１はＮ２より大きく導通するようにな
ることによって過剰補償される。従って、トランジスタ
Ｎ２のソース電圧をサンプリングすることによってトラ
ンジスタＮ１のソース脚中の電流源を制御すると共に、
トランジスタＮ１のソース電圧をサンプリングしてトラ
ンジスタＮ２のソース脚中の電流源を制御することによ
って、動作中のパラメトリックシフトや他の不均一性に
拘らず、これらトランジスタＮ１，Ｎ２のスレッシュホ
ールド電圧の差を過剰補償してしまう。この過剰補償
は、トランジスタＮＦＢをオンにすると共に、これの導
通路をこれらトランジスタＮ１とＮ２とのソース間に挿
入することにより減少させられる。
【００２４】このオートバランスサイクルの終期におい
て、Ｚパルスは“ロー”状態に向うと共に、ＺＢ信号は
“ハイ”状態に向うようになる（例えば、図３の時刻ｔ
５参照）。このことによって、トランジスタＮ２ＡとＮ
２Ｂとはオフとなり、さらにトランジスタＮＦＢはオン
となる。しかしながら、コンデンサＣＡとＣＢとは、オ
ートバランス動作中、ノード２４と２３に現存している
それぞれの電圧条件（ＶＦ−ＶＴ２）と（ＶＦ−ＢＴ
１）まで充電され続ける。
て、Ｚパルスは“ロー”状態に向うと共に、ＺＢ信号は
“ハイ”状態に向うようになる（例えば、図３の時刻ｔ
５参照）。このことによって、トランジスタＮ２ＡとＮ
２Ｂとはオフとなり、さらにトランジスタＮＦＢはオン
となる。しかしながら、コンデンサＣＡとＣＢとは、オ
ートバランス動作中、ノード２４と２３に現存している
それぞれの電圧条件（ＶＦ−ＶＴ２）と（ＶＦ−ＢＴ
１）まで充電され続ける。
【００２５】このオートバランス期間が終了するとパル
ス信号ＺＢは“ハイ”状態になると共に、帰還トランジ
スタＮＦＢがオンとなり、これによってノード２３と２
４との間に導通路が形成される。このトランジスタＮＦ
Ｂの導通路のインピーダンスによって、この過剰補償を
減らす方向に作用する。これは、同一のゲート印加電圧
に対して、これらトランジスタＮ１とＮ２とによって導
出された電流を均等化するようにして実現される。この
ことは、以下の説明および図４を参照しながら経験的に
立証できる。すなわち、トランジスタＮＦＢのインピー
ダンスを抵抗ＲＦＢで表わすことで立証できる。トラン
ジスタＮＦＢの導通路のインピーダンス（ＲＦＢ）が無
視できる程度に小さくできるならば（例えば、短絡回路
によって）、これらトランジスタＮ１とＮ２のソースを
同一電圧で保持すると共に、何ら補償が存在しなくな
る。換言すれば、より低いスレッシュホールド電圧を有
するトランジスタＮ１またはＮ２によって共通のソース
接続部分の電圧を決定することである。他方、このトラ
ンジスタＮＦＢの導通路のインピーダンスを極めて大き
い値（例えばＮＦＢをオフ）にする場合には、異なった
スレッシュホールド電圧に対して、Ｎ１とＮ２の導通を
前述の通り、オートバランス期間中のように過剰補正を
する。例えば、ＶＴ１＝３Ｖ、ＶＴ２＝２Ｖ、ＶＦ＝５
Ｖと仮定すると、４ＶがトランジスタＮ１Ａのゲートに
印加され、３ＶがトランジスタＮ１Ｂのゲートに印加さ
れるようになる。この結果として、トランジスタＮ１Ａ
を流れる電流Ｉ１は、トランジスタＮ１Ｂを流れる電流
Ｉ２より大きくなる。トランジスタＮＢＦの導通路によ
って、トランジスタＮ１とＮ２とのソース間に電流が高
い電位にあるソース（すなわち、低いＶＴを有するトラ
ンジスタである）から低い電位にあるソース（すなわ
ち、高いＶＴを有するトランジスタである）へと従来の
電流と共に流れる。トランジスタＮＦＢ間の電位降下
は、差動トランジスタＮ１，Ｎ２のスレッシュホールド
値の差とこれらトランジスタのソース電位における差が
つり合うように働く。従って、トランジスタＮ１のスレ
ッシュホールド電位が、Ｎ２のものよりＸボルトだけ高
い場合に、このＮ１のソース電圧は、Ｎ２のソースの電
位よりＸボルト低く設定される。この結果、これらトラ
ンジスタＮ１とＮ２のゲート電極に、類似の電圧を印加
することによって、これらトランジスタＮ１，Ｎ２によ
って、ほぼ同一の電流が流れるようになる。このＮＦＢ
の導通路のインピーダンスは、それのゲート電圧、ノー
ド２３，２４の電圧、およびＮＦＢのサイズの関数とな
る。このトランジスタＮＦＢの物理的寸法（または導電
率）を、通常これらトランジスタＮ１，Ｎ２の寸法と類
似するように選択する。
ス信号ＺＢは“ハイ”状態になると共に、帰還トランジ
スタＮＦＢがオンとなり、これによってノード２３と２
４との間に導通路が形成される。このトランジスタＮＦ
Ｂの導通路のインピーダンスによって、この過剰補償を
減らす方向に作用する。これは、同一のゲート印加電圧
に対して、これらトランジスタＮ１とＮ２とによって導
出された電流を均等化するようにして実現される。この
ことは、以下の説明および図４を参照しながら経験的に
立証できる。すなわち、トランジスタＮＦＢのインピー
ダンスを抵抗ＲＦＢで表わすことで立証できる。トラン
ジスタＮＦＢの導通路のインピーダンス（ＲＦＢ）が無
視できる程度に小さくできるならば（例えば、短絡回路
によって）、これらトランジスタＮ１とＮ２のソースを
同一電圧で保持すると共に、何ら補償が存在しなくな
る。換言すれば、より低いスレッシュホールド電圧を有
するトランジスタＮ１またはＮ２によって共通のソース
接続部分の電圧を決定することである。他方、このトラ
ンジスタＮＦＢの導通路のインピーダンスを極めて大き
い値（例えばＮＦＢをオフ）にする場合には、異なった
スレッシュホールド電圧に対して、Ｎ１とＮ２の導通を
前述の通り、オートバランス期間中のように過剰補正を
する。例えば、ＶＴ１＝３Ｖ、ＶＴ２＝２Ｖ、ＶＦ＝５
Ｖと仮定すると、４ＶがトランジスタＮ１Ａのゲートに
印加され、３ＶがトランジスタＮ１Ｂのゲートに印加さ
れるようになる。この結果として、トランジスタＮ１Ａ
を流れる電流Ｉ１は、トランジスタＮ１Ｂを流れる電流
Ｉ２より大きくなる。トランジスタＮＢＦの導通路によ
って、トランジスタＮ１とＮ２とのソース間に電流が高
い電位にあるソース（すなわち、低いＶＴを有するトラ
ンジスタである）から低い電位にあるソース（すなわ
ち、高いＶＴを有するトランジスタである）へと従来の
電流と共に流れる。トランジスタＮＦＢ間の電位降下
は、差動トランジスタＮ１，Ｎ２のスレッシュホールド
値の差とこれらトランジスタのソース電位における差が
つり合うように働く。従って、トランジスタＮ１のスレ
ッシュホールド電位が、Ｎ２のものよりＸボルトだけ高
い場合に、このＮ１のソース電圧は、Ｎ２のソースの電
位よりＸボルト低く設定される。この結果、これらトラ
ンジスタＮ１とＮ２のゲート電極に、類似の電圧を印加
することによって、これらトランジスタＮ１，Ｎ２によ
って、ほぼ同一の電流が流れるようになる。このＮＦＢ
の導通路のインピーダンスは、それのゲート電圧、ノー
ド２３，２４の電圧、およびＮＦＢのサイズの関数とな
る。このトランジスタＮＦＢの物理的寸法（または導電
率）を、通常これらトランジスタＮ１，Ｎ２の寸法と類
似するように選択する。
【００２６】この差動比較器段２０の出力ターミナル２
５を交流カップリングコンデンサＣ３０を経て出力段３
０に接続する。この出力段３０は例えば、液晶ディスプ
レイの行導体をドライブするように機能する。この差動
増幅器２０の出力ノード２５と出力段の入力ノード３１
との間に接続されたコンデンサＣ３０によって、この出
力段のバイアスレベルを、差動増幅器２０のレベルのバ
イアス／ドライブ能力を大幅に変えることなく、シフト
させることが可能となる。トランジスタＮ６のソースを
ノード３１に、ドレインをＶＣＣ電圧に、ゲートを、Ｏ
ＦＦＳＥＴコントロール信号が供給されるターミナル３
３に接続する。このＯＦＦＳＥＴ信号には、正方向に向
うパルス（図３の波形“ＯＦＦＳＥＴ”）が含まれてお
り、このパルスによってトランジスタＮ６はオンとな
る。このオン動作と、瞬間的に同時に、トランジスタＮ
４は電圧ＶＣＣをノード２５に供給するように働く。図
１の転送ゲートＮ５と同じ機能を果す出力ドライブトラ
ンジスタＮ５は、ノードすなわちライン３１に接続され
たゲート電極と、ＤＡＴＡＲＡＭＰ信号（図３の波形Ｄ
ＡＴＡＲＡＭＰ）が供給されるターミナル３７に接続さ
れたドレイン電極と、行導体３８と行バスキャパシタン
スを表わすコンデンサＣ３１の一端とに接続したソース
とを有する。このコンデンサＣ３１の他端をターミナル
３９に接続する。このターミナル３９は、液晶ディスプ
レイの背面を表わすと共に、これに固定の接地電位ＶＢ
Ｐが印加される。トランジスタＮ７は、ターミナル３１
に接続されたドレイン電極と、ターミナル３５に接続さ
れたゲート電極と、電位ＶＥが印加されたターミナル４
１に接続されたソース電極とを有する。このトランジス
タＮ７は、トランジスタＮ５のドレイン電位が所望のレ
ンジを越えた時にトランジスタＮ５のゲートの電位を放
電するように設計された小さな高インピーダンスデバイ
スである。このため、トランジスタＮ５によって得られ
た出力電圧を制限するようになる。
５を交流カップリングコンデンサＣ３０を経て出力段３
０に接続する。この出力段３０は例えば、液晶ディスプ
レイの行導体をドライブするように機能する。この差動
増幅器２０の出力ノード２５と出力段の入力ノード３１
との間に接続されたコンデンサＣ３０によって、この出
力段のバイアスレベルを、差動増幅器２０のレベルのバ
イアス／ドライブ能力を大幅に変えることなく、シフト
させることが可能となる。トランジスタＮ６のソースを
ノード３１に、ドレインをＶＣＣ電圧に、ゲートを、Ｏ
ＦＦＳＥＴコントロール信号が供給されるターミナル３
３に接続する。このＯＦＦＳＥＴ信号には、正方向に向
うパルス（図３の波形“ＯＦＦＳＥＴ”）が含まれてお
り、このパルスによってトランジスタＮ６はオンとな
る。このオン動作と、瞬間的に同時に、トランジスタＮ
４は電圧ＶＣＣをノード２５に供給するように働く。図
１の転送ゲートＮ５と同じ機能を果す出力ドライブトラ
ンジスタＮ５は、ノードすなわちライン３１に接続され
たゲート電極と、ＤＡＴＡＲＡＭＰ信号（図３の波形Ｄ
ＡＴＡＲＡＭＰ）が供給されるターミナル３７に接続さ
れたドレイン電極と、行導体３８と行バスキャパシタン
スを表わすコンデンサＣ３１の一端とに接続したソース
とを有する。このコンデンサＣ３１の他端をターミナル
３９に接続する。このターミナル３９は、液晶ディスプ
レイの背面を表わすと共に、これに固定の接地電位ＶＢ
Ｐが印加される。トランジスタＮ７は、ターミナル３１
に接続されたドレイン電極と、ターミナル３５に接続さ
れたゲート電極と、電位ＶＥが印加されたターミナル４
１に接続されたソース電極とを有する。このトランジス
タＮ７は、トランジスタＮ５のドレイン電位が所望のレ
ンジを越えた時にトランジスタＮ５のゲートの電位を放
電するように設計された小さな高インピーダンスデバイ
スである。このため、トランジスタＮ５によって得られ
た出力電圧を制限するようになる。
【００２７】この出力段３０を２つのモードで動作させ
る。一方のモードは、正モードであり、他方のモードは
負モードで表わされる。この出力段はこれら２つのモー
ド間で交互に動作し、これによって、液晶ディスプレイ
のエレメント間を循環的に電流を逆流させて、ディスプ
レイの寿命を延長している。この正モード動作中、
（ａ）ＶＣＣは２０Ｖとなり、（ｂ）ＯＦＦＳＥＴ信号
は通常ゼロボルトまたはこれに近似した電圧となり、パ
ルスがあるときは２０Ｖになる。（ｃ）ＤＡＴＡＲＡＭ
Ｐ信号がゼロボルトから１５Ｖまで立ち上り、および
（ｄ）ＶＥボルトがゼロボルトに設定される。負のモー
ド期間中、上記したバイアス信号および電圧は−８Ｖだ
け下方にシフトする。従って、（ａ）ＶＣＣは１２Ｖに
セットされ、（ｂ）通常、ＯＦＦＳＥＴ信号は−８Ｖと
なり、パルスがあるときは＋１２Ｖになる。（ｃ）ＤＡ
ＴＡＲＡＭＰ信号が−８Ｖから＋７Ｖへ立ち上り、およ
び（ｄ）ＶＥボルトが−８Ｖにセットされる。さらにま
た、この負のモード中、入力信号（ＩＮＰ）の値は反転
する。
る。一方のモードは、正モードであり、他方のモードは
負モードで表わされる。この出力段はこれら２つのモー
ド間で交互に動作し、これによって、液晶ディスプレイ
のエレメント間を循環的に電流を逆流させて、ディスプ
レイの寿命を延長している。この正モード動作中、
（ａ）ＶＣＣは２０Ｖとなり、（ｂ）ＯＦＦＳＥＴ信号
は通常ゼロボルトまたはこれに近似した電圧となり、パ
ルスがあるときは２０Ｖになる。（ｃ）ＤＡＴＡＲＡＭ
Ｐ信号がゼロボルトから１５Ｖまで立ち上り、および
（ｄ）ＶＥボルトがゼロボルトに設定される。負のモー
ド期間中、上記したバイアス信号および電圧は−８Ｖだ
け下方にシフトする。従って、（ａ）ＶＣＣは１２Ｖに
セットされ、（ｂ）通常、ＯＦＦＳＥＴ信号は−８Ｖと
なり、パルスがあるときは＋１２Ｖになる。（ｃ）ＤＡ
ＴＡＲＡＭＰ信号が−８Ｖから＋７Ｖへ立ち上り、およ
び（ｄ）ＶＥボルトが−８Ｖにセットされる。さらにま
た、この負のモード中、入力信号（ＩＮＰ）の値は反転
する。
【００２８】前述したように、差動増幅器２０の出力２
５がＣ３０を経て出力段３０に交流結合されることによ
って、ノード２５のバイアスレベルを変更することな
く、また液晶ディスプレイ中に電流を双方向に流すよう
に、この出力段３０を正モードまたは負モードで動作さ
せることができる。
５がＣ３０を経て出力段３０に交流結合されることによ
って、ノード２５のバイアスレベルを変更することな
く、また液晶ディスプレイ中に電流を双方向に流すよう
に、この出力段３０を正モードまたは負モードで動作さ
せることができる。
【００２９】図２の回路の動作において、オートバラン
ス相中に、同一電圧（例えば６Ｖ）がトランジスタＮ１
とＮ２とのゲートに印加され、トランジスタＮＦＢがオ
フとなり、コンデンサＣＡ，ＣＢがトランジスタＮ２と
Ｎ１のソースにおける電圧までそれぞれ充電される。こ
のオートバランス動作の終了直前および比較動作相の開
始時に、２０ＶのＣＯＮＴＲＯＬパルスをトランジスタ
Ｎ４のゲートに供給すると共に、２０ＶのＯＦＦＳＥＴ
パルスをトランジスタＮ６のゲートに供給する。これら
ＣＯＮＴＲＯＬパルスおよびＯＦＦＳＥＴパルスによっ
て、ノード２５が、ＶＣＣ−Ｎ４のＶＴまで充電される
と共に、ノード３１がＶＣＣ−Ｎ６のＶＴまでそれぞれ
充電される。（ＶＣＣ−ＶＴ）ボルトまで充電されたノ
ード３１によって、トランジスタＮ５は導通するように
なり、この結果、これらのドレインのＤＡＴＡＲＡＭＰ
信号が、これのソースにある行導体に供給されるように
なる。
ス相中に、同一電圧（例えば６Ｖ）がトランジスタＮ１
とＮ２とのゲートに印加され、トランジスタＮＦＢがオ
フとなり、コンデンサＣＡ，ＣＢがトランジスタＮ２と
Ｎ１のソースにおける電圧までそれぞれ充電される。こ
のオートバランス動作の終了直前および比較動作相の開
始時に、２０ＶのＣＯＮＴＲＯＬパルスをトランジスタ
Ｎ４のゲートに供給すると共に、２０ＶのＯＦＦＳＥＴ
パルスをトランジスタＮ６のゲートに供給する。これら
ＣＯＮＴＲＯＬパルスおよびＯＦＦＳＥＴパルスによっ
て、ノード２５が、ＶＣＣ−Ｎ４のＶＴまで充電される
と共に、ノード３１がＶＣＣ−Ｎ６のＶＴまでそれぞれ
充電される。（ＶＣＣ−ＶＴ）ボルトまで充電されたノ
ード３１によって、トランジスタＮ５は導通するように
なり、この結果、これらのドレインのＤＡＴＡＲＡＭＰ
信号が、これのソースにある行導体に供給されるように
なる。
【００３０】比較動作相の開始によって、０〜１０Ｖま
での値の入力信号を、ＸＦＥＲパルスの制御の下で、ト
ランジスタＮ１のゲートに供給すると共に、０〜１０Ｖ
まで立ち上るＲＥＦＲＡＭＰ信号をトランジスタＮ２の
ゲートに供給する。例えば、入力信号が５Ｖであると仮
定する。５Ｖより低いＲＥＦＲＡＭＰ信号の値に対し
て、トランジスタＮ１は電流Ｉ２を流し、トランジスタ
Ｎ２は電流がほとんど流れない。このＲＥＦＲＡＭＰ信
号がトランジスタＮ１のゲートの信号電圧に近い値まで
増大すると、トランジスタＮ２の導通が増大し始める。
このＲＥＦＲＡＭＰ信号の振幅が、トランジスタＮ１の
ゲートの信号電圧に等しくなった場合に、トランジスタ
Ｎ２を通る電流Ｉ２は、補償された条件のために、トラ
ンジスタＮ１を通る電流Ｉ１と等しくなる。また、この
ＲＥＦＲＡＭＰ信号がトランジスタＮ１のゲートにおけ
る信号より上に上昇すると、トランジスタＮ２の導通が
増大するようになる。トランジスタＮ２がさらに強く導
通すると、これによって、コンデンサＣ３０およびノー
ド３１は急速に放電され、トランジスタＮ５のゲート電
位が低下する。これは、トランジスタＮ５がオフとなる
まで続く。しかしトランジスタＮ５がオフ状態であって
も、行導体は充電されたままである。
での値の入力信号を、ＸＦＥＲパルスの制御の下で、ト
ランジスタＮ１のゲートに供給すると共に、０〜１０Ｖ
まで立ち上るＲＥＦＲＡＭＰ信号をトランジスタＮ２の
ゲートに供給する。例えば、入力信号が５Ｖであると仮
定する。５Ｖより低いＲＥＦＲＡＭＰ信号の値に対し
て、トランジスタＮ１は電流Ｉ２を流し、トランジスタ
Ｎ２は電流がほとんど流れない。このＲＥＦＲＡＭＰ信
号がトランジスタＮ１のゲートの信号電圧に近い値まで
増大すると、トランジスタＮ２の導通が増大し始める。
このＲＥＦＲＡＭＰ信号の振幅が、トランジスタＮ１の
ゲートの信号電圧に等しくなった場合に、トランジスタ
Ｎ２を通る電流Ｉ２は、補償された条件のために、トラ
ンジスタＮ１を通る電流Ｉ１と等しくなる。また、この
ＲＥＦＲＡＭＰ信号がトランジスタＮ１のゲートにおけ
る信号より上に上昇すると、トランジスタＮ２の導通が
増大するようになる。トランジスタＮ２がさらに強く導
通すると、これによって、コンデンサＣ３０およびノー
ド３１は急速に放電され、トランジスタＮ５のゲート電
位が低下する。これは、トランジスタＮ５がオフとなる
まで続く。しかしトランジスタＮ５がオフ状態であって
も、行導体は充電されたままである。
【００３１】この出力段回路３０は、この回路が正モー
ドまたは負モードで動作されても同様の状況で応答する
ので、これ以上詳述しない。
ドまたは負モードで動作されても同様の状況で応答する
ので、これ以上詳述しない。
【００３２】上述した本発明では、トランジスタＮ１，
Ｎ２がＩＧＦＥＴであるものとして説明および表示して
いた。しかしながら、本発明は、これらＮ１，Ｎ２がバ
イポーラトランジスタであっても適用できることは明ら
かである。
Ｎ２がＩＧＦＥＴであるものとして説明および表示して
いた。しかしながら、本発明は、これらＮ１，Ｎ２がバ
イポーラトランジスタであっても適用できることは明ら
かである。
【図１】本発明を実施する比較器を採用したシステムの
ブロックダイヤグラムである。
ブロックダイヤグラムである。
【図２】本発明を実施する比較器回路の回路図である。
【図３】図２の回路における波形を示すダイヤグラムで
ある。
ある。
【図４】本発明を実施する比較器回路の一部分を、理想
的に簡略化した図である。
的に簡略化した図である。
１１０ アナログ回路 １４０ Ａ／Ｄコンバータ １６０ 液晶ディスプレイ ２１０ ディジタルストレージ ２３０ Ｄ／Ａコンバータ ２４０ 比較器 ３３０ 標準ランプ発生器 ３４０ データランプ発生器 Ｎ１，Ｎ２，Ｎ４，Ｎ１Ａ，Ｎ１Ｂ，Ｎ２Ａ，Ｎ２Ｂ，
Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ５，Ｎ６，Ｎ７，
ＮＦＢ トランジスタ Ｒｄ ダミー抵抗器 Ｃ１，ＣＡ，ＣＢ，Ｃ３０，Ｃ３１ コンデンサ
Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ５，Ｎ６，Ｎ７，
ＮＦＢ トランジスタ Ｒｄ ダミー抵抗器 Ｃ１，ＣＡ，ＣＢ，Ｃ３０，Ｃ３１ コンデンサ
Claims (6)
- 【請求項１】 導通路の両端を規定する第１および第２
電極と、コントロール電極とを有し、これらコントロー
ル電極と第１電極との間に印加された電圧によって、前
記導通路の電気伝導度をコントロールする第１および第
２トランジスタと、 前記第１および第２トランジスタの導通路のそれぞれに
電流を供給する第１および第２電流源と、これら第１お
よび第２電流源のそれぞれはコントロール電極を有し、 前記第１および第２電流源のコントロール電極を、前記
第１および第２トランジスタの各々の第１電極に対し
て、交互に、接続したり、切離したりする手段とを具え
たことを特徴とする差動比較器回路。 - 【請求項２】 さらに、前記第１および第２トランジス
タの第１電極間に、選択的に動作可能なインピーダンス
手段を設けたことを特徴とする請求項１に記載の差動比
較器回路。 - 【請求項３】 前記選択的に動作可能なインピーダンス
手段がＩＧＦＥＴであり、このＩＧＦＥＴは、前記第１
および第２トランジスタの第１電極間に接続され、これ
らの間に帰還を施す導通路を有し、 前記第１および第２の電流源のコントロール電極を、前
記第２および第１トランジスタの第１電極に接続した時
に、前記ＩＧＦＥＴを不作動状態とし、これら電流源の
コントロール電極を、これらトランジスタの第１電極に
接続しない場合に、前記ＩＧＦＥＴを作動状態としたこ
とを特徴とする請求項２に記載の差動比較器回路。 - 【請求項４】 各々が、導通路の両端を規定するドレイ
ン電極およびソース電極と、ゲート電極とを有する第
１，第２，第３，第４および第５絶縁ゲート電界効果ト
ランジスタ（ＩＧＦＥＴと略称する）と、 第１および第２電源ターミナルと、 第１および第２信号入力ターミナルと、 信号出力ターミナルと、 前記第１ＩＧＦＥＴのドレインを前記第１電源ターミナ
ルに、これのゲートを前記第１信号入力ターミナルに、
さらに、これのソースを第１ノードに接続する手段と、 前記第２ＩＧＦＥＴのドレインを前記信号出力ターミナ
ルに、これのゲートを前記第２信号ターミナルに、これ
のソースを第２ノードに接続する手段と、 前記第３ＩＧＦＥＴの導通路を前記第１および第２ノー
ド間に接続する手段と、 前記第４ＩＧＦＥＴの導通路を前記第１ノードと第２電
源ターミナルとの間に接続する手段と、 前記第５ＩＧＦＥＴの導通路を前記第２ノードと第２電
源ターミナルとの間に接続する手段と、 前記第４ＩＧＦＥＴのゲートを前記第２ノードに選択的
に接続すると共に、前記第５ＩＧＦＥＴのゲートを前記
第１ノードに選択的に接続する手段とを具えたことを特
徴とする差動比較器回路。 - 【請求項５】 前記第４ＩＧＦＥＴのゲートを前記第２
ノードに、および前記第５ＩＧＦＥＴのゲートを前記第
１ノードに選択的に接続する手段には、前記第４ＩＧＦ
ＥＴのゲートと前記第２ノードとの間に接続された導通
路を有する第６ＩＧＦＥＴおよび、前記第５ＩＧＦＥＴ
のゲートと前記第１ノードとの間に接続された導通路を
有する第７ＩＧＦＥＴが設けられていることを特徴とす
る請求項４に記載の差動比較器回路。 - 【請求項６】 前記第４ＩＧＦＥＴのゲートを前記第２
ノードに、および前記第５ＩＧＦＥＴのゲートを前記第
１ノードに選択的に接続する手段には、さらに、一時間
期間中に、前記第６および第７ＩＧＦＥＴのゲートにオ
ン信号を供給すると同時に、前記第３ＩＧＦＥＴのゲー
トにオフ信号を供給すると共に、続行する時間期間中
に、前記第６および第７ＩＧＦＥＴのゲートにオフ信号
を供給すると同時に、前記第３ＩＧＦＥＴのゲートにオ
ン信号を供給する手段を設けたことを特徴とする請求項
５に記載の差動比較器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US976607 | 1992-11-16 | ||
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