KR100391728B1 - 비디오디스플레이장치 - Google Patents

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Abstract

데이터 라인 및 로우 선택 라인을 갖는 액정 디스플레이 장치의 어레이에 있어서, 디스플레이 장치의 반대 측면에 로우 선택 라인 방향과 횡방향으로 한 쌍의 도체가 제공된다. 상기 도체는 로우 선택 라인에 용량적으로 결합된다. 한 증폭기는 로우 선택 라인에서 전개되어 용량적으로 결합된 교란 신호로부터 상기 도체중한 도체에서 발생된 신호에 응답하게 된다. 상기 증폭기는 상기 교란 신호를 감소시키는 방식으로 로우 선택 라인에 용량적으로 결합된 다른 도체에서 출력 신호를 전개한다.

Description

비디오 디스플레이 장치
본 발명은 일반적으로 디스플레이 장치용 구동 회로에 관한 것으로, 특히, 예를 들어 액정 디스플레이와 같은 매트릭스에 배열된 디스플레이 장치의 픽셀에 휘도 신호(brightness signal)를 인가하기 위한 시스템에 관한 것이다.
액정 디스플레이와 같은 디스플레이 장치는 수평으로 로우(rows), 수직으로 컬럼(columns)이 배열된 픽셀의 매트릭스로 구성된다. 디스플레이될 비디오 정보는 픽셀의 각각의 컬럼과 각각 관련된 데이터 라인에 휘도(그레이 스케일) 신호로 인가된다. 픽셀의 로우는 로우 선택 라인에서 발생된 신호에 의해 순차로 주사된다. 활성화된 로우 선택 라인과 관련된 픽셀의 캐패시턴스는 상응하는 데이터 라인을 통해 각각의 컬럼에 인가되는 휘도 신호의 레벨에 따라 여러 휘도 레벨로 충전된다.
비결정질 실리콘은 액정 디스플레이 장치를 제조하는데 바람직한데, 그 이유는 상기 재료가 저온에서 제조될 수 있기 때문이다. 저온 제조는 표준 이용, 용이한 이용성 및 저렴한 기판 재료를 수용할 수 있다는 점에서 매우 중요하다. 그러나, 집적된 픽셀 드라이버 내의 비결정성 실리콘 박막 트랜지스터(a-Si TFTs)의 이용은 낮은 이동도, 임계 전압 드리프트 및 유일한 N형 금속 산화물 반도체(N-MOS)증가형 트랜지스터의 이용성의 이유로 설계가 어렵게 된다.
활성화 매트릭스 디스플레이에 있어서, 각각의 픽셀 소자는 상기 픽셀에 비디오 신호를 인가하는 스위칭 장치를 포함한다. 전형적으로. 상기 스위칭 트랜지스터는 고체 상태 회로로부터 휘도 정보를 수신하는 TFT이다. 상기 TFT 및 회로가 고체 상태 장치를 구성하기 때문에, 비결정성 실리콘 또는 폴리실리콘 기술을 이용하여 상기 TFT 및 상기 구동 회로를 동시에 제작하는 것이 바람직하다. Plus 등의 이름으로 발명의 명칭이 "System for Applying Brightness Signals To A Display Device And Comparator Therefore"인 미국 특허 제 5, 170, 155 호는 LCD의 데이터 라인 또는 컬럼 드라이버의 예를 설명한다.
컬럼 데이터 라인과 로우 선택 라인 사이의 기생 커플링으로 인하여, 데이터 라인 내에 전개된(developed) 데이터 램핑 전압(data ramping voltage)은 로우 선택 라인의 각각에 용량성으로 결합되고, 내부에 기생 교란 신호(parasitic disturbance signal)를 발생한다. 로우의 오류 선택을 방지하기 위하여 로우 선택 라인 내에서 그와 같은 기생 신호의 전개를 방지하는 것이 바람직하다.
선택 라인 구동 회로는 액정 셀의 제조와 동시에 동일한 기판 상에 직접 제조되는 것이 바람직하다. 상기 로우 선택 라인을 구동시키는 공지된 스캔 또는 시프트 레지스터의 한 예는 액정 디스플레이 장치와 집적될 수 있는 미국 특허 제 5,222, 082 호에 기재되어 있다. 레지스터의 출력 선택은 TFT에 의해 형성될 수 있는 푸시-풀 증폭기로서 배열된다. 주어진 로우가 분리 선택(de-selected)될 때, 상기 푸시-풀 증폭기의 풀다운 TFT는 분리 선택된 로우의 로우 라인 도체의 단자에 적당한 임피던스를 인가하기 위해 턴-온 된다. 그로 인해, 상술한 기생 신호는 로우 라인 도체에서 큰 크기로 전개되는 것을 분로(shunt) 및 저지한다.
각각의 로우 라인 도체는 주로 갱신 사이클 또는 프레임 시간 동안 분리 선택된다. 결과적으로, 풀다운 TFT는 대부분의 시간 동안 전도되고, 과도한 스트레스로 수용된다.
상기 풀다운 TFT내의 임계 전압 드리프트를 감소시키기 위하여, 풀다운 TFT의 큰 구동을 피하는 것이 바람직하다. 그러므로, 풀다운 TFT가 전도 상태로 요구되는 전류 크기를 감소시키는 것이 바람직하다. 유리하게, 노이즈 신호를 감소시켜, 풀다운 TFT가 전도 상태로 요구되는 전류를 감소시킨다. 그로 인해, 상기 풀다운 TFT는 회로 내의 보다 적은 임계치를 갖게 된다.
본 발명의 한 관점을 구체화하는 비디오 디스플레이 장치는 한 디스플레이 장치의 어레이의 다수의 로우 및 다수의 컬럼에 배열된 픽셀에 한 비디오 신호를 인가한다. 상기 장치는 다수의 로우 선택 라인에 로우 선택 신호를 연속으로 인가하기 위한 다수의 로우 선택 라인을 포함한다 다수의 데이터 라인 드라이버는 다수의 컬럼과 관련된 다수의 데이터 라인에 비디오 신호를 인가한다. 한 증폭기는 증폭된 출력 신호를 발생하는 어레이의 상응하는 라인 에 전개되는 교란 신호에 응답된다. 그 출력 신호는 교란 신호를 나타내고, 어레이의 부가 라인을 통해 네가티브 피드백 방식으로 상기 교란 신호를 실제로 감소시키기 위해 교란 신호 전개 라인에 결합된다.
유리하게, 예를 들어, 플라즈마 방전 디스플레이와 같은 픽셀을 어드레스하기 위한 매트릭스를 이용하는 LCD 디스플레이 장치 이외의 다른 디스플레이 장치에유사한 노이즈 제거 장치가 적용될 수 있다.
제 2 도는 제 1 도의 시프트 레지스터(100)의 전형적인 스테이지(n)를 설명한다. 제 1 도의 시프트 레지스터(100)는 제 1 도에는 도시하지 않았지만 액정 디스플레이의 로우 선택 라인(118)을 구동시킨다. 시프트 레지스터(100)에 있어서, 스테이지(n-1, n, n+1 및 n+2)는 케스케이드 구성(cascade configuration)으로 서로 결합되어 있다. 한 주어진 스테이지의 출력 신호는 체인 내의 바로 다음 스테이지의 입력에 결합된다. 예를 들어, 레지스터(100)의 체인 내의 이전 스테이지(n-1)의 출력 펄스(OUTn-1)는 제 2 도의 스테이지(n)의 입력 단자(12)에 결합된다. 설명을 위해, 단지 4개의 스테이지(n-1, n, n+1, n+2)가 도시되어 있다. 그러나, 레지스터(100)의 체인 내의 스테이지(n)의 전체 수는 실제로 보다 크다. 시프트 레지스터(100)는 워킹 원(walking one) 시프트 레지스터로서 칭하기도 한다. 상기 이유는 비디오 프레임 시간 동안 레지스터(100)를 통해 TRUE 상태를 전파하기 때문이다.
제 1 도의 클럭 발생기(101)는 제 3d 도, 제 3c 도 및 제 3b 도에 각각 도시된 파형을 갖는 3상 클럭 신호(클럭 신호 C1, C2 및 C3)를 발생한다. 제 3a 도의 신호 펄스(OUTn-1)의 펄스는 클럭 신호(C3)의 펄스가 제 1 도의 스테이지(n-1)에 인가될 때 발생된다. 제 1 도 및 제 2 도의 동일한 부호 및 번호는 동일한 항목 및 기능을 나타낸다.
제 1 도의 신호(OUTn-1)는 제 2 도의 스테이지(n)의 입력 단자(12)에서 전개된다. 하이(HIGH) 레벨에서 신호(OUTn-1)는 스위치로서 동작하는 제 2 도의 트랜지스터(18)를 통해 제어 신호를 전개하기 위한 단자(18a)에 결합된다. 클럭 신호(C1)의 발생 이전에 바로, 단자(18a)에서 신호(P1)는 캐패시터(31)를 통해 단자(18a)에 인가되는 클럭 신호(C3)에 의해 부트-스트랩 동작(boot-strap operation)을 이용하여 보다 높은 전위로 승압 된다. 스테이지(n)의 입력 단자(12)에 결합된 스테이지(n-1)의 신호(OUTn-1)는 트랜지스터(21)의 게이트 전극에도 결합된다. 트랜지스터(21)의 드레인 전극은 단자(21a)를 통해 트랜지스터(19)의 게이트 전극과 풀다운 트랜지스터(17)의 게이트 전극에 결합된다. 결과적으로, 트랜지스터(19 및 17)는 비전도 상태가 된다.
신호(P1)의 상기 HIGH 레벨은 도시하지 않은 상호-전극(inter-electrode) 캐패시터와 캐패시터(30)에 임시로 기억된다. 출력 트랜지스터(16)의 게이트에서 전개되는 신호(P1)는 출력 트랜지스터(16)의 전도 상태를 제어한다. 제 3d 도의 클럭 신호(C1)는 단자(18a)가 하이일 때 출력 단자(13)에 트랜지스터(16)를 통해 결합된다. 상호-전극 기생 캐패시터(CP)는 단자(18a)에서 전위를 부트스트랩 하는 경향이 있어, 트랜지스터(16)에 엑스트라 구동(extra drive)을 제공한다. 결과적으로, 출력 펄스 신호(OUTn)는 레지스터(n)의 출력 단자(13)에서 전개된다. 상기 기간, 풀다운 트랜지스터(17)는 트랜지스터(21)의 동작에 의해 비전도 상태로 되어, 신호(OUTn)에 영향을 주지 않는다.
스테이지(n)의 신호(OUTn)는 제 1 도의 연속 스테이지(n+1)의 입력 단자에 인가된다. 스테이지(n+1)는 스테이지(n)내의 클럭 신호(C1) 대신에, 클럭 신호(C2)를 이용하는 것을 제외하고, 상응하는 트랜지스터를 턴-온 시키기 위해 스테이지(n)와 유사하게 동작한다. 클럭 신호(C1)가 비활성 LOW 레벨에 도달할 때,트랜지스터(16)는 신호(P1)가 로우로 진행할 때까지 턴-온 상태를 유지한다. 스테이지(n)의 출력은 클럭 신호(C1)가 로우로 될 때 트랜지스터(16)를 통한 방전에 의해 로우로 진행한다.
트랜지스터(25)는 전도 상태가 될 때 풀-업 트랜지스터(16)를 턴-오프 시키기에 충분한 기준 전위(VSS1)와 단자(18a) 사이에 결합된 그 드레인-소스 전도 경로를 갖는다. 스테이지(n)의 트랜지스터(25)의 게이트는 제 1 도의 체인 내의 연속 스테이지(n+2)의 출력 단자에 결합되고, 출력 신호(OUTn+2)에 의해 제어된다.
신호(OUTn+2)의 펄스는 제 3 도의 클럭 신호(C3)와 동시에 발생한다. 상기 신호(OUTn+2)의 펄스는 제 2 도의 트랜지스터(25)가 단자(18a)에서 상술한 상호-전극 캐패시턴스(CP)를 방전시킬 수 있도록 한다. 트랜지스터(25)는 클럭 신호의 바로 다음 펄스가 발생할 때 신호(OUTn)의 임의 부가 펄스의 발생으로부터 트랜지스터(16)를 보호하는 레벨로 단자(18a)에서의 신호를 클램프 한다.
신호(OUTn+2)의 펄스도 트랜지스터(20)를 턴-온 시키기 위해 트랜지스터(20)의 게이트에 결합된다. 트랜지스터(20)는, 본 발명의 특징을 구체화하는, 트랜지스터(17 및 19)를 턴-온 시키기 위해 단자(21a)에 전압(VDD)을 인가한다. 신호(OUTn+2)의 펄스에 따라, 트랜지스터(20)는 턴-오프 된다. 그러나, 트랜지스터(17및 19)의 게이트에 결합된 캐패시터(32)는 트랜지스터(20)의 동작에 의해 전하를 저장한다. 캐패시터(32)내에 저장된 전하는 단자(12)에서의 신호가 트랜지스터(21)를 턴-온 시키고, 그로 인해 트랜지스터(17 및 19)를 터-오프 시킬 때 다음 스캐닝 사이클까지 트랜지스터(17 및 19)를 전도 상태로 유지시킨다. 또한,캐패시터(32)는 단자(12)에서 신호에 대한 노이즈 필터링을 제공한다.
트랜지스터(17)가 전도 상태에 있는 동안, 풀-다운 트랜지스터로서 동작하여 단자(13)에서 적당한 임피던스를 제공한다. 따라서, 트랜지스터(17)는 전류(i17)를 싱크 한다. 유리하게, 트랜지스터(17)의 드레인-소스 임피던스 충분히 낮게 되어, 로우 선택 라인 상의 레벨을 방전하고, 또한, LCD 매트릭스의 컬럼 라인으로부터 로우 선택 라인에 결합된 임의 기생 전류를 싱크 하는데 충분히 낮아야 한다. 만일, 기생 전류가 트랜지스터(17)에 의해 소산되지 않는다면, 그 기생 전류는 연속 레지스터 스테이지에서 오류 선택을 일으킬 만큼 충분히 큰 크기로 성장하는 전위를 발생시킬 수 있다. 따라서, 트랜지스터(17)의 임계 전압이 동작 수명 동안 크게 증가하지 않도록 하므로 써, 오류 선택은 방지될 수 있다. 유리하게, 트랜지스터(19)가 전도될 때, 클럭 신호(C1 및 C3)가 트랜지스터(16)의 턴-온 되는 것을 방지한다.
제 1 도의 레지스터(100)의 각각의 출력 단자에서 펄스, 예를 들어, 신호(OUTn+2)의 펄스는 약 16.6 밀리 초의 수직 간격 동안에 단지 한번 발생한다. 그러므로, 유리하게, 제 2 도의 스테이지(n)의 스위치된 트랜지스터(18, 16, 및 25) 없이, 1 클럭 주기 이상의 각각의 수직 간격 동안, 전도 상태로 바이어스 된다. 반면에, 트랜지스터(17 및 19)는 대부분의 수직 간격 동안 연속 전도 상태로 바이어스 된다. 트랜지스터(17 및 19)의 임계 전압을 증가시키고, 그들 전류 싱킹 용량을 감소시킬 수 있는 트랜지스터(17 및 19)에 인가되는 전위를 감소시키는 것이 바람직하다.
트랜지스터(17 및 19)내의 스트레스를 감소시키기 위하여. 트랜지스터(17)에서의 신호(P2)는 , 예를 들어. 동작 수명 시간의 시작에서 2V 보다 크지 않게 함으로써 트랜지스터(17)의 임계 전압 보다 더 크게 되는 전압 레벨로 설정된다. 트랜지스터(17)의 임계 전압(VTH)이 결과적으로 스트레스를 증가시키기 때문에, 트랜지스터(17 및 19)의 전류 전도 능력을 동작 수명 시간 동안 일정하게 유지시키는 방식으로 임계 전압(VTH)의 상기와 같은 증가를 보상하는 것이 바람직하다.
유리하게, 트랜지스터(17 및 19)의 전도성을 제어하는 가변 전압(VDD)은 동작 수명 시간 동안, 트랜지스터(17 및 19)의 임계 전압 드리프트를 트랙 하는 방식으로 증가된다. 전압(VDD)내의 변화는, 예를 들어 트랜지스터(17)의 전압(VTH)의 한계 전압 드리프트로 인해 결과적으로 나타날 수 있는 트랜지스터(17)의 전도성을 감소시킨다.
제 4 도는 제 2 도 및 제 4 도의 전압(VDD)을 발생시키는 임계 전압 드리프트 보상 회로(40)를 설명한다. TFT(199)를 제외하고, 회로(40)의 회로 소자는 회로(40)의 모든 다른 트랜지스터가 TFT가 아닌 단결정 트랜지스터가 될 수 있도록 제 1 도의 시프트 레지스터(100)로 부터 분리적으로 형성된다. TFT(199)는 LCD의 그래스 상에 제 1 도의 시프트 레지스터(100)와 함께 형성되고, TFT내의 임의 임계 드리프트에 이용된다.
상기 회로(40)에서, P형 MOS 트랜지스터(41)는 트랜지스터(41)내의 주어진 일정한 제어 전류를 발생하는 저항기(42)와 직렬로 결합된다. 트랜지스터(43)는 전류 미러 형태로 트랜지스터(41)에 결합된다. 따라서, 트랜지스터(43)내의전류(i43)는 트랜지스터(41)에 의해 제어된 전류 미러이다. 전류(i43)는 트랜지스터(44), 트랜지스터(45) 및 N형 트랜지스터인 TFT(199)의 직렬 결합된 장치에 인가된다. 전류(i43)의 인가로, 임계 전압 보상 전압(46a)은 상기 직렬 장치 양단의 단자(46)에서 전개된다.
TFT(199)의 게이트 전극은 그 드레인 전극에 결합되어 있다. 그러므로, TFT(199) 양단의 소스-드레인 전압(V199)은 TFT(199)의 소스-게이트 전압과 동일하다. TFT(199) 양단의 게이트-소스 전압(V199)은 전압의 제 1 부분을 제공한다. 전압(V199)은 트랜지스터(199)의 임계 전압을 나타낸다. TFT(199)가 제 2 도의 트랜지스터로서 유사한 임계 전압 가변 특성을 갖기 때문에, 전압(V199)은 트랜지스터(17)의 임계 전압을 나타내기도 한다. 편리한 설계를 위해서, TFT(199)는 보다 큰 트랜지스터가 된다. 그러므로, 트랜지스터(17)에 흐르는 전류 보다 비교적 큰 전류(i43)가 전압(V199)을 전개하기 위해 이용된다. 스트레스의 결과로서, 임계 전압(VTH)의 증가가 제 2 도의 트랜지스터(17)에서 발생될 때, 제 4 도의 전압(V199)에서 상응하는 증가는 특성 및 스트레스의 유사성으로 인하여 발생한다.
TFT(199)와 직렬로 결합된 트랜지스터(44 및 45) 각각은 그 드레인에 결합된 그 게이트를 가지며, 도체(48)을 통해 기준 레벨(G)에 결합된 기판 단자를 갖는다. 트랜지스터(44 및 45)내에 전개된 전압(46a)의 일부는 전압(V199)과 합산되어 전압(46a)을 발생한다. 상기 방법으로, 전압(V199)보다 약 2V 까지 큰 전압(46a)을 형성한다. 전압(V199)은 제 2 도의 트랜지스터(17)의 임계 전압(VTH)과 거의 같게 되고, 전압(VTH)이 증가할 때 증가한다.
상기 전압(46a)은 전압(46a)과 같은 전압(VDD)을 발생하기 위한 비반전, 단일 이득 증폭기에 결합된다. 전압(VDD)은 트랜지스터(17)의 신호(P2)의 전압 레벨을 변화시키기 위해 제 2 도의 트랜지스터(20)를 통해 인가된다.
예를 들어, 제 4 도의 트랜지스터(44 및 45)에 의해 생성된 2V의 상술한 전압 차는 LCD의 동작 서비스의 시작으로 얻어진다. 서비스 시간 동안, 트랜지스터(199)의 임계 전압은 증가한다. 제 2 도의 트랜지스터(17)에서 동일한 전도성을 유지하기 위한 전압(V199)의 증가 이상까지 증가하는 전압(46a)을 갖는 것이 바람직하다.
이전에 설명된 것처럼, 트랜지스터(44 및 45) 각각의 소스 전압보다 더 작은 레벨에서 기판이 바이어스되는 것이 바람직하다. 전압(V)의 증가는 트랜지스터(44및 45) 각각의 채널 변조를 발생한다. 상기 채널 변조는 소스-기판 전압 증가에 의해 얻어진다. 결과적으로, 트랜지스터(44 및 45) 각각의 저항성은 전압(V199)의 증가에 따라 증가한다. 상기 방법에 있어서, 상기 전압(V199)은 비선형 방식으로 증가하는 것이 바람직하다. 전압(46a)의 증가는, 트랜지스터(44 및 45)가 선형 저항기로서 동작하거나, 단순한 레벨 시프터로서 동작할 때 보다 비례하여 증가한다. 상기 방법에 있어서, 트랜지스터(17)의 임계 전압(VTH)이 증가 할 때도 비교적 일정하게 트랜지스터(170의 전도성을 유지하는 것이 바람직하다.
제 5 도는 50mV보다 크지 않게 유지되는 소스-드레인 전압을 트랜지스터(17)가 싱크할 수 있는 전류(i17) 크기의 예를 도시한다. 제 5 도에 도시된 것처럼 전류(i17)는 약 10V의 임계 전압(VTH)에서 상응하는 변화에 대해 5% 이하까지 변화한다.
트랜지스터(17)의 스트레스를 감소시키기 위해, 예를 들어, 제 5 도에 도시된 전류 범위 내에서 처럼 그 전류(i17)가 낮아지는 것이 바람직하다. 제 5 도의 범위 보다 더 큰 크기에서 전도 전류(i17)는 트랜지스터(17)에서 보다 높은 게이트- 소스 전압을 필요로 할 수 있다. 그와 같은 보다 높은 게이트-소스 전압은 트랜지스터(17)에서 보다 높은 스트레스를 나타내고, 그러므로, 짧은 동작 수명 동안 이롭지 못하게 된다.
제 6 도는 액정 어레이(16')에 적용된 본 발명의 관점을 구체화하는 노이즈 보상 회로(200)를 설명하는 도면이다. 제 1 도 내지 제 6 도에서 동일한 부호 및 동일한 번호는 동일한 항목 및 동일한 기능을 나타낸다. 제 6 도의 회로(200)는 비교적 작은 크기로 제 2 도의 전류(i17)를 유지한다. 제 6 도의 어레이(16')는 컬럼 데이터 라인(177) 및 로우 선택 라인(118)을 포함한다. 로우 선택 라인(118)은 로우 라인(118)을 연속으로 선택하기 위하여 제 1 도의 시프트 레지스터(100)에 의해 구동된다. 컬럼 데이터 라인(117)은 Plus 등의 이름으로 발명의 명칭이 "System for Applying Brightness Signals To A Display Device And Comparator Therefore" 인 미국 특허 제 5, 170, 155 호에 기재된 방식에 의해 구동될 수 있다. Plus 등에 의한 데이터 라인 드라이버는 쵸프된 램프 중폭기(chopped ramp amplifiers)로서 동작한다. 제 6 도의 각각의 데이터 라인(177)은 상응하는 트랜지스터(126)에 의해 구동된다. 상응하는 데이터 라인 드라이버의 주어진 트랜지스터(126)는 선택된 로우의 픽셀(16a)내의 램프 신호를 전개하기 위해 매트릭스의 상응하는 데이터라인(177)에 데이터 램프 발생기(234)에서 발생된 데이터 램프 전압(128)을 인가한다. 트랜지스터 스위치(126)는 도시하지 않았지만 비교기에 의해 제어된다. 트랜지스터 스위치(126)는 데이터 라인(177)에 데이터 램프 전압(128)을 인가하기 위해 턴-온 되고, 도시하지 않았지만 비디오 신호를 포함하는 화상 정보의 크기에 의해 결정되는 제어 가능한 순간에서 턴-오프 된다.
본 발명의 특징을 실행하기 위하여, 종래의 데이터 라인과 함께, 어레이(16')는 본 명세서에서 더미 컬럼 라인(177a 및 177b)으로 칭하는, 화상 정보를 제공하지 않는 한 쌍의 컬럼 라인(177a 및 177b)을 포함한다. 상기 컬럼 라인(177a 및 177b)은 어레이(16')의 각각의 두 단부에서 데이터 라인(177)에 병렬로 배치된다. 따라서, 데이터 라인(177)은 더미 컬럼 라인(177a 및 177b) 사이에 삽입된다. 전형적인 화상 내용을 디스플레이하기 위하여, 전송 게이트(126)의 실제 수는 데이터 램프 전압(VDATALINE)을 주어진 데이터 라인(177)에 전개하기 위해 상응하는 데이터 라인(177)에 데이터 램프 전압(128)의 상응하는 일부를 동시에 적용한다.
기생 결합 캐패시턴스(CRC)는 각각의 로우 선택 라인(118) 및 각각의 데이터 라인(177)의 중간 부분 또는 크로스오버에 각각 관련된다. 데이터 라인에 인가된 쵸프 램프 신호를 로우 선택 라인에 결합하는 기생 캐패시턴스의 결과로서 각각의 선택 라인 상에 ROW-NOISE 신호를 발생한다.
동일한 캐패시턴스(CRD)를 갖지만 캐패시턴스(CRC) 보다 큰 캐패시턴스를 갖는 상기 더미 컬럼 라인(177a)은 로우 선택 라인(118)에서 전개된 ROW-NOISE 신호를 나타내는 NOISE-SENSE 신호를 전개하기 위해 이용된다. ROW-NOISE 신호는 캐패시턴스(CRD)를 통해 라인(177a)에 A/C 결합된다. 캐패시턴스(CRD)는 라인(118 및 177a) 사이의 중간-라인 캐패시턴스이다. 분리 선택되는 각각의 로우 선택 라인(118)에서 ROW-NOISE 신호가 동일한 진폭과 동일한 파형을 갖는다고 가정할 수 있다.
상기 신호(NOISE-SENSE)는 노이즈 제거 증폭기(202)의 입력 단자(201)에 인가된다. 증폭기(202)는 NOISE-CANCEL 신호를 발생하기 위해 NOISE-SENSE 신호의 순간 레벨을 반전시키는 비교적 높은 이득 반전 증폭기이다. 상기 NOISE-CANCEL 신호는 더미 컬럼 라인(177b)에 결합된 A/C 신호이다. 상기 NOISE-CANCEL 신호는 캐패시턴스(CRD)를 통한 라인(177b)으로 부터 로우 선택 라인(118)에 용량적으로 결합된다. 상기 NOISE-CANCEL 신호가 NOISE-SENSE 신호와 반대 위상이기 때문에, NOISE-CANCEL 신호는 각각의 선택 라인(118)에서 ROW-NOISE 신호를 크게 감소시키는 경향이 있다.
충분한 감도와 안정성을 얻기 위해, 캐패시턴스(CRD)에 의해 개략적으로 도시된 로우 선택 라인(118)과 더미 컬럼 라인(117a 및 117b) 사이에 기생 용량성 커플링을 증가시키는 것이 바람직하게 될 수 있다. 그러므로, 라인(177a 및 177b) 각각의 폭의 직경은 데이터 라인(177)의 폭의 직경 보다 더 크게 된다. 예를 들어, 라인(177a)과 로우 선택 라인(118) 사이의 전체 캐패시턴스는 2000pf 내지 3000pf 의 범위로 될 수 있다.
제 7 도는 제 6 도의 증폭기(202)를 상세히 설명하기 위한 도면이고, 제 1도내지 제 7 도에 기재된 동일 부호 및 동일 번호는 동일한 항목 및 동일한 기능을 나타낸다. 제 7 도의 증폭기(202)는 단일 이득 비반전 증폭기(202a)를 포함한다. NOISE-SENSE 신호는 캐패시터(C2)를 포함하는 레벨 시프팅 장치 및 저항기(R2)를 통해 증폭기(202a)의 비반전 입력 단자(in+)에 결합된다. P형 금속 산화물 반도체(MOS) 및 N형 MOS 트랜지스터(MN)는, 펄스 신호(PRECHG) 및 상보 펄스 신호(PRECHAG-INV)가 트랜지스터(MP 및 MN) 각각의 게이트에서 전개될 때, 캐패시터(C2) 양단의 10V의 기준 전압(REF)을 발생한다. 따라서, 예를 들어, 10V의 전압은 단자(in+)에서 NOISE-SIGNAL 신호의 순간 전압과 합산된다. 트랜지스터(MP 및 MN)는 VDATALINE 전압의 램핑 부분(66) 이전에 제 6 도의 램핑 전압(VDATALINE)의 파형의 시간(T1) 근처에서 캐패시터(C2)를 충전하기 위해 턴-온 및 턴-오프 된다.
제 7 도의 전압(REF)은 저항기(Rx) 및 캐패시터(C4)에 의해 형성된 R-C 필터를 통해 고이득 반전 증폭기(202b)의 입력 단자에도 결합된다. 증폭기(202a)의 출력 신호(OUT)는 저항기(R3)를 통해 증폭기(202b)의 반전 입력 단자에 결합된다. 피드백 저항기(R4)는 증폭기(202b)의 출력 단자로부터 결합되는데, 여기서, 신호(NOISE-CANCEL)는 증폭기(202b)의 반전 입력 단자에 전개된다. 피드백을 갖는 증폭기(202b)의 A/C 전압 이득은 약 2000과 같다.
교란 신호가 발생하지 않을 때, 시간(T1)에서 처럼 단자(201)에서의 전압이 제로가 되는 동안, 캐패시터(C2) 양단의 전압에 의해 제공되는 DC 레벨 시프팅은 10 V의 증폭기(202a)로 부터의 출력 신호(202c)를 발생한다. 10V의 전압이 증폭기(202b)의 비반전 입력 단자에서 전개되는 결과, 신호(NOISE-CANCEL)가 전개되는 증폭기(202b)의 출력 단자에서의 전압은 10V가 된다. 따라서, 제 7 도의 신호(NOISE-CANCEL)의 전압 범위는 +22V의 공급 전압(VS) 근처의 보다 높은 범위 제한 레벨과 OV 근처의 보다 낮은 범위 제한 레벨을 갖는다. 유리하게, 신호(NOISE-CANCEL)는 +22V와 OV 사이의 대략 중간 범위에서 정상 바이어스되어 신호(NOISE CANCEL)로 인하여 반대 방향으로 전압 진폭(swing) 변화를 허용한다.
이전에 설명한 것처럼, 제 6 도의 단자에서의 입력 전압이 변화할 때, NOISE-SENSE 신호의 크기를 감소시킨다. 주어진 진폭의 NOISE-SENSE 신호가 전개되도록 단자(201)의 신호가 변화할 때, 증폭기(202b)의 NOISE-CANCEL 신호는 NOISE-SENSE 신호의 진폭을 실제로 감소시키는 경향이 있다. 증폭기(202b)의 높은 이득으로 인하여, 노이즈는 크게 감소된다.
본 발명의 실행에 있어서, 라인(177b)으로 부터 선택 라인(118) 까지의 용량성 커플링은 각각의 로우 선택 라인(118)내의 신호(ROW-NOISE)가 크게 감소되는 것이 유리하다. 제 2 도의 트랜지스터(17)의 전류(i17)도 유리하게 감소된다. 결과적으로, 트랜지스터(17)는 큰 게이트-소스 전압에 의해 구동될 필요가 없다. 그러므로, 트랜지스터(17)는 크게 스트레스 받지 않는다. 그 결과, 트랜지스터(17)는 스트레스를 받을 때 보다 더 긴 동작 수명을 갖는다.
제 1 도는 다수의 종속 스테이지(cascaded stage)를 갖는 시프트 레지스터의 블록도.
제 2 도는 본 발명을 구체화하여 제 1 도에 이용될 수 있는 시프트 레지스터 스테이지의 개략도.
제 3a 도 내지 제 3d 도는 제 2 도에 도시된 다수의 스테이지를 이용하는 제 1 도의 시프트 레지스터의 각각의 노드에서 발생하는 출력 신호와 각각의 클럭 신호의 관련된 타이밍을 설명하는 파형도.
제 4 도는 본 발명을 구체화하여 제 2도의 회로에 이용되는 임계 전압 가변 보상 장치의 개략도.
제 5 도는 제 4 도 회로의 동작을 설명하는데 이용된 그래프.
제 6 도는 제 2 도의 시프트 레지스터의 출력 스테이지(30)의 전류를 감소시키기 위한 노이즈 제거 장치(noise cancellation arrangement)를 갖는 액정 디스플레이를 설명하기 위한 도면.
제 7 도는 제 6 도의 회로의 증폭기를 설명하는 도면.
* 도면의 주요 부분에 대한 부호의 간단한 설명*
17. . . . . . . . .풀다운 트랜지스터 100. . . . . . . .시프트 레지스터
118. . . . . . . . 로우 선택 라인 101. . . . . . . 클럭 발생기

Claims (14)

  1. 디스플레이 장치 어레이의 복수의 로우 및 복수의 컬럼내에 배열된 픽셀들에 비디오 신호를 인가하기 위한 비디오 디스플레이 장치에 있어서,
    복수의 로우 선택 라인에 로우 선택 신호를 연속으로 인가하기 위한 복수의 로우 선택 라인 드라이버와;
    상기 복수의 컬럼과 관련된 복수의 데이터 라인에 상기 비디오 신호를 인가하기 위한 복수의 데이터 라인 드라이버와;
    상기 어레이의 대응하는 라인에서 전개되고, 제 1 부가 라인을 경유하여 증폭기의 입력에 결합되는 교란 신호에 응답하여, 상기 교란 신호를 나타내는 증폭된 출력 신호를 생성하는 상기 증폭기로서, 각각의 부가 라인이 상기 교란 신호 전개 라인들 중 주어진 하나를 가로지르게 하여, 상기 교란 신호들을 실질적으로 감소시키기 위해, 상기 출력 신호는 상기 어레이의 제 2 부가 라인을 경유하여 네가티브피드백 방식으로 상기 교란 신호 전개 라인들에 결합되는, 상기 증폭기를 포함하는, 비디오 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 교란 신호들은 상기 비디오 신호가 상기 복수의 데이터 라인에 인가될 때 주어진 로우 선택 라인에서 전개되고, 상기 증폭기 출력 신호는 상기 부가 라인을 통해 상기 복수의 로우 선택 라인에 용량적으로 결합되는 비디오 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제 2 부가 라인은 상기 증폭기 출력 신호를 상기 로우 선택 라인에 인가하기 위해 상기 복수의 로우 선택 라인에 용량적으로 결합되는 비디오 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 제 2 부가 라인은 상기 복수의 로우 선택 라인의 부분에 대응하는 부분을 오버랩하는 비디오 디스플레이 장치.
  5. 제 1 항에 있어서.
    상기 제 1 부가 라인은 상기 교란 신호를 감지하며, 상기 제 1 부가 라인은 상기 로우 선택 라인을 가로질러 연장되고, 상기 제 1 부가 라인은, 상기 제 1 부가 라인과 상기 로우 선택 라인 사이에 보다 큰 캐패시턴스를 제공하는 방식으로 상기 데이터 라인의 주어진 데이터 라인의 폭 직경 보다 실질적으로 더 큰 폭 직경을 갖는 비디오 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 제 2 부가 라인은 상기 증폭기 출력 신호에 응답하고, 상기 복수의 로우 선택 라인에 상기 증폭기 출력 신호를 용량적으로 커플링하기 위해 상기 복수의 로우 선택 라인에 용량적으로 결합되는 비디오 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 제 2 부가 라인은, 상기 로우 선택 라인을 가로질러 연장되고, 상기 제 2 부가 라인과 상기 로우 선택 라인 사이의 캐패시턴스를 증가시키는 방식으로 상기 복수의 데이터 라인의 주어진 데이터 라인의 폭 직경 보다 실질적으로 더 큰 폭직경을 갖는 비디오 디스플레이 장치.
  8. 복수의 데이터 라인과 상기 복수의 데이터 라인을 가로질러 교차하는 복수의 로우 선택 라인을 가지고, 각각의 크로스오버에 기생 캐패시턴스가 관련되고, 상기 데이터 라인에 인가되는 신호가 상기 로우 선택 라인에 바람직하지 않게(undesirably) 결합되는 디스플레이 장치에 있어서.
    상기 복수의 로우 선택 라인을 가로질러 교차하는 제 1 도체로서, 상기 복수의 로우 선택 라인에 결합된 상기 신호가 최소한 부분적으로 상기 제 1 도체에 용량적으로 결합된, 상기 제 1 도체와;
    상기 복수의 로우 선택 라인을 가로질러 교차하고, 상기 복수의 로우 선택 라인의 각각의 크로스 오버와 관련된 커플링 캐패시턴스를 갖는 제 2 도체와,
    상기 제 1 도체에 결합된 입력과, 상기 제 2 도체에 결합된 출력을 갖는 반전 증폭기(inverting amplifier)를 포함하는 디스플레이 장치.
  9. 매트릭스를 형성하도록. 제 1 복수의 라인과, 상기 제 1 복수의 라인에 대하여 가로지르도록 배치되는 제 2 복수의 라인에 의해 정의되는 픽셀에 비디오 신호를 인가하기 위한 비디오 디스플레이 장치에 있어서,
    제 1 복수의 신호를 상기 제 1 복수의 라인에 인가하기 위한 제 1 복수의 드라이버와;
    제 2 복수의 신호를 상기 제 2 복수의 라인에 인가하여, 상기 비디오 신호가 상기 제 1 및 제 2 복수의 신호에 따라 상기 픽셀에 인가되도록 하는 제 2 복수의 드라이버로서, 상기 제 2 복수의 신호는 상기 매트릭스에서 상기 제 1 복수의 라인에 바람직하지 않게 결합되며 상기 제 1 복수의 라인에서 교란 신호를 전개하는, 상기 제 2 복수의 드라이버와;
    상기 제 1 복수의 라인을 가로질러 배치되며. 상기 교란 신호를 나타내는 제 1 신호를 생성하기 위해 상기 제 1 복수의 라인에 결합되는 제 1 부가 라인과;
    상기 제 1 복수의 라인을 가로질러 배치되며, 상기 교란 신호를 감소하는 방식으로 상기 제 1 신호를 상기 제 1 복수의 라인에 인가하기 위해 상기 제 1 복수의 라인에 결합되는 또다른 라인을 포함하는 비디오 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 제 1 신호에 응답하여 상기 교란 신호를 감소하기 위해 네가티브 피드백 방식으로 상기 제 1 신호를 상기 또다른 라인에 인가하기 위한 증폭기를 더 포함하는 비디오 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 증폭기는 반전 증폭기인 비디오 디스플레이 장치.
  12. 제 10 항에 있어서,
    상기 또다른 라인 및 상기 부가 라인 중 적어도 하나의 라인은 상기 제 1 복수의 라인에 용량적으로 결합되는 비디오 디스플레이 장치.
  13. 제 10 항에 있어서,
    상기 제 1 복수의 라인은 로우 선택 라인이고, 상기 제 2 복수의 라인은 액정 디스플레이의 데이터 라인인 비디오 디스플레이 장치.
  14. 제 10 항에 있어서,
    상기 각각의 제 2 복수의 드라이버는 쵸프된 램프 증폭기(chopped ramp amplifier)를 포함하는 비디오 디스플레이 장치.
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