JPH03257427A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH03257427A JPH03257427A JP5688090A JP5688090A JPH03257427A JP H03257427 A JPH03257427 A JP H03257427A JP 5688090 A JP5688090 A JP 5688090A JP 5688090 A JP5688090 A JP 5688090A JP H03257427 A JPH03257427 A JP H03257427A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は液晶表示装置に係り、特に、ＴＦＴ基板を用い
たアクティブマトリックス液晶デイスプレィに好適な液
晶表示装置に関するものである。
たアクティブマトリックス液晶デイスプレィに好適な液
晶表示装置に関するものである。
（従来の技術）
近年の液晶表示装置の画素用のスイッチイング素子には
、高い信頼性が得られ、キャリアの移動度が大きく液晶
駆動回路を同一基板上に集積可能であるなどの点から、
多結晶シリコンＴＦＴが広く用いられている。
、高い信頼性が得られ、キャリアの移動度が大きく液晶
駆動回路を同一基板上に集積可能であるなどの点から、
多結晶シリコンＴＦＴが広く用いられている。
第１１図は多結晶シリコンＴＦＴを用いた液晶表示装置
の構成図であり、各画素と対応するように設けられた画
素用ＴＦＴが形成されたガラス基板７４上には表示部７
５と共に走査側液晶駆動回路７２および信号側液晶駆動
回路７３が形成され、基板外には各液晶駆動回路７２．
７３を制御する制御回路７１が設けられている。
の構成図であり、各画素と対応するように設けられた画
素用ＴＦＴが形成されたガラス基板７４上には表示部７
５と共に走査側液晶駆動回路７２および信号側液晶駆動
回路７３が形成され、基板外には各液晶駆動回路７２．
７３を制御する制御回路７１が設けられている。
また、このように液晶駆動回路７２．７３を同一基板上
に集積する場合には、基板上の走査側液晶駆動回路７２
と基板外に設けられる制御回路７１との接続配線を減ら
して低コストおよび高信頼性を達成するために、走査側
液晶駆動回路７２には多重スイッチマトリックス方式が
採用されることが多い。
に集積する場合には、基板上の走査側液晶駆動回路７２
と基板外に設けられる制御回路７１との接続配線を減ら
して低コストおよび高信頼性を達成するために、走査側
液晶駆動回路７２には多重スイッチマトリックス方式が
採用されることが多い。
この多重スイッチマトリックス方式に関しては、例えば
ソサイエティー・フォー・インフォメーション・デイス
プレィ・ダイジェスト８６、第２８１頁から第２８３頁
（ＳＩＤ３５ＤＩＧＥＳＴ ｐｐ、２８１−２８３）
において論じられている。
ソサイエティー・フォー・インフォメーション・デイス
プレィ・ダイジェスト８６、第２８１頁から第２８３頁
（ＳＩＤ３５ＤＩＧＥＳＴ ｐｐ、２８１−２８３）
において論じられている。
第２図（ａ）は多重スイッチマトリックス方式の回路図
、同図（ｂ）はそのタイミングチャートである。
、同図（ｂ）はそのタイミングチャートである。
同図において、走査側駆動回路部のＴＦＴＱｌ、〜ＴＦ
ＴＱｎ３は各走査電極１０への電位の供給を制御するス
イッチイング用のＴＦＴであり、そのゲートには、ＴＦ
ＴＱ −ＴＦＴＱｎ３を所定数ご１ とに群別して、同一群内のＴＦＴのゲート電極を共通接
続する走査電極群指定信号配線１３が接続され、一方の
ソース／ドレインには、各群内で互いに対応する同一位
置のＴＦＴをそれぞれ共通接続する走査電極選択信号配
線１２が接続され、他方のソース／ドレインには各走査
電極１０か接続されている。
ＴＱｎ３は各走査電極１０への電位の供給を制御するス
イッチイング用のＴＦＴであり、そのゲートには、ＴＦ
ＴＱ −ＴＦＴＱｎ３を所定数ご１ とに群別して、同一群内のＴＦＴのゲート電極を共通接
続する走査電極群指定信号配線１３が接続され、一方の
ソース／ドレインには、各群内で互いに対応する同一位
置のＴＦＴをそれぞれ共通接続する走査電極選択信号配
線１２が接続され、他方のソース／ドレインには各走査
電極１０か接続されている。
走査電極１０と信号電極１１との各交差部に記載したク
ロス抵抗Ｒ１，は、各走査電極１０と信号Ｊ 電極１１との間のクロス抵抗を模式的に表したものであ
る。
ロス抵抗Ｒ１，は、各走査電極１０と信号Ｊ 電極１１との間のクロス抵抗を模式的に表したものであ
る。
各走査電極１０に接続された容量Ｃ６は、表示部におい
て各走査電極１０に接続される各画素ごとに設けられた
ＴＦＴ２０のゲート容量の総量を等価的に表したもので
あり、抵抗Ｒ８は前記クロス抵抗Ｒ１，の総量を等価的
に表わしたものである。
て各走査電極１０に接続される各画素ごとに設けられた
ＴＦＴ２０のゲート容量の総量を等価的に表したもので
あり、抵抗Ｒ８は前記クロス抵抗Ｒ１，の総量を等価的
に表わしたものである。
３
なお、各ＴＦＴ２０の一方のソース／ドレインには信号
電極１１が接続されている。
電極１１が接続されている。
また、同図（１））に示したように、走査電極群指定信
号■８□、■８２、・・・、ｖ８ｎは順次オン電圧を出
力するパルス信号であり、走査電極選択信号ｖＴｌ、Ｖ
Ｔ２、Ｖｒａは、各走査電極群指定信号”Ｓｉがオン電
圧を１パルス出力する間にオン電圧を交互に１パルスづ
つ順次出力する、互いに位相の異なったパルス信号であ
る。
号■８□、■８２、・・・、ｖ８ｎは順次オン電圧を出
力するパルス信号であり、走査電極選択信号ｖＴｌ、Ｖ
Ｔ２、Ｖｒａは、各走査電極群指定信号”Ｓｉがオン電
圧を１パルス出力する間にオン電圧を交互に１パルスづ
つ順次出力する、互いに位相の異なったパルス信号であ
る。
このような構成では、走査電極群指定信号ｖ８１〜■ｓ
ｎのいずれかがオン電圧の期間に、走査電極選択信号■
Ｔｌ、■１゜、■Ｔ３が順次オン電圧（選択電位）とな
るので、必ず１つの走査電極１０に選択電位が供給され
、引き続き、前記走査電極群指定信号Ｖ８□〜ｖ８ｎが
オン電圧のままで走査電極選択信号ＶＴ工、Ｖ□２、”
Ｔ３がオフ電圧（非選択電位）となると、走査電極１０
には非選択電位が供給される。
ｎのいずれかがオン電圧の期間に、走査電極選択信号■
Ｔｌ、■１゜、■Ｔ３が順次オン電圧（選択電位）とな
るので、必ず１つの走査電極１０に選択電位が供給され
、引き続き、前記走査電極群指定信号Ｖ８□〜ｖ８ｎが
オン電圧のままで走査電極選択信号ＶＴ工、Ｖ□２、”
Ｔ３がオフ電圧（非選択電位）となると、走査電極１０
には非選択電位が供給される。
その後、走査電極群指定信号ｖ８、〜■８ｎがオフ電圧
となると、ＴＦＴＱ、□〜ＴＦＴＱｎ３がオフ状態とな
るので、各走査電極１０に供給された非選択電位は、各
ＴＦＴ２０のゲート容量の総量Ｃ６によって保持される
。
となると、ＴＦＴＱ、□〜ＴＦＴＱｎ３がオフ状態とな
るので、各走査電極１０に供給された非選択電位は、各
ＴＦＴ２０のゲート容量の総量Ｃ６によって保持される
。
（発明が解決しようとする課題）
上記した従来技術は、次のような問題点を有していた。
すなわち、上記した構造の多重スイッチマトリックス方
式では、走査電極１０が非選択電位（例えばＯＶ）のと
きには、該非選択電位が各ＴＦＴ２０のゲート容量ＣＧ
だけで保持されるので、各走査電極１０と信号配線１１
とのクロス抵抗Ｒ８や、走査電極と液晶との重なり抵抗
が低くなってしまうと、各容量Ｃ６とクロス抵抗Ｒ３等
で定まる時定数に応じて、非選択電位が選択電位へ移行
してしまう。
式では、走査電極１０が非選択電位（例えばＯＶ）のと
きには、該非選択電位が各ＴＦＴ２０のゲート容量ＣＧ
だけで保持されるので、各走査電極１０と信号配線１１
とのクロス抵抗Ｒ８や、走査電極と液晶との重なり抵抗
が低くなってしまうと、各容量Ｃ６とクロス抵抗Ｒ３等
で定まる時定数に応じて、非選択電位が選択電位へ移行
してしまう。
非選択電位が選択電位へ移行すると、本来オフ状態にあ
るべきＴＦＴ２０がオン状態となってしまうので、表示
品質が低下するといった問題が生じてしまう。
るべきＴＦＴ２０がオン状態となってしまうので、表示
品質が低下するといった問題が生じてしまう。
本発明の目的は、以上に述べた問題点を解決し、走査側
駆動回路に多重スイッチマトリックス方式を採用した場
合に、表示品質の優れた液晶表示装置を提供することで
ある。
駆動回路に多重スイッチマトリックス方式を採用した場
合に、表示品質の優れた液晶表示装置を提供することで
ある。
（課題を解決するための手段）
前記の問題点を解決するために、本発明は液晶表示装置
において、走査電極への駆動信号の出力を制御する走査
側駆動回路が、走査電極の各行ごとに設けられた走査用
ＴＦＴと、該走査用ＴＦＴを所定行数ごとに群別して、
同一群内のＴＦＴのゲート電極を共通接続する走査電極
群指定信号配線と、各群内で互いに対応する同一位置の
ＴＦＴの一方のソース／ドレインを、それぞれ共通接続
する走査電極選択信号配線と、各行ごとに設けられ、前
記各走査用ＴＦＴの他方のソース／ドレインの電位に応
じて各走査電極に非選択電位および選択電位のいずれか
を供給する切換手段とを具備し、各走査用ＴＦＴの他方
のソース／ドレインに供給される走査電極選択信号は、
各走査用ＴＦＴのゲート電極に供給される走査電極群指
定信号がオン電圧を１パルス出力する間にオン電圧を交
互に１パルスづつ順次出力するようにした点に特徴があ
る。
において、走査電極への駆動信号の出力を制御する走査
側駆動回路が、走査電極の各行ごとに設けられた走査用
ＴＦＴと、該走査用ＴＦＴを所定行数ごとに群別して、
同一群内のＴＦＴのゲート電極を共通接続する走査電極
群指定信号配線と、各群内で互いに対応する同一位置の
ＴＦＴの一方のソース／ドレインを、それぞれ共通接続
する走査電極選択信号配線と、各行ごとに設けられ、前
記各走査用ＴＦＴの他方のソース／ドレインの電位に応
じて各走査電極に非選択電位および選択電位のいずれか
を供給する切換手段とを具備し、各走査用ＴＦＴの他方
のソース／ドレインに供給される走査電極選択信号は、
各走査用ＴＦＴのゲート電極に供給される走査電極群指
定信号がオン電圧を１パルス出力する間にオン電圧を交
互に１パルスづつ順次出力するようにした点に特徴があ
る。
（作用）
上記した構成によれば、走査電極群指定信号および走査
電極選択信号に応じて選択される１つの走査用ＴＦＴの
他方のソース／ドレインにはオン電位が出力され、該オ
ン電位か入力された切換手段は、その走査電極に選択電
位を供給する。
電極選択信号に応じて選択される１つの走査用ＴＦＴの
他方のソース／ドレインにはオン電位が出力され、該オ
ン電位か入力された切換手段は、その走査電極に選択電
位を供給する。
一方、前記選択された１つの走査用ＴＦＴ以外の走査用
ＴＦＴの他方のソース／ドレインにはオフ電位が出力さ
れ、該オフ電位が入力された切換手段は、その走査電極
に非選択電位を供給する。
ＴＦＴの他方のソース／ドレインにはオフ電位が出力さ
れ、該オフ電位が入力された切換手段は、その走査電極
に非選択電位を供給する。
したがって各走査電極には、走査電極群指定信号および
走査電極選択信号によって選択されたか否かに応じて、
選択電位または非選択電位が固定的に供給される。
走査電極選択信号によって選択されたか否かに応じて、
選択電位または非選択電位が固定的に供給される。
（実施例）
以下に、図面を参照して本発明の詳細な説明する。
第１図は本発明の詳細な説明するための多重スイッチマ
トリックス方式を採用した走査側駆動回路の機能ブロッ
ク図であり、図面を見易くするために、ここでは特に走
査電極１ライン分に関してのみ記載しである。
トリックス方式を採用した走査側駆動回路の機能ブロッ
ク図であり、図面を見易くするために、ここでは特に走
査電極１ライン分に関してのみ記載しである。
同図において、トランジスタＱ、は走査電極１０への電
位の供給を制御するスイッチイング用のＴＦＴ、切換手
段１はＴＦＴ−Ｑ、の出力電圧に応じて接点を切り換え
、走査電極１０に非選択電位（たとえばＯＶ）および選
択電位（たとえばｖＤＤ）のいずれかを供給するスイッ
チイング素子であり、容量Ｃ６は走査電極１０に接続さ
れる各画素ごとに設けられたＴＦＴのゲート容量の総量
、容量ＣはＴＦＴ−Ｑｌと切換手段Ｉとの間の配線容量
を、それぞれ模式的に表している。
位の供給を制御するスイッチイング用のＴＦＴ、切換手
段１はＴＦＴ−Ｑ、の出力電圧に応じて接点を切り換え
、走査電極１０に非選択電位（たとえばＯＶ）および選
択電位（たとえばｖＤＤ）のいずれかを供給するスイッ
チイング素子であり、容量Ｃ６は走査電極１０に接続さ
れる各画素ごとに設けられたＴＦＴのゲート容量の総量
、容量ＣはＴＦＴ−Ｑｌと切換手段Ｉとの間の配線容量
を、それぞれ模式的に表している。
このような構成において、走査電極群指定信号Ｖ がオ
ン状態となってＴＦＴ−Ｑ、が導通状態となり、ここで
走査電極選択信号■１もオン（選択）状態になると、切
換手段１にはオン電圧が供給されてその接点がａ接点側
（ＶＤＤ側）に切り換えられる。したがって、容量Ｃ６
（すなわち各画素用ＴＦＴのゲート電極）にはＶＤＤが
固定的に供給されることになる。
ン状態となってＴＦＴ−Ｑ、が導通状態となり、ここで
走査電極選択信号■１もオン（選択）状態になると、切
換手段１にはオン電圧が供給されてその接点がａ接点側
（ＶＤＤ側）に切り換えられる。したがって、容量Ｃ６
（すなわち各画素用ＴＦＴのゲート電極）にはＶＤＤが
固定的に供給されることになる。
また、走査電極群指定信号Ｖ８かオン状態のままで走査
電極選択信号ＶＴがオフ（非選択）状態になると、切換
手段１にはオフ電位が供給されて１ ２ その接点がｂ接点側（接地側）に切り換えられる。
電極選択信号ＶＴがオフ（非選択）状態になると、切換
手段１にはオフ電位が供給されて１ ２ その接点がｂ接点側（接地側）に切り換えられる。
したがって、容量ＣＧにはＯｖが固定的に供給されるこ
とになる。
とになる。
その後、走査電極群指定信号ｖ８がオフ状態となると、
ＴＦＴ−Ｑ、が非導通状態と なるのでＴＦＴ−Ｑｌの出力であるオフ電位は容量ＣＨ
によって保持される。このとき、本発明によれば、ＴＦ
Ｔ−Ｑｌの出力側と切換手段１の入力側との間には前記
信号電極とのクロス部分等がなく、ＴＦＴ−Ｑ、の出力
側および切換手段１の入力側のインピーダンスが十分に
高いので、切換手段１の入力側にはオフ電位が安定して
供給される。
ＴＦＴ−Ｑ、が非導通状態と なるのでＴＦＴ−Ｑｌの出力であるオフ電位は容量ＣＨ
によって保持される。このとき、本発明によれば、ＴＦ
Ｔ−Ｑｌの出力側と切換手段１の入力側との間には前記
信号電極とのクロス部分等がなく、ＴＦＴ−Ｑ、の出力
側および切換手段１の入力側のインピーダンスが十分に
高いので、切換手段１の入力側にはオフ電位が安定して
供給される。
その結果、切換手段１の接点はｂ接点側に接続された状
態で保持されるので、走査電極１０は接地電圧に固定的
に接続される。したがって、前記した信号電極との間の
クロス抵抗等にかかわらず、表示部の画素用ＴＦＴのゲ
ート電極には安定して非選択電位が供給され続ける。す
なわち、本発明によれば画素用ＴＦＴのゲート電極は常
に固定電位に接続されるようになる。
態で保持されるので、走査電極１０は接地電圧に固定的
に接続される。したがって、前記した信号電極との間の
クロス抵抗等にかかわらず、表示部の画素用ＴＦＴのゲ
ート電極には安定して非選択電位が供給され続ける。す
なわち、本発明によれば画素用ＴＦＴのゲート電極は常
に固定電位に接続されるようになる。
第３図（ａ）は本発明の第１実施例である多重スイッチ
マトリックスの１ライン分の構成を示した図、同図（ｂ
）は図示したインバータの構成をさらに具体的に示した
図、第４図は本実施例を適用した多重スイッチマトリッ
クスの全体構成を示した図であり、前記と同一の符号は
同一または同等部分を表している。
マトリックスの１ライン分の構成を示した図、同図（ｂ
）は図示したインバータの構成をさらに具体的に示した
図、第４図は本実施例を適用した多重スイッチマトリッ
クスの全体構成を示した図であり、前記と同一の符号は
同一または同等部分を表している。
同図において、ＴＦＴ−０１の一方のソース／ドレイン
には走査電極選択信号ｖＴが供給され、他方のソース／
ドレインはインバータ３１およびＴＦＴ−Ｑ３のゲート
電極に接続されている。
には走査電極選択信号ｖＴが供給され、他方のソース／
ドレインはインバータ３１およびＴＦＴ−Ｑ３のゲート
電極に接続されている。
インバータ３１の出力はＴＦＴ−０２のゲート電極に接
続されている。ＴＦＴ−Ｑ２の他方のソース／ドレイン
は接地され、ＴＦＴ−Ｑ３の一方のソース／ドレインは
ｖＤＤに接続され、ＴＦＴ−Ｑ２の一方のソース／ドレ
インとＴＦＴ−Ｑ３の他方のソース／ドレインとは互い
に接続され、該接続部に走査電極１０が接続されている
。
続されている。ＴＦＴ−Ｑ２の他方のソース／ドレイン
は接地され、ＴＦＴ−Ｑ３の一方のソース／ドレインは
ｖＤＤに接続され、ＴＦＴ−Ｑ２の一方のソース／ドレ
インとＴＦＴ−Ｑ３の他方のソース／ドレインとは互い
に接続され、該接続部に走査電極１０が接続されている
。
このような構成において、走査電極群指定信号Ｖ がオ
ン状態となってＴＦＴ−Ｑ、が導通状態となり、ここで
走査電極選択信号ＶＴが選択状態になると、インバータ
３１およびＴＦＴ−Ｑ３のゲート電極にはオン電位が供
給され、ＴＦＴＱ２がオフ状態、Ｔ Ｐ Ｔ−Ｑ３がオ
ン状態となる。
ン状態となってＴＦＴ−Ｑ、が導通状態となり、ここで
走査電極選択信号ＶＴが選択状態になると、インバータ
３１およびＴＦＴ−Ｑ３のゲート電極にはオン電位が供
給され、ＴＦＴＱ２がオフ状態、Ｔ Ｐ Ｔ−Ｑ３がオ
ン状態となる。
したがって、走査電極１０には固定電位ｖＤＤが供給さ
れ、表示部の画素用ＴＦＴのゲート電極には固定的に選
択電位（ｖＤＤ）が供給されることになる。
れ、表示部の画素用ＴＦＴのゲート電極には固定的に選
択電位（ｖＤＤ）が供給されることになる。
また、走査電極群指定信号Ｖ８がオン状態のままで走査
電極選択信号■。がオフ（非選択）状態になると、前記
とは逆にＴＦＴ−Ｑ２がオン状態、ＴＦＴ−０３がオフ
状態となるので、走査電極１０には固定電位Ｏｖが供給
され、画素用ＴＦＴのゲート電極には固定的に非選択電
位が供給されることになる。
電極選択信号■。がオフ（非選択）状態になると、前記
とは逆にＴＦＴ−Ｑ２がオン状態、ＴＦＴ−０３がオフ
状態となるので、走査電極１０には固定電位Ｏｖが供給
され、画素用ＴＦＴのゲート電極には固定的に非選択電
位が供給されることになる。
その後、走査電極群指定信号ｖ８がオフ状態となるとＴ
ＦＴ−Ｑｌが非導通状態となるので、インバータ３１お
よびＴＦＴ−Ｑ３のゲート電極には、容Ｊｌｔ ＣＩに
よって保持されたオフ電位（Ｏｖ）が供給されるので、
ＴＦＴ Ｑ２がオン状態、ＴＦＴ−０３がオフ状態と
なり、画素用ＴＦＴのゲート電極には、非選択電位が供
給され続ける。
ＦＴ−Ｑｌが非導通状態となるので、インバータ３１お
よびＴＦＴ−Ｑ３のゲート電極には、容Ｊｌｔ ＣＩに
よって保持されたオフ電位（Ｏｖ）が供給されるので、
ＴＦＴ Ｑ２がオン状態、ＴＦＴ−０３がオフ状態と
なり、画素用ＴＦＴのゲート電極には、非選択電位が供
給され続ける。
本実施例によれば、ＴＦＴ Ｑｔのオン／オフにかか
わらず、画素用ＴＦＴのゲート電極には固定電位が供給
されるので、走査電極の電位か信号電極の影響を受けて
移行してしまうことがなく、表示品質の優れた液晶表示
装置を提供することかできるようになる。
わらず、画素用ＴＦＴのゲート電極には固定電位が供給
されるので、走査電極の電位か信号電極の影響を受けて
移行してしまうことがなく、表示品質の優れた液晶表示
装置を提供することかできるようになる。
ところで、上記した実施例では、製造プロセスのばらつ
き等によってＴＦＴ−Ｑｌのオフ抵抗が小さくなってし
まうと、非選択時のインバータ３１およびＴＦＴ−Ｑ３
のゲート電極への供給電位が上昇し、非選択状態から選
択状態へ移行してしまう場合がある。
き等によってＴＦＴ−Ｑｌのオフ抵抗が小さくなってし
まうと、非選択時のインバータ３１およびＴＦＴ−Ｑ３
のゲート電極への供給電位が上昇し、非選択状態から選
択状態へ移行してしまう場合がある。
さらに、上記した実施例では、走査電極群５
６
指定信号Ｖ と走査電極選択信号Ｖ、とが同時に立ち下
がると、インバータ３１およびＴＦＴＱ３のゲート電極
に中間電位が保持されてしまう場合があり、この中間電
位がスレッショルド電位よりも高いと、ＴＦＴ−Ｑ３が
オン状態となって選択電位（Ｖ ＤＤ）が供給されてし
まう場合がある。
がると、インバータ３１およびＴＦＴＱ３のゲート電極
に中間電位が保持されてしまう場合があり、この中間電
位がスレッショルド電位よりも高いと、ＴＦＴ−Ｑ３が
オン状態となって選択電位（Ｖ ＤＤ）が供給されてし
まう場合がある。
そこで、以下では上記した問題点をも解決することが可
能な実施例について説明する。
能な実施例について説明する。
第５図は本発明の第２実施例の回路構成図、第６図は第
２実施例を適用した多重スイッチマトリックスの全体構
成を示した図である。また、第７図は本発明の第３実施
例の回路構成図、第８図は第３実施例を適用した多重ス
イッチマトリックスの全体構成を示した図であり、各図
において前記と同一の符号は同一または同等部分を表し
ている。
２実施例を適用した多重スイッチマトリックスの全体構
成を示した図である。また、第７図は本発明の第３実施
例の回路構成図、第８図は第３実施例を適用した多重ス
イッチマトリックスの全体構成を示した図であり、各図
において前記と同一の符号は同一または同等部分を表し
ている。
前記第２実施例では、ＴＦＴ−Ｑ３の一方のソース／ド
レインに走査電極群指定信号ｖ８が供給され、第３実施
例では走査電極選択信号ＶＴが供給される点に特徴があ
る。
レインに走査電極群指定信号ｖ８が供給され、第３実施
例では走査電極選択信号ＶＴが供給される点に特徴があ
る。
このような構成によれば、ＴＦＴ−Ｑ、のオフ抵抗が小
さいために非選択時のインバータ３１およびＴＦＴ−Ｑ
３のゲート電極への供給電位が上昇し、その電位がＴＦ
Ｔ−Ｑ３のスレッショルド電位よりも高くなってＴＦＴ
−Ｑ３がオン状態になっても、その時には走査電極群指
定信号ｖ８あるいは走査電極選択信号ＶＴが立ち下がっ
ている確率高く、走査電極には実質的に非選択電位が供
給されるので、上記した問題を解決することができる。
さいために非選択時のインバータ３１およびＴＦＴ−Ｑ
３のゲート電極への供給電位が上昇し、その電位がＴＦ
Ｔ−Ｑ３のスレッショルド電位よりも高くなってＴＦＴ
−Ｑ３がオン状態になっても、その時には走査電極群指
定信号ｖ８あるいは走査電極選択信号ＶＴが立ち下がっ
ている確率高く、走査電極には実質的に非選択電位が供
給されるので、上記した問題を解決することができる。
また、走査電極群指定信号Ｖｓは１画面の描画期間に１
回だけしかオン状態とならないので、走査電極群指定信
号ｖ８の立ち下がり以後は、ＴＦＴ−Ｑ３の一方のソー
ス／ドレインには常にオフ電位（０■）が供給される。
回だけしかオン状態とならないので、走査電極群指定信
号ｖ８の立ち下がり以後は、ＴＦＴ−Ｑ３の一方のソー
ス／ドレインには常にオフ電位（０■）が供給される。
したがって、特に第２実施例によれば、走査電極群指定
信号ｖ８と走査電極選択信号Ｖ□とか同時に立ち下がっ
てインバータ３１の用力に中間電位が保持され、この中
間電位がＴＦＴ−Ｑ３のスレッショルド電位よりも高く
なってＴＦＴＱ３がオン状態になっても、走査電極には
実質的に非選択電位が供給されるので、上記した問題を
解決することができる。
信号ｖ８と走査電極選択信号Ｖ□とか同時に立ち下がっ
てインバータ３１の用力に中間電位が保持され、この中
間電位がＴＦＴ−Ｑ３のスレッショルド電位よりも高く
なってＴＦＴＱ３がオン状態になっても、走査電極には
実質的に非選択電位が供給されるので、上記した問題を
解決することができる。
第９図は本発明の第４実施例の回路構成図、第１０図は
本実施例を適用した多重スイッチマトリックスの全体構
成を示した図であり、前記と同一の符号は同一または同
等部分を表でいる。
本実施例を適用した多重スイッチマトリックスの全体構
成を示した図であり、前記と同一の符号は同一または同
等部分を表でいる。
なお、同図では走査電極群指定信号ｖ８が共通である３
走査電極分のみを記載している。
走査電極分のみを記載している。
第９図に示したように、本実施例では、走査電極群指定
信号Ｖ８が共通である３走査電極分のＴＦＴ、すなわち
走査電極群指定信号配線によって群別されたＴＦＴ−Ｑ
ｎ、〜Ｑｎ３のうち、最終段の第ＴＦＴ−Ｑ、３のソー
ス／ドレインには走査電極群指定信号Ｖ８が供給され、
ＴＦＴ−Ｑｎ、、Ｑｎ２のソース／ドレインには走査電
極選択信号Ｖｒが供給されるようにしている。
信号Ｖ８が共通である３走査電極分のＴＦＴ、すなわち
走査電極群指定信号配線によって群別されたＴＦＴ−Ｑ
ｎ、〜Ｑｎ３のうち、最終段の第ＴＦＴ−Ｑ、３のソー
ス／ドレインには走査電極群指定信号Ｖ８が供給され、
ＴＦＴ−Ｑｎ、、Ｑｎ２のソース／ドレインには走査電
極選択信号Ｖｒが供給されるようにしている。
（発明の効果）
以上の説明から明らかなように、本発明によれば、各走
査電極には選択電位または非選択電位が固定的に供給さ
れるので、特に非選択時に、画素用ＴＦＴのゲート電極
には安定して非選択電位が供給され続ける。したがって
、多重スイッチマトリックス方式を採用した液晶表示装
置において優れた表示品質を達成することかできる。
査電極には選択電位または非選択電位が固定的に供給さ
れるので、特に非選択時に、画素用ＴＦＴのゲート電極
には安定して非選択電位が供給され続ける。したがって
、多重スイッチマトリックス方式を採用した液晶表示装
置において優れた表示品質を達成することかできる。
第１図は本発明の機能ブロック図、第２図は多重スイッ
チマトリックス方式を説明するための図、第３図は本発
明の第１実施例の構成図、第４図は第１実施例を適用し
た多重スイッチマトリックスの全体構成を示した図、第
５図は本発明の第２実施例の構成図、第６図は第２実施
例を適用した多重スイッチマトリックスの全体構成を示
した図、第７図は本発明の第３実施例の構成図、第８図
は第３実施例を適用した多重スイッチマトリックスの全
体構成を示した図、第９図は本発明の第４実施例の構成
図、第１０図は第４実施例を９ ０ 適用した多重スイッチマトリックスの全体構成を示した
図、第１１図は液晶表示装置の構成図である。 第 図 １・・・切換手段、１０・・・走査電極、１１・・・信
号電極、１２・・・走査電極選択信号配線、１３・・走
査電極群指定信号配線、２０・・・画素用ＴＦＴ、３１
・・・インバータ 第 １ 図
チマトリックス方式を説明するための図、第３図は本発
明の第１実施例の構成図、第４図は第１実施例を適用し
た多重スイッチマトリックスの全体構成を示した図、第
５図は本発明の第２実施例の構成図、第６図は第２実施
例を適用した多重スイッチマトリックスの全体構成を示
した図、第７図は本発明の第３実施例の構成図、第８図
は第３実施例を適用した多重スイッチマトリックスの全
体構成を示した図、第９図は本発明の第４実施例の構成
図、第１０図は第４実施例を９ ０ 適用した多重スイッチマトリックスの全体構成を示した
図、第１１図は液晶表示装置の構成図である。 第 図 １・・・切換手段、１０・・・走査電極、１１・・・信
号電極、１２・・・走査電極選択信号配線、１３・・走
査電極群指定信号配線、２０・・・画素用ＴＦＴ、３１
・・・インバータ 第 １ 図
Claims (5)
- （１）行列方向に配置された各画素と対応するように設
けられた画素用ＴＦＴ、該ＴＦＴのゲート電極を各行ご
とに共通接続する走査電極、該ＴＦＴの一方のソース／
ドレインを各列ごとに共通接続する信号電極、走査電極
への駆動信号出力を制御する走査側駆動回路、および信
号電極への駆動信号出力を制御する信号側駆動回路を有
する液晶表示装置において、前記走査側駆動回路は、 走査電極の各行ごとに設けられた走査用ＴＦＴと、 該走査用ＴＦＴを所定行数ごとに群別して、同一群内の
ＴＦＴのゲート電極を共通接続する走査電極群指定信号
配線と、 各群内で互いに対応する同一位置のＴＦＴの一方のソー
ス／ドレインを、それぞれ共通接続する走査電極選択信
号配線と、 各行ごとに設けられ、前記各走査用ＴＦＴの他方のソー
ス／ドレインの電位に応じて各走査電極に非選択電位お
よび選択電位のいずれかを供給する切換手段とを具備し
、 各走査用ＴＦＴの他方のソース／ドレインに供給される
走査電極選択信号は、各走査用ＴＦＴのゲート電極に供
給される走査電極群指定信号がオン電圧を１パルス出力
する間にオン電圧を交互に１パルスづつ順次出力するパ
ルス信号であることを特徴とする液晶表示装置。 - （２）前記各切換手段は、 前記走査用ＴＦＴの他方のソース／ドレインの電位を反
転して出力するインバータと、 ゲート電極に前記インバータの出力が接続された第１の
第１導電性ＴＦＴと、 ゲート電極に前記インバータの入力が接続された第２の
第１導電性ＴＦＴとを具備し、 走査電極は、第１および第２のＴＦＴの一方および他方
のソース／ドレインに共通接続され、第１のＴＦＴの他
方のソース／ドレインは非選択電位に固定的に接続され
、第２のＴＦＴの一方のソース／ドレインは選択電位に
固定的に接続されたことを特徴とする特許請求の範囲第
１項記載の液晶表示装置。 - （３）前記各切換手段は、 前記走査用ＴＦＴの他方のソース／ドレインの電位を反
転して出力するインバータと、 ゲート電極に前記インバータの出力が接続された第１の
第１導電性ＴＦＴと、 ゲート電極に前記インバータの入力が接続された第２の
第１導電性ＴＦＴとを具備し、 走査電極は、第１および第２のＴＦＴの一方および他方
のソース／ドレインに共通接続され、第１のＴＦＴの他
方のソース／ドレインは非選択電位に固定的に接続され
、第２のＴＦＴの一方のソース／ドレインは走査電極選
択信号配線に接続されたことを特徴とする特許請求の範
囲第１項記載の液晶表示装置。 - （４）前記各切換手段は、 前記走査用ＴＦＴの他方のソース／ドレインの電位を反
転して出力するインバータと、 ゲート電極に前記インバータの出力が接続された第１の
第１導電性ＴＦＴと、 ゲート電極に前記インバータの入力が接続された第２の
第１導電性ＴＦＴとを具備し、 走査電極は、第１および第２のＴＦＴの一方および他方
のソース／ドレインに共通接続され、第１のＴＦＴの他
方のソース／ドレインは非選択電位に固定的に接続され
、第２のＴＦＴの一方のソース／ドレインは走査電極群
指定信号配線に接続されたことを特徴とする特許請求の
範囲第１項記載の液晶表示装置。 - （５）前記各行ごとに設けられた切換手段のうち、少な
くとも走査電極群指定信号配線によって群別された各群
の最終行の第２のＴＦＴの一方のソース／ドレインは走
査電極群指定信号配線に接続されたことを特徴とする特
許請求の範囲第２項または第３項記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5688090A JPH03257427A (ja) | 1990-03-08 | 1990-03-08 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5688090A JPH03257427A (ja) | 1990-03-08 | 1990-03-08 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257427A true JPH03257427A (ja) | 1991-11-15 |
Family
ID=13039730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5688090A Pending JPH03257427A (ja) | 1990-03-08 | 1990-03-08 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257427A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994020949A1 (en) * | 1993-03-01 | 1994-09-15 | Wah-Iii Technology Corp. | Polysilicon gate bus with interspersed buffers |
| US5790213A (en) * | 1994-09-08 | 1998-08-04 | Sharp Kabushiki Kaisha | Image display device having adjacent pixel overlapping circuit elements |
| US5844538A (en) * | 1993-12-28 | 1998-12-01 | Sharp Kabushiki Kaisha | Active matrix-type image display apparatus controlling writing of display data with respect to picture elements |
| US6175351B1 (en) | 1993-08-10 | 2001-01-16 | Sharp Kabushiki Kaisha | Image display apparatus and a method for driving the same |
-
1990
- 1990-03-08 JP JP5688090A patent/JPH03257427A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994020949A1 (en) * | 1993-03-01 | 1994-09-15 | Wah-Iii Technology Corp. | Polysilicon gate bus with interspersed buffers |
| US5396262A (en) * | 1993-03-01 | 1995-03-07 | Wah-Iii Technology Corporation | Polysilicon gate bus with interspersed buffers for driving a row of pixels in an active matrix liquid crystal display |
| US5396261A (en) * | 1993-03-01 | 1995-03-07 | Wah-Iii Technology Corporation | Polysilicon gate bus with interspersed buffers for driving a row of pixels in an active matrix liquid crystal display |
| US6175351B1 (en) | 1993-08-10 | 2001-01-16 | Sharp Kabushiki Kaisha | Image display apparatus and a method for driving the same |
| US5844538A (en) * | 1993-12-28 | 1998-12-01 | Sharp Kabushiki Kaisha | Active matrix-type image display apparatus controlling writing of display data with respect to picture elements |
| US5790213A (en) * | 1994-09-08 | 1998-08-04 | Sharp Kabushiki Kaisha | Image display device having adjacent pixel overlapping circuit elements |
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