JP3729601B2 - アナログｆｉｆｏメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はアナログＦＩＦＯメモリに関するものであり、特に書き込み時と読み出し時とにおけるアナログ信号の誤差を無くして、アナログＦＩＦＯメモリの精度を向上させる技術に属する。
【０００２】
【従来の技術】
周知のとおり、従来のテレビ信号処理技術はアナログ回路を用いて実現されている。テレビ信号処理技術の中でも、近年、最も発展してきた技術がＹ／Ｃ分離技術である。Ｙ／Ｃ分離とは、カラーテレビ信号から輝度信号（Ｙ信号）と色差信号（Ｃ信号）とを分離する技術である。Ｙ／Ｃ分離は、従来アナログバンドパスフィルタやアナログバンドエリミネーションフィルタを用いて行われていたが、近年カラーテレビ信号の性質を巧妙に利用したＹ／Ｃ分離が実現されるようになってきた。
【０００３】
図２６を用いて前記のＹ／Ｃ分離を説明する。図２６（ａ）はＮＴＳＣカラーテレビ信号の周波数スペクトルを表す図である。図２６（ａ）に示すように、ＮＴＳＣカラーテレビ信号のうち輝度信号の周波数スペクトルは、ＤＣから４．２ＭＨｚ付近までＮＴＳＣカラーテレビ信号の水平同期信号の周波数で変調されて分布している。これに対し色差信号の周波数スペクトルは、３．５７９５４Ｍｚを中心に輝度信号に対してちょうど入れ子になるように、同様にＮＴＳＣカラーテレビ信号の水平同期信号の周波数で変調されて分布している。したがって、この輝度信号（Ｙ信号）と色差信号（Ｃ信号）とを分離するためには、図２６（ｂ）に示すような伝達関数を持つフィルタを実現すればよい。
【０００４】
このためには、図２７（ａ）に示すように、ＮＴＳＣカラーテレビ信号（ＮＴＳＣ Ｃｏｍｐｏｓｉｔｅ）をこのＮＴＳＣカラーテレビ信号の水平同期信号の一周期だけ遅延させて、元のＮＴＳＣカラーテレビ信号と加算又は減算すればよい。すなわち前記のようなＹ／Ｃ分離を実現するためには、ＮＴＳＣカラーテレビ信号の水平同期信号の一周期だけ遅延させるために、アナログのメモリ回路が必要になる。
【０００５】
従来は、このようなアナログのメモリ回路としてはＣＣＤ回路が用いられていた。ところが、ＣＣＤ回路は、バイポーラトランジスタやＣＭＯＳトランジスタを製造するシリコンプロセスとは別のプロセス技術を用いて製造されるため、バイポーラトランジスタやＣＭＯＳトランジスタと同一のシリコンウエハ上に形成できないという問題があった。このため従来のＴＶ信号ＬＳＩでは、図２７（ｂ）に示すように、ＣＣＤ回路で構成したアナログメモリを外づけにしてＮＴＳＣカラーテレビ信号処理回路を実現しなければならなかった。
【０００６】
そこで、アナログＦＩＦＯメモリをバイポーラトランジスタやＣＭＯＳトランジスタ回路によって構成して、図２７（ｃ）に示すような１チップＴＶ信号ＬＳＩを実現しようとする試みがなされてきた。
【０００７】
図２８（ａ）は従来のアナログＦＩＦＯメモリの基本構成を示す図である（Ken A. Nishimura et al."A Monolithic Analog Video Comb Filter in 1.2-μm CMOS",IEEE Journal of Solid-State Circuite,Vol.28,No.12,December 1993,pp1331-1339に開示）。図２８（ａ）において、１はメモリセル１０が接続されたメモリバス１３Ａ，１３Ｂを備えたメモリバス回路、２はメモリバス回路１のメモリセル１０に入力信号を書き込む，スイッチトキャパシタサンプルホールド（ＳＣＳＨ）回路２０と演算増幅器２５を備えた書き込み回路、３はメモリバス回路１のメモリセル１０から出力信号を読み出す読み出し回路である。メモリバス回路１は書き込み回路２からの信号入力を制御する入力手段１５及び読み出し回路３への信号出力を制御する出力手段１６を備えている。ここでは図２８（ａ）に示す従来のアナログＦＩＦＯメモリは、図２８（ｂ）に示すようなハイアクティブな二相クロック信号φ１，φ２によって駆動されるものとする。
【０００８】
クロック信号φ１がアクティブなときは、ＳＣＳＨ回路２０はスイッチ２２ａ，２２ｃをオン状態にして容量素子２１に入力アナログ信号をサンプルホールドする。さらに出力手段１６のスイッチ１６Ａ，１６Ｂがオン状態になりメモリバス１３Ａ，１３Ｂはともにアナロググランド電位になるので、メモリセル１０の容量素子１１に蓄えられた電荷は電荷保存則に従い読み出し回路３の容量素子３１に転送される。
【０００９】
次にクロック信号φ２がアクティブになると、ＳＣＳＨ回路２０はスイッチ２２ｂ，２２ｄをオン状態にし、容量素子２１の両端はアナロググランド電位になるため、容量素子２１の電荷は電荷保存則に従いメモリセル１０の容量素子１１に転送される。もちろんこのとき入力手段１５のスイッチ１５Ａ，１５Ｂはオン状態になっている。またこのとき、読み出し回路３のアナログスイッチ３２もオン状態になり、容量素子３１に蓄積された電荷は放電される。再びクロック信号φ１がアクティブになると、前回と同様にメモリセル１０の容量素子１１に蓄えられた電荷が電荷保存則に従って容量素子３１に転送される。
【００１０】
このような動作によって、ＳＣＳＨ回路２０によってサンプリングされたアナログ信号がメモリセル１０に一旦蓄えられ、読み出し回路３の容量素子３１まで転送される。ここで、容量素子２１の容量値をＣ１、入力信号電圧をＶｉｎとすると、容量素子２１に蓄えられる電荷量Ｑｉｎは次のようになる。
Ｑｉｎ＝Ｖｉｎ・Ｃ１ …（１）
メモリセル１０の容量素子１１には容量素子２１に蓄積された電荷がそのまま転送されるので、同じ電荷量Ｑｉｎが蓄えられる。さらに容量素子１１に蓄えられた電荷が読み出し回路３に転送されるので、このとき容量素子３１の両端に生じる電圧Ｖｏｕｔは、容量素子３１の容量値をＣ３とすると、次のようになる。
Ｖｏｕｔ＝Ｖｉｎ・Ｃ１／Ｃ３ …（２）
【００１１】
【発明が解決しようとする課題】
前記のような動作は理想的でありこのような動作が実現できれば従来の回路でも何ら問題はないが、実際には、従来のアナログＦＩＦＯメモリには、書き込まれたアナログ信号が読み出し時において必ずしも正確に再現できない、すなわち書き込み時と読み出し時とにおいてアナログ信号に誤差が生じてしまうという問題があった。
【００１２】
このようなアナログ信号の誤差が生じる原因としては、大きく２つが考えられる。
【００１３】
まず１つは、メモリバス間に存在する配線間容量等の寄生容量による電荷の蓄積である。
【００１４】
図２８に示す従来のアナログＦＩＦＯメモリにおいて、配線間容量６１が存在する場合には、クロック信号φ１がアクティブのときに（すなわち書き込み動作のときに）書き込み回路２の容量素子２１からメモリセル１０の容量素子１１に転送されるべき電荷の一部が配線間容量６１に蓄積されてしまう。配線間容量６１に蓄えられた電荷は、クロック信号φ２がアクティブになると（すなわち読み出し動作のときに）そのまま読み出し回路３に転送される。言い換えると、書き込み動作のときに配線間容量６１に蓄積された電荷は、続く読み出し動作のときにメモリバス回路１から出力されてしまうことになる。
【００１５】
一方、アナログＦＩＦＯメモリでは、リードモディファイライト動作、すなわちメモリセルからアナログ信号を読み出した後にこのメモリセルに新たなアナログ信号を書き込むという動作を行うので、メモリセルのアドレスは、メモリセルにアナログ信号が書き込まれた後に変更される。図２８に示すような従来のアナログＦＩＦＯメモリでは、クロック信号φ１がアクティブになってからクロック信号φ２がアクティブになるまでの間に、メモリセルのアドレスが変化する。
【００１６】
したがって、書き込み動作のときに配線間容量６１に蓄積された電荷が続く読み出し動作のときに出力されるということは、この読み出し動作によって本来読み出すべき，過去に一のメモリセルに書き込まれたアナログ信号に、直前の書き込み動作によって他のメモリセルに書き込まれるべきアナログ信号の一部が加わって、メモリバス回路２から出力されることを意味する。すなわち、アナログＦＩＦＯメモリから読み出されたアナログ信号は、この読み出し動作の直前の書き込み動作によって配線間容量６１に蓄積された電荷に相当する誤差を含むことなる。
【００１７】
例えば、過去に一のメモリセルに蓄えられた電荷をＱｍとすると、電荷Ｑｍが前記一のメモリセルから正常に読み出された場合には、出力電圧Ｖｏｕｔは次のようになるはずである。
Ｖｏｕｔ＝Ｑｍ／Ｃ３ …（３）
ところが配線間容量Ｃｐが存在する場合には、読み出し動作の直前の書き込み動作によってアナログ信号Ｖｓが他のメモリセル（容量値をＣ２とする）に書き込まれたとすると、次のような電荷Ｑｐが配線間容量Ｃｐに蓄えられることになる。
Ｑｐ＝Ｃ１・Ｖｓ・Ｃｐ／（Ｃｐ＋Ｃ２） …（４）
したがって、前記一のメモリセルの読み出し動作のときには、この電荷Ｑｐによって生じる電圧が式（３）に示す電圧値に加算されて出力されるので、出力電圧Ｖｏｕｔは次のようになってしまう。
Ｖｏｕｔ＝Ｑｍ／Ｃ３
＋（Ｃ１／Ｃ３）・Ｖｉｎ・Ｃｐ／（Ｃｐ＋Ｃ２） …（５）
【００１８】
そしてもう１つの原因は、読み出し動作と書き込み動作とにおけるメモリバスの電位差、及び読み出し動作毎のメモリバスの電位のばらつきである。
【００１９】
図２８に示す従来のアナログＦＩＦＯメモリにおいて、クロック信号φ２がアクティブになり書き込み回路２の容量素子２１からメモリセル１０の容量素子１１への電荷の転送が完了したとき（すなわち書き込み動作が終了したとき）、メモリバス１３Ａの電位はアナロググランド電位になる一方、メモリバス１３Ｂの電位Ｖｂは次のようになる。
Ｖｂ＝Ｖａｎｇ＋Ｖｉｎ …（６）
ここで、Ｖａｎｇはアナロググランド電位であり、Ｖｉｎは書き込まれたアナログ信号電位である。すなわち、読み出し動作開始時のメモリバス１３Ｂの電位は、直前に書き込まれたアナログ信号の影響を受けて変化する。
【００２０】
一方、メモリセル１０からアナログ信号が読み出されたときはメモリバス１３Ａ，１３Ｂの電位はともにアナロググランド電位になるので、書き込み動作開始時にはメモリバス１３Ａ，１３Ｂの電位はともにアナロググランド電位である。
【００２１】
すなわち、読み出し動作と書き込み動作とにおいて、メモリバス１３Ｂの電位が異なることになる。しかも、読み出し動作におけるメモリバス１３Ｂの電位はその直前の書き込み動作によって書き込まれたアナログ信号の影響を受けるので、読み出し動作毎にばらつくことになる。
【００２２】
アナログＦＩＦＯメモリをシリコンプロセスによって製造した場合、メモリバスは通常、予め見積もることが困難な多くの寄生容量を有している。このため、メモリセルからアナログ信号を読みだすときに、メモリバスの寄生容量に蓄えられた電荷も一緒に読み出されてしまう可能性があり、すでに説明したように、メモリバスの電位は読み出し動作と書き込み動作とで異なり、しかも読み出し動作毎にばらつくので、メモリバスの寄生容量に起因する誤差がアナログ信号に生じてしまうことになる。
【００２３】
このように、従来のアナログＦＩＦＯメモリでは、メモリバスの配線間容量等の寄生容量の影響によって、書き込まれたアナログ信号が読み出し時において必ずしも正確に再現できない、すなわち書き込み時と読み出し時とにおいてアナログ信号に誤差が生じてしまうという問題があった。
【００２４】
前記の問題に鑑み、本発明は、アナログＦＩＦＯメモリとして、書き込み時と読み出し時とにおけるアナログ信号の誤差を減らして、書き込まれたアナログ信号が精度良く読み出せるようにすることを目的とする。
【００２５】
【課題を解決するための手段】
前記の課題を解決するため、請求項１の発明が講じた解決手段は、入力したアナログ信号を所定の時間遅延させて入力順に出力するアナログＦＩＦＯメモリとして、アナログ信号を転送するメモリバスを構成する一対のバス配線と、前記一対のバス配線間に接続され、アナログ信号を記憶する複数のメモリセルとを有するメモリバス回路を備え、各メモリセルに対して所定の順に、前記メモリバスを介してアナログ信号を読み出す読み出し動作及び前記メモリバスを介してアナログ信号を書き込む書き込み動作を行うものであり、書き込み動作後であって、かつ、読み出し動作を行う前に、前記一対のバス配線同士の間に生じる配線間容量に蓄積された電荷が除去されるよう、前記一対のバス配線を所定の電位に設定するリセット動作を行うものである。
【００２６】
請求項１の発明によると、書き込み動作後であって、かつ、読み出し動作の前にメモリバスの各バス配線を所定の電位に設定するリセット動作を行うことによって、前記メモリバスを構成するバス配線同士の間に生じる配線間容量に蓄積された電荷が除去され、また読み出し動作毎のメモリバス電位のばらつきがなくなるので、前記メモリバスを構成するバス配線同士の間に生じる配線間容量の影響を受けることなく、メモリセルからアナログ信号を読み出すことができる。したがって、書き込み時と読み出し時とにおけるアナログ信号の誤差を減らすことができ、書き込まれたアナログ信号を精度良く読み出すことが可能になる。
【００２７】
そして、請求項２の発明では、前記請求項１のアナログＦＩＦＯメモリにおけるメモリセルは、アナログ信号を電荷の形で蓄積する容量素子と、前記容量素子と前記メモリバスとの接続状態を切替制御するスイッチとを備え、前記スイッチは、当該メモリセルがアナログ信号の読み出し及び書き込みを行う対象として選択されたとき、読み出し動作及び書き込み動作時にオン状態になるものとする。
【００２８】
また、請求項３の発明では、前記請求項２のアナログＦＩＦＯメモリにおいて、前記メモリバス回路のメモリセルに、前記メモリバスを介してアナログ信号を書き込む書き込み回路と、前記メモリバス回路のメモリセルから、前記メモリバスを介してアナログ信号を読み出す読み出し回路とを備え、前記メモリバス回路は、前記書き込み回路とメモリバスとを、書き込み動作時は導通状態にする一方、読み出し動作時は非導通状態にする入力手段と、前記読み出し回路とメモリバスとを、読み出し動作時は導通状態にする一方、書き込み動作時は非導通状態にする出力手段とを備えたものであり、リセット動作時において、前記メモリバス回路は、入力手段によって書き込み回路とメモリバスとを非導通状態にすると共に出力手段によって読み出し回路とメモリバスとを導通状態にし、かつ、メモリバスに接続された全てのメモリセルのスイッチをオフ状態にする一方、前記読み出し回路は、前記出力手段を介してメモリバスと接続されたアナログ信号入力端子を所定の電位に設定するものである。
【００２９】
そして、請求項４の発明では、前記請求項３のアナログＦＩＦＯメモリにおいて、前記読み出し回路は、逆相入力端子が前記一対のバス配線の一方と前記出力手段を介して接続される一方、正相入力端子が前記一対のバス配線の他方と前記出力手段を介して接続され、かつ所定の電位に設定された演算増幅器と、前記演算増幅器の逆相入力端子と出力端子との間に設けられ、アナログ信号を電荷の形で蓄積する容量素子と、前記演算増幅器の逆相入力端子と出力端子との間に前記容量素子と並列に設けられ、前記演算増幅器の逆相入力端子と出力端子との接続状態を切替制御するスイッチとを備え、前記スイッチは、リセット動作時においてオン状態になる一方、読み出し動作時及び書き込み動作時においてオフ状態になるものとする。
【００３０】
さらに、請求項５の発明では、前記請求項４のアナログＦＩＦＯメモリにおける読み出し回路は、前記スイッチの代わりに、前記演算増幅器の逆相入力端子と前記所定の電位を有する電源との接続状態を切替制御する第１のスイッチと、前記演算増幅器の出力端子と前記所定の電位を有する電源との接続状態を切替制御する第２のスイッチとを備えたものであり、前記第１及び第２のスイッチは、リセット動作時においてオン状態になる一方、読み出し動作時及び書き込み動作時においてオフ状態になるものとする。
【００３１】
請求項５の発明によると、読み出し回路の演算増幅器の逆相入力端子及び出力端子は、リセット動作において、単に短絡されるのでなく所定の電位を有する電源に接続されるので、読み出し回路がリセット動作時に発振することを防止することができる。
【００３２】
また、請求項６の発明が講じた解決手段は、入力したアナログ信号を所定の時間遅延させて入力順に出力するアナログＦＩＦＯとして、アナログ信号を転送するメモリバスを構成する一対のバス配線と、前記一対のバス配線間に接続され、アナログ信号を記憶する複数のメモリセルとを有するメモリバス回路を備え、各メモリセルに対して所定の順に、前記メモリバスを介してアナログ信号を読み出す読み出し動作及び前記メモリバスを介してアナログ信号を書き込む書き込み動作を行い、書き込み動作後であって、かつ、読み出し動作を行う前に、前記メモリバスに関して前記メモリセルと等価的に並列の関係にある寄生容量に蓄積された電荷が除去されるよう、前記一対のバス配線を所定の電位に設定するリセット動作を行うものであり、かつ、前記メモリバス回路をそれぞれ有する複数のメモリ部を備えたものとし、前記複数のメモリ部は、読み出し動作及び書き込み動作を並行して行い、かつ一のメモリ部が読み出し動作を行うとき、他のメモリ部が書き込み動作を行うものであり、各メモリ部は、読み出し動作を行う前にリセット動作を行うものとする。
【００３３】
請求項６の発明によると、書き込み動作や読み出し動作に用いる時間を減らすことなくリセット動作を行うことが可能になるので、高精度及び低消費電力を両立させたアナログＦＩＦＯメモリを実現することができる。
【００３４】
そして、請求項７の発明では、前記請求項６のアナログＦＩＦＯメモリにおいて、前記複数のメモリ部のうち一のメモリ部がリセット動作を行い、続いて読み出し動作を行うとき、他のメモリ部は書き込み動作を行うものとする。
【００３５】
また、請求項８の発明では、前記請求項６のアナログＦＩＦＯメモリにおいて、前記複数のメモリ部のうち一のメモリ部が読み出し動作を行うとき、他のメモリ部は書き込み動作を行い、続いてリセット動作を行うものとする。
【００３６】
さらに、請求項９の発明では、前記請求項６のアナログＦＩＦＯメモリにおいて、前記複数のメモリ部の個数は３以上であり、前記複数のメモリ部のうち一のメモリ部が読み出し動作を行い、かつ他のメモリ部が書き込み動作を行うとき、前記一及び他のメモリ部以外のメモリ部がリセット動作を行うものとする。
【００３７】
また、請求項１０の発明が講じた解決手段は、入力したアナログ信号を所定の時間遅延させて入力順に出力するアナログＦＩＦＯメモリとして、アナログ信号を転送するメモリバスを構成する一対のバス配線と、前記一対のバス配線間に接続され、アナログ信号を記憶する複数のメモリセルとを有するメモリバス回路を備え、各メモリセルに対して所定の順に、前記メモリバスを介してアナログ信号を読み出す読み出し動作及び前記メモリバスを介してアナログ信号を書き込む書き込み動作を行い、書き込み動作後であって、かつ、読み出し動作を行う前に、前記メモリバスに関して前記メモリセルと等価的に並列の関係にある寄生容量に蓄積された電荷が除去されるよう、前記一対のバス配線を所定の電位に設定するリセット動作を行うものであり、かつ、前記メモリバス回路を複数個備え、この複数のメモリバス回路のうち一のメモリバス回路に対して読み出し動作及び書き込み動作を行ったとき、次に、前記一のメモリバス回路以外のメモリバス回路に対して読み出し動作及び書き込み動作を行うものであり、一のメモリバス回路に対して読み出し動作及び書き込み動作を行うとき、次に読み出し動作及び書き込み動作を行う他のメモリバス回路に対してリセット動作を行うものとする。
【００３８】
請求項１０の発明によると、書き込み動作や読み出し動作に用いる時間を減らすことなくリセット動作を行うことが可能になるので、高精度及び低消費電力を両立させたアナログＦＩＦＯメモリを実現することができる。
【００３９】
さらに、請求項１１の発明では、前記請求項１０のアナログＦＩＦＯメモリにおいて、各メモリバス回路のメモリセルに対して、垂直アドレッシングを行うものとする。
【００４０】
【発明の実施の形態】
（第１の実施形態）
図１は本発明の第１の実施形態に係るアナログＦＩＦＯメモリを示す図であり、（ａ）は構成の概略を示す図、（ｂ）は動作の概略を示す図である。
【００４１】
本実施形態に係るアナログＦＩＦＯメモリは、図１（ａ）に示すように、アナログ信号を記憶するメモリセルが接続されたメモリバスを有するメモリバス回路１、メモリセルにメモリバスを介してアナログ信号を書き込む書き込み回路２、及びメモリセルからメモリバスを介してアナログ信号を読み出す読み出し回路３によって構成されている。
【００４２】
本実施形態に係るアナログＦＩＦＯメモリにおいて特徴的なことは、読み出し動作の前に、メモリバスの寄生容量に蓄積された電荷を取り除くリセット動作を行うことである。すなわち図１（ｂ）に示すように、本実施形態に係るアナログＦＩＦＯメモリの動作は、基本的にリセット、読み出し及び書き込みの３つに分けられる。まずリセット動作によってメモリバスをリセットし、次に読み出し動作によって、リセットしたメモリバスに接続されたメモリセル（アドレスｍ）からアナログ信号を読み出す。このとき、アナログ信号が読み出されたメモリセルに蓄積されている電荷量は０になるので、次に書き込み動作によって、このメモリセルに入力信号を書き込む。
【００４３】
従来のアナログＦＩＦＯメモリでは、メモリバスの寄生容量の存在によって、アナログＦＩＦＯメモリから読み出されるアナログ信号がその直前にアナログＦＩＦＯメモリに書き込まれたアナログ信号の影響を受けてしまうという問題があった。したがって、直前に書き込まれたアナログ信号の影響を排除するために、メモリバスをリセットする動作をアナログ信号の読み出し動作の前に行う。
【００４４】
図２はメモリバス回路１の構成の一例を示す回路図である。図２において、１０はアナログ信号を記憶するメモリセル、１３は第１及び第２のバス配線１３Ａ，１３Ｂからなるメモリバス、１５は書き込み回路２とメモリバス１３との接続状態を制御する入力手段、１６は読み出し回路３とメモリバス１３との接続状態を制御する出力手段である。メモリセル１０は第１及び第２のバス配線１３Ａ，１３Ｂ間に直列に接続された，アナログ信号を電荷の形で蓄積する容量素子１１及びスイッチ１２を有しており、スイッチ１２はメモリセルスイッチ駆動信号Ｓ１及びメモリセル選択信号ＳＬに従って動作するスイッチ制御手段１２ｃによってオンオフを切替制御される。入力手段１５はスイッチ１５Ａ，１５Ｂを有しており、スイッチ１５Ａ，１５Ｂは入力スイッチ駆動信号Ｓ２及びメモリセル選択信号ＳＬに従って動作するスイッチ制御手段１５ｃによってオンオフを切替制御される。出力手段１６はスイッチ１６Ａ，１６Ｂを有しており、スイッチ１６Ａ，１６Ｂは出力スイッチ駆動信号Ｓ３及びメモリセル選択信号ＳＬに従って動作するスイッチ制御手段１６ｃによってオンオフを切替制御される。
【００４５】
メモリバスのリセットとは、図２に示すようなメモリバス回路１を例にとると、第１及び第２のバス配線１３Ａ，１３Ｂの電位を同一電位又は一定電位差にする動作のことである。これによりメモリバス１３の寄生容量に蓄積される電荷は０又は一定になり、アナログ信号の読み出し動作において、直前に書き込まれたアナログ信号の影響を受けることはなくなる。
【００４６】
図３（ａ）は書き込み回路２の構成の一例を示す図であり、図３（ｂ）は読み出し回路３の構成の一例を示す図である。図３（ａ）に示すように、書き込み回路２はスイッチトキャパシタサンプルホールド回路（ＳＣＳＨ回路）２０及び演算増幅器２５によって構成されており、ＳＣＳＨ回路２０は入力信号を電荷の形で一旦蓄積する容量素子２１、及びスイッチ２２ａ，２２ｂ，２２ｃ，２２ｄからなる。スイッチ２２ａ，２２ｃは第１の書き込みスイッチ駆動信号Ｓ４によってオンオフを切替制御される一方、スイッチ２２ｂ，２２ｄは第２の書き込みスイッチ駆動信号Ｓ５によってオンオフを切替制御される。また図３（ｂ）に示すように、読み出し回路３は出力信号を電荷の形で一旦蓄積する容量素子３１、スイッチ３２及び演算増幅器３３によって構成されている。スイッチ３２は読み出しスイッチ駆動信号Ｓ６によってオンオフを切替制御される。
【００４７】
本実施形態に係るアナログＦＩＦＯメモリのリセット動作、読み出し動作及び書き込み動作について図４〜図６を用いて説明する。
【００４８】
図４〜図６は図１（ａ）の概略構成において図２及び図３の回路構成を用いたときの本実施形態に係るアナログＦＩＦＯメモリの構成を示す図である。図４はリセット動作のときの状態を、図５は読み出し動作のときの状態を、図６は書き込み動作のときの状態をそれぞれ示している。また６１はメモリバス１３の寄生容量であって第１及び第２のバス配線１３Ａ，１３Ｂ間の配線間容量である。なお図４〜図６において、説明を簡単にするために、メモリセル１０は１個のみを示しており、また各スイッチの制御に関わる制御手段及び信号は省略している。
【００４９】
本実施形態に係るリセット動作では、第１のバス配線１３Ａと第２のバス配線１３Ｂを所定の電位（例えばアナロググランド電位）にし、さらに読み出し回路３において演算増幅器３３と並列に接続された容量素子３１の電荷量を０にする。このようなリセット動作によって、第１及び第２のバス配線１３Ａ，１３Ｂは同一電位になるため、第１及び第２のバス配線１３Ａ，１３Ｂの配線間容量６１に蓄積された電荷量は０になる。さらに、読み出し動作開始時と書き込み動作開始時とにおいて第１及び第２のバス配線１３Ａ，１３Ｂの電位が等しくなるため、第１及び第２のバス配線１３Ａ，１３Ｂ間の配線間容量６１の影響を受けることなくメモリセル１０から電荷の読み出しを行うことができる。
【００５０】
本実施形態に係るリセット動作には読み出し回路３を利用する。すなわち図４に示すように、リセット動作において、メモリバス回路１の入力手段１５のスイッチ１５Ａ，１５Ｂをオフ状態にすると共に出力手段１６のスイッチ１６Ａ，１６Ｂをオン状態にし、またメモリバス１３に接続された全てのメモリセル１０のスイッチ１２をオフ状態にする。さらに読み出し回路３のスイッチ３２をオン状態にする。このとき、読み出し回路３の演算増幅器３３の逆相及び正相入力端子３３ａ，３３ｂは同一電位になり、これによって、読み出し回路３の演算増幅器３３の逆相及び正相入力端子３３ａ，３３ｂに出力手段１６を介してそれぞれ接続された，メモリバス回路１の第１及び第２のバス配線１３Ａ，１３Ｂは同一電位になる。このため、配線間容量６１に蓄えられた電荷は放電され、配線間容量６１の電荷量は０になる。このようにして、本実施形態に係るアナログＦＩＦＯメモリにおけるリセット動作が完了する。
【００５１】
次にリセット動作に引き続いて読み出し動作が行われる。図５に示すように、読み出し動作において、読み出し回路３のスイッチ３２をオフ状態にして演算増幅器３３のリセット状態を解除する。この後、メモリセル１０のスイッチ１２をオン状態にし、メモリセル１０の容量素子１１に蓄積された電荷を読み出し回路３の容量素子３１に転送する。電荷の転送が完了すると、メモリバス回路１の第１及び第２のバス配線１３Ａ，１３Ｂは再び同一電位になる。このようにして、読み出し動作が完了する。
【００５２】
またリセット動作及び読み出し動作において、書き込み回路２のＳＣＳＨ回路２０において、スイッチ２２ａ，２２ｃをオン状態にすると共にスイッチ２２ｂ，２２ｄをオフ状態にする。これによって、入力アナログ信号が電荷の形でＳＣＳＨ回路２０の容量素子２１に蓄積される。
【００５３】
次に読み出し動作に引き続いて書き込み動作が行われる。図６に示すように、書き込み動作において、メモリバス回路１の入力手段１５のスイッチ１５Ａ，１５Ｂをオン状態にすると共に、出力手段１６のスイッチ１６Ａ，１６Ｂをオフ状態にする。一方、書き込み回路２のＳＣＳＨ回路２０において、スイッチ２２ｂ，２２ｄをオン状態にすると共にスイッチ２２ａ，２２ｃをオフ状態にする。このとき、書き込み回路２の演算増幅器２５によって、ＳＣＳＨ回路２０の容量素子２１に蓄積された電荷がメモリセル１０の容量素子１１まで転送される。
【００５４】
（第１の実施形態の変形例）
図７は図３（ｂ）に示す通常のアナログＦＩＦＯメモリの読み出し回路３に代えて用いられる、本変形例に係る読み出し回路３Ａの構成を示す図である。図７に示す本変形例に係る読み出し回路３Ａでは、通常のアナログＦＩＦＯメモリの読み出し回路３におけるスイッチ３２に代えて、演算増幅器３３の逆相入力端子３３ａ及び出力端子３３ｃをアナロググランド電源に接続するか否かを切替制御する第１及び第２のスイッチ３２Ａ，３２Ｂが設けられている。第１及び第２のスイッチ３２Ａ，３２Ｂは、共に、読み出しスイッチ駆動信号Ｓ６によって制御される。
【００５５】
図３（ｂ）に示す読み出し回路３において、スイッチ３２の役割は演算増幅器３３の逆相入力端子３３ａと出力端子３３ｃとを短絡し、逆相入力端子３３ａ及び出力端子３３ｃの電位をアナロググランド電位にして容量素子３１の電荷量を０にすることである。ところが、逆相入力端子３３ａと出力端子３３ｃとを短絡すると、読み出し回路３が不安定になり発振してしまう可能性がある。
【００５６】
図３（ｂ）に示すような容量素子３１によって帰還がかけられた演算増幅器３３では、容量素子３１の逆相入力端子３３ａ側の電荷が固定されたときは、容量素子３１の電荷は動けなくなるため演算増幅器３３の状態も安定する。このことは、演算増幅器３３の状態が無条件に安定になることを示している。言い換えると、ＳＣＳＨ回路２０のように演算増幅器２５の逆相入力端子２５ａと出力端子２５ｃとの間に並列接続された容量に電荷を転送する回路では、電荷を転送し終わったとき回路は必ず安定状態になり、発振状態になることはない。
【００５７】
すなわち図３（ｂ）に示すような読み出し回路３が不安定状態になるすなわち発振状態に陥る可能性があるのは、スイッチ３２がオン状態になったときである。
【００５８】
そこで図７に示す本変形例に係る読み出し回路３Ａでは、演算増幅器３３の逆相入力端子３３ａと出力端子３３ｃとを短絡するとき、逆相入力端子３３ａ及び出力端子３３ｃを共に直接アナロググランド電源に接続することによって、その電位を強制的にアナロググランド電位にすることを特徴とする。
【００５９】
すなわち図７に示す読み出し回路３Ａにおいて、演算増幅器３３の逆相入力端子３３ａと出力端子３３ｃとを短絡するときは、第１及び第２のスイッチ３２Ａ，３２Ｂを共にオン状態にして逆相入力端子３３ａ及び出力端子３３ｃの電位を共にアナロググランド電位にすることによって、回路をリセットする。このような方式によって、演算増幅器３３の逆相入力端子３３ａと出力端子３３ｃとを短絡するとき、その電位がアナロググランド電源によって強制的にアナロググランド電位に固定されることになる。したがって、いかなる状態でも発振する危険性のない安定した読み出し回路３Ａが実現できる。
【００６０】
なお本発明の第１の実施形態は、複数個のメモリセル１０を有する複数のメモリバス回路１を備えたアナログＦＩＦＯメモリにも容易に適用することができる。
【００６１】
図８はアナログＦＩＦＯメモリを複数メモリバス構成にした場合の回路構成の一例を示す図であり、書き込み回路２と読み出し回路３との間に複数のメモリバス回路１が並列に構成されたものを示している。なお図８では書き込み回路２との接続端子４ａ，４ｂ及び読み出し回路３との接続端子５ａ，５ｂを示しており、書き込み回路２と読み出し回路３は図示を省略している。
【００６２】
図８において、４１はメモリセル選択信号ＳＬを出力するアドレス発生回路である。メモリセル選択信号ＳＬは、行アドレス選択信号ＳＲ１〜ＳＲ３と列アドレス選択信号ＳＣ１〜ＳＣ３との２つに分かれる。ここでは各信号は全てローアクティブであるものとしているので、入力手段１５のスイッチ制御手段１５ｃはＯＲゲート１５ｄによって実現されると共に出力手段１６のスイッチ制御手段１６ｃはＯＲゲート１６ｄによって実現される。すなわち、入力手段１５において、行アドレス選択信号ＳＲ１〜ＳＲ３と入力スイッチ駆動信号Ｓ２とが共に“Ｌ”のときスイッチ１５Ａ，１５Ｂがオン状態になり、出力手段１６において、行アドレス選択信号ＳＲ１〜ＳＲ３と出力スイッチ駆動信号Ｓ３とが共に“Ｌ”のときスイッチ１６Ａ，１６Ｂがオン状態になる。言い換えると、行アドレス選択信号ＳＲ１〜ＳＲ３によって選択されたメモリバス回路１のみが、入力手段１５のスイッチ１５Ａ，１５Ｂ及び出力手段１６のスイッチ１６Ａ，１６Ｂをオン状態にすることができる。
【００６３】
次にメモリセル１０のスイッチ１２の駆動方法について説明する。メモリセル１０のスイッチ１２は、ＯＲゲート１２ｄ，１２ｅによって生成される，行アドレス選択信号ＳＲ１〜ＳＲ３のうちの１つと列アドレス選択信号ＳＣ１〜ＳＣ３のうちの１つとメモリセルスイッチ駆動信号Ｓ１との論理和信号によって駆動される。したがって、行アドレス選択信号と列アドレス選択信号により選択されたメモリセル１０のみがメモリセルスイッチ駆動信号Ｓ１をスイッチ１２に伝達することができる。例えば図８において行アドレス選択信号ＳＲ２と列アドレス選択信号ＳＣ２とが“Ｌ”になったときには、メモリセル１０ｘのみがメモリセルスイッチ駆動信号Ｓ１をスイッチ１２に伝達することができる。すなわち、行アドレス選択信号と列アドレス選択信号によってメモリバス回路１とメモリセル１０とを自由に選択することができるので、任意のメモリセル１０に対してアナログ信号の書き込み読み出しを行うことができる。
【００６４】
図９はアナログＦＩＦＯメモリの具体的なアドレッシング手法を説明するための図である。図９ではｍ行ｎ列のメモリセルを備えたアナログＦＩＦＯメモリを示している。図９において、４２ａはｍ進カウンタであってメモリアドレスの上位ビットを指定する上位カウンタ、４２ｂはｎ進カウンタであってメモリアドレスの下位ビットを指定する下位カウンタであり、上位カウンタ４２ａ及び下位カウンタ４２ｂによってアドレス信号発生回路が構成されている。下位カウンタ４２ｂは外部から与えられるクロックに従ってインクリメント動作を行う。また４３は下位カウンタ４２ｂの桁あふれ信号であり、上位カウンタ４２ａはこの桁あふれ信号４３に従ってインクリメント動作を行う。
【００６５】
すなわち、メモリアドレスは下位カウンタ４２ｂのインクリメント動作によって順に（１，１）、（１，２）、（１，３）と進み、（１，ｎ）までいくと下位カウンタ４２ｂから桁あふれ信号４３が出力されるので上位カウンタ４２ａがインクリメント動作を行い、これによって（２，１）がメモリアドレスとして指定される。同様にして（ｍ，ｎ）までメモリアドレスが指定された後、再び（１，１）に戻る。したがって、各メモリセルに書き込まれたアナログ信号は、下位カウンタ４２ｂに与えられるクロックの周期をＴとすると、（ｍ＊ｎ＊Ｔ）後に読み出されることになる。
【００６６】
本実施形態におけるメモリセルアドレス切り替えのタイミングは、図１に示すように、メモリセルに信号を書き込んだ後である。すなわち、入力されたアナログ信号をメモリセルに書き込んだ後に次のメモリセルがアクセスされ、リセット動作の後にアナログ信号が読み出される。このときこのメモリセルには、前記の説明のとおり（ｍ＊ｎ＊Ｔ）前に書き込まれたアナログ信号が格納されている。したがって、図９に示すようなアドレッシングによって、遅延時間が（ｍ＊ｎ＊Ｔ）のアナログＦＩＦＯメモリとして動作することになる。
【００６７】
（第２の実施形態）
図１０は本発明の第２の実施形態に係るアナログＦＩＦＯメモリの構成の概略を示す図である。図１０に示すように、本発明の第２の実施形態に係るアナログＦＩＦＯメモリは、同一構成からなる第１及び第２のメモリ部１０１ａ，１０１ｂを備えており、第１及び第２のメモリ部１０１ａ，１０１ｂはそれぞれ、アナログ信号を記憶するメモリセルが接続されたメモリバスを有するメモリバス回路１、メモリセルにメモリバスを介してアナログ信号を書き込む書き込み回路２、メモリセルからメモリバスを介してアナログ信号を読み出す読み出し回路３によって構成されている。
【００６８】
また５は第１及び第２のメモリ部１０１ａ，１０１ｂから出力されたアナログ信号をサンプルホールドするサンプルホールド回路であり、５１は第１及び第２のメモリ部１０１ａ，１０１ｂから出力されたアナログ信号を電荷の形で蓄積する容量素子、５２ａは第１のメモリ部１０１ａと容量素子５１との接続／非接続を切替制御するスイッチ、５２ｂは第２のメモリ部１０１ｂと容量素子５１との接続／非接続を切替制御するスイッチ、５３はバッファアンプである。スイッチ５２ａは第１のサンプルホールドスイッチ駆動信号Ｓ７によって制御される一方、スイッチ５２ｂは第２のサンプルホールドスイッチ駆動信号Ｓ８によって制御される。
【００６９】
図１１は図１０に示す本実施形態に係るアナログＦＩＦＯメモリの動作の概略を示す図である。図１１に示すように、本実施形態に係るアナログＦＩＦＯメモリにおいて、第１及び第２のメモリ部１０１ａ，１０１ｂは共に第１の実施形態と同様に、リセット動作、読み出し動作及び書き込み動作を繰り返し行う。また第１及び第２のメモリ部１０１ａ，１０１ｂは並列動作し、クロック信号に同期して、一方が書き込み動作を行う間に他方がリセット動作及び読み出し動作を行う。この結果、クロック周期毎にアナログ信号の入出力が行われる。
【００７０】
図１０及び図１１に示すように、本実施形態では、アナログＦＩＦＯメモリを同一の構成からなる２つのメモリ部１０１ａ，１０１ｂに分けて、それぞれ並列動作させている。このような並列構成は、例えばＴＶ信号の遅延用に用いる場合に極めて有効である。このことについて説明する。
【００７１】
図２９は従来のアナログＦＩＦＯメモリの動作の概略を示す図である。図２９に示すように、従来のアナログＦＩＦＯメモリではクロック周期毎にアナログ信号の読み出し動作及び書き込み動作を行う。すなわち、読み出し動作や書き込み動作に割り当て可能な時間はクロック周期の半分ということになる。通常、ＮＴＳＣカラー信号をアナログＦＩＦＯメモリを用いて遅延する場合は、クロック周期は約７０ｎｓである。したがって、読み出し動作や書き込み動作に割り当て可能な時間は約３５ｎｓになる。この時間内にアナログ信号の読み出しや書き込みを行うためにはアナログＦＩＦＯメモリに対して非常な高速動作が要求され、この時間内に、さらにリセット動作等の読み出しや書き込み以外の動作を実施することは事実上不可能である。
【００７２】
本実施形態に係るアナログＦＩＦＯメモリでは、２つのメモリ部１０１ａ，１０１ｂを並列構成して読み出し動作と書き込み動作とを並列に実行するので、従来と比べて２倍の時間を読み出し動作や書き込み動作に割り当てることができ、読み出し動作の前にリセット動作を実行可能な時間の余裕を作ることができる。したがって、例えばＴＶ信号の遅延用に用いる場合でも、読み出し動作の前にリセット動作を実行することができる。
【００７３】
本実施形態に係るアナログＦＩＦＯメモリの具体的な動作について図１２〜図１７を用いて詳しく説明する。
【００７４】
図１２は図１０の概略構成において図２及び図３の回路構成を用いたときの本実施形態に係るアナログＦＩＦＯメモリの構成を示す図である。また図１２では各スイッチを制御する制御信号も併せて図示している。なお説明を簡単にするために、第１及び第２のメモリ部１０１ａ，１０１ｂのメモリセル１０はそれぞれ１個のみを示している。
【００７５】
図１２に示すように、制御信号Ｍ１Ｒ１は、第１のメモリ部１０１ａにおいて、書き込み回路２の第１の書き込みスイッチ駆動信号Ｓ４及びメモリセル回路１の出力スイッチ駆動信号Ｓ３として与えられる一方、第２のメモリ部１０１ｂにおいて、書き込み回路２の第２の書き込みスイッチ駆動信号Ｓ５及びメモリセル回路１の入力スイッチ駆動信号Ｓ２として与えられる。すなわち、制御信号Ｍ１Ｒ１によって、第１のメモリ部１０１ａでは書き込み回路２のスイッチ２２ａ，２２ｃ、及びメモリセル回路１のスイッチ１６Ａ，１６Ｂが制御される一方、第２のメモリ部１０１ｂでは書き込み回路２のスイッチ２２ｂ，２２ｄ、及びメモリセル回路１のスイッチ１５Ａ，１５Ｂが制御される。
【００７６】
一方、制御信号Ｍ２Ｒ１は、第１のメモリ部１０１ａにおいて、書き込み回路２の第２の書き込みスイッチ駆動信号Ｓ５及びメモリセル回路１の入力スイッチ駆動信号Ｓ２として与えられる一方、第２のメモリ部１０１ｂにおいて、書き込み回路２の第１の書き込みスイッチ駆動信号Ｓ４及びメモリセル回路１の出力スイッチ駆動信号Ｓ３として与えられる。すなわち、制御信号Ｍ２Ｒ１によって、第１のメモリ部１０１ａでは書き込み回路２のスイッチ２２ｂ，２２ｄ、及びメモリセル回路１のスイッチ１５Ａ，１５Ｂが制御される一方、第２のメモリ部１０１ｂでは書き込み回路２のスイッチ２２ａ，２２ｃ、及びメモリセル回路１のスイッチ１６Ａ，１６Ｂが制御される。
【００７７】
また制御信号Ｍ１Ｒ２は、第１のメモリ部１０１ａの読み出し回路３の読み出しスイッチ駆動信号Ｓ６及びサンプルホールド回路５の第２のサンプルホールドスイッチ駆動信号Ｓ８として与えられる。すなわち、制御信号Ｍ１Ｒ２によって、第１のメモリ部１０１ａの読み出し回路３のスイッチ３２及びサンプルホールド回路５のスイッチ５２ｂが制御される。
【００７８】
一方、制御信号Ｍ２Ｒ２は、第２のメモリ部１０１ｂの読み出し回路３の読み出しスイッチ駆動信号Ｓ６及びサンプルホールド回路５の第１のサンプルホールドスイッチ駆動信号Ｓ７として与えられる。すなわち、制御信号Ｍ２Ｒ２によって、第２のメモリ部１０１ａの読み出し回路３のスイッチ３２及びサンプルホールド回路５のスイッチ５２ａが制御される。
【００７９】
また制御信号Ｍ１Ｒ３は第１のメモリ部１０１ａのメモリバス回路１のメモリセルスイッチ駆動信号Ｓ１として与えられ、制御信号Ｍ２Ｒ１と共にＯＲゲート１２ｆに入力される。第１のメモリ部１０１ａのメモリセル１０のスイッチ１２は、制御信号Ｍ１Ｒ３，Ｍ２Ｒ１の論理和信号によって制御される。一方、制御信号Ｍ２Ｒ３は第２のメモリ部１０１ｂのメモリバス回路１のメモリセルスイッチ駆動信号Ｓ１として与えられ、制御信号Ｍ１Ｒ１と共にＯＲゲート１２ｆに入力される。第２のメモリ部１０１ｂのメモリセル１０のスイッチ１２は、制御信号Ｍ２Ｒ３，Ｍ１Ｒ１の論理和信号によって制御される。
【００８０】
図１３は図１２に示すアナログＦＩＦＯメモリを制御する各制御信号の時間変化を示す図である。図１３において、制御信号は全てローアクティブな信号であるあるものとしている。またＭ１Ａｄｄｒｅｓｓは第１のメモリ部１０１ａのメモリセルアドレスであり、Ｍ２Ａｄｄｒｅｓｓは第２のメモリ部１０１ｂのメモリセルアドレスである。
【００８１】
図１３に示すように、図１２に示すアナログＦＩＦＯメモリの動作は、各制御信号の時間変化に従って、４つのモードＭＯＤＥ１〜ＭＯＤＥ４に分けられる。図１４〜図１７は図１２に示すアナログＦＩＦＯメモリの各モードＭＯＤＥ１〜ＭＯＤＥ４における状態を示す図である。図１２に示すアナログＦＩＦＯメモリの各モードにおける動作を、図１４〜図１７を用いて説明する。
【００８２】
（ＭＯＤＥ１）
まずＭＯＤＥ１では、第１のメモリ部１０１ａは読み出し動作のためのメモリバス１３のリセット動作及び入力アナログ信号のサンプリングを行い、一方、第２のメモリ部１０１ｂは書き込み動作を行う。
【００８３】
メモリバス１３のリセット動作には読み出し回路３を利用する。すなわち図１４に示すように、第１のメモリ部１０１ａにおいて、読み出し回路３のスイッチ３２をオン状態にするとともに出力手段１６のスイッチ１６Ａ，１６Ｂをオン状態にする。すると、第１のバス配線１３Ａと第２のバス配線１３Ｂは共にアナロググランド電位になり、さらに容量素子３１に蓄えられる電荷も０になる。このとき、メモリセル１０のスイッチ１２は容量素子１１がリセットされないようにオフ状態になっている。また、これと同時にＳＣＳＨ回路２０のスイッチ２２ａ，２２ｃがオン状態になることによって、入力アナログ信号が容量素子２１にサンプリングされる。
【００８４】
一方、第２のメモリ部１０１ｂにおいて、ＳＣＳＨ回路２０のスイッチ２２ｂ，２２ｄがオン状態になり、かつ、入力手段１５のスイッチ１５Ａ，１５Ｂがオン状態になるので、容量素子２１の電荷がメモリバス１３を介してメモリセル１０の容量素子１１に転送される。すなわち書き込み動作が行われる。さらにこのとき、サンプルホールド回路５のスイッチ５２ｂがオン状態になることによって、読み出し回路３の出力アナログ信号がサンプルホールド回路５の容量素子５１にサンプリングされる。
【００８５】
（ＭＯＤＥ２）
次にＭＯＤＥ２では、第１のメモリ部１０１ａは読み出し動作を行う。すなわち図１５に示すように、第１のメモリ部１０１ａにおいて、読み出し回路３のスイッチ３２はオフ状態になると共にメモリセル１０のスイッチ１２がオン状態になり、これによって、メモリセル１０の容量素子１１の電荷はメモリバス１３を介して読み出し回路３の容量素子３１に転送される。
【００８６】
一方、第２のメモリ部１０１ｂは引き続き書き込み動作を行うが、サンプルホールド回路５はスイッチ５２ｂがオフ状態になることによって、ホールド状態になる。
【００８７】
（ＭＯＤＥ３）
ＭＯＤＥ３ではＭＯＤＥ１とは逆に、第１のメモリ部１０１ａは書き込み動作を行い、一方、第２のメモリ１０１ｂは読み出し動作のためのメモリバス１３のリセット動作及び入力アナログ信号のサンプリングを行う。
【００８８】
すなわち図１６に示すように、第１のメモリ部１０１ａにおいて、ＳＣＳＨ回路２０のスイッチ２２ｂ，２２ｄがオン状態になると共に入力手段１５のスイッチ１５Ａ，１５Ｂはオン状態になるので、書き込み回路２の容量素子２１の電荷がメモリバス１３を介してメモリセル１０の容量素子１１に転送される。さらにこのとき、サンプルホールド回路５のスイッチ５２ａがオン状態になることによって、読み出し回路３の出力アナログ信号がサンプルホールド回路５の容量素子５１にサンプリングされる。
【００８９】
一方、第２のメモリ部１０１ｂにおいて、読み出し回路３のスイッチ３２をオン状態にすると共に出力手段１６のスイッチ１６Ａ，１６Ｂをオン状態にすることによって、メモりバス１３、及び読み出し回路３の容量素子３２はリセットされる。これと同時にＳＣＳＨ回路２０のスイッチ２２ａ、２２ｃがオン状態になることによって、入力アナログ信号が書き込み回路２の容量素子２１にサンプリングされる。
【００９０】
（ＭＯＤＥ４）
最後にＭＯＤＥ４では、ＭＯＤＥ２とは逆に、第２のメモリ部１０１ｂが読み出し動作を行う。すなわち図１７に示すように、第２のメモリ部１０１ｂにおいて、読み出し回路３のスイッチ３２がオフ状態になると共にメモリセル１０のスイッチ１２がオン状態になることによって、メモリセル１０の容量素子１１に蓄積された電荷がメモリバス１３を介して読み出し回路３の容量素子３１に転送される。一方、第１のメモリ部１０１ａは引き続き書き込み動作を行うが、サンプルホールド回路５はスイッチ５２ａがオフ状態になることによってホールド状態になる。
【００９１】
このような各モードＭＯＤＥ１〜ＭＯＤＥ４における動作を繰り返すことによって、図１１に示すような本実施形態に係るアナログＦＩＦＯメモリの動作を実現することができる。
【００９２】
なお、並列動作する第１及び第２のメモリ部１０１ａ，１０１ｂのうち、一方が読み出し動作を行う間に他方が書き込み動作及びリセット動作を行うように、各制御信号によって制御してもかまわない。
【００９３】
また、メモリバス回路１をそれぞれ有するメモリ部を３個以上設けて、並列動作させてもよい。この場合は例えば、一のメモリ部が書き込み動作を行うとき、他のメモリ部が読み出し動作を行うようにし、この間にまた別のメモリ部がリセット動作を行うようにすればよい。
【００９４】
（第３の実施形態）
図１８は本発明の第３の実施形態に係るアナログＦＩＦＯメモリの構成の概略を示す図である。図１８に示すように、本発明の第３の実施形態に係るアナログＦＩＦＯメモリは、アナログ信号を記憶するメモリセルが接続されたメモリバスを有するメモリバス回路１を複数個備えている。また６は読み出し回路３から出力されたアナログ信号をサンプルホールドするサンプルホールド回路であり、６１は読み出し回路３から出力されたアナログ信号を電荷の形で蓄積する容量素子、６２は読み出し回路３と容量素子６１との接続／非接続を切替制御するスイッチ、６３はバッファアンプである。
【００９５】
図１９は本実施形態に係るアナログＦＩＦＯメモリにおけるメモリセルのアドレッシングを示す図である。本実施形態に係るアナログＦＩＦＯメモリでは、図１９に示すように、メモリバス回路１におけるメモリセル１０の並びに対して垂直な方向にメモリセル１０のアドレッシングを行う，いわゆる垂直アドレッシングを採用する。
【００９６】
本実施形態に係るアナログＦＩＦＯメモリも、読み出し動作の前にリセット動作を行う点では第１の実施形態と同様である。本実施形態において特徴的なことは、メモリバスをリセットする動作をアナログ信号を書き込む動作と並行して行うことである。この点について説明する。
【００９７】
アナログＦＩＦＯメモリが扱う信号がビデオ信号であるとすると、アナログＦＩＦＯメモリのサンプリング周期は約７０ｎｓになる。したがって、メモリバスのリセット動作、並びにアナログ信号の読み出し動作及び書き込み動作を７０ｎｓの間に完了させる必要がある。すなわち各動作は約２３ｎｓ以内に完了させなければならず、このとき書き込み回路２や読み出し回路３で用いる演算増幅器に要求されるＧＢ積は１ＧＨｚにも及ぶことになるが、この値はとても現実的なものではない。
【００９８】
したがって、本実施形態では、リセット動作と書き込み動作とを並行して行い、この後に読み出し動作を行うことによって、アナログＦＩＦＯメモリをビデオ信号の遅延用に用いたときでも、各動作に対して約３５ｎｓの時間を割り当てることを可能にする。これによって、書き込み回路２及び読み出し回路３の演算増幅器の負担を軽減することができ、消費電力を削減することができる。
【００９９】
リセット動作と書き込み動作とを並行して行うためには、アナログ信号をメモリセルに書き込む期間にメモリバスのリセットも同時に行わなければならない。ところが当然のことながら、同じメモリバスについて書き込み動作とリセット動作とを同時に実行することはできないので、本実施形態では図１９に示すように、垂直アドレッシングを採用することによって、書き込み動作とリセット動作とを並行して実行可能にする。垂直アドレッシングを採用することによって、一のメモリバス回路１にアナログ信号を書き込む動作と他のメモリバス回路１をリセットする動作とを並行して行うことができる。
【０１００】
図２０を用いて本実施形態に係るアナログＦＩＦＯメモリの動作について説明する。図２０に示すアナログＦＩＦＯメモリは４個のメモリバス回路１Ａ，１Ｂ，１Ｃ，１Ｄを備えており、図２０（ａ）から（ｄ）の順に各スイッチは動作する。図２０では、オン状態になったスイッチに○を付している。
【０１０１】
まず図２０（ａ）に示すように、メモリバス回路１Ａにおいて入力手段１５のスイッチがオン状態になると共に一のメモリセル１０のスイッチがオン状態になり、スイッチがオン状態になったこのメモリセル１０にアナログ信号が書き込まれる。一方、次にアナログ信号が読み出されるメモリバス回路１Ｂでは出力手段１６のスイッチがオン状態になり、かつ読み出し回路３のスイッチ３２もオン状態になるので、メモリバス回路１Ｂのメモリバス１３はリセットされる。すなわちメモリバス回路１Ａに対する書き込み動作とメモリバス回路１Ｂに対するリセット動作とが並行して行われる。
【０１０２】
次に図２０（ｂ）に示すように、メモリバス回路１Ｂに対して読み出し動作が行われる。読み出し回路３のスイッチ３２がオフ状態になると共に、メモリバス回路１Ｂの一のメモリセル１０のスイッチがオン状態になるので、スイッチがオン状態になったメモリセル１０からアナログ信号が読み出される。
【０１０３】
次に図２０（ｃ）に示すように、読み出し動作が行われたメモリバス回路１Ｂに対して書き込み動作が行われる。メモリバス回路１Ｂの入力手段１５のスイッチがオン状態になると共に一のメモリセル１０のスイッチがオン状態になり、スイッチがオン状態になったこのメモリセル１０にアナログ信号が書き込まれる。一方、次にアナログ信号が読み出されるメモリバス回路１Ｃに対してリセット動作が行われる。メモリバス回路１Ｃでは出力手段１６のスイッチがオン状態になり、かつ、読み出し回路３のスイッチ３２もオン状態になるので、メモリバス回路１Ｃのメモリバス１３はリセットされる。すなわちメモリバス回路１Ｂに対する書き込み動作とメモリバス回路１Ｃに対するリセット動作とが並行して行われる。
【０１０４】
次に図２０（ｄ）に示すように、メモリバス回路１Ｃに対して読み出し動作が行われる。読み出し回路３のスイッチ３２がオフ状態になると共に、メモリバス回路１Ｃの一のメモリセル１０のスイッチがオン状態になるので、スイッチがオン状態になったメモリセル１０からアナログ信号が読み出される。
【０１０５】
図２０から分かるように、本実施形態に係るアナログＦＩＦＯメモリでは、メモリセルに対して垂直にアドレッシングを行うことによって、一のメモリバス回路に対する書き込み動作と前記一のメモリバス回路の次に読み出し動作を行う他のメモリバス回路に対するリセット動作とを並行して行うことを可能にしている。本実施形態に係る技術的思想は、メモリバスに対して垂直にアドレッシングを実行することによって、書き込み動作とリセット動作とを並行して行うことを可能にし、各動作における動作時間を十分に確保することによって、演算増幅器の動作速度を低減し、その消費電力を低減させることにある。
【０１０６】
なお、必ずしも垂直アドレッシングを採用しなくても、複数のメモリバス回路のうち一のメモリバス回路に対して読み出し動作及び書き込み動作を行ったとき、次に、前記一のメモリバス回路以外のメモリバス回路に対して読み出し動作及び書き込み動作を行うようにメモリセルのアドレスを指定すれば、本実施形態と同様に、書き込み動作とリセット動作とを並行して行うことが可能になる。
【０１０７】
図２１は本実施形態に係るアナログＦＩＦＯメモリの具体的な構成方法を示す図である。なお図２１では書き込み回路２との接続端子４ａ，４ｂ及び読み出し回路３との接続端子５ａ，５ｂを示しており、書き込み回路２と読み出し回路３は図示を省略している。図２１に示すように、本実施形態に係る方式を実行させるために、書き込み動作を駆動する信号Ｓａを生成する書き込み制御手段７１と、読み出し動作を駆動する信号Ｓｂを生成する読み出し制御手段７２と、リセット動作を駆動する信号Ｓｃを生成するリセット制御手段７３と、読み出し動作及び書き込み動作を行うメモリバスを指定する信号ＳＡ１を生成する第１のメモリバス指定手段７４と、リセット動作を行うメモリバスを指定する信号ＳＡ２を生成する第２のメモリバス指定手段７５とを設けている。
【０１０８】
図２２は図２１に示すアナログＦＩＦＯメモリの動作を示すタイミングチャートであり、信号Ｓａ，Ｓｂ，Ｓｃの時間変化及び信号ＳＡ１，ＳＡ２が指定するメモリバスのアドレスの時間変化を示している。ここでは、信号は全てローアクティブであるものとしている。
【０１０９】
リセット動作を行うメモリバスは、常に、次に読み出し動作及び書き込み動作を行うメモリバスであればよい。したがって、第２のメモリバス指定手段７５によって生成された信号ＳＡ２が指定するメモリバスのアドレスは、第１のメモリバス指定手段７４によって生成された信号ＳＡ１が指定するメモリバスの次のメモリバスのアドレスとする。
【０１１０】
各メモリバス回路１の入力手段１５は、第１のメモリバス指定手段７４によって生成された信号ＳＡ１によってアドレス指定された場合にのみ、書き込み制御手段７１によって生成された駆動信号Ｓａによってスイッチ１５Ａ，１５Ｂを駆動する。また各メモリバス回路１の出力手段１６は、第１のメモリバス指定手段７５によって生成された信号ＳＡ１によってアドレス指定された場合は読み出し制御手段７２によって生成された駆動信号Ｓｂによってスイッチ１６Ａ，１６Ｂを駆動する一方、第２のメモリバス指定手段７５によって生成された信号ＳＡ２によってアドレス指定された場合はリセット制御手段７３によって生成された駆動信号Ｓｃによって、スイッチ１６Ａ，１６Ｂを駆動する。
【０１１１】
図２１に示すような回路構成において図２２に示すような制御を行うことによって、図２０に示すような各動作が具体的に実現される。
【０１１２】
（第４の実施形態）
図２３は本発明の第４の実施形態に係るアナログＦＩＦＯメモリの構成を示す回路図である。本発明の第４の実施形態では、図２３に示すように、メモリセル回路１において、第１及び第２のバス配線１３Ａ，１３Ｂ間に予めダミー容量素子１２１を設けている。ダミー容量素子１２１によってダミーメモリセル１２０が構成されている。
【０１１３】
ここで、ダミー容量素子１２１の容量値をＣｄ、第１及び第２のバス配線１３Ａ，１３Ｂ間の配線間容量６１の容量値をＣｐ、メモリセル１０の容量素子１１の容量値をＣｃ、読み出し回路３の容量素子３１の容量値をＣｃ、書き込み回路２の容量素子２１の容量値を（Ｃｃ＋Ｃｄ）とする。このとき、入力アナログ信号の電圧がＶｉｎであるとすると、書き込み回路２の容量素子２１に蓄えられる電荷Ｑ１は、次のようになる。
Ｑ１＝Ｖｉｎ（Ｃｃ＋Ｃｄ） …（７）
この電荷Ｑ１は書き込み動作において、メモリセル１０の容量素子１１とダミー容量素子１２１と配線間容量６１とに、容量値に応じて分かれて蓄積される。このときメモリセル１０の容量素子１１に蓄積される電荷Ｑ２は、次のようになる。
Ｑ２＝Ｖｉｎ（Ｃｃ＋Ｃｄ）Ｃｃ／（Ｃｃ＋Ｃｄ＋Ｃｐ） …（８）
【０１１４】
メモリセル１０の容量素子１１に蓄積された以外の、ダミー容量素子１２１及び配線間容量６１に蓄えられた電荷は、リセット動作によって第１及び第２のバス配線１３Ａ，１３Ｂがリセットされるのでなくなる。このため、読み出し動作において読み出し回路３の容量素子３１に転送される電荷はメモリセル１０の容量素子１１に蓄積された電荷Ｑ２のみになるので、この電荷Ｑ２によって生じる出力電圧Ｖｏｕｔは、次のようになる。
Ｖｏｕｔ＝Ｑ２・Ｃｃ
＝Ｖｉｎ・（Ｃｃ＋Ｃｄ）／（Ｃｃ＋Ｃｄ＋Ｃｐ）
＝Ｖｉｎ／（１＋Ｃｐ／（Ｃｃ＋Ｃｄ）） …（９）
【０１１５】
すなわち、式（９）から、配線間容量６１が出力電圧Ｖｏｕｔに及ぼす影響は次のような式で表されることが分かる。
Ｃｐ／（Ｃｃ＋Ｃｄ） …（１０）
つまり、配線間容量６１が出力電圧Ｖｏｕｔに及ぼす影響はダミー容量素子１２１の存在によって小さくなり、ダミー容量素子１２１の容量値Ｃｄが大きければ大きいほど、配線間容量６１が出力電圧Ｖｏｕｔに及ぼす影響は小さくなることがわかる。
【０１１６】
以上説明したように本実施形態によると、メモリバスに接続された容量素子を有するダミーメモリセルを設けることによって、メモリバスの寄生容量がアナログＦＩＦＯメモリの入出力動作に及ぼす影響を低減することができる。
【０１１７】
本実施形態は第２の実施形態と組み合わせることによって、より顕著な効果を得ることができ、例えばＴＶ信号の遅延用にアナログＦＩＦＯメモリを用いる場合でも、メモリバスの寄生容量の影響を低減することができる。
【０１１８】
式（１０）から明らかなように、ダミー容量素子１２１の容量値Ｃｄが大きければ大きいほど、配線間容量６１が出力電圧Ｖｏｕｔに及ぼす影響が小さくなる。ところがダミー容量素子１２１の容量値Ｃｄを大きくした場合には、これに応じて、書き込み回路２からメモリセル１０に電荷を転送する際のセトリング時間を大きくとる必要が生じる。従来のアナログＦＩＦＯメモリでは、例えばＴＶ信号の遅延用に用いる場合には回路を高速動作させる必要があるため、書き込み回路２からメモリセル１０に電荷を転送する際のセトリング時間を大きくとることは実際には極めて困難であった。
【０１１９】
ところが第２の実施形態によると、第１及び第２のメモリ部１０１ａ，１０１ｂの並列動作によって、書き込み動作に割り当てられた時間が従来の２倍になるので、書き込み回路２からメモリセル１０に電荷を転送する際のセトリング時間を十分大きくとることができる。このためダミー容量素子１２１の容量値Ｃｄを、メモリバスの寄生容量がアナログＦＩＦＯメモリの入出力動作に及ぼす影響を低減するのに十分な大きさにすることができる。
【０１２０】
（第５の実施形態）
第４の実施形態は、メモリバスに予めダミーメモリセルを設けておくことによってメモリバスの寄生容量の影響を低減するものであった。本発明の第５の実施形態は、第４の実施形態で示したダミーメモリセルのレイアウト上の配置位置を工夫することによって、読み出し及び書き込みの対象となるメモリセルの位置によるアナログＦＩＦＯメモリの入出力特性のばらつきを抑制するものである。
【０１２１】
図２４（ａ）は本発明の第５の実施形態に係るアナログＦＩＦＯメモリのメモリバス回路１の構成を示す回路図である。本実施形態では、図２４（ａ）に示すように、第４の実施の形態で示したダミーメモリセル１２０を２つに分割し、ダミーメモリセル１３０としてメモリバス１３の両端にメモリセル１０を挟み込むように配置する。ダミーメモリセル１３０は、メモリセル１０の容量素子１１と同じ容量値をもつダミー容量素子１３１、及びメモリセル１０のスイッチ１２のオン抵抗と同じ抵抗値を持つ抵抗素子１３２を備えている。本実施形態では、このダミーメモリセル１３０をメモリバス１３の両端になるべく多く並列に配置する。
【０１２２】
図２４（ｂ）は図２４（ａ）に示すメモリバス回路１において１個のメモリセル１０のスイッチがオン状態になった場合の等価回路を示す図である。図２４（ｂ）において、第１及び第２のバス配線１３Ａ，１３Ｂの配線抵抗をＲｂとし、メモリセル１０の１個あたりのスイッチ抵抗と容量値をそれぞれＲ１，Ｃｍとする。
【０１２３】
メモリバス１３には複数個のメモリセル１０が接続されているので、いずれのメモリセル１０に電荷を転送するかによって電荷の転送経路が物理的に異なってくる。メモリバス１３のインピーダンスの変化が最も大きいのは、読み出し及び書き込みの対象となるメモリセル１０の位置が、メモリバス１３の最も入力側から最も出力側に変化した場合である。このときのメモリバス１３のインピーダンスの変化を計算する。
【０１２４】
いま、ダミーメモリセル１３０はメモリバス１３の入力側端に（ｙ−１）個、、出力側端にｘ個配置されているものとする。読み出し及び書き込みの対象となるメモリセル１０の位置が最も入力側であるとき、メモリバス１３の入力側端にダミーメモリセル１３０を含めたメモリセルがｙ個、出力側端にダミーセル１３０を含めたメモリセルがｘ個並列に接続されていることになる。この場合、メモリバス１３の入力側からみたインピーダンスＺ１は次のようになる。
Ｚ１＝｛２Ｒｂ・ｘ（Ｒ１＋１／ｓＣｍ）＋（Ｒ１＋１／ｓＣｍ）2｝
／｛２Ｒｂ・ｘｙ＋（ｘ＋ｙ）（Ｒ１＋１／ｓＣｍ）｝ …（１１）
【０１２５】
一方、読み出し及び書き込みの対象となるメモリセル１０の位置が最も出力側であるとき、メモリバス１３の入力側端にダミーメモリセル１３０を含めたメモリセルが（ｙ−１）個、出力側端にダミーセル１３０を含めたメモリセルが（ｘ＋１）個並列に接続されていることになる。ここで、メモリバス１３の入力側端に配置されたダミーメモリセル１３０の個数と、出力側端に配置されたダミーメモリセル１３０の個数とが等しいものとすると、
ｙ−１＝ｘ …（１２）
となるので、メモリバス１３の入力側端にダミーメモリセル１３０を含めたメモリセルがｘ個、出力側端にダミーセル１３０を含めたメモリセルがｙ個並列に接続されていることになる。この場合のメモリバス１３の入力側からみたインピーダンスＺ２は、式（１１）のｘとｙとを入れ替えることによって計算でき、次のようになる。
Ｚ２＝｛２Ｒｂ・ｙ（Ｒ１＋１／ｓＣｍ）＋（Ｒ１＋１／ｓＣｍ）2｝
／｛２Ｒｂ・ｘｙ＋（ｘ＋ｙ）（Ｒ１＋１／ｓＣｍ）｝ …（１３）
【０１２６】
したがって、読み出し及び書き込みの対象となるメモリセル１０の位置が、メモリバス１３の最も入力側から最も出力側に変化した場合のインピーダンスの変化Ｚｃは、式（１３）に示すインピーダンスＺ２から式（１１）に示すインピーダンスＺ１を引くことによって、次のように求められる。
Ｚｃ＝２Ｒｂ（Ｒ１＋１／ｓＣｍ）
／｛２Ｒｂ・ｘｙ＋（ｘ＋ｙ）（Ｒ１＋１／ｓＣｍ）｝ …（１４）
ここで、Ｒ１＞＞Ｒｂであれば、式（１４）は次のように近似される。
Ｚｃ＝２Ｒｂ／（ｘ＋ｙ） …（１５）
式（１５）から分かるように、インピーダンスの変化Ｚｃに対する配線抵抗Ｒｂの影響は１／（ｘ＋ｙ）に低減される。すなわち、メモリバス１３の両端にメモリセル１０を挟み込むようにダミーメモリセル１３０を配置することによって、読み出し及び書き込みの対象となるメモリセル１０の位置によるメモリバス１３のインピーダンスの変化を抑制することができる。
【０１２７】
以上説明したように、本実施形態によると、ダミーメモリセルをメモリバスの両端に設けることによってメモリバスのインピーダンスを平均化することができるので、読み出し及び書き込み対象のメモリセルの位置によるアナログＦＩＦＯメモリの入出力特性のばらつきを抑制することができ、読み出し及び書き込み対象のメモリセルの位置によらず安定した入出力特性を実現することができる。
【０１２８】
（第６の実施形態）
本発明の第６の実施形態はメモリバスの寄生容量そのものを低減するトランジスタのレイアウトに関するものである。
【０１２９】
図２５は本発明の第６の実施形態を説明するための図であり、同図中、（ａ）は従来のトランジスタのレイアウトを示す図、（ｂ）は本実施形態に係るトランジスタのレイアウトを示す図、（ｃ）はメモリセルのスイッチとして用いられたトランジスタに寄生するドレイン−ソース間容量を示す模式図である。
【０１３０】
メモリバスに寄生する配線間容量を減少させるためにはメモリバス配線間の距離をできるだけ大きくとればよい。ところが図２５（ｃ）に示すように、メモリセル１０のスイッチ１２を構成するＣＭＯＳトランジスタ１２Ａには、レイアウト上必然的にドレイン−ソース間容量１４６が生じる。すると、メモリセル１０の容量素子１１とＣＭＯＳトランジスタ１２Ａのドレイン−ソース間容量１４６との直列接続からなる配線間容量がメモリバスに寄生することになり、この配線間容量の容量値はほぼドレイン−ソース間容量１４６の容量値になる。このような配線間容量は、ＣＭＯＳトランジスタ１２Ａのドレイン−ソース間容量１４６をなくさない限りなくなることはなく、またこのような配線間容量はメモリセル１０の数が多くなればなるほど増加するので、メモリセル１０を多数集積してアナログＦＩＦＯメモリを構成する場合には大きな問題となる。
【０１３１】
そこで本実施形態では、ドレイン−ソース間に電気力線が走らないようなトランジスタのレイアウトを提案する。そもそも容量とは、電気力線が一の電極から他の電極に走ることによって形成される。したがって、電気力線が走らなければ容量が形成されることはない。本実施形態ではこの点に着目し、ドレイン−ソース間にゲート電極をレイアウトしてドレイン及びソースから発生する電気力線をゲート電極上に終端させることによって、ドレイン−ソース間に電気力線が走ることを防止し、ドレイン−ソース間容量が形成されないようにする。
【０１３２】
図２５（ａ）に示すように、従来のトランジスタのレイアウトでは、ドレイン１４３とソース１４１との間のゲート電極１４４が配置されていない部分において電気力線１４５がドレイン−ソース間を走るので、ドレイン−ソース間により容量が形成されてしまう。
【０１３３】
これに対して本実施形態に係るトランジスタのレイアウトでは、図２５（ｂ）に示すように、ドレイン１４３とソース１４１との間にゲート電極１４４が隙間なく配置されるので、電気力線がドレイン−ソース間を走ることを防止することができる。このようなレイアウトによって、ドレイン−ソース間容量の発生を防いでいる。
【０１３４】
以上説明したように、本実施形態によると、メモリセルのスイッチ素子として用いるＣＭＯＳトランジスタにおいて、ドレイン−ソース間を電気力線が走らないようなレイアウトにすることによってドレイン−ソース間容量の形成を防止することができる。これによって、メモリバスに寄生する寄生容量そのものを小さくすることができる。
【０１３５】
なお本実施形態に係るトランジスタのレイアウトは、アナログＦＩＦＯメモリのメモリセルのスイッチとして用いられるトランジスタについてのみ適用されるものではなく、素子と信号線との接続状態を切替制御するスイッチング素子として用いられるトランジスタであれば適用することができ、本実施形態と同様の効果が得られる。
【０１３６】
図３０は本発明に係るリセット動作の効果を示す図であり、同図中、（ａ）は
リセット動作を行わないときのアナログＦＩＦＯメモリの周波数特性、（ｂ）は本発明に係るリセット動作を行ったときのアナログＦＩＦＯメモリの周波数特性である。図３０から分かるように、本発明に係るリセット動作を行うことによって、アナログＦＩＦＯメモリの周波数特性は平坦になり、従来よりもアナログＦＩＦＯメモリの入出力特性が改善される。
【０１３７】
【発明の効果】
以上のように本発明によると、書き込み動作の後であって、かつ、読み出し動作の前にメモリバスを所定の電位に設定するリセット動作を行うことによって、メモリバスの寄生容量の影響を受けることなく、メモリセルからアナログ信号を読み出すことができる。したがって、書き込み時と読み出し時とにおけるアナログ信号の誤差を減らすことができ、書き込まれたアナログ信号を精度良く読み出すことが可能になる。
【０１３８】
また並列構成や垂直アドレッシングを採用することによって、書き込み動作や読み出し動作に用いる時間を減らすことなくリセット動作を行うことが可能になる。したがって、高精度及び低消費電力を両立させたアナログＦＩＦＯメモリを得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るアナログＦＩＦＯメモリを示す図であり、（ａ）は構成の概略を示す図、（ｂ）は動作の概略を示す図である。
【図２】 メモリバス回路の構成の一例を示す図である。
【図３】 （ａ）は書き込み回路の構成の一例を示す図であり、（ｂ）は読み出し回路の構成の一例を示す図である。
【図４】 本発明の第１の実施形態に係るアナログＦＩＦＯメモリの構成を示す図であり、リセット動作のときの状態を示す図である。
【図５】 本発明の第１の実施形態に係るアナログＦＩＦＯメモリの構成を示す図であり、読み出し動作のときの状態を示す図である。
【図６】 本発明の第１の実施形態に係るアナログＦＩＦＯメモリの構成を示す図であり、書き込み動作の時の状態を示す図である。
【図７】 本発明の第１の実施形態の変形例に係る読み出し回路の構成を示す図である。
【図８】 本発明の第１の実施形態に係るアナログＦＩＦＯメモリを複数メモリバス構成にした場合の回路構成を示す図である。
【図９】 ｍ行ｎ列のメモリセルを備えたアナログＦＩＦＯメモリにおける具体的なアドレッシング手法を示す図である。
【図１０】 本発明の第２の実施形態に係るアナログＦＩＦＯメモリの構成の概略を示す図である。
【図１１】 図１０に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリの動作の概略を示す図である。
【図１２】 本発明の第２の実施形態に係るアナログＦＩＦＯメモリの構成、及び各スイッチを制御する制御信号を示す図である。
【図１３】 図１２に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリを制御する各制御信号の時間変化を示す図である。
【図１４】 図１２に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリのＭＯＤＥ１における状態を示す図である。
【図１５】 図１２に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリのＭＯＤＥ２における状態を示す図である。
【図１６】 図１２に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリのＭＯＤＥ３における状態を示す図である。
【図１７】 図１２に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリのＭＯＤＥ４における状態を示す図である。
【図１８】 本発明の第３の実施形態に係るアナログＦＩＦＯメモリの構成の概略を示す図である。
【図１９】 本発明の第３の実施形態に係るアナログＦＩＦＯメモリのアドレッシングを示す図である。
【図２０】 （ａ）〜（ｄ）は本発明の第３の実施形態に係るアナログＦＩＦＯメモリの動作を示す図である。
【図２１】 本発明の第３の実施形態に係るアナログＦＩＦＯメモリの具体的な構成を示す図である。
【図２２】 図２１に示す本発明の第３の実施形態に係るアナログＦＩＦＯメモリの動作を示すタイミングチャートである。
【図２３】 本発明の第４の実施形態に係るアナログＦＩＦＯメモリの構成を示す図である。
【図２４】 （ａ）は本発明の第５の実施形態に係るアナログＦＩＦＯメモリのメモリバス回路の構成を示す図であり、（ｂ）は（ａ）に示すメモリバス回路において１個のメモリセルのスイッチがオン状態になったときの等価回路を示す図である。
【図２５】 本発明の第６の実施形態を説明するための図であり、（ａ）は従来のトランジスタのレイアウトを示す図、（ｂ）は本実施形態に係るトランジスタのレイアウトを示す図、（ｃ）はメモリセルのスイッチとして用いられたトランジスタに寄生するドレイン−ソース間容量を示す模式図である。
【図２６】 （ａ）はＮＴＳＣカラーＴＶ信号の周波数スペクトルを表す図であり、（ｂ）はＹＣ分離フィルタの周波数特性を示す図である。
【図２７】 （ａ）はＮＴＳＣカラーＴＶ信号に対してＹＣ分離を行うための回路の概略構成、（ｂ）はＣＣＤ回路を外付けしたＴＶ信号ＬＳＩの概略構成、（ｃ）は１チップＴＶ信号ＬＳＩの概略構成である。
【図２８】 （ａ）は従来のアナログＦＩＦＯメモリの基本構成を示す図であり、（ｂ）は（ａ）に示すアナログＦＩＦＯメモリを駆動するクロック信号を示すタイミングチャートである。
【図２９】 従来のアナログＦＩＦＯメモリの動作の概略を示す図である。
【図３０】 本発明に係るリセット動作の効果を示す図であり、（ａ）はリセット動作を行わないときのアナログＦＩＦＯメモリの周波数特性、（ｂ）は本発明に係るリセット動作を行ったときのアナログＦＩＦＯメモリの周波数特性である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ メモリバス回路
２ 書き込み回路
３ 読み出し回路
１０ メモリセル
１１ 容量素子
１２ スイッチ
１２Ａ ＭＯＳトランジスタ
１３ メモリバス
１３Ａ 第１のバス配線
１３Ｂ 第２のバス配線
１５ 入力手段
１６ 出力手段
３１ 容量素子
３２ スイッチ
３２Ａ 第１のスイッチ
３２Ｂ 第２のスイッチ
３３ 演算増幅器
３３ａ 逆相入力端子
３３ｂ 正相入力端子
３３ｃ 出力端子
１０１ａ 第１のメモリ部
１０１ｂ 第２のメモリ部
１２０ ダミーメモリセル
１２１ ダミー容量素子
１３０ ダミーメモリセル
１３１ ダミー容量素子
１４１ ソース
１４３ ドレイン
１４４ ゲート
１４５ 電気力線
【発明の属する技術分野】
本発明はアナログＦＩＦＯメモリに関するものであり、特に書き込み時と読み出し時とにおけるアナログ信号の誤差を無くして、アナログＦＩＦＯメモリの精度を向上させる技術に属する。
【０００２】
【従来の技術】
周知のとおり、従来のテレビ信号処理技術はアナログ回路を用いて実現されている。テレビ信号処理技術の中でも、近年、最も発展してきた技術がＹ／Ｃ分離技術である。Ｙ／Ｃ分離とは、カラーテレビ信号から輝度信号（Ｙ信号）と色差信号（Ｃ信号）とを分離する技術である。Ｙ／Ｃ分離は、従来アナログバンドパスフィルタやアナログバンドエリミネーションフィルタを用いて行われていたが、近年カラーテレビ信号の性質を巧妙に利用したＹ／Ｃ分離が実現されるようになってきた。
【０００３】
図２６を用いて前記のＹ／Ｃ分離を説明する。図２６（ａ）はＮＴＳＣカラーテレビ信号の周波数スペクトルを表す図である。図２６（ａ）に示すように、ＮＴＳＣカラーテレビ信号のうち輝度信号の周波数スペクトルは、ＤＣから４．２ＭＨｚ付近までＮＴＳＣカラーテレビ信号の水平同期信号の周波数で変調されて分布している。これに対し色差信号の周波数スペクトルは、３．５７９５４Ｍｚを中心に輝度信号に対してちょうど入れ子になるように、同様にＮＴＳＣカラーテレビ信号の水平同期信号の周波数で変調されて分布している。したがって、この輝度信号（Ｙ信号）と色差信号（Ｃ信号）とを分離するためには、図２６（ｂ）に示すような伝達関数を持つフィルタを実現すればよい。
【０００４】
このためには、図２７（ａ）に示すように、ＮＴＳＣカラーテレビ信号（ＮＴＳＣ Ｃｏｍｐｏｓｉｔｅ）をこのＮＴＳＣカラーテレビ信号の水平同期信号の一周期だけ遅延させて、元のＮＴＳＣカラーテレビ信号と加算又は減算すればよい。すなわち前記のようなＹ／Ｃ分離を実現するためには、ＮＴＳＣカラーテレビ信号の水平同期信号の一周期だけ遅延させるために、アナログのメモリ回路が必要になる。
【０００５】
従来は、このようなアナログのメモリ回路としてはＣＣＤ回路が用いられていた。ところが、ＣＣＤ回路は、バイポーラトランジスタやＣＭＯＳトランジスタを製造するシリコンプロセスとは別のプロセス技術を用いて製造されるため、バイポーラトランジスタやＣＭＯＳトランジスタと同一のシリコンウエハ上に形成できないという問題があった。このため従来のＴＶ信号ＬＳＩでは、図２７（ｂ）に示すように、ＣＣＤ回路で構成したアナログメモリを外づけにしてＮＴＳＣカラーテレビ信号処理回路を実現しなければならなかった。
【０００６】
そこで、アナログＦＩＦＯメモリをバイポーラトランジスタやＣＭＯＳトランジスタ回路によって構成して、図２７（ｃ）に示すような１チップＴＶ信号ＬＳＩを実現しようとする試みがなされてきた。
【０００７】
図２８（ａ）は従来のアナログＦＩＦＯメモリの基本構成を示す図である（Ken A. Nishimura et al."A Monolithic Analog Video Comb Filter in 1.2-μm CMOS",IEEE Journal of Solid-State Circuite,Vol.28,No.12,December 1993,pp1331-1339に開示）。図２８（ａ）において、１はメモリセル１０が接続されたメモリバス１３Ａ，１３Ｂを備えたメモリバス回路、２はメモリバス回路１のメモリセル１０に入力信号を書き込む，スイッチトキャパシタサンプルホールド（ＳＣＳＨ）回路２０と演算増幅器２５を備えた書き込み回路、３はメモリバス回路１のメモリセル１０から出力信号を読み出す読み出し回路である。メモリバス回路１は書き込み回路２からの信号入力を制御する入力手段１５及び読み出し回路３への信号出力を制御する出力手段１６を備えている。ここでは図２８（ａ）に示す従来のアナログＦＩＦＯメモリは、図２８（ｂ）に示すようなハイアクティブな二相クロック信号φ１，φ２によって駆動されるものとする。
【０００８】
クロック信号φ１がアクティブなときは、ＳＣＳＨ回路２０はスイッチ２２ａ，２２ｃをオン状態にして容量素子２１に入力アナログ信号をサンプルホールドする。さらに出力手段１６のスイッチ１６Ａ，１６Ｂがオン状態になりメモリバス１３Ａ，１３Ｂはともにアナロググランド電位になるので、メモリセル１０の容量素子１１に蓄えられた電荷は電荷保存則に従い読み出し回路３の容量素子３１に転送される。
【０００９】
次にクロック信号φ２がアクティブになると、ＳＣＳＨ回路２０はスイッチ２２ｂ，２２ｄをオン状態にし、容量素子２１の両端はアナロググランド電位になるため、容量素子２１の電荷は電荷保存則に従いメモリセル１０の容量素子１１に転送される。もちろんこのとき入力手段１５のスイッチ１５Ａ，１５Ｂはオン状態になっている。またこのとき、読み出し回路３のアナログスイッチ３２もオン状態になり、容量素子３１に蓄積された電荷は放電される。再びクロック信号φ１がアクティブになると、前回と同様にメモリセル１０の容量素子１１に蓄えられた電荷が電荷保存則に従って容量素子３１に転送される。
【００１０】
このような動作によって、ＳＣＳＨ回路２０によってサンプリングされたアナログ信号がメモリセル１０に一旦蓄えられ、読み出し回路３の容量素子３１まで転送される。ここで、容量素子２１の容量値をＣ１、入力信号電圧をＶｉｎとすると、容量素子２１に蓄えられる電荷量Ｑｉｎは次のようになる。
Ｑｉｎ＝Ｖｉｎ・Ｃ１ …（１）
メモリセル１０の容量素子１１には容量素子２１に蓄積された電荷がそのまま転送されるので、同じ電荷量Ｑｉｎが蓄えられる。さらに容量素子１１に蓄えられた電荷が読み出し回路３に転送されるので、このとき容量素子３１の両端に生じる電圧Ｖｏｕｔは、容量素子３１の容量値をＣ３とすると、次のようになる。
Ｖｏｕｔ＝Ｖｉｎ・Ｃ１／Ｃ３ …（２）
【００１１】
【発明が解決しようとする課題】
前記のような動作は理想的でありこのような動作が実現できれば従来の回路でも何ら問題はないが、実際には、従来のアナログＦＩＦＯメモリには、書き込まれたアナログ信号が読み出し時において必ずしも正確に再現できない、すなわち書き込み時と読み出し時とにおいてアナログ信号に誤差が生じてしまうという問題があった。
【００１２】
このようなアナログ信号の誤差が生じる原因としては、大きく２つが考えられる。
【００１３】
まず１つは、メモリバス間に存在する配線間容量等の寄生容量による電荷の蓄積である。
【００１４】
図２８に示す従来のアナログＦＩＦＯメモリにおいて、配線間容量６１が存在する場合には、クロック信号φ１がアクティブのときに（すなわち書き込み動作のときに）書き込み回路２の容量素子２１からメモリセル１０の容量素子１１に転送されるべき電荷の一部が配線間容量６１に蓄積されてしまう。配線間容量６１に蓄えられた電荷は、クロック信号φ２がアクティブになると（すなわち読み出し動作のときに）そのまま読み出し回路３に転送される。言い換えると、書き込み動作のときに配線間容量６１に蓄積された電荷は、続く読み出し動作のときにメモリバス回路１から出力されてしまうことになる。
【００１５】
一方、アナログＦＩＦＯメモリでは、リードモディファイライト動作、すなわちメモリセルからアナログ信号を読み出した後にこのメモリセルに新たなアナログ信号を書き込むという動作を行うので、メモリセルのアドレスは、メモリセルにアナログ信号が書き込まれた後に変更される。図２８に示すような従来のアナログＦＩＦＯメモリでは、クロック信号φ１がアクティブになってからクロック信号φ２がアクティブになるまでの間に、メモリセルのアドレスが変化する。
【００１６】
したがって、書き込み動作のときに配線間容量６１に蓄積された電荷が続く読み出し動作のときに出力されるということは、この読み出し動作によって本来読み出すべき，過去に一のメモリセルに書き込まれたアナログ信号に、直前の書き込み動作によって他のメモリセルに書き込まれるべきアナログ信号の一部が加わって、メモリバス回路２から出力されることを意味する。すなわち、アナログＦＩＦＯメモリから読み出されたアナログ信号は、この読み出し動作の直前の書き込み動作によって配線間容量６１に蓄積された電荷に相当する誤差を含むことなる。
【００１７】
例えば、過去に一のメモリセルに蓄えられた電荷をＱｍとすると、電荷Ｑｍが前記一のメモリセルから正常に読み出された場合には、出力電圧Ｖｏｕｔは次のようになるはずである。
Ｖｏｕｔ＝Ｑｍ／Ｃ３ …（３）
ところが配線間容量Ｃｐが存在する場合には、読み出し動作の直前の書き込み動作によってアナログ信号Ｖｓが他のメモリセル（容量値をＣ２とする）に書き込まれたとすると、次のような電荷Ｑｐが配線間容量Ｃｐに蓄えられることになる。
Ｑｐ＝Ｃ１・Ｖｓ・Ｃｐ／（Ｃｐ＋Ｃ２） …（４）
したがって、前記一のメモリセルの読み出し動作のときには、この電荷Ｑｐによって生じる電圧が式（３）に示す電圧値に加算されて出力されるので、出力電圧Ｖｏｕｔは次のようになってしまう。
Ｖｏｕｔ＝Ｑｍ／Ｃ３
＋（Ｃ１／Ｃ３）・Ｖｉｎ・Ｃｐ／（Ｃｐ＋Ｃ２） …（５）
【００１８】
そしてもう１つの原因は、読み出し動作と書き込み動作とにおけるメモリバスの電位差、及び読み出し動作毎のメモリバスの電位のばらつきである。
【００１９】
図２８に示す従来のアナログＦＩＦＯメモリにおいて、クロック信号φ２がアクティブになり書き込み回路２の容量素子２１からメモリセル１０の容量素子１１への電荷の転送が完了したとき（すなわち書き込み動作が終了したとき）、メモリバス１３Ａの電位はアナロググランド電位になる一方、メモリバス１３Ｂの電位Ｖｂは次のようになる。
Ｖｂ＝Ｖａｎｇ＋Ｖｉｎ …（６）
ここで、Ｖａｎｇはアナロググランド電位であり、Ｖｉｎは書き込まれたアナログ信号電位である。すなわち、読み出し動作開始時のメモリバス１３Ｂの電位は、直前に書き込まれたアナログ信号の影響を受けて変化する。
【００２０】
一方、メモリセル１０からアナログ信号が読み出されたときはメモリバス１３Ａ，１３Ｂの電位はともにアナロググランド電位になるので、書き込み動作開始時にはメモリバス１３Ａ，１３Ｂの電位はともにアナロググランド電位である。
【００２１】
すなわち、読み出し動作と書き込み動作とにおいて、メモリバス１３Ｂの電位が異なることになる。しかも、読み出し動作におけるメモリバス１３Ｂの電位はその直前の書き込み動作によって書き込まれたアナログ信号の影響を受けるので、読み出し動作毎にばらつくことになる。
【００２２】
アナログＦＩＦＯメモリをシリコンプロセスによって製造した場合、メモリバスは通常、予め見積もることが困難な多くの寄生容量を有している。このため、メモリセルからアナログ信号を読みだすときに、メモリバスの寄生容量に蓄えられた電荷も一緒に読み出されてしまう可能性があり、すでに説明したように、メモリバスの電位は読み出し動作と書き込み動作とで異なり、しかも読み出し動作毎にばらつくので、メモリバスの寄生容量に起因する誤差がアナログ信号に生じてしまうことになる。
【００２３】
このように、従来のアナログＦＩＦＯメモリでは、メモリバスの配線間容量等の寄生容量の影響によって、書き込まれたアナログ信号が読み出し時において必ずしも正確に再現できない、すなわち書き込み時と読み出し時とにおいてアナログ信号に誤差が生じてしまうという問題があった。
【００２４】
前記の問題に鑑み、本発明は、アナログＦＩＦＯメモリとして、書き込み時と読み出し時とにおけるアナログ信号の誤差を減らして、書き込まれたアナログ信号が精度良く読み出せるようにすることを目的とする。
【００２５】
【課題を解決するための手段】
前記の課題を解決するため、請求項１の発明が講じた解決手段は、入力したアナログ信号を所定の時間遅延させて入力順に出力するアナログＦＩＦＯメモリとして、アナログ信号を転送するメモリバスを構成する一対のバス配線と、前記一対のバス配線間に接続され、アナログ信号を記憶する複数のメモリセルとを有するメモリバス回路を備え、各メモリセルに対して所定の順に、前記メモリバスを介してアナログ信号を読み出す読み出し動作及び前記メモリバスを介してアナログ信号を書き込む書き込み動作を行うものであり、書き込み動作後であって、かつ、読み出し動作を行う前に、前記一対のバス配線同士の間に生じる配線間容量に蓄積された電荷が除去されるよう、前記一対のバス配線を所定の電位に設定するリセット動作を行うものである。
【００２６】
請求項１の発明によると、書き込み動作後であって、かつ、読み出し動作の前にメモリバスの各バス配線を所定の電位に設定するリセット動作を行うことによって、前記メモリバスを構成するバス配線同士の間に生じる配線間容量に蓄積された電荷が除去され、また読み出し動作毎のメモリバス電位のばらつきがなくなるので、前記メモリバスを構成するバス配線同士の間に生じる配線間容量の影響を受けることなく、メモリセルからアナログ信号を読み出すことができる。したがって、書き込み時と読み出し時とにおけるアナログ信号の誤差を減らすことができ、書き込まれたアナログ信号を精度良く読み出すことが可能になる。
【００２７】
そして、請求項２の発明では、前記請求項１のアナログＦＩＦＯメモリにおけるメモリセルは、アナログ信号を電荷の形で蓄積する容量素子と、前記容量素子と前記メモリバスとの接続状態を切替制御するスイッチとを備え、前記スイッチは、当該メモリセルがアナログ信号の読み出し及び書き込みを行う対象として選択されたとき、読み出し動作及び書き込み動作時にオン状態になるものとする。
【００２８】
また、請求項３の発明では、前記請求項２のアナログＦＩＦＯメモリにおいて、前記メモリバス回路のメモリセルに、前記メモリバスを介してアナログ信号を書き込む書き込み回路と、前記メモリバス回路のメモリセルから、前記メモリバスを介してアナログ信号を読み出す読み出し回路とを備え、前記メモリバス回路は、前記書き込み回路とメモリバスとを、書き込み動作時は導通状態にする一方、読み出し動作時は非導通状態にする入力手段と、前記読み出し回路とメモリバスとを、読み出し動作時は導通状態にする一方、書き込み動作時は非導通状態にする出力手段とを備えたものであり、リセット動作時において、前記メモリバス回路は、入力手段によって書き込み回路とメモリバスとを非導通状態にすると共に出力手段によって読み出し回路とメモリバスとを導通状態にし、かつ、メモリバスに接続された全てのメモリセルのスイッチをオフ状態にする一方、前記読み出し回路は、前記出力手段を介してメモリバスと接続されたアナログ信号入力端子を所定の電位に設定するものである。
【００２９】
そして、請求項４の発明では、前記請求項３のアナログＦＩＦＯメモリにおいて、前記読み出し回路は、逆相入力端子が前記一対のバス配線の一方と前記出力手段を介して接続される一方、正相入力端子が前記一対のバス配線の他方と前記出力手段を介して接続され、かつ所定の電位に設定された演算増幅器と、前記演算増幅器の逆相入力端子と出力端子との間に設けられ、アナログ信号を電荷の形で蓄積する容量素子と、前記演算増幅器の逆相入力端子と出力端子との間に前記容量素子と並列に設けられ、前記演算増幅器の逆相入力端子と出力端子との接続状態を切替制御するスイッチとを備え、前記スイッチは、リセット動作時においてオン状態になる一方、読み出し動作時及び書き込み動作時においてオフ状態になるものとする。
【００３０】
さらに、請求項５の発明では、前記請求項４のアナログＦＩＦＯメモリにおける読み出し回路は、前記スイッチの代わりに、前記演算増幅器の逆相入力端子と前記所定の電位を有する電源との接続状態を切替制御する第１のスイッチと、前記演算増幅器の出力端子と前記所定の電位を有する電源との接続状態を切替制御する第２のスイッチとを備えたものであり、前記第１及び第２のスイッチは、リセット動作時においてオン状態になる一方、読み出し動作時及び書き込み動作時においてオフ状態になるものとする。
【００３１】
請求項５の発明によると、読み出し回路の演算増幅器の逆相入力端子及び出力端子は、リセット動作において、単に短絡されるのでなく所定の電位を有する電源に接続されるので、読み出し回路がリセット動作時に発振することを防止することができる。
【００３２】
また、請求項６の発明が講じた解決手段は、入力したアナログ信号を所定の時間遅延させて入力順に出力するアナログＦＩＦＯとして、アナログ信号を転送するメモリバスを構成する一対のバス配線と、前記一対のバス配線間に接続され、アナログ信号を記憶する複数のメモリセルとを有するメモリバス回路を備え、各メモリセルに対して所定の順に、前記メモリバスを介してアナログ信号を読み出す読み出し動作及び前記メモリバスを介してアナログ信号を書き込む書き込み動作を行い、書き込み動作後であって、かつ、読み出し動作を行う前に、前記メモリバスに関して前記メモリセルと等価的に並列の関係にある寄生容量に蓄積された電荷が除去されるよう、前記一対のバス配線を所定の電位に設定するリセット動作を行うものであり、かつ、前記メモリバス回路をそれぞれ有する複数のメモリ部を備えたものとし、前記複数のメモリ部は、読み出し動作及び書き込み動作を並行して行い、かつ一のメモリ部が読み出し動作を行うとき、他のメモリ部が書き込み動作を行うものであり、各メモリ部は、読み出し動作を行う前にリセット動作を行うものとする。
【００３３】
請求項６の発明によると、書き込み動作や読み出し動作に用いる時間を減らすことなくリセット動作を行うことが可能になるので、高精度及び低消費電力を両立させたアナログＦＩＦＯメモリを実現することができる。
【００３４】
そして、請求項７の発明では、前記請求項６のアナログＦＩＦＯメモリにおいて、前記複数のメモリ部のうち一のメモリ部がリセット動作を行い、続いて読み出し動作を行うとき、他のメモリ部は書き込み動作を行うものとする。
【００３５】
また、請求項８の発明では、前記請求項６のアナログＦＩＦＯメモリにおいて、前記複数のメモリ部のうち一のメモリ部が読み出し動作を行うとき、他のメモリ部は書き込み動作を行い、続いてリセット動作を行うものとする。
【００３６】
さらに、請求項９の発明では、前記請求項６のアナログＦＩＦＯメモリにおいて、前記複数のメモリ部の個数は３以上であり、前記複数のメモリ部のうち一のメモリ部が読み出し動作を行い、かつ他のメモリ部が書き込み動作を行うとき、前記一及び他のメモリ部以外のメモリ部がリセット動作を行うものとする。
【００３７】
また、請求項１０の発明が講じた解決手段は、入力したアナログ信号を所定の時間遅延させて入力順に出力するアナログＦＩＦＯメモリとして、アナログ信号を転送するメモリバスを構成する一対のバス配線と、前記一対のバス配線間に接続され、アナログ信号を記憶する複数のメモリセルとを有するメモリバス回路を備え、各メモリセルに対して所定の順に、前記メモリバスを介してアナログ信号を読み出す読み出し動作及び前記メモリバスを介してアナログ信号を書き込む書き込み動作を行い、書き込み動作後であって、かつ、読み出し動作を行う前に、前記メモリバスに関して前記メモリセルと等価的に並列の関係にある寄生容量に蓄積された電荷が除去されるよう、前記一対のバス配線を所定の電位に設定するリセット動作を行うものであり、かつ、前記メモリバス回路を複数個備え、この複数のメモリバス回路のうち一のメモリバス回路に対して読み出し動作及び書き込み動作を行ったとき、次に、前記一のメモリバス回路以外のメモリバス回路に対して読み出し動作及び書き込み動作を行うものであり、一のメモリバス回路に対して読み出し動作及び書き込み動作を行うとき、次に読み出し動作及び書き込み動作を行う他のメモリバス回路に対してリセット動作を行うものとする。
【００３８】
請求項１０の発明によると、書き込み動作や読み出し動作に用いる時間を減らすことなくリセット動作を行うことが可能になるので、高精度及び低消費電力を両立させたアナログＦＩＦＯメモリを実現することができる。
【００３９】
さらに、請求項１１の発明では、前記請求項１０のアナログＦＩＦＯメモリにおいて、各メモリバス回路のメモリセルに対して、垂直アドレッシングを行うものとする。
【００４０】
【発明の実施の形態】
（第１の実施形態）
図１は本発明の第１の実施形態に係るアナログＦＩＦＯメモリを示す図であり、（ａ）は構成の概略を示す図、（ｂ）は動作の概略を示す図である。
【００４１】
本実施形態に係るアナログＦＩＦＯメモリは、図１（ａ）に示すように、アナログ信号を記憶するメモリセルが接続されたメモリバスを有するメモリバス回路１、メモリセルにメモリバスを介してアナログ信号を書き込む書き込み回路２、及びメモリセルからメモリバスを介してアナログ信号を読み出す読み出し回路３によって構成されている。
【００４２】
本実施形態に係るアナログＦＩＦＯメモリにおいて特徴的なことは、読み出し動作の前に、メモリバスの寄生容量に蓄積された電荷を取り除くリセット動作を行うことである。すなわち図１（ｂ）に示すように、本実施形態に係るアナログＦＩＦＯメモリの動作は、基本的にリセット、読み出し及び書き込みの３つに分けられる。まずリセット動作によってメモリバスをリセットし、次に読み出し動作によって、リセットしたメモリバスに接続されたメモリセル（アドレスｍ）からアナログ信号を読み出す。このとき、アナログ信号が読み出されたメモリセルに蓄積されている電荷量は０になるので、次に書き込み動作によって、このメモリセルに入力信号を書き込む。
【００４３】
従来のアナログＦＩＦＯメモリでは、メモリバスの寄生容量の存在によって、アナログＦＩＦＯメモリから読み出されるアナログ信号がその直前にアナログＦＩＦＯメモリに書き込まれたアナログ信号の影響を受けてしまうという問題があった。したがって、直前に書き込まれたアナログ信号の影響を排除するために、メモリバスをリセットする動作をアナログ信号の読み出し動作の前に行う。
【００４４】
図２はメモリバス回路１の構成の一例を示す回路図である。図２において、１０はアナログ信号を記憶するメモリセル、１３は第１及び第２のバス配線１３Ａ，１３Ｂからなるメモリバス、１５は書き込み回路２とメモリバス１３との接続状態を制御する入力手段、１６は読み出し回路３とメモリバス１３との接続状態を制御する出力手段である。メモリセル１０は第１及び第２のバス配線１３Ａ，１３Ｂ間に直列に接続された，アナログ信号を電荷の形で蓄積する容量素子１１及びスイッチ１２を有しており、スイッチ１２はメモリセルスイッチ駆動信号Ｓ１及びメモリセル選択信号ＳＬに従って動作するスイッチ制御手段１２ｃによってオンオフを切替制御される。入力手段１５はスイッチ１５Ａ，１５Ｂを有しており、スイッチ１５Ａ，１５Ｂは入力スイッチ駆動信号Ｓ２及びメモリセル選択信号ＳＬに従って動作するスイッチ制御手段１５ｃによってオンオフを切替制御される。出力手段１６はスイッチ１６Ａ，１６Ｂを有しており、スイッチ１６Ａ，１６Ｂは出力スイッチ駆動信号Ｓ３及びメモリセル選択信号ＳＬに従って動作するスイッチ制御手段１６ｃによってオンオフを切替制御される。
【００４５】
メモリバスのリセットとは、図２に示すようなメモリバス回路１を例にとると、第１及び第２のバス配線１３Ａ，１３Ｂの電位を同一電位又は一定電位差にする動作のことである。これによりメモリバス１３の寄生容量に蓄積される電荷は０又は一定になり、アナログ信号の読み出し動作において、直前に書き込まれたアナログ信号の影響を受けることはなくなる。
【００４６】
図３（ａ）は書き込み回路２の構成の一例を示す図であり、図３（ｂ）は読み出し回路３の構成の一例を示す図である。図３（ａ）に示すように、書き込み回路２はスイッチトキャパシタサンプルホールド回路（ＳＣＳＨ回路）２０及び演算増幅器２５によって構成されており、ＳＣＳＨ回路２０は入力信号を電荷の形で一旦蓄積する容量素子２１、及びスイッチ２２ａ，２２ｂ，２２ｃ，２２ｄからなる。スイッチ２２ａ，２２ｃは第１の書き込みスイッチ駆動信号Ｓ４によってオンオフを切替制御される一方、スイッチ２２ｂ，２２ｄは第２の書き込みスイッチ駆動信号Ｓ５によってオンオフを切替制御される。また図３（ｂ）に示すように、読み出し回路３は出力信号を電荷の形で一旦蓄積する容量素子３１、スイッチ３２及び演算増幅器３３によって構成されている。スイッチ３２は読み出しスイッチ駆動信号Ｓ６によってオンオフを切替制御される。
【００４７】
本実施形態に係るアナログＦＩＦＯメモリのリセット動作、読み出し動作及び書き込み動作について図４〜図６を用いて説明する。
【００４８】
図４〜図６は図１（ａ）の概略構成において図２及び図３の回路構成を用いたときの本実施形態に係るアナログＦＩＦＯメモリの構成を示す図である。図４はリセット動作のときの状態を、図５は読み出し動作のときの状態を、図６は書き込み動作のときの状態をそれぞれ示している。また６１はメモリバス１３の寄生容量であって第１及び第２のバス配線１３Ａ，１３Ｂ間の配線間容量である。なお図４〜図６において、説明を簡単にするために、メモリセル１０は１個のみを示しており、また各スイッチの制御に関わる制御手段及び信号は省略している。
【００４９】
本実施形態に係るリセット動作では、第１のバス配線１３Ａと第２のバス配線１３Ｂを所定の電位（例えばアナロググランド電位）にし、さらに読み出し回路３において演算増幅器３３と並列に接続された容量素子３１の電荷量を０にする。このようなリセット動作によって、第１及び第２のバス配線１３Ａ，１３Ｂは同一電位になるため、第１及び第２のバス配線１３Ａ，１３Ｂの配線間容量６１に蓄積された電荷量は０になる。さらに、読み出し動作開始時と書き込み動作開始時とにおいて第１及び第２のバス配線１３Ａ，１３Ｂの電位が等しくなるため、第１及び第２のバス配線１３Ａ，１３Ｂ間の配線間容量６１の影響を受けることなくメモリセル１０から電荷の読み出しを行うことができる。
【００５０】
本実施形態に係るリセット動作には読み出し回路３を利用する。すなわち図４に示すように、リセット動作において、メモリバス回路１の入力手段１５のスイッチ１５Ａ，１５Ｂをオフ状態にすると共に出力手段１６のスイッチ１６Ａ，１６Ｂをオン状態にし、またメモリバス１３に接続された全てのメモリセル１０のスイッチ１２をオフ状態にする。さらに読み出し回路３のスイッチ３２をオン状態にする。このとき、読み出し回路３の演算増幅器３３の逆相及び正相入力端子３３ａ，３３ｂは同一電位になり、これによって、読み出し回路３の演算増幅器３３の逆相及び正相入力端子３３ａ，３３ｂに出力手段１６を介してそれぞれ接続された，メモリバス回路１の第１及び第２のバス配線１３Ａ，１３Ｂは同一電位になる。このため、配線間容量６１に蓄えられた電荷は放電され、配線間容量６１の電荷量は０になる。このようにして、本実施形態に係るアナログＦＩＦＯメモリにおけるリセット動作が完了する。
【００５１】
次にリセット動作に引き続いて読み出し動作が行われる。図５に示すように、読み出し動作において、読み出し回路３のスイッチ３２をオフ状態にして演算増幅器３３のリセット状態を解除する。この後、メモリセル１０のスイッチ１２をオン状態にし、メモリセル１０の容量素子１１に蓄積された電荷を読み出し回路３の容量素子３１に転送する。電荷の転送が完了すると、メモリバス回路１の第１及び第２のバス配線１３Ａ，１３Ｂは再び同一電位になる。このようにして、読み出し動作が完了する。
【００５２】
またリセット動作及び読み出し動作において、書き込み回路２のＳＣＳＨ回路２０において、スイッチ２２ａ，２２ｃをオン状態にすると共にスイッチ２２ｂ，２２ｄをオフ状態にする。これによって、入力アナログ信号が電荷の形でＳＣＳＨ回路２０の容量素子２１に蓄積される。
【００５３】
次に読み出し動作に引き続いて書き込み動作が行われる。図６に示すように、書き込み動作において、メモリバス回路１の入力手段１５のスイッチ１５Ａ，１５Ｂをオン状態にすると共に、出力手段１６のスイッチ１６Ａ，１６Ｂをオフ状態にする。一方、書き込み回路２のＳＣＳＨ回路２０において、スイッチ２２ｂ，２２ｄをオン状態にすると共にスイッチ２２ａ，２２ｃをオフ状態にする。このとき、書き込み回路２の演算増幅器２５によって、ＳＣＳＨ回路２０の容量素子２１に蓄積された電荷がメモリセル１０の容量素子１１まで転送される。
【００５４】
（第１の実施形態の変形例）
図７は図３（ｂ）に示す通常のアナログＦＩＦＯメモリの読み出し回路３に代えて用いられる、本変形例に係る読み出し回路３Ａの構成を示す図である。図７に示す本変形例に係る読み出し回路３Ａでは、通常のアナログＦＩＦＯメモリの読み出し回路３におけるスイッチ３２に代えて、演算増幅器３３の逆相入力端子３３ａ及び出力端子３３ｃをアナロググランド電源に接続するか否かを切替制御する第１及び第２のスイッチ３２Ａ，３２Ｂが設けられている。第１及び第２のスイッチ３２Ａ，３２Ｂは、共に、読み出しスイッチ駆動信号Ｓ６によって制御される。
【００５５】
図３（ｂ）に示す読み出し回路３において、スイッチ３２の役割は演算増幅器３３の逆相入力端子３３ａと出力端子３３ｃとを短絡し、逆相入力端子３３ａ及び出力端子３３ｃの電位をアナロググランド電位にして容量素子３１の電荷量を０にすることである。ところが、逆相入力端子３３ａと出力端子３３ｃとを短絡すると、読み出し回路３が不安定になり発振してしまう可能性がある。
【００５６】
図３（ｂ）に示すような容量素子３１によって帰還がかけられた演算増幅器３３では、容量素子３１の逆相入力端子３３ａ側の電荷が固定されたときは、容量素子３１の電荷は動けなくなるため演算増幅器３３の状態も安定する。このことは、演算増幅器３３の状態が無条件に安定になることを示している。言い換えると、ＳＣＳＨ回路２０のように演算増幅器２５の逆相入力端子２５ａと出力端子２５ｃとの間に並列接続された容量に電荷を転送する回路では、電荷を転送し終わったとき回路は必ず安定状態になり、発振状態になることはない。
【００５７】
すなわち図３（ｂ）に示すような読み出し回路３が不安定状態になるすなわち発振状態に陥る可能性があるのは、スイッチ３２がオン状態になったときである。
【００５８】
そこで図７に示す本変形例に係る読み出し回路３Ａでは、演算増幅器３３の逆相入力端子３３ａと出力端子３３ｃとを短絡するとき、逆相入力端子３３ａ及び出力端子３３ｃを共に直接アナロググランド電源に接続することによって、その電位を強制的にアナロググランド電位にすることを特徴とする。
【００５９】
すなわち図７に示す読み出し回路３Ａにおいて、演算増幅器３３の逆相入力端子３３ａと出力端子３３ｃとを短絡するときは、第１及び第２のスイッチ３２Ａ，３２Ｂを共にオン状態にして逆相入力端子３３ａ及び出力端子３３ｃの電位を共にアナロググランド電位にすることによって、回路をリセットする。このような方式によって、演算増幅器３３の逆相入力端子３３ａと出力端子３３ｃとを短絡するとき、その電位がアナロググランド電源によって強制的にアナロググランド電位に固定されることになる。したがって、いかなる状態でも発振する危険性のない安定した読み出し回路３Ａが実現できる。
【００６０】
なお本発明の第１の実施形態は、複数個のメモリセル１０を有する複数のメモリバス回路１を備えたアナログＦＩＦＯメモリにも容易に適用することができる。
【００６１】
図８はアナログＦＩＦＯメモリを複数メモリバス構成にした場合の回路構成の一例を示す図であり、書き込み回路２と読み出し回路３との間に複数のメモリバス回路１が並列に構成されたものを示している。なお図８では書き込み回路２との接続端子４ａ，４ｂ及び読み出し回路３との接続端子５ａ，５ｂを示しており、書き込み回路２と読み出し回路３は図示を省略している。
【００６２】
図８において、４１はメモリセル選択信号ＳＬを出力するアドレス発生回路である。メモリセル選択信号ＳＬは、行アドレス選択信号ＳＲ１〜ＳＲ３と列アドレス選択信号ＳＣ１〜ＳＣ３との２つに分かれる。ここでは各信号は全てローアクティブであるものとしているので、入力手段１５のスイッチ制御手段１５ｃはＯＲゲート１５ｄによって実現されると共に出力手段１６のスイッチ制御手段１６ｃはＯＲゲート１６ｄによって実現される。すなわち、入力手段１５において、行アドレス選択信号ＳＲ１〜ＳＲ３と入力スイッチ駆動信号Ｓ２とが共に“Ｌ”のときスイッチ１５Ａ，１５Ｂがオン状態になり、出力手段１６において、行アドレス選択信号ＳＲ１〜ＳＲ３と出力スイッチ駆動信号Ｓ３とが共に“Ｌ”のときスイッチ１６Ａ，１６Ｂがオン状態になる。言い換えると、行アドレス選択信号ＳＲ１〜ＳＲ３によって選択されたメモリバス回路１のみが、入力手段１５のスイッチ１５Ａ，１５Ｂ及び出力手段１６のスイッチ１６Ａ，１６Ｂをオン状態にすることができる。
【００６３】
次にメモリセル１０のスイッチ１２の駆動方法について説明する。メモリセル１０のスイッチ１２は、ＯＲゲート１２ｄ，１２ｅによって生成される，行アドレス選択信号ＳＲ１〜ＳＲ３のうちの１つと列アドレス選択信号ＳＣ１〜ＳＣ３のうちの１つとメモリセルスイッチ駆動信号Ｓ１との論理和信号によって駆動される。したがって、行アドレス選択信号と列アドレス選択信号により選択されたメモリセル１０のみがメモリセルスイッチ駆動信号Ｓ１をスイッチ１２に伝達することができる。例えば図８において行アドレス選択信号ＳＲ２と列アドレス選択信号ＳＣ２とが“Ｌ”になったときには、メモリセル１０ｘのみがメモリセルスイッチ駆動信号Ｓ１をスイッチ１２に伝達することができる。すなわち、行アドレス選択信号と列アドレス選択信号によってメモリバス回路１とメモリセル１０とを自由に選択することができるので、任意のメモリセル１０に対してアナログ信号の書き込み読み出しを行うことができる。
【００６４】
図９はアナログＦＩＦＯメモリの具体的なアドレッシング手法を説明するための図である。図９ではｍ行ｎ列のメモリセルを備えたアナログＦＩＦＯメモリを示している。図９において、４２ａはｍ進カウンタであってメモリアドレスの上位ビットを指定する上位カウンタ、４２ｂはｎ進カウンタであってメモリアドレスの下位ビットを指定する下位カウンタであり、上位カウンタ４２ａ及び下位カウンタ４２ｂによってアドレス信号発生回路が構成されている。下位カウンタ４２ｂは外部から与えられるクロックに従ってインクリメント動作を行う。また４３は下位カウンタ４２ｂの桁あふれ信号であり、上位カウンタ４２ａはこの桁あふれ信号４３に従ってインクリメント動作を行う。
【００６５】
すなわち、メモリアドレスは下位カウンタ４２ｂのインクリメント動作によって順に（１，１）、（１，２）、（１，３）と進み、（１，ｎ）までいくと下位カウンタ４２ｂから桁あふれ信号４３が出力されるので上位カウンタ４２ａがインクリメント動作を行い、これによって（２，１）がメモリアドレスとして指定される。同様にして（ｍ，ｎ）までメモリアドレスが指定された後、再び（１，１）に戻る。したがって、各メモリセルに書き込まれたアナログ信号は、下位カウンタ４２ｂに与えられるクロックの周期をＴとすると、（ｍ＊ｎ＊Ｔ）後に読み出されることになる。
【００６６】
本実施形態におけるメモリセルアドレス切り替えのタイミングは、図１に示すように、メモリセルに信号を書き込んだ後である。すなわち、入力されたアナログ信号をメモリセルに書き込んだ後に次のメモリセルがアクセスされ、リセット動作の後にアナログ信号が読み出される。このときこのメモリセルには、前記の説明のとおり（ｍ＊ｎ＊Ｔ）前に書き込まれたアナログ信号が格納されている。したがって、図９に示すようなアドレッシングによって、遅延時間が（ｍ＊ｎ＊Ｔ）のアナログＦＩＦＯメモリとして動作することになる。
【００６７】
（第２の実施形態）
図１０は本発明の第２の実施形態に係るアナログＦＩＦＯメモリの構成の概略を示す図である。図１０に示すように、本発明の第２の実施形態に係るアナログＦＩＦＯメモリは、同一構成からなる第１及び第２のメモリ部１０１ａ，１０１ｂを備えており、第１及び第２のメモリ部１０１ａ，１０１ｂはそれぞれ、アナログ信号を記憶するメモリセルが接続されたメモリバスを有するメモリバス回路１、メモリセルにメモリバスを介してアナログ信号を書き込む書き込み回路２、メモリセルからメモリバスを介してアナログ信号を読み出す読み出し回路３によって構成されている。
【００６８】
また５は第１及び第２のメモリ部１０１ａ，１０１ｂから出力されたアナログ信号をサンプルホールドするサンプルホールド回路であり、５１は第１及び第２のメモリ部１０１ａ，１０１ｂから出力されたアナログ信号を電荷の形で蓄積する容量素子、５２ａは第１のメモリ部１０１ａと容量素子５１との接続／非接続を切替制御するスイッチ、５２ｂは第２のメモリ部１０１ｂと容量素子５１との接続／非接続を切替制御するスイッチ、５３はバッファアンプである。スイッチ５２ａは第１のサンプルホールドスイッチ駆動信号Ｓ７によって制御される一方、スイッチ５２ｂは第２のサンプルホールドスイッチ駆動信号Ｓ８によって制御される。
【００６９】
図１１は図１０に示す本実施形態に係るアナログＦＩＦＯメモリの動作の概略を示す図である。図１１に示すように、本実施形態に係るアナログＦＩＦＯメモリにおいて、第１及び第２のメモリ部１０１ａ，１０１ｂは共に第１の実施形態と同様に、リセット動作、読み出し動作及び書き込み動作を繰り返し行う。また第１及び第２のメモリ部１０１ａ，１０１ｂは並列動作し、クロック信号に同期して、一方が書き込み動作を行う間に他方がリセット動作及び読み出し動作を行う。この結果、クロック周期毎にアナログ信号の入出力が行われる。
【００７０】
図１０及び図１１に示すように、本実施形態では、アナログＦＩＦＯメモリを同一の構成からなる２つのメモリ部１０１ａ，１０１ｂに分けて、それぞれ並列動作させている。このような並列構成は、例えばＴＶ信号の遅延用に用いる場合に極めて有効である。このことについて説明する。
【００７１】
図２９は従来のアナログＦＩＦＯメモリの動作の概略を示す図である。図２９に示すように、従来のアナログＦＩＦＯメモリではクロック周期毎にアナログ信号の読み出し動作及び書き込み動作を行う。すなわち、読み出し動作や書き込み動作に割り当て可能な時間はクロック周期の半分ということになる。通常、ＮＴＳＣカラー信号をアナログＦＩＦＯメモリを用いて遅延する場合は、クロック周期は約７０ｎｓである。したがって、読み出し動作や書き込み動作に割り当て可能な時間は約３５ｎｓになる。この時間内にアナログ信号の読み出しや書き込みを行うためにはアナログＦＩＦＯメモリに対して非常な高速動作が要求され、この時間内に、さらにリセット動作等の読み出しや書き込み以外の動作を実施することは事実上不可能である。
【００７２】
本実施形態に係るアナログＦＩＦＯメモリでは、２つのメモリ部１０１ａ，１０１ｂを並列構成して読み出し動作と書き込み動作とを並列に実行するので、従来と比べて２倍の時間を読み出し動作や書き込み動作に割り当てることができ、読み出し動作の前にリセット動作を実行可能な時間の余裕を作ることができる。したがって、例えばＴＶ信号の遅延用に用いる場合でも、読み出し動作の前にリセット動作を実行することができる。
【００７３】
本実施形態に係るアナログＦＩＦＯメモリの具体的な動作について図１２〜図１７を用いて詳しく説明する。
【００７４】
図１２は図１０の概略構成において図２及び図３の回路構成を用いたときの本実施形態に係るアナログＦＩＦＯメモリの構成を示す図である。また図１２では各スイッチを制御する制御信号も併せて図示している。なお説明を簡単にするために、第１及び第２のメモリ部１０１ａ，１０１ｂのメモリセル１０はそれぞれ１個のみを示している。
【００７５】
図１２に示すように、制御信号Ｍ１Ｒ１は、第１のメモリ部１０１ａにおいて、書き込み回路２の第１の書き込みスイッチ駆動信号Ｓ４及びメモリセル回路１の出力スイッチ駆動信号Ｓ３として与えられる一方、第２のメモリ部１０１ｂにおいて、書き込み回路２の第２の書き込みスイッチ駆動信号Ｓ５及びメモリセル回路１の入力スイッチ駆動信号Ｓ２として与えられる。すなわち、制御信号Ｍ１Ｒ１によって、第１のメモリ部１０１ａでは書き込み回路２のスイッチ２２ａ，２２ｃ、及びメモリセル回路１のスイッチ１６Ａ，１６Ｂが制御される一方、第２のメモリ部１０１ｂでは書き込み回路２のスイッチ２２ｂ，２２ｄ、及びメモリセル回路１のスイッチ１５Ａ，１５Ｂが制御される。
【００７６】
一方、制御信号Ｍ２Ｒ１は、第１のメモリ部１０１ａにおいて、書き込み回路２の第２の書き込みスイッチ駆動信号Ｓ５及びメモリセル回路１の入力スイッチ駆動信号Ｓ２として与えられる一方、第２のメモリ部１０１ｂにおいて、書き込み回路２の第１の書き込みスイッチ駆動信号Ｓ４及びメモリセル回路１の出力スイッチ駆動信号Ｓ３として与えられる。すなわち、制御信号Ｍ２Ｒ１によって、第１のメモリ部１０１ａでは書き込み回路２のスイッチ２２ｂ，２２ｄ、及びメモリセル回路１のスイッチ１５Ａ，１５Ｂが制御される一方、第２のメモリ部１０１ｂでは書き込み回路２のスイッチ２２ａ，２２ｃ、及びメモリセル回路１のスイッチ１６Ａ，１６Ｂが制御される。
【００７７】
また制御信号Ｍ１Ｒ２は、第１のメモリ部１０１ａの読み出し回路３の読み出しスイッチ駆動信号Ｓ６及びサンプルホールド回路５の第２のサンプルホールドスイッチ駆動信号Ｓ８として与えられる。すなわち、制御信号Ｍ１Ｒ２によって、第１のメモリ部１０１ａの読み出し回路３のスイッチ３２及びサンプルホールド回路５のスイッチ５２ｂが制御される。
【００７８】
一方、制御信号Ｍ２Ｒ２は、第２のメモリ部１０１ｂの読み出し回路３の読み出しスイッチ駆動信号Ｓ６及びサンプルホールド回路５の第１のサンプルホールドスイッチ駆動信号Ｓ７として与えられる。すなわち、制御信号Ｍ２Ｒ２によって、第２のメモリ部１０１ａの読み出し回路３のスイッチ３２及びサンプルホールド回路５のスイッチ５２ａが制御される。
【００７９】
また制御信号Ｍ１Ｒ３は第１のメモリ部１０１ａのメモリバス回路１のメモリセルスイッチ駆動信号Ｓ１として与えられ、制御信号Ｍ２Ｒ１と共にＯＲゲート１２ｆに入力される。第１のメモリ部１０１ａのメモリセル１０のスイッチ１２は、制御信号Ｍ１Ｒ３，Ｍ２Ｒ１の論理和信号によって制御される。一方、制御信号Ｍ２Ｒ３は第２のメモリ部１０１ｂのメモリバス回路１のメモリセルスイッチ駆動信号Ｓ１として与えられ、制御信号Ｍ１Ｒ１と共にＯＲゲート１２ｆに入力される。第２のメモリ部１０１ｂのメモリセル１０のスイッチ１２は、制御信号Ｍ２Ｒ３，Ｍ１Ｒ１の論理和信号によって制御される。
【００８０】
図１３は図１２に示すアナログＦＩＦＯメモリを制御する各制御信号の時間変化を示す図である。図１３において、制御信号は全てローアクティブな信号であるあるものとしている。またＭ１Ａｄｄｒｅｓｓは第１のメモリ部１０１ａのメモリセルアドレスであり、Ｍ２Ａｄｄｒｅｓｓは第２のメモリ部１０１ｂのメモリセルアドレスである。
【００８１】
図１３に示すように、図１２に示すアナログＦＩＦＯメモリの動作は、各制御信号の時間変化に従って、４つのモードＭＯＤＥ１〜ＭＯＤＥ４に分けられる。図１４〜図１７は図１２に示すアナログＦＩＦＯメモリの各モードＭＯＤＥ１〜ＭＯＤＥ４における状態を示す図である。図１２に示すアナログＦＩＦＯメモリの各モードにおける動作を、図１４〜図１７を用いて説明する。
【００８２】
（ＭＯＤＥ１）
まずＭＯＤＥ１では、第１のメモリ部１０１ａは読み出し動作のためのメモリバス１３のリセット動作及び入力アナログ信号のサンプリングを行い、一方、第２のメモリ部１０１ｂは書き込み動作を行う。
【００８３】
メモリバス１３のリセット動作には読み出し回路３を利用する。すなわち図１４に示すように、第１のメモリ部１０１ａにおいて、読み出し回路３のスイッチ３２をオン状態にするとともに出力手段１６のスイッチ１６Ａ，１６Ｂをオン状態にする。すると、第１のバス配線１３Ａと第２のバス配線１３Ｂは共にアナロググランド電位になり、さらに容量素子３１に蓄えられる電荷も０になる。このとき、メモリセル１０のスイッチ１２は容量素子１１がリセットされないようにオフ状態になっている。また、これと同時にＳＣＳＨ回路２０のスイッチ２２ａ，２２ｃがオン状態になることによって、入力アナログ信号が容量素子２１にサンプリングされる。
【００８４】
一方、第２のメモリ部１０１ｂにおいて、ＳＣＳＨ回路２０のスイッチ２２ｂ，２２ｄがオン状態になり、かつ、入力手段１５のスイッチ１５Ａ，１５Ｂがオン状態になるので、容量素子２１の電荷がメモリバス１３を介してメモリセル１０の容量素子１１に転送される。すなわち書き込み動作が行われる。さらにこのとき、サンプルホールド回路５のスイッチ５２ｂがオン状態になることによって、読み出し回路３の出力アナログ信号がサンプルホールド回路５の容量素子５１にサンプリングされる。
【００８５】
（ＭＯＤＥ２）
次にＭＯＤＥ２では、第１のメモリ部１０１ａは読み出し動作を行う。すなわち図１５に示すように、第１のメモリ部１０１ａにおいて、読み出し回路３のスイッチ３２はオフ状態になると共にメモリセル１０のスイッチ１２がオン状態になり、これによって、メモリセル１０の容量素子１１の電荷はメモリバス１３を介して読み出し回路３の容量素子３１に転送される。
【００８６】
一方、第２のメモリ部１０１ｂは引き続き書き込み動作を行うが、サンプルホールド回路５はスイッチ５２ｂがオフ状態になることによって、ホールド状態になる。
【００８７】
（ＭＯＤＥ３）
ＭＯＤＥ３ではＭＯＤＥ１とは逆に、第１のメモリ部１０１ａは書き込み動作を行い、一方、第２のメモリ１０１ｂは読み出し動作のためのメモリバス１３のリセット動作及び入力アナログ信号のサンプリングを行う。
【００８８】
すなわち図１６に示すように、第１のメモリ部１０１ａにおいて、ＳＣＳＨ回路２０のスイッチ２２ｂ，２２ｄがオン状態になると共に入力手段１５のスイッチ１５Ａ，１５Ｂはオン状態になるので、書き込み回路２の容量素子２１の電荷がメモリバス１３を介してメモリセル１０の容量素子１１に転送される。さらにこのとき、サンプルホールド回路５のスイッチ５２ａがオン状態になることによって、読み出し回路３の出力アナログ信号がサンプルホールド回路５の容量素子５１にサンプリングされる。
【００８９】
一方、第２のメモリ部１０１ｂにおいて、読み出し回路３のスイッチ３２をオン状態にすると共に出力手段１６のスイッチ１６Ａ，１６Ｂをオン状態にすることによって、メモりバス１３、及び読み出し回路３の容量素子３２はリセットされる。これと同時にＳＣＳＨ回路２０のスイッチ２２ａ、２２ｃがオン状態になることによって、入力アナログ信号が書き込み回路２の容量素子２１にサンプリングされる。
【００９０】
（ＭＯＤＥ４）
最後にＭＯＤＥ４では、ＭＯＤＥ２とは逆に、第２のメモリ部１０１ｂが読み出し動作を行う。すなわち図１７に示すように、第２のメモリ部１０１ｂにおいて、読み出し回路３のスイッチ３２がオフ状態になると共にメモリセル１０のスイッチ１２がオン状態になることによって、メモリセル１０の容量素子１１に蓄積された電荷がメモリバス１３を介して読み出し回路３の容量素子３１に転送される。一方、第１のメモリ部１０１ａは引き続き書き込み動作を行うが、サンプルホールド回路５はスイッチ５２ａがオフ状態になることによってホールド状態になる。
【００９１】
このような各モードＭＯＤＥ１〜ＭＯＤＥ４における動作を繰り返すことによって、図１１に示すような本実施形態に係るアナログＦＩＦＯメモリの動作を実現することができる。
【００９２】
なお、並列動作する第１及び第２のメモリ部１０１ａ，１０１ｂのうち、一方が読み出し動作を行う間に他方が書き込み動作及びリセット動作を行うように、各制御信号によって制御してもかまわない。
【００９３】
また、メモリバス回路１をそれぞれ有するメモリ部を３個以上設けて、並列動作させてもよい。この場合は例えば、一のメモリ部が書き込み動作を行うとき、他のメモリ部が読み出し動作を行うようにし、この間にまた別のメモリ部がリセット動作を行うようにすればよい。
【００９４】
（第３の実施形態）
図１８は本発明の第３の実施形態に係るアナログＦＩＦＯメモリの構成の概略を示す図である。図１８に示すように、本発明の第３の実施形態に係るアナログＦＩＦＯメモリは、アナログ信号を記憶するメモリセルが接続されたメモリバスを有するメモリバス回路１を複数個備えている。また６は読み出し回路３から出力されたアナログ信号をサンプルホールドするサンプルホールド回路であり、６１は読み出し回路３から出力されたアナログ信号を電荷の形で蓄積する容量素子、６２は読み出し回路３と容量素子６１との接続／非接続を切替制御するスイッチ、６３はバッファアンプである。
【００９５】
図１９は本実施形態に係るアナログＦＩＦＯメモリにおけるメモリセルのアドレッシングを示す図である。本実施形態に係るアナログＦＩＦＯメモリでは、図１９に示すように、メモリバス回路１におけるメモリセル１０の並びに対して垂直な方向にメモリセル１０のアドレッシングを行う，いわゆる垂直アドレッシングを採用する。
【００９６】
本実施形態に係るアナログＦＩＦＯメモリも、読み出し動作の前にリセット動作を行う点では第１の実施形態と同様である。本実施形態において特徴的なことは、メモリバスをリセットする動作をアナログ信号を書き込む動作と並行して行うことである。この点について説明する。
【００９７】
アナログＦＩＦＯメモリが扱う信号がビデオ信号であるとすると、アナログＦＩＦＯメモリのサンプリング周期は約７０ｎｓになる。したがって、メモリバスのリセット動作、並びにアナログ信号の読み出し動作及び書き込み動作を７０ｎｓの間に完了させる必要がある。すなわち各動作は約２３ｎｓ以内に完了させなければならず、このとき書き込み回路２や読み出し回路３で用いる演算増幅器に要求されるＧＢ積は１ＧＨｚにも及ぶことになるが、この値はとても現実的なものではない。
【００９８】
したがって、本実施形態では、リセット動作と書き込み動作とを並行して行い、この後に読み出し動作を行うことによって、アナログＦＩＦＯメモリをビデオ信号の遅延用に用いたときでも、各動作に対して約３５ｎｓの時間を割り当てることを可能にする。これによって、書き込み回路２及び読み出し回路３の演算増幅器の負担を軽減することができ、消費電力を削減することができる。
【００９９】
リセット動作と書き込み動作とを並行して行うためには、アナログ信号をメモリセルに書き込む期間にメモリバスのリセットも同時に行わなければならない。ところが当然のことながら、同じメモリバスについて書き込み動作とリセット動作とを同時に実行することはできないので、本実施形態では図１９に示すように、垂直アドレッシングを採用することによって、書き込み動作とリセット動作とを並行して実行可能にする。垂直アドレッシングを採用することによって、一のメモリバス回路１にアナログ信号を書き込む動作と他のメモリバス回路１をリセットする動作とを並行して行うことができる。
【０１００】
図２０を用いて本実施形態に係るアナログＦＩＦＯメモリの動作について説明する。図２０に示すアナログＦＩＦＯメモリは４個のメモリバス回路１Ａ，１Ｂ，１Ｃ，１Ｄを備えており、図２０（ａ）から（ｄ）の順に各スイッチは動作する。図２０では、オン状態になったスイッチに○を付している。
【０１０１】
まず図２０（ａ）に示すように、メモリバス回路１Ａにおいて入力手段１５のスイッチがオン状態になると共に一のメモリセル１０のスイッチがオン状態になり、スイッチがオン状態になったこのメモリセル１０にアナログ信号が書き込まれる。一方、次にアナログ信号が読み出されるメモリバス回路１Ｂでは出力手段１６のスイッチがオン状態になり、かつ読み出し回路３のスイッチ３２もオン状態になるので、メモリバス回路１Ｂのメモリバス１３はリセットされる。すなわちメモリバス回路１Ａに対する書き込み動作とメモリバス回路１Ｂに対するリセット動作とが並行して行われる。
【０１０２】
次に図２０（ｂ）に示すように、メモリバス回路１Ｂに対して読み出し動作が行われる。読み出し回路３のスイッチ３２がオフ状態になると共に、メモリバス回路１Ｂの一のメモリセル１０のスイッチがオン状態になるので、スイッチがオン状態になったメモリセル１０からアナログ信号が読み出される。
【０１０３】
次に図２０（ｃ）に示すように、読み出し動作が行われたメモリバス回路１Ｂに対して書き込み動作が行われる。メモリバス回路１Ｂの入力手段１５のスイッチがオン状態になると共に一のメモリセル１０のスイッチがオン状態になり、スイッチがオン状態になったこのメモリセル１０にアナログ信号が書き込まれる。一方、次にアナログ信号が読み出されるメモリバス回路１Ｃに対してリセット動作が行われる。メモリバス回路１Ｃでは出力手段１６のスイッチがオン状態になり、かつ、読み出し回路３のスイッチ３２もオン状態になるので、メモリバス回路１Ｃのメモリバス１３はリセットされる。すなわちメモリバス回路１Ｂに対する書き込み動作とメモリバス回路１Ｃに対するリセット動作とが並行して行われる。
【０１０４】
次に図２０（ｄ）に示すように、メモリバス回路１Ｃに対して読み出し動作が行われる。読み出し回路３のスイッチ３２がオフ状態になると共に、メモリバス回路１Ｃの一のメモリセル１０のスイッチがオン状態になるので、スイッチがオン状態になったメモリセル１０からアナログ信号が読み出される。
【０１０５】
図２０から分かるように、本実施形態に係るアナログＦＩＦＯメモリでは、メモリセルに対して垂直にアドレッシングを行うことによって、一のメモリバス回路に対する書き込み動作と前記一のメモリバス回路の次に読み出し動作を行う他のメモリバス回路に対するリセット動作とを並行して行うことを可能にしている。本実施形態に係る技術的思想は、メモリバスに対して垂直にアドレッシングを実行することによって、書き込み動作とリセット動作とを並行して行うことを可能にし、各動作における動作時間を十分に確保することによって、演算増幅器の動作速度を低減し、その消費電力を低減させることにある。
【０１０６】
なお、必ずしも垂直アドレッシングを採用しなくても、複数のメモリバス回路のうち一のメモリバス回路に対して読み出し動作及び書き込み動作を行ったとき、次に、前記一のメモリバス回路以外のメモリバス回路に対して読み出し動作及び書き込み動作を行うようにメモリセルのアドレスを指定すれば、本実施形態と同様に、書き込み動作とリセット動作とを並行して行うことが可能になる。
【０１０７】
図２１は本実施形態に係るアナログＦＩＦＯメモリの具体的な構成方法を示す図である。なお図２１では書き込み回路２との接続端子４ａ，４ｂ及び読み出し回路３との接続端子５ａ，５ｂを示しており、書き込み回路２と読み出し回路３は図示を省略している。図２１に示すように、本実施形態に係る方式を実行させるために、書き込み動作を駆動する信号Ｓａを生成する書き込み制御手段７１と、読み出し動作を駆動する信号Ｓｂを生成する読み出し制御手段７２と、リセット動作を駆動する信号Ｓｃを生成するリセット制御手段７３と、読み出し動作及び書き込み動作を行うメモリバスを指定する信号ＳＡ１を生成する第１のメモリバス指定手段７４と、リセット動作を行うメモリバスを指定する信号ＳＡ２を生成する第２のメモリバス指定手段７５とを設けている。
【０１０８】
図２２は図２１に示すアナログＦＩＦＯメモリの動作を示すタイミングチャートであり、信号Ｓａ，Ｓｂ，Ｓｃの時間変化及び信号ＳＡ１，ＳＡ２が指定するメモリバスのアドレスの時間変化を示している。ここでは、信号は全てローアクティブであるものとしている。
【０１０９】
リセット動作を行うメモリバスは、常に、次に読み出し動作及び書き込み動作を行うメモリバスであればよい。したがって、第２のメモリバス指定手段７５によって生成された信号ＳＡ２が指定するメモリバスのアドレスは、第１のメモリバス指定手段７４によって生成された信号ＳＡ１が指定するメモリバスの次のメモリバスのアドレスとする。
【０１１０】
各メモリバス回路１の入力手段１５は、第１のメモリバス指定手段７４によって生成された信号ＳＡ１によってアドレス指定された場合にのみ、書き込み制御手段７１によって生成された駆動信号Ｓａによってスイッチ１５Ａ，１５Ｂを駆動する。また各メモリバス回路１の出力手段１６は、第１のメモリバス指定手段７５によって生成された信号ＳＡ１によってアドレス指定された場合は読み出し制御手段７２によって生成された駆動信号Ｓｂによってスイッチ１６Ａ，１６Ｂを駆動する一方、第２のメモリバス指定手段７５によって生成された信号ＳＡ２によってアドレス指定された場合はリセット制御手段７３によって生成された駆動信号Ｓｃによって、スイッチ１６Ａ，１６Ｂを駆動する。
【０１１１】
図２１に示すような回路構成において図２２に示すような制御を行うことによって、図２０に示すような各動作が具体的に実現される。
【０１１２】
（第４の実施形態）
図２３は本発明の第４の実施形態に係るアナログＦＩＦＯメモリの構成を示す回路図である。本発明の第４の実施形態では、図２３に示すように、メモリセル回路１において、第１及び第２のバス配線１３Ａ，１３Ｂ間に予めダミー容量素子１２１を設けている。ダミー容量素子１２１によってダミーメモリセル１２０が構成されている。
【０１１３】
ここで、ダミー容量素子１２１の容量値をＣｄ、第１及び第２のバス配線１３Ａ，１３Ｂ間の配線間容量６１の容量値をＣｐ、メモリセル１０の容量素子１１の容量値をＣｃ、読み出し回路３の容量素子３１の容量値をＣｃ、書き込み回路２の容量素子２１の容量値を（Ｃｃ＋Ｃｄ）とする。このとき、入力アナログ信号の電圧がＶｉｎであるとすると、書き込み回路２の容量素子２１に蓄えられる電荷Ｑ１は、次のようになる。
Ｑ１＝Ｖｉｎ（Ｃｃ＋Ｃｄ） …（７）
この電荷Ｑ１は書き込み動作において、メモリセル１０の容量素子１１とダミー容量素子１２１と配線間容量６１とに、容量値に応じて分かれて蓄積される。このときメモリセル１０の容量素子１１に蓄積される電荷Ｑ２は、次のようになる。
Ｑ２＝Ｖｉｎ（Ｃｃ＋Ｃｄ）Ｃｃ／（Ｃｃ＋Ｃｄ＋Ｃｐ） …（８）
【０１１４】
メモリセル１０の容量素子１１に蓄積された以外の、ダミー容量素子１２１及び配線間容量６１に蓄えられた電荷は、リセット動作によって第１及び第２のバス配線１３Ａ，１３Ｂがリセットされるのでなくなる。このため、読み出し動作において読み出し回路３の容量素子３１に転送される電荷はメモリセル１０の容量素子１１に蓄積された電荷Ｑ２のみになるので、この電荷Ｑ２によって生じる出力電圧Ｖｏｕｔは、次のようになる。
Ｖｏｕｔ＝Ｑ２・Ｃｃ
＝Ｖｉｎ・（Ｃｃ＋Ｃｄ）／（Ｃｃ＋Ｃｄ＋Ｃｐ）
＝Ｖｉｎ／（１＋Ｃｐ／（Ｃｃ＋Ｃｄ）） …（９）
【０１１５】
すなわち、式（９）から、配線間容量６１が出力電圧Ｖｏｕｔに及ぼす影響は次のような式で表されることが分かる。
Ｃｐ／（Ｃｃ＋Ｃｄ） …（１０）
つまり、配線間容量６１が出力電圧Ｖｏｕｔに及ぼす影響はダミー容量素子１２１の存在によって小さくなり、ダミー容量素子１２１の容量値Ｃｄが大きければ大きいほど、配線間容量６１が出力電圧Ｖｏｕｔに及ぼす影響は小さくなることがわかる。
【０１１６】
以上説明したように本実施形態によると、メモリバスに接続された容量素子を有するダミーメモリセルを設けることによって、メモリバスの寄生容量がアナログＦＩＦＯメモリの入出力動作に及ぼす影響を低減することができる。
【０１１７】
本実施形態は第２の実施形態と組み合わせることによって、より顕著な効果を得ることができ、例えばＴＶ信号の遅延用にアナログＦＩＦＯメモリを用いる場合でも、メモリバスの寄生容量の影響を低減することができる。
【０１１８】
式（１０）から明らかなように、ダミー容量素子１２１の容量値Ｃｄが大きければ大きいほど、配線間容量６１が出力電圧Ｖｏｕｔに及ぼす影響が小さくなる。ところがダミー容量素子１２１の容量値Ｃｄを大きくした場合には、これに応じて、書き込み回路２からメモリセル１０に電荷を転送する際のセトリング時間を大きくとる必要が生じる。従来のアナログＦＩＦＯメモリでは、例えばＴＶ信号の遅延用に用いる場合には回路を高速動作させる必要があるため、書き込み回路２からメモリセル１０に電荷を転送する際のセトリング時間を大きくとることは実際には極めて困難であった。
【０１１９】
ところが第２の実施形態によると、第１及び第２のメモリ部１０１ａ，１０１ｂの並列動作によって、書き込み動作に割り当てられた時間が従来の２倍になるので、書き込み回路２からメモリセル１０に電荷を転送する際のセトリング時間を十分大きくとることができる。このためダミー容量素子１２１の容量値Ｃｄを、メモリバスの寄生容量がアナログＦＩＦＯメモリの入出力動作に及ぼす影響を低減するのに十分な大きさにすることができる。
【０１２０】
（第５の実施形態）
第４の実施形態は、メモリバスに予めダミーメモリセルを設けておくことによってメモリバスの寄生容量の影響を低減するものであった。本発明の第５の実施形態は、第４の実施形態で示したダミーメモリセルのレイアウト上の配置位置を工夫することによって、読み出し及び書き込みの対象となるメモリセルの位置によるアナログＦＩＦＯメモリの入出力特性のばらつきを抑制するものである。
【０１２１】
図２４（ａ）は本発明の第５の実施形態に係るアナログＦＩＦＯメモリのメモリバス回路１の構成を示す回路図である。本実施形態では、図２４（ａ）に示すように、第４の実施の形態で示したダミーメモリセル１２０を２つに分割し、ダミーメモリセル１３０としてメモリバス１３の両端にメモリセル１０を挟み込むように配置する。ダミーメモリセル１３０は、メモリセル１０の容量素子１１と同じ容量値をもつダミー容量素子１３１、及びメモリセル１０のスイッチ１２のオン抵抗と同じ抵抗値を持つ抵抗素子１３２を備えている。本実施形態では、このダミーメモリセル１３０をメモリバス１３の両端になるべく多く並列に配置する。
【０１２２】
図２４（ｂ）は図２４（ａ）に示すメモリバス回路１において１個のメモリセル１０のスイッチがオン状態になった場合の等価回路を示す図である。図２４（ｂ）において、第１及び第２のバス配線１３Ａ，１３Ｂの配線抵抗をＲｂとし、メモリセル１０の１個あたりのスイッチ抵抗と容量値をそれぞれＲ１，Ｃｍとする。
【０１２３】
メモリバス１３には複数個のメモリセル１０が接続されているので、いずれのメモリセル１０に電荷を転送するかによって電荷の転送経路が物理的に異なってくる。メモリバス１３のインピーダンスの変化が最も大きいのは、読み出し及び書き込みの対象となるメモリセル１０の位置が、メモリバス１３の最も入力側から最も出力側に変化した場合である。このときのメモリバス１３のインピーダンスの変化を計算する。
【０１２４】
いま、ダミーメモリセル１３０はメモリバス１３の入力側端に（ｙ−１）個、、出力側端にｘ個配置されているものとする。読み出し及び書き込みの対象となるメモリセル１０の位置が最も入力側であるとき、メモリバス１３の入力側端にダミーメモリセル１３０を含めたメモリセルがｙ個、出力側端にダミーセル１３０を含めたメモリセルがｘ個並列に接続されていることになる。この場合、メモリバス１３の入力側からみたインピーダンスＺ１は次のようになる。
Ｚ１＝｛２Ｒｂ・ｘ（Ｒ１＋１／ｓＣｍ）＋（Ｒ１＋１／ｓＣｍ）2｝
／｛２Ｒｂ・ｘｙ＋（ｘ＋ｙ）（Ｒ１＋１／ｓＣｍ）｝ …（１１）
【０１２５】
一方、読み出し及び書き込みの対象となるメモリセル１０の位置が最も出力側であるとき、メモリバス１３の入力側端にダミーメモリセル１３０を含めたメモリセルが（ｙ−１）個、出力側端にダミーセル１３０を含めたメモリセルが（ｘ＋１）個並列に接続されていることになる。ここで、メモリバス１３の入力側端に配置されたダミーメモリセル１３０の個数と、出力側端に配置されたダミーメモリセル１３０の個数とが等しいものとすると、
ｙ−１＝ｘ …（１２）
となるので、メモリバス１３の入力側端にダミーメモリセル１３０を含めたメモリセルがｘ個、出力側端にダミーセル１３０を含めたメモリセルがｙ個並列に接続されていることになる。この場合のメモリバス１３の入力側からみたインピーダンスＺ２は、式（１１）のｘとｙとを入れ替えることによって計算でき、次のようになる。
Ｚ２＝｛２Ｒｂ・ｙ（Ｒ１＋１／ｓＣｍ）＋（Ｒ１＋１／ｓＣｍ）2｝
／｛２Ｒｂ・ｘｙ＋（ｘ＋ｙ）（Ｒ１＋１／ｓＣｍ）｝ …（１３）
【０１２６】
したがって、読み出し及び書き込みの対象となるメモリセル１０の位置が、メモリバス１３の最も入力側から最も出力側に変化した場合のインピーダンスの変化Ｚｃは、式（１３）に示すインピーダンスＺ２から式（１１）に示すインピーダンスＺ１を引くことによって、次のように求められる。
Ｚｃ＝２Ｒｂ（Ｒ１＋１／ｓＣｍ）
／｛２Ｒｂ・ｘｙ＋（ｘ＋ｙ）（Ｒ１＋１／ｓＣｍ）｝ …（１４）
ここで、Ｒ１＞＞Ｒｂであれば、式（１４）は次のように近似される。
Ｚｃ＝２Ｒｂ／（ｘ＋ｙ） …（１５）
式（１５）から分かるように、インピーダンスの変化Ｚｃに対する配線抵抗Ｒｂの影響は１／（ｘ＋ｙ）に低減される。すなわち、メモリバス１３の両端にメモリセル１０を挟み込むようにダミーメモリセル１３０を配置することによって、読み出し及び書き込みの対象となるメモリセル１０の位置によるメモリバス１３のインピーダンスの変化を抑制することができる。
【０１２７】
以上説明したように、本実施形態によると、ダミーメモリセルをメモリバスの両端に設けることによってメモリバスのインピーダンスを平均化することができるので、読み出し及び書き込み対象のメモリセルの位置によるアナログＦＩＦＯメモリの入出力特性のばらつきを抑制することができ、読み出し及び書き込み対象のメモリセルの位置によらず安定した入出力特性を実現することができる。
【０１２８】
（第６の実施形態）
本発明の第６の実施形態はメモリバスの寄生容量そのものを低減するトランジスタのレイアウトに関するものである。
【０１２９】
図２５は本発明の第６の実施形態を説明するための図であり、同図中、（ａ）は従来のトランジスタのレイアウトを示す図、（ｂ）は本実施形態に係るトランジスタのレイアウトを示す図、（ｃ）はメモリセルのスイッチとして用いられたトランジスタに寄生するドレイン−ソース間容量を示す模式図である。
【０１３０】
メモリバスに寄生する配線間容量を減少させるためにはメモリバス配線間の距離をできるだけ大きくとればよい。ところが図２５（ｃ）に示すように、メモリセル１０のスイッチ１２を構成するＣＭＯＳトランジスタ１２Ａには、レイアウト上必然的にドレイン−ソース間容量１４６が生じる。すると、メモリセル１０の容量素子１１とＣＭＯＳトランジスタ１２Ａのドレイン−ソース間容量１４６との直列接続からなる配線間容量がメモリバスに寄生することになり、この配線間容量の容量値はほぼドレイン−ソース間容量１４６の容量値になる。このような配線間容量は、ＣＭＯＳトランジスタ１２Ａのドレイン−ソース間容量１４６をなくさない限りなくなることはなく、またこのような配線間容量はメモリセル１０の数が多くなればなるほど増加するので、メモリセル１０を多数集積してアナログＦＩＦＯメモリを構成する場合には大きな問題となる。
【０１３１】
そこで本実施形態では、ドレイン−ソース間に電気力線が走らないようなトランジスタのレイアウトを提案する。そもそも容量とは、電気力線が一の電極から他の電極に走ることによって形成される。したがって、電気力線が走らなければ容量が形成されることはない。本実施形態ではこの点に着目し、ドレイン−ソース間にゲート電極をレイアウトしてドレイン及びソースから発生する電気力線をゲート電極上に終端させることによって、ドレイン−ソース間に電気力線が走ることを防止し、ドレイン−ソース間容量が形成されないようにする。
【０１３２】
図２５（ａ）に示すように、従来のトランジスタのレイアウトでは、ドレイン１４３とソース１４１との間のゲート電極１４４が配置されていない部分において電気力線１４５がドレイン−ソース間を走るので、ドレイン−ソース間により容量が形成されてしまう。
【０１３３】
これに対して本実施形態に係るトランジスタのレイアウトでは、図２５（ｂ）に示すように、ドレイン１４３とソース１４１との間にゲート電極１４４が隙間なく配置されるので、電気力線がドレイン−ソース間を走ることを防止することができる。このようなレイアウトによって、ドレイン−ソース間容量の発生を防いでいる。
【０１３４】
以上説明したように、本実施形態によると、メモリセルのスイッチ素子として用いるＣＭＯＳトランジスタにおいて、ドレイン−ソース間を電気力線が走らないようなレイアウトにすることによってドレイン−ソース間容量の形成を防止することができる。これによって、メモリバスに寄生する寄生容量そのものを小さくすることができる。
【０１３５】
なお本実施形態に係るトランジスタのレイアウトは、アナログＦＩＦＯメモリのメモリセルのスイッチとして用いられるトランジスタについてのみ適用されるものではなく、素子と信号線との接続状態を切替制御するスイッチング素子として用いられるトランジスタであれば適用することができ、本実施形態と同様の効果が得られる。
【０１３６】
図３０は本発明に係るリセット動作の効果を示す図であり、同図中、（ａ）は
リセット動作を行わないときのアナログＦＩＦＯメモリの周波数特性、（ｂ）は本発明に係るリセット動作を行ったときのアナログＦＩＦＯメモリの周波数特性である。図３０から分かるように、本発明に係るリセット動作を行うことによって、アナログＦＩＦＯメモリの周波数特性は平坦になり、従来よりもアナログＦＩＦＯメモリの入出力特性が改善される。
【０１３７】
【発明の効果】
以上のように本発明によると、書き込み動作の後であって、かつ、読み出し動作の前にメモリバスを所定の電位に設定するリセット動作を行うことによって、メモリバスの寄生容量の影響を受けることなく、メモリセルからアナログ信号を読み出すことができる。したがって、書き込み時と読み出し時とにおけるアナログ信号の誤差を減らすことができ、書き込まれたアナログ信号を精度良く読み出すことが可能になる。
【０１３８】
また並列構成や垂直アドレッシングを採用することによって、書き込み動作や読み出し動作に用いる時間を減らすことなくリセット動作を行うことが可能になる。したがって、高精度及び低消費電力を両立させたアナログＦＩＦＯメモリを得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るアナログＦＩＦＯメモリを示す図であり、（ａ）は構成の概略を示す図、（ｂ）は動作の概略を示す図である。
【図２】 メモリバス回路の構成の一例を示す図である。
【図３】 （ａ）は書き込み回路の構成の一例を示す図であり、（ｂ）は読み出し回路の構成の一例を示す図である。
【図４】 本発明の第１の実施形態に係るアナログＦＩＦＯメモリの構成を示す図であり、リセット動作のときの状態を示す図である。
【図５】 本発明の第１の実施形態に係るアナログＦＩＦＯメモリの構成を示す図であり、読み出し動作のときの状態を示す図である。
【図６】 本発明の第１の実施形態に係るアナログＦＩＦＯメモリの構成を示す図であり、書き込み動作の時の状態を示す図である。
【図７】 本発明の第１の実施形態の変形例に係る読み出し回路の構成を示す図である。
【図８】 本発明の第１の実施形態に係るアナログＦＩＦＯメモリを複数メモリバス構成にした場合の回路構成を示す図である。
【図９】 ｍ行ｎ列のメモリセルを備えたアナログＦＩＦＯメモリにおける具体的なアドレッシング手法を示す図である。
【図１０】 本発明の第２の実施形態に係るアナログＦＩＦＯメモリの構成の概略を示す図である。
【図１１】 図１０に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリの動作の概略を示す図である。
【図１２】 本発明の第２の実施形態に係るアナログＦＩＦＯメモリの構成、及び各スイッチを制御する制御信号を示す図である。
【図１３】 図１２に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリを制御する各制御信号の時間変化を示す図である。
【図１４】 図１２に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリのＭＯＤＥ１における状態を示す図である。
【図１５】 図１２に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリのＭＯＤＥ２における状態を示す図である。
【図１６】 図１２に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリのＭＯＤＥ３における状態を示す図である。
【図１７】 図１２に示す本発明の第２の実施形態に係るアナログＦＩＦＯメモリのＭＯＤＥ４における状態を示す図である。
【図１８】 本発明の第３の実施形態に係るアナログＦＩＦＯメモリの構成の概略を示す図である。
【図１９】 本発明の第３の実施形態に係るアナログＦＩＦＯメモリのアドレッシングを示す図である。
【図２０】 （ａ）〜（ｄ）は本発明の第３の実施形態に係るアナログＦＩＦＯメモリの動作を示す図である。
【図２１】 本発明の第３の実施形態に係るアナログＦＩＦＯメモリの具体的な構成を示す図である。
【図２２】 図２１に示す本発明の第３の実施形態に係るアナログＦＩＦＯメモリの動作を示すタイミングチャートである。
【図２３】 本発明の第４の実施形態に係るアナログＦＩＦＯメモリの構成を示す図である。
【図２４】 （ａ）は本発明の第５の実施形態に係るアナログＦＩＦＯメモリのメモリバス回路の構成を示す図であり、（ｂ）は（ａ）に示すメモリバス回路において１個のメモリセルのスイッチがオン状態になったときの等価回路を示す図である。
【図２５】 本発明の第６の実施形態を説明するための図であり、（ａ）は従来のトランジスタのレイアウトを示す図、（ｂ）は本実施形態に係るトランジスタのレイアウトを示す図、（ｃ）はメモリセルのスイッチとして用いられたトランジスタに寄生するドレイン−ソース間容量を示す模式図である。
【図２６】 （ａ）はＮＴＳＣカラーＴＶ信号の周波数スペクトルを表す図であり、（ｂ）はＹＣ分離フィルタの周波数特性を示す図である。
【図２７】 （ａ）はＮＴＳＣカラーＴＶ信号に対してＹＣ分離を行うための回路の概略構成、（ｂ）はＣＣＤ回路を外付けしたＴＶ信号ＬＳＩの概略構成、（ｃ）は１チップＴＶ信号ＬＳＩの概略構成である。
【図２８】 （ａ）は従来のアナログＦＩＦＯメモリの基本構成を示す図であり、（ｂ）は（ａ）に示すアナログＦＩＦＯメモリを駆動するクロック信号を示すタイミングチャートである。
【図２９】 従来のアナログＦＩＦＯメモリの動作の概略を示す図である。
【図３０】 本発明に係るリセット動作の効果を示す図であり、（ａ）はリセット動作を行わないときのアナログＦＩＦＯメモリの周波数特性、（ｂ）は本発明に係るリセット動作を行ったときのアナログＦＩＦＯメモリの周波数特性である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ メモリバス回路
２ 書き込み回路
３ 読み出し回路
１０ メモリセル
１１ 容量素子
１２ スイッチ
１２Ａ ＭＯＳトランジスタ
１３ メモリバス
１３Ａ 第１のバス配線
１３Ｂ 第２のバス配線
１５ 入力手段
１６ 出力手段
３１ 容量素子
３２ スイッチ
３２Ａ 第１のスイッチ
３２Ｂ 第２のスイッチ
３３ 演算増幅器
３３ａ 逆相入力端子
３３ｂ 正相入力端子
３３ｃ 出力端子
１０１ａ 第１のメモリ部
１０１ｂ 第２のメモリ部
１２０ ダミーメモリセル
１２１ ダミー容量素子
１３０ ダミーメモリセル
１３１ ダミー容量素子
１４１ ソース
１４３ ドレイン
１４４ ゲート
１４５ 電気力線
Claims (11)
- 入力したアナログ信号を所定の時間遅延させて入力順に出力するアナログＦＩＦＯメモリであって、
アナログ信号を転送するメモリバスを構成する一対のバス配線と、前記一対のバス配線間に接続され、アナログ信号を記憶する複数のメモリセルとを有するメモリバス回路を備え、
各メモリセルに対して所定の順に、前記メモリバスを介してアナログ信号を読み出す読み出し動作及び前記メモリバスを介してアナログ信号を書き込む書き込み動作を行うものであり、
書き込み動作後であって、かつ、読み出し動作を行う前に、前記一対のバス配線同士の間に生じる配線間容量に蓄積された電荷が除去されるよう、前記一対のバス配線を所定の電位に設定するリセット動作を行う
ことを特徴とするアナログＦＩＦＯメモリ。 - 請求項１記載のアナログＦＩＦＯメモリにおいて、
前記メモリセルは、アナログ信号を電荷の形で蓄積する容量素子と、前記容量素子と前記メモリバスとの接続状態を切替制御するスイッチとを備え、
前記スイッチは、当該メモリセルがアナログ信号の読み出し及び書き込みを行う対象として選択されたとき、読み出し動作及び書き込み動作時にオン状態になるものである
ことを特徴とするアナログＦＩＦＯメモリ。 - 請求項２記載のアナログＦＩＦＯメモリにおいて、
前記メモリバス回路のメモリセルに、前記メモリバスを介してアナログ信号を書き込む書き込み回路と、
前記メモリバス回路のメモリセルから、前記メモリバスを介してアナログ信号を読み出す読み出し回路とを備え、
前記メモリバス回路は、
前記書き込み回路とメモリバスとを、書き込み動作時は導通状態にする一方、読み出し動作時は非導通状態にする入力手段と、
前記読み出し回路とメモリバスとを、読み出し動作時は導通状態にする一方、書き込み動作時は非導通状態にする出力手段とを備えたものであり、
リセット動作時において、
前記メモリバス回路は、入力手段によって書き込み回路とメモリバスとを非導通状態にすると共に出力手段によって読み出し回路とメモリバスとを導通状態にし、かつ、メモリバスに接続された全てのメモリセルのスイッチをオフ状態にする一方、前記読み出し回路は、前記出力手段を介してメモリバスと接続されたアナログ信号入力端子を所定の電位に設定する
ことを特徴とするアナログＦＩＦＯメモリ。 - 請求項３記載のアナログＦＩＦＯメモリにおいて、
前記読み出し回路は、
逆相入力端子が前記一対のバス配線の一方と前記出力手段を介して接続される一方、正相入力端子が前記一対のバスの他方と前記出力手段を介して接続されると共に所定の電位に設定された演算増幅器と、
前記演算増幅器の逆相入力端子と出力端子との間に設けられ、アナログ信号を電荷の形で蓄積する容量素子と、
前記演算増幅器の逆相入力端子と出力端子との間に前記容量素子と並列に設けられ、前記演算増幅器の逆相入力端子と出力端子との接続状態を切替制御するスイッチとを備え、
前記スイッチは、リセット動作時においてオン状態になる一方、読み出し動作時及び書き込み動作時においてオフ状態になる
とを特徴とするアナログＦＩＦＯメモリ。 - 請求項４記載のアナログＦＩＦＯメモリにおいて、
前記読み出し回路は、前記スイッチの代わりに、前記演算増幅器の逆相入力端子と前記所定の電位を有する電源との接続状態を切替制御する第１のスイッチと、前記演算増幅器の出力端子と前記所定の電位を有する電源との接続状態を切替制御する第２のスイッチとを備え、
前記第１及び第２のスイッチは、リセット動作時においてオン状態になる一方、読み出し動作時及び書き込み動作時においてオフ状態になる
ことを特徴とするアナログＦＩＦＯメモリ。 - 入力したアナログ信号を所定の時間遅延させて入力順に出力するアナログＦＩＦＯメモリであって、
アナログ信号を転送するメモリバスを構成する一対のバス配線と、前記一対のバス配線間に接続され、アナログ信号を記憶する複数のメモリセルとを有するメモリバス回路を備え、
各メモリセルに対して所定の順に、前記メモリバスを介してアナログ信号を読み出す読み出し動作及び前記メモリバスを介してアナログ信号を書き込む書き込み動作を行うものであり、
書き込み動作後であって、かつ、読み出し動作を行う前に、前記メモリバスに関して前記メモリセルと等価的に並列の関係にある寄生容量に蓄積された電荷が除去されるよう、前記一対のバス配線を所定の電位に設定するリセット動作を行うものであり、
前記メモリバス回路をそれぞれ有する複数のメモリ部を備え、
前記複数のメモリ部は、読み出し動作及び書き込み動作を並行して行い、かつ一のメモリ部が読み出し動作を行うとき、他のメモリ部が書き込み動作を行うものであり、
各メモリ部は、読み出し動作を行う前にリセット動作を行う
ことを特徴とするアナログＦＩＦＯメモリ。 - 請求項６記載のアナログＦＩＦＯメモリにおいて、
前記複数のメモリ部のうち一のメモリ部がリセット動作を行い、続いて読み出し動作を行うとき、他のメモリ部は書き込み動作を行う
ことを特徴とするアナログＦＩＦＯメモリ。 - 請求項６記載のアナログＦＩＦＯメモリにおいて、
前記複数のメモリ部のうち一のメモリ部が読み出し動作を行うとき、他のメモリ部は書き込み動作を行い、続いてリセット動作を行う
ことを特徴とするアナログＦＩＦＯメモリ。 - 請求項６記載のアナログＦＩＦＯメモリにおいて、
前記複数のメモリ部の個数は３以上であり、
前記複数のメモリ部のうち一のメモリ部が読み出し動作を行い、かつ他のメモリ部が書き込み動作を行うとき、前記一及び他のメモリ部以外のメモリ部がリセット動作を行う
ことを特徴とするアナログＦＩＦＯメモリ。 - 入力したアナログ信号を所定の時間遅延させて入力順に出力するアナログＦＩＦＯメモリであって、
アナログ信号を転送するメモリバスを構成する一対のバス配線と、前記一対のバス配線間に接続され、アナログ信号を記憶する複数のメモリセルとを有するメモリバス回路を備え、
各メモリセルに対して所定の順に、前記メモリバスを介してアナログ信号を読み出す読み出し動作及び前記メモリバスを介してアナログ信号を書き込む書き込み動作を行うものであり、
書き込み動作後であって、かつ、読み出し動作を行う前に、前記メモリバスに関して前記メモリセルと等価的に並列の関係にある寄生容量に蓄積された電荷が除去されるよう、前記一対のバス配線を所定の電位に設定するリセット動作を行うものであり、
前記メモリバス回路を複数個備え、この複数のメモリバス回路のうち一のメモリバス回路に対して読み出し動作及び書き込み動作を行ったとき、次に、前記一のメモリバス回路以外のメモリバス回路に対して読み出し動作及び書き込み動作を行うものであり、
一のメモリバス回路に対して読み出し動作及び書き込み動作を行うとき、次に読み出し動作及び書き込み動作を行う他のメモリバス回路に対してリセット動作を行う
ことを特徴とするアナログＦＩＦＯメモリ。 - 請求項１０記載のアナログＦＩＦＯメモリにおいて、
各メモリバス回路のメモリセルに対して、垂直アドレッシングを行うものである
ことを特徴とするアナログＦＩＦＯメモリ。
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