JPH10162596A - アナログｆｉｆｏメモリ及びスイッチング素子 - Google Patents

Abstract

(57)【要約】 【課題】 アナログＦＩＦＯメモリとして、書き込み時
と読み出し時とにおけるアナログ信号の誤差をなくし
て、書き込まれたアナログ信号が精度良く読み出せるよ
うにする。 【解決手段】 メモリセル１０からメモリバス１３を介
してアナログ信号を読み出す動作の前に、メモリバス１
３の寄生容量６１に蓄積された電荷が除去されるよう、
メモリバス１３を所定の電位に設定するリセット動作を
行う。入力手段１５によって書き込み回路２とメモリバ
ス１３とを切り離すと共に出力手段１６によって読み出
し回路３とメモリバス１３とを接続した状態で、読み出
し回路３のスイッチ３２をオン状態にする。このとき読
み出し回路３の演算増幅器３３の正相及び逆相入力端子
３３ａ，３３ｂは同一電位になるので、第１及び第２の
バス配線１３Ａ，１３Ｂは同一電位になる。このため、
寄生容量６１の電荷は放電される。各メモリセル１０の
スイッチ１２はオフ状態にしているので、容量素子１１
に蓄積された，アナログ信号を表す電荷は保持されたま
まである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアナログＦＩＦＯメ
モリに関するものであり、特に書き込み時と読み出し時
とにおけるアナログ信号の誤差を無くして、アナログＦ
ＩＦＯメモリの精度を向上させる技術に属する。

【０００２】

【従来の技術】周知のとおり、従来のテレビ信号処理技
術はアナログ回路を用いて実現されている。テレビ信号
処理技術の中でも、近年、最も発展してきた技術がＹ／
Ｃ分離技術である。Ｙ／Ｃ分離とは、カラーテレビ信号
から輝度信号（Ｙ信号）と色差信号（Ｃ信号）とを分離
する技術である。Ｙ／Ｃ分離は、従来アナログバンドパ
スフィルタやアナログバンドエリミネーションフィルタ
を用いて行われていたが、近年カラーテレビ信号の性質
を巧妙に利用したＹ／Ｃ分離が実現されるようになって
きた。

【０００３】図２６を用いて前記のＹ／Ｃ分離を説明す
る。図２６（ａ）はＮＴＳＣカラーテレビ信号の周波数
スペクトルを表す図である。図２６（ａ）に示すよう
に、ＮＴＳＣカラーテレビ信号のうち輝度信号の周波数
スペクトルは、ＤＣから４．２ＭＨｚ付近までＮＴＳＣ
カラーテレビ信号の水平同期信号の周波数で変調されて
分布している。これに対し色差信号の周波数スペクトル
は、３．５７９５４Ｍｚを中心に輝度信号に対してちょ
うど入れ子になるように、同様にＮＴＳＣカラーテレビ
信号の水平同期信号の周波数で変調されて分布してい
る。したがって、この輝度信号（Ｙ信号）と色差信号
（Ｃ信号）とを分離するためには、図２６（ｂ）に示す
ような伝達関数を持つフィルタを実現すればよい。

【０００４】このためには、図２７（ａ）に示すよう
に、ＮＴＳＣカラーテレビ信号（ＮＴＳＣ Ｃｏｍｐｏ
ｓｉｔｅ）をこのＮＴＳＣカラーテレビ信号の水平同期
信号の一周期だけ遅延させて、元のＮＴＳＣカラーテレ
ビ信号と加算又は減算すればよい。すなわち前記のよう
なＹ／Ｃ分離を実現するためには、ＮＴＳＣカラーテレ
ビ信号の水平同期信号の一周期だけ遅延させるために、
アナログのメモリ回路が必要になる。

【０００５】従来は、このようなアナログのメモリ回路
としてはＣＣＤ回路が用いられていた。ところが、ＣＣ
Ｄ回路は、バイポーラトランジスタやＣＭＯＳトランジ
スタを製造するシリコンプロセスとは別のプロセス技術
を用いて製造されるため、バイポーラトランジスタやＣ
ＭＯＳトランジスタと同一のシリコンウエハ上に形成で
きないという問題があった。このため従来のＴＶ信号Ｌ
ＳＩでは、図２７（ｂ）に示すように、ＣＣＤ回路で構
成したアナログメモリを外づけにしてＮＴＳＣカラーテ
レビ信号処理回路を実現しなければならなかった。

【０００６】そこで、アナログＦＩＦＯメモリをバイポ
ーラトランジスタやＣＭＯＳトランジスタ回路によって
構成して、図２７（ｃ）に示すような１チップＴＶ信号
ＬＳＩを実現しようとする試みがなされてきた。

【０００７】図２８（ａ）は従来のアナログＦＩＦＯメ
モリの基本構成を示す図である（Ken A. Nishimura et
al."A Monolithic Analog Video Comb Filter in 1.2-
μm CMOS",IEEE Journal of Solid-State Circuite,Vo
l.28,No.12,December 1993,pp1331-1339に開示）。図２
８（ａ）において、１はメモリセル１０が接続されたメ
モリバス１３Ａ，１３Ｂを備えたメモリバス回路、２は
メモリバス回路１のメモリセル１０に入力信号を書き込
む，スイッチトキャパシタサンプルホールド（ＳＣＳ
Ｈ）回路２０と演算増幅器２５を備えた書き込み回路、
３はメモリバス回路１のメモリセル１０から出力信号を
読み出す読み出し回路である。メモリバス回路１は書き
込み回路２からの信号入力を制御する入力手段１５及び
読み出し回路３への信号出力を制御する出力手段１６を
備えている。ここでは図２８（ａ）に示す従来のアナロ
グＦＩＦＯメモリは、図２８（ｂ）に示すようなハイア
クティブな二相クロック信号φ１，φ２によって駆動さ
れるものとする。

【０００８】クロック信号φ１がアクティブなときは、
ＳＣＳＨ回路２０はスイッチ２２ａ，２２ｃをオン状態
にして容量素子２１に入力アナログ信号をサンプルホー
ルドする。さらに出力手段１６のスイッチ１６Ａ，１６
Ｂがオン状態になりメモリバス１３Ａ，１３Ｂはともに
アナロググランド電位になるので、メモリセル１０の容
量素子１１に蓄えられた電荷は電荷保存則に従い読み出
し回路３の容量素子３１に転送される。

【０００９】次にクロック信号φ２がアクティブになる
と、ＳＣＳＨ回路２０はスイッチ２２ｂ，２２ｄをオン
状態にし、容量素子２１の両端はアナロググランド電位
になるため、容量素子２１の電荷は電荷保存則に従いメ
モリセル１０の容量素子１１に転送される。もちろんこ
のとき入力手段１５のスイッチ１５Ａ，１５Ｂはオン状
態になっている。またこのとき、読み出し回路３のアナ
ログスイッチ３２もオン状態になり、容量素子３１に蓄
積された電荷は放電される。再びクロック信号φ１がア
クティブになると、前回と同様にメモリセル１０の容量
素子１１に蓄えられた電荷が電荷保存則に従って容量素
子３１に転送される。

【００１０】このような動作によって、ＳＣＳＨ回路２
０によってサンプリングされたアナログ信号がメモリセ
ル１０に一旦蓄えられ、読み出し回路３の容量素子３１
まで転送される。ここで、容量素子２１の容量値をＣ
１、入力信号電圧をＶｉｎとすると、容量素子２１に蓄
えられる電荷量Ｑｉｎは次のようになる。 Ｑｉｎ＝Ｖｉｎ・Ｃ１ …（１） メモリセル１０の容量素子１１には容量素子２１に蓄積
された電荷がそのまま転送されるので、同じ電荷量Ｑｉ
ｎが蓄えられる。さらに容量素子１１に蓄えられた電荷
が読み出し回路３に転送されるので、このとき容量素子
３１の両端に生じる電圧Ｖｏｕｔは、容量素子３１の容
量値をＣ３とすると、次のようになる。 Ｖｏｕｔ＝Ｖｉｎ・Ｃ１／Ｃ３ …（２）

【００１１】

【発明が解決しようとする課題】前記のような動作は理
想的でありこのような動作が実現できれば従来の回路で
も何ら問題はないが、実際には、従来のアナログＦＩＦ
Ｏメモリには、書き込まれたアナログ信号が読み出し時
において必ずしも正確に再現できない、すなわち書き込
み時と読み出し時とにおいてアナログ信号に誤差が生じ
てしまうという問題があった。

【００１２】このようなアナログ信号の誤差が生じる原
因としては、大きく２つが考えられる。

【００１３】まず１つは、メモリバス間に存在する配線
間容量等の寄生容量による電荷の蓄積である。

【００１４】図２８に示す従来のアナログＦＩＦＯメモ
リにおいて、配線間容量６１が存在する場合には、クロ
ック信号φ１がアクティブのときに（すなわち書き込み
動作のときに）書き込み回路２の容量素子２１からメモ
リセル１０の容量素子１１に転送されるべき電荷の一部
が配線間容量６１に蓄積されてしまう。配線間容量６１
に蓄えられた電荷は、クロック信号φ２がアクティブに
なると（すなわち読み出し動作のときに）そのまま読み
出し回路３に転送される。言い換えると、書き込み動作
のときに配線間容量６１に蓄積された電荷は、続く読み
出し動作のときにメモリバス回路１から出力されてしま
うことになる。

【００１５】一方、アナログＦＩＦＯメモリでは、リー
ドモディファイライト動作、すなわちメモリセルからア
ナログ信号を読み出した後にこのメモリセルに新たなア
ナログ信号を書き込むという動作を行うので、メモリセ
ルのアドレスは、メモリセルにアナログ信号が書き込ま
れた後に変更される。図２８に示すような従来のアナロ
グＦＩＦＯメモリでは、クロック信号φ１がアクティブ
になってからクロック信号φ２がアクティブになるまで
の間に、メモリセルのアドレスが変化する。

【００１６】したがって、書き込み動作のときに配線間
容量６１に蓄積された電荷が続く読み出し動作のときに
出力されるということは、この読み出し動作によって本
来読み出すべき，過去に一のメモリセルに書き込まれた
アナログ信号に、直前の書き込み動作によって他のメモ
リセルに書き込まれるべきアナログ信号の一部が加わっ
て、メモリバス回路２から出力されることを意味する。
すなわち、アナログＦＩＦＯメモリから読み出されたア
ナログ信号は、この読み出し動作の直前の書き込み動作
によって配線間容量６１に蓄積された電荷に相当する誤
差を含むことなる。

【００１７】例えば、過去に一のメモリセルに蓄えられ
た電荷をＱｍとすると、電荷Ｑｍが前記一のメモリセル
から正常に読み出された場合には、出力電圧Ｖｏｕｔは
次のようになるはずである。 Ｖｏｕｔ＝Ｑｍ／Ｃ３ …（３） ところが配線間容量Ｃｐが存在する場合には、読み出し
動作の直前の書き込み動作によってアナログ信号Ｖｓが
他のメモリセル（容量値をＣ２とする）に書き込まれた
とすると、次のような電荷Ｑｐが配線間容量Ｃｐに蓄え
られることになる。 Ｑｐ＝Ｃ１・Ｖｓ・Ｃｐ／（Ｃｐ＋Ｃ２） …（４） したがって、前記一のメモリセルの読み出し動作のとき
には、この電荷Ｑｐによって生じる電圧が式（３）に示
す電圧値に加算されて出力されるので、出力電圧Ｖｏｕ
ｔは次のようになってしまう。 Ｖｏｕｔ＝Ｑｍ／Ｃ３ ＋（Ｃ１／Ｃ３）・Ｖｉｎ・Ｃｐ／（Ｃｐ＋Ｃ２） …（５）

【００１８】そしてもう１つの原因は、読み出し動作と
書き込み動作とにおけるメモリバスの電位差、及び読み
出し動作毎のメモリバスの電位のばらつきである。

【００１９】図２８に示す従来のアナログＦＩＦＯメモ
リにおいて、クロック信号φ２がアクティブになり書き
込み回路２の容量素子２１からメモリセル１０の容量素
子１１への電荷の転送が完了したとき（すなわち書き込
み動作が終了したとき）、メモリバス１３Ａの電位はア
ナロググランド電位になる一方、メモリバス１３Ｂの電
位Ｖｂは次のようになる。 Ｖｂ＝Ｖａｎｇ＋Ｖｉｎ …（６） ここで、Ｖａｎｇはアナロググランド電位であり、Ｖｉ
ｎは書き込まれたアナログ信号電位である。すなわち、
読み出し動作開始時のメモリバス１３Ｂの電位は、直前
に書き込まれたアナログ信号の影響を受けて変化する。

【００２０】一方、メモリセル１０からアナログ信号が
読み出されたときはメモリバス１３Ａ，１３Ｂの電位は
ともにアナロググランド電位になるので、書き込み動作
開始時にはメモリバス１３Ａ，１３Ｂの電位はともにア
ナロググランド電位である。

【００２１】すなわち、読み出し動作と書き込み動作と
において、メモリバス１３Ｂの電位が異なることにな
る。しかも、読み出し動作におけるメモリバス１３Ｂの
電位はその直前の書き込み動作によって書き込まれたア
ナログ信号の影響を受けるので、読み出し動作毎にばら
つくことになる。

【００２２】アナログＦＩＦＯメモリをシリコンプロセ
スによって製造した場合、メモリバスは通常、予め見積
もることが困難な多くの寄生容量を有している。このた
め、メモリセルからアナログ信号を読みだすときに、メ
モリバスの寄生容量に蓄えられた電荷も一緒に読み出さ
れてしまう可能性があり、すでに説明したように、メモ
リバスの電位は読み出し動作と書き込み動作とで異な
り、しかも読み出し動作毎にばらつくので、メモリバス
の寄生容量に起因する誤差がアナログ信号に生じてしま
うことになる。

【００２３】このように、従来のアナログＦＩＦＯメモ
リでは、メモリバスの配線間容量等の寄生容量の影響に
よって、書き込まれたアナログ信号が読み出し時におい
て必ずしも正確に再現できない、すなわち書き込み時と
読み出し時とにおいてアナログ信号に誤差が生じてしま
うという問題があった。

【００２４】前記の問題に鑑み、本発明は、アナログＦ
ＩＦＯメモリとして、書き込み時と読み出し時とにおけ
るアナログ信号の誤差を減らして、書き込まれたアナロ
グ信号が精度良く読み出せるようにすることを目的とす
る。

【００２５】

【課題を解決するための手段】前記の課題を解決するた
め、請求項１の発明が講じた解決手段は、入力したアナ
ログ信号を所定の時間遅延させて入力順に出力するアナ
ログＦＩＦＯメモリとして、アナログ信号を記憶する複
数のメモリセルと、各メモリセルに接続され、アナログ
信号を転送するメモリバスとを有するメモリバス回路を
備え、各メモリセルに対して所定の順に、前記メモリバ
スを介してアナログ信号を読み出す読み出し動作及び前
記メモリバスを介してアナログ信号を書き込む書き込み
動作を行うものであり、読み出し動作を行う前に、前記
メモリバスの寄生容量に蓄積された電荷が除去されるよ
う、前記メモリバスを所定の電位に設定するリセット動
作を行うものである。

【００２６】請求項１の発明によると、読み出し動作の
前にメモリバスを所定の電位に設定するリセット動作を
行うことによって、メモリバスの寄生容量に蓄積された
電荷が除去され、また読み出し動作毎のメモリバス電位
のばらつきがなくなるので、メモリバスの寄生容量の影
響を受けることなく、メモリセルからアナログ信号を読
み出すことができる。したがって、書き込み時と読み出
し時とにおけるアナログ信号の誤差を減らすことがで
き、書き込まれたアナログ信号を精度良く読み出すこと
が可能になる。

【００２７】そして、請求項２の発明では、前記請求項
１のアナログＦＩＦＯメモリにおけるメモリセルは、ア
ナログ信号を電荷の形で蓄積する容量素子と、前記容量
素子と前記メモリバスとの接続状態を切替制御するスイ
ッチとを備え、前記スイッチは、当該メモリセルがアナ
ログ信号の読み出し及び書き込みを行う対象として選択
されたとき、読み出し動作及び書き込み動作時にオン状
態になるものとする。

【００２８】また、請求項３の発明では、前記請求項２
のアナログＦＩＦＯメモリにおいて、前記メモリバス回
路のメモリセルに、前記メモリバスを介してアナログ信
号を書き込む書き込み回路と、前記メモリバス回路のメ
モリセルから、前記メモリバスを介してアナログ信号を
読み出す読み出し回路とを備え、前記メモリバス回路
は、前記書き込み回路とメモリバスとを、書き込み動作
時は導通状態にする一方、読み出し動作時は非導通状態
にする入力手段と、前記読み出し回路とメモリバスと
を、読み出し動作時は導通状態にする一方、書き込み動
作時は非導通状態にする出力手段とを備えたものであ
り、リセット動作時において、前記メモリバス回路は、
入力手段によって書き込み回路とメモリバスとを非導通
状態にすると共に出力手段によって読み出し回路とメモ
リバスとを導通状態にし、かつ、メモリバスに接続され
た全てのメモリセルのスイッチをオフ状態にする一方、
前記読み出し回路は、前記出力手段を介してメモリバス
と接続されたアナログ信号入力端子を所定の電位に設定
するものである。

【００２９】そして、請求項４の発明では、前記請求項
３のアナログＦＩＦＯメモリにおいて、前記メモリバス
は、第１及び第２のバス配線によって構成されており、
前記読み出し回路は、逆相入力端子が前記第１のバス配
線と前記出力手段を介して接続される一方、正相入力端
子が前記第２のバス配線と前記出力手段を介して接続さ
れ、かつ所定の電位に設定された演算増幅器と、前記演
算増幅器の逆相入力端子と出力端子との間に設けられ、
アナログ信号を電荷の形で蓄積する容量素子と、前記演
算増幅器の逆相入力端子と出力端子との間に前記容量素
子と並列に設けられ、前記演算増幅器の逆相入力端子と
出力端子との接続状態を切替制御するスイッチとを備
え、前記スイッチは、リセット動作時においてオン状態
になる一方、読み出し動作時及び書き込み動作時におい
てオフ状態になるものとする。

【００３０】さらに、請求項５の発明では、前記請求項
４のアナログＦＩＦＯメモリにおける読み出し回路は、
前記スイッチの代わりに、前記演算増幅器の逆相入力端
子と前記所定の電位を有する電源との接続状態を切替制
御する第１のスイッチと、前記演算増幅器の出力端子と
前記所定の電位を有する電源との接続状態を切替制御す
る第２のスイッチとを備えたものであり、前記第１及び
第２のスイッチは、リセット動作時においてオン状態に
なる一方、読み出し動作時及び書き込み動作時において
オフ状態になるものとする。

【００３１】請求項５の発明によると、読み出し回路の
演算増幅器の逆相入力端子及び出力端子は、リセット動
作において、単に短絡されるのでなく所定の電位を有す
る電源に接続されるので、読み出し回路がリセット動作
時に発振することを防止することができる。

【００３２】また、請求項６の発明では、前記請求項１
のアナログＦＩＦＯメモリは、前記メモリバス回路をそ
れぞれ有する複数のメモリ部を備えたものとし、前記複
数のメモリ部は、読み出し動作及び書き込み動作を並行
して行い、かつ一のメモリ部が読み出し動作を行うと
き、他のメモリ部が書き込み動作を行うものであり、各
メモリ部は、読み出し動作を行う前にリセット動作を行
うものとする。

【００３３】請求項６の発明によると、書き込み動作や
読み出し動作に用いる時間を減らすことなくリセット動
作を行うことが可能になるので、高精度及び低消費電力
を両立させたアナログＦＩＦＯメモリを実現することが
できる。

【００３４】そして、請求項７の発明では、前記請求項
６のアナログＦＩＦＯメモリにおいて、前記複数のメモ
リ部のうち一のメモリ部がリセット動作を行い、続いて
読み出し動作を行うとき、他のメモリ部は書き込み動作
を行うものとする。

【００３５】また、請求項８の発明では、前記請求項６
のアナログＦＩＦＯメモリにおいて、前記複数のメモリ
部のうち一のメモリ部が読み出し動作を行うとき、他の
メモリ部は書き込み動作を行い、続いてリセット動作を
行うものとする。

【００３６】さらに、請求項９の発明では、前記請求項
６のアナログＦＩＦＯメモリにおいて、前記複数のメモ
リ部の個数は３以上であり、前記複数のメモリ部のうち
一のメモリ部が読み出し動作を行い、かつ他のメモリ部
が書き込み動作を行うとき、前記一及び他のメモリ部以
外のメモリ部がリセット動作を行うものとする。

【００３７】また、請求項１０の発明では、前記請求項
１のアナログＦＩＦＯメモリは、前記メモリバス回路を
複数個備え、この複数のメモリバス回路のうち一のメモ
リバス回路に対して読み出し動作及び書き込み動作を行
ったとき、次に、前記一のメモリバス回路以外のメモリ
バス回路に対して読み出し動作及び書き込み動作を行う
ものであり、一のメモリバス回路に対して読み出し動作
及び書き込み動作を行うとき、次に読み出し動作及び書
き込み動作を行う他のメモリバス回路に対してリセット
動作を行うものとする。

【００３８】請求項１１の発明によると、書き込み動作
や読み出し動作に用いる時間を減らすことなくリセット
動作を行うことが可能になるので、高精度及び低消費電
力を両立させたアナログＦＩＦＯメモリを実現すること
ができる。

【００３９】さらに、請求項１１の発明では、前記請求
項１０のアナログＦＩＦＯメモリにおいて、各メモリバ
ス回路のメモリセルに対して、垂直アドレッシングを行
うものとする。

【００４０】また、請求項１２の発明が講じた解決手段
は、入力したアナログ信号を所定の時間遅延させて入力
順に出力するアナログＦＩＦＯメモリとして、アナログ
信号を記憶する複数のメモリセルと、各メモリセルに接
続され、アナログ信号を転送するメモリバスとを有する
メモリバス回路を備え、前記メモリセルは、アナログ信
号を電荷の形で蓄積する容量素子と、前記容量素子とメ
モリバスとの接続状態を切替制御するスイッチとを有
し、前記スイッチは、当該メモリセルがアナログ信号の
読み出し及び書き込みを行う対象として選択されたと
き、読み出し動作及び書き込み動作時にオン状態になる
ものであり、前記メモリバス回路は、前記メモリバスに
接続された容量素子を有するダミーメモリセルをさらに
備えているものである。

【００４１】請求項１２の発明によると、メモリバスに
接続された容量素子を有するダミーメモリセルによって
アナログ信号書き込み時のメモリセルの容量が見かけ上
大きくなるので、メモリバスの寄生容量によって生じる
電荷転送誤差の影響を相対的に小さくすることができ
る。したがって、メモリバスの寄生容量がアナログＦＩ
ＦＯメモリの入出力特性に及ぼす影響を低減させること
ができる。

【００４２】そして、請求項１３の発明では、前記請求
項１２のアナログＦＩＦＯメモリにおいて、前記ダミー
メモリセルは、前記メモリバスの両端に前記複数のメモ
リセルを挟むように設けられているものとする。

【００４３】請求項１３の発明によると、読み出し及び
書き込み対象のメモリセルのレイアウト上の位置による
メモリバスのインピーダンスの変化が減少するため、メ
モリバス回路のセトリング特性を安定させることが可能
になり、アナログＦＩＦＯメモリの入出力特性を改善す
ることができる。

【００４４】また、請求項１４の発明が講じた解決手段
は、入力したアナログ信号を所定の時間遅延させて入力
順に出力するアナログＦＩＦＯメモリとして、アナログ
信号を記憶する複数のメモリセルと、各メモリセルに接
続され、かつアナログ信号を転送するメモリバスとを備
え、前記メモリセルは、アナログ信号を蓄積する素子
と、この素子とメモリバスとの接続状態を切替制御する
スイッチとを有し、前記スイッチは、ドレイン及びソー
スのうち一方がメモリバスに接続されると共に他方が前
記素子に接続され、かつ、ゲートに制御信号が入力され
るＭＯＳトランジスタによって構成されており、前記Ｍ
ＯＳトランジスタは、このＭＯＳトランジスタのドレイ
ンからソースに漏れる電気力線が遮断されるよう、ドレ
インとソースとの間にゲートが挿入されたレイアウトパ
ターンを有するものである。

【００４５】請求項１４の発明によると、メモリセルの
スイッチとして用いるＭＯＳトランジスタに寄生するド
レイン−ソース間容量が格段に小さくなるので、メモリ
バスの寄生容量そのものを減らすことができる。

【００４６】また、請求項１５の発明が講じた解決手段
は、前記請求項１４の発明をアナログＦＩＦＯメモリ以
外の用途にも適用するものであり、素子と信号線との接
続状態を切替制御するスイッチング素子として、ドレイ
ン及びソースのうち一方が前記素子に接続されると共に
他方が前記信号線に接続され、ゲートに制御信号が入力
されるＭＯＳトランジスタによって構成されており、前
記ＭＯＳトランジスタは、このＭＯＳトランジスタのド
レインからソースに漏れる電気力線が遮断されるよう、
ドレインとソースとの間にゲートが挿入されたレイアウ
トパターンを有するものである。

【００４７】請求項１５の発明によると、ＭＯＳトラン
ジスタに寄生するドレイン−ソース間容量が格段に小さ
くなるので、素子及び信号線に生じる寄生容量を大幅に
減らすことができる。

【００４８】

【発明の実施の形態】

（第１の実施形態）図１は本発明の第１の実施形態に係
るアナログＦＩＦＯメモリを示す図であり、（ａ）は構
成の概略を示す図、（ｂ）は動作の概略を示す図であ
る。

【００４９】本実施形態に係るアナログＦＩＦＯメモリ
は、図１（ａ）に示すように、アナログ信号を記憶する
メモリセルが接続されたメモリバスを有するメモリバス
回路１、メモリセルにメモリバスを介してアナログ信号
を書き込む書き込み回路２、及びメモリセルからメモリ
バスを介してアナログ信号を読み出す読み出し回路３に
よって構成されている。

【００５０】本実施形態に係るアナログＦＩＦＯメモリ
において特徴的なことは、読み出し動作の前に、メモリ
バスの寄生容量に蓄積された電荷を取り除くリセット動
作を行うことである。すなわち図１（ｂ）に示すよう
に、本実施形態に係るアナログＦＩＦＯメモリの動作
は、基本的にリセット、読み出し及び書き込みの３つに
分けられる。まずリセット動作によってメモリバスをリ
セットし、次に読み出し動作によって、リセットしたメ
モリバスに接続されたメモリセル（アドレスｍ）からア
ナログ信号を読み出す。このとき、アナログ信号が読み
出されたメモリセルに蓄積されている電荷量は０になる
ので、次に書き込み動作によって、このメモリセルに入
力信号を書き込む。

【００５１】従来のアナログＦＩＦＯメモリでは、メモ
リバスの寄生容量の存在によって、アナログＦＩＦＯメ
モリから読み出されるアナログ信号がその直前にアナロ
グＦＩＦＯメモリに書き込まれたアナログ信号の影響を
受けてしまうという問題があった。したがって、直前に
書き込まれたアナログ信号の影響を排除するために、メ
モリバスをリセットする動作をアナログ信号の読み出し
動作の前に行う。

【００５２】図２はメモリバス回路１の構成の一例を示
す回路図である。図２において、１０はアナログ信号を
記憶するメモリセル、１３は第１及び第２のバス配線１
３Ａ，１３Ｂからなるメモリバス、１５は書き込み回路
２とメモリバス１３との接続状態を制御する入力手段、
１６は読み出し回路３とメモリバス１３との接続状態を
制御する出力手段である。メモリセル１０は第１及び第
２のバス配線１３Ａ，１３Ｂ間に直列に接続された，ア
ナログ信号を電荷の形で蓄積する容量素子１１及びスイ
ッチ１２を有しており、スイッチ１２はメモリセルスイ
ッチ駆動信号Ｓ１及びメモリセル選択信号ＳＬに従って
動作するスイッチ制御手段１２ｃによってオンオフを切
替制御される。入力手段１５はスイッチ１５Ａ，１５Ｂ
を有しており、スイッチ１５Ａ，１５Ｂは入力スイッチ
駆動信号Ｓ２及びメモリセル選択信号ＳＬに従って動作
するスイッチ制御手段１５ｃによってオンオフを切替制
御される。出力手段１６はスイッチ１６Ａ，１６Ｂを有
しており、スイッチ１６Ａ，１６Ｂは出力スイッチ駆動
信号Ｓ３及びメモリセル選択信号ＳＬに従って動作する
スイッチ制御手段１６ｃによってオンオフを切替制御さ
れる。

【００５３】メモリバスのリセットとは、図２に示すよ
うなメモリバス回路１を例にとると、第１及び第２のバ
ス配線１３Ａ，１３Ｂの電位を同一電位又は一定電位差
にする動作のことである。これによりメモリバス１３の
寄生容量に蓄積される電荷は０又は一定になり、アナロ
グ信号の読み出し動作において、直前に書き込まれたア
ナログ信号の影響を受けることはなくなる。

【００５４】図３（ａ）は書き込み回路２の構成の一例
を示す図であり、図３（ｂ）は読み出し回路３の構成の
一例を示す図である。図３（ａ）に示すように、書き込
み回路２はスイッチトキャパシタサンプルホールド回路
（ＳＣＳＨ回路）２０及び演算増幅器２５によって構成
されており、ＳＣＳＨ回路２０は入力信号を電荷の形で
一旦蓄積する容量素子２１、及びスイッチ２２ａ，２２
ｂ，２２ｃ，２２ｄからなる。スイッチ２２ａ，２２ｃ
は第１の書き込みスイッチ駆動信号Ｓ４によってオンオ
フを切替制御される一方、スイッチ２２ｂ，２２ｄは第
２の書き込みスイッチ駆動信号Ｓ５によってオンオフを
切替制御される。また図３（ｂ）に示すように、読み出
し回路３は出力信号を電荷の形で一旦蓄積する容量素子
３１、スイッチ３２及び演算増幅器３３によって構成さ
れている。スイッチ３２は読み出しスイッチ駆動信号Ｓ
６によってオンオフを切替制御される。

【００５５】本実施形態に係るアナログＦＩＦＯメモリ
のリセット動作、読み出し動作及び書き込み動作につい
て図４〜図６を用いて説明する。

【００５６】図４〜図６は図１（ａ）の概略構成におい
て図２及び図３の回路構成を用いたときの本実施形態に
係るアナログＦＩＦＯメモリの構成を示す図である。図
４はリセット動作のときの状態を、図５は読み出し動作
のときの状態を、図６は書き込み動作のときの状態をそ
れぞれ示している。また６１はメモリバス１３の寄生容
量であって第１及び第２のバス配線１３Ａ，１３Ｂ間の
配線間容量である。なお図４〜図６において、説明を簡
単にするために、メモリセル１０は１個のみを示してお
り、また各スイッチの制御に関わる制御手段及び信号は
省略している。

【００５７】本実施形態に係るリセット動作では、第１
のバス配線１３Ａと第２のバス配線１３Ｂを所定の電位
（例えばアナロググランド電位）にし、さらに読み出し
回路３において演算増幅器３３と並列に接続された容量
素子３１の電荷量を０にする。このようなリセット動作
によって、第１及び第２のバス配線１３Ａ，１３Ｂは同
一電位になるため、第１及び第２のバス配線１３Ａ，１
３Ｂの配線間容量６１に蓄積された電荷量は０になる。
さらに、読み出し動作開始時と書き込み動作開始時とに
おいて第１及び第２のバス配線１３Ａ，１３Ｂの電位が
等しくなるため、第１及び第２のバス配線１３Ａ，１３
Ｂ間の配線間容量６１の影響を受けることなくメモリセ
ル１０から電荷の読み出しを行うことができる。

【００５８】本実施形態に係るリセット動作には読み出
し回路３を利用する。すなわち図４に示すように、リセ
ット動作において、メモリバス回路１の入力手段１５の
スイッチ１５Ａ，１５Ｂをオフ状態にすると共に出力手
段１６のスイッチ１６Ａ，１６Ｂをオン状態にし、また
メモリバス１３に接続された全てのメモリセル１０のス
イッチ１２をオフ状態にする。さらに読み出し回路３の
スイッチ３２をオン状態にする。このとき、読み出し回
路３の演算増幅器３３の逆相及び正相入力端子３３ａ，
３３ｂは同一電位になり、これによって、読み出し回路
３の演算増幅器３３の逆相及び正相入力端子３３ａ，３
３ｂに出力手段１６を介してそれぞれ接続された，メモ
リバス回路１の第１及び第２のバス配線１３Ａ，１３Ｂ
は同一電位になる。このため、配線間容量６１に蓄えら
れた電荷は放電され、配線間容量６１の電荷量は０にな
る。このようにして、本実施形態に係るアナログＦＩＦ
Ｏメモリにおけるリセット動作が完了する。

【００５９】次にリセット動作に引き続いて読み出し動
作が行われる。図５に示すように、読み出し動作におい
て、読み出し回路３のスイッチ３２をオフ状態にして演
算増幅器３３のリセット状態を解除する。この後、メモ
リセル１０のスイッチ１２をオン状態にし、メモリセル
１０の容量素子１１に蓄積された電荷を読み出し回路３
の容量素子３１に転送する。電荷の転送が完了すると、
メモリバス回路１の第１及び第２のバス配線１３Ａ，１
３Ｂは再び同一電位になる。このようにして、読み出し
動作が完了する。

【００６０】またリセット動作及び読み出し動作におい
て、書き込み回路２のＳＣＳＨ回路２０において、スイ
ッチ２２ａ，２２ｃをオン状態にすると共にスイッチ２
２ｂ，２２ｄをオフ状態にする。これによって、入力ア
ナログ信号が電荷の形でＳＣＳＨ回路２０の容量素子２
１に蓄積される。

【００６１】次に読み出し動作に引き続いて書き込み動
作が行われる。図６に示すように、書き込み動作におい
て、メモリバス回路１の入力手段１５のスイッチ１５
Ａ，１５Ｂをオン状態にすると共に、出力手段１６のス
イッチ１６Ａ，１６Ｂをオフ状態にする。一方、書き込
み回路２のＳＣＳＨ回路２０において、スイッチ２２
ｂ，２２ｄをオン状態にすると共にスイッチ２２ａ，２
２ｃをオフ状態にする。このとき、書き込み回路２の演
算増幅器２５によって、ＳＣＳＨ回路２０の容量素子２
１に蓄積された電荷がメモリセル１０の容量素子１１ま
で転送される。

【００６２】（第１の実施形態の変形例）図７は図３
（ｂ）に示す通常のアナログＦＩＦＯメモリの読み出し
回路３に代えて用いられる、本変形例に係る読み出し回
路３Ａの構成を示す図である。図７に示す本変形例に係
る読み出し回路３Ａでは、通常のアナログＦＩＦＯメモ
リの読み出し回路３におけるスイッチ３２に代えて、演
算増幅器３３の逆相入力端子３３ａ及び出力端子３３ｃ
をアナロググランド電源に接続するか否かを切替制御す
る第１及び第２のスイッチ３２Ａ，３２Ｂが設けられて
いる。第１及び第２のスイッチ３２Ａ，３２Ｂは、共
に、読み出しスイッチ駆動信号Ｓ６によって制御され
る。

【００６３】図３（ｂ）に示す読み出し回路３におい
て、スイッチ３２の役割は演算増幅器３３の逆相入力端
子３３ａと出力端子３３ｃとを短絡し、逆相入力端子３
３ａ及び出力端子３３ｃの電位をアナロググランド電位
にして容量素子３１の電荷量を０にすることである。と
ころが、逆相入力端子３３ａと出力端子３３ｃとを短絡
すると、読み出し回路３が不安定になり発振してしまう
可能性がある。

【００６４】図３（ｂ）に示すような容量素子３１によ
って帰還がかけられた演算増幅器３３では、容量素子３
１の逆相入力端子３３ａ側の電荷が固定されたときは、
容量素子３１の電荷は動けなくなるため演算増幅器３３
の状態も安定する。このことは、演算増幅器３３の状態
が無条件に安定になることを示している。言い換える
と、ＳＣＳＨ回路２０のように演算増幅器２５の逆相入
力端子２５ａと出力端子２５ｃとの間に並列接続された
容量に電荷を転送する回路では、電荷を転送し終わった
とき回路は必ず安定状態になり、発振状態になることは
ない。

【００６５】すなわち図３（ｂ）に示すような読み出し
回路３が不安定状態になるすなわち発振状態に陥る可能
性があるのは、スイッチ３２がオン状態になったときで
ある。

【００６６】そこで図７に示す本変形例に係る読み出し
回路３Ａでは、演算増幅器３３の逆相入力端子３３ａと
出力端子３３ｃとを短絡するとき、逆相入力端子３３ａ
及び出力端子３３ｃを共に直接アナロググランド電源に
接続することによって、その電位を強制的にアナロググ
ランド電位にすることを特徴とする。

【００６７】すなわち図７に示す読み出し回路３Ａにお
いて、演算増幅器３３の逆相入力端子３３ａと出力端子
３３ｃとを短絡するときは、第１及び第２のスイッチ３
２Ａ，３２Ｂを共にオン状態にして逆相入力端子３３ａ
及び出力端子３３ｃの電位を共にアナロググランド電位
にすることによって、回路をリセットする。このような
方式によって、演算増幅器３３の逆相入力端子３３ａと
出力端子３３ｃとを短絡するとき、その電位がアナログ
グランド電源によって強制的にアナロググランド電位に
固定されることになる。したがって、いかなる状態でも
発振する危険性のない安定した読み出し回路３Ａが実現
できる。

【００６８】なお本発明の第１の実施形態は、複数個の
メモリセル１０を有する複数のメモリバス回路１を備え
たアナログＦＩＦＯメモリにも容易に適用することがで
きる。

【００６９】図８はアナログＦＩＦＯメモリを複数メモ
リバス構成にした場合の回路構成の一例を示す図であ
り、書き込み回路２と読み出し回路３との間に複数のメ
モリバス回路１が並列に構成されたものを示している。
なお図８では書き込み回路２との接続端子４ａ，４ｂ及
び読み出し回路３との接続端子５ａ，５ｂを示してお
り、書き込み回路２と読み出し回路３は図示を省略して
いる。

【００７０】図８において、４１はメモリセル選択信号
ＳＬを出力するアドレス発生回路である。メモリセル選
択信号ＳＬは、行アドレス選択信号ＳＲ１〜ＳＲ３と列
アドレス選択信号ＳＣ１〜ＳＣ３との２つに分かれる。
ここでは各信号は全てローアクティブであるものとして
いるので、入力手段１５のスイッチ制御手段１５ｃはＯ
Ｒゲート１５ｄによって実現されると共に出力手段１６
のスイッチ制御手段１６ｃはＯＲゲート１６ｄによって
実現される。すなわち、入力手段１５において、行アド
レス選択信号ＳＲ１〜ＳＲ３と入力スイッチ駆動信号Ｓ
２とが共に“Ｌ”のときスイッチ１５Ａ，１５Ｂがオン
状態になり、出力手段１６において、行アドレス選択信
号ＳＲ１〜ＳＲ３と出力スイッチ駆動信号Ｓ３とが共に
“Ｌ”のときスイッチ１６Ａ，１６Ｂがオン状態にな
る。言い換えると、行アドレス選択信号ＳＲ１〜ＳＲ３
によって選択されたメモリバス回路１のみが、入力手段
１５のスイッチ１５Ａ，１５Ｂ及び出力手段１６のスイ
ッチ１６Ａ，１６Ｂをオン状態にすることができる。

【００７１】次にメモリセル１０のスイッチ１２の駆動
方法について説明する。メモリセル１０のスイッチ１２
は、ＯＲゲート１２ｄ，１２ｅによって生成される，行
アドレス選択信号ＳＲ１〜ＳＲ３のうちの１つと列アド
レス選択信号ＳＣ１〜ＳＣ３のうちの１つとメモリセル
スイッチ駆動信号Ｓ１との論理和信号によって駆動され
る。したがって、行アドレス選択信号と列アドレス選択
信号により選択されたメモリセル１０のみがメモリセル
スイッチ駆動信号Ｓ１をスイッチ１２に伝達することが
できる。例えば図８において行アドレス選択信号ＳＲ２
と列アドレス選択信号ＳＣ２とが“Ｌ”になったときに
は、メモリセル１０ｘのみがメモリセルスイッチ駆動信
号Ｓ１をスイッチ１２に伝達することができる。すなわ
ち、行アドレス選択信号と列アドレス選択信号によって
メモリバス回路１とメモリセル１０とを自由に選択する
ことができるので、任意のメモリセル１０に対してアナ
ログ信号の書き込み読み出しを行うことができる。

【００７２】図９はアナログＦＩＦＯメモリの具体的な
アドレッシング手法を説明するための図である。図９で
はｍ行ｎ列のメモリセルを備えたアナログＦＩＦＯメモ
リを示している。図９において、４２ａはｍ進カウンタ
であってメモリアドレスの上位ビットを指定する上位カ
ウンタ、４２ｂはｎ進カウンタであってメモリアドレス
の下位ビットを指定する下位カウンタであり、上位カウ
ンタ４２ａ及び下位カウンタ４２ｂによってアドレス信
号発生回路が構成されている。下位カウンタ４２ｂは外
部から与えられるクロックに従ってインクリメント動作
を行う。また４３は下位カウンタ４２ｂの桁あふれ信号
であり、上位カウンタ４２ａはこの桁あふれ信号４３に
従ってインクリメント動作を行う。

【００７３】すなわち、メモリアドレスは下位カウンタ
４２ｂのインクリメント動作によって順に（１，１）、
（１，２）、（１，３）と進み、（１，ｎ）までいくと
下位カウンタ４２ｂから桁あふれ信号４３が出力される
ので上位カウンタ４２ａがインクリメント動作を行い、
これによって（２，１）がメモリアドレスとして指定さ
れる。同様にして（ｍ，ｎ）までメモリアドレスが指定
された後、再び（１，１）に戻る。したがって、各メモ
リセルに書き込まれたアナログ信号は、下位カウンタ４
２ｂに与えられるクロックの周期をＴとすると、（ｍ＊
ｎ＊Ｔ）後に読み出されることになる。

【００７４】本実施形態におけるメモリセルアドレス切
り替えのタイミングは、図１に示すように、メモリセル
に信号を書き込んだ後である。すなわち、入力されたア
ナログ信号をメモリセルに書き込んだ後に次のメモリセ
ルがアクセスされ、リセット動作の後にアナログ信号が
読み出される。このときこのメモリセルには、前記の説
明のとおり（ｍ＊ｎ＊Ｔ）前に書き込まれたアナログ信
号が格納されている。したがって、図９に示すようなア
ドレッシングによって、遅延時間が（ｍ＊ｎ＊Ｔ）のア
ナログＦＩＦＯメモリとして動作することになる。

【００７５】（第２の実施形態）図１０は本発明の第２
の実施形態に係るアナログＦＩＦＯメモリの構成の概略
を示す図である。図１０に示すように、本発明の第２の
実施形態に係るアナログＦＩＦＯメモリは、同一構成か
らなる第１及び第２のメモリ部１０１ａ，１０１ｂを備
えており、第１及び第２のメモリ部１０１ａ，１０１ｂ
はそれぞれ、アナログ信号を記憶するメモリセルが接続
されたメモリバスを有するメモリバス回路１、メモリセ
ルにメモリバスを介してアナログ信号を書き込む書き込
み回路２、メモリセルからメモリバスを介してアナログ
信号を読み出す読み出し回路３によって構成されてい
る。

【００７６】また５は第１及び第２のメモリ部１０１
ａ，１０１ｂから出力されたアナログ信号をサンプルホ
ールドするサンプルホールド回路であり、５１は第１及
び第２のメモリ部１０１ａ，１０１ｂから出力されたア
ナログ信号を電荷の形で蓄積する容量素子、５２ａは第
１のメモリ部１０１ａと容量素子５１との接続／非接続
を切替制御するスイッチ、５２ｂは第２のメモリ部１０
１ｂと容量素子５１との接続／非接続を切替制御するス
イッチ、５３はバッファアンプである。スイッチ５２ａ
は第１のサンプルホールドスイッチ駆動信号Ｓ７によっ
て制御される一方、スイッチ５２ｂは第２のサンプルホ
ールドスイッチ駆動信号Ｓ８によって制御される。

【００７７】図１１は図１０に示す本実施形態に係るア
ナログＦＩＦＯメモリの動作の概略を示す図である。図
１１に示すように、本実施形態に係るアナログＦＩＦＯ
メモリにおいて、第１及び第２のメモリ部１０１ａ，１
０１ｂは共に第１の実施形態と同様に、リセット動作、
読み出し動作及び書き込み動作を繰り返し行う。また第
１及び第２のメモリ部１０１ａ，１０１ｂは並列動作
し、クロック信号に同期して、一方が書き込み動作を行
う間に他方がリセット動作及び読み出し動作を行う。こ
の結果、クロック周期毎にアナログ信号の入出力が行わ
れる。

【００７８】図１０及び図１１に示すように、本実施形
態では、アナログＦＩＦＯメモリを同一の構成からなる
２つのメモリ部１０１ａ，１０１ｂに分けて、それぞれ
並列動作させている。このような並列構成は、例えばＴ
Ｖ信号の遅延用に用いる場合に極めて有効である。この
ことについて説明する。

【００７９】図２９は従来のアナログＦＩＦＯメモリの
動作の概略を示す図である。図２９に示すように、従来
のアナログＦＩＦＯメモリではクロック周期毎にアナロ
グ信号の読み出し動作及び書き込み動作を行う。すなわ
ち、読み出し動作や書き込み動作に割り当て可能な時間
はクロック周期の半分ということになる。通常、ＮＴＳ
Ｃカラー信号をアナログＦＩＦＯメモリを用いて遅延す
る場合は、クロック周期は約７０ｎｓである。したがっ
て、読み出し動作や書き込み動作に割り当て可能な時間
は約３５ｎｓになる。この時間内にアナログ信号の読み
出しや書き込みを行うためにはアナログＦＩＦＯメモリ
に対して非常な高速動作が要求され、この時間内に、さ
らにリセット動作等の読み出しや書き込み以外の動作を
実施することは事実上不可能である。

【００８０】本実施形態に係るアナログＦＩＦＯメモリ
では、２つのメモリ部１０１ａ，１０１ｂを並列構成し
て読み出し動作と書き込み動作とを並列に実行するの
で、従来と比べて２倍の時間を読み出し動作や書き込み
動作に割り当てることができ、読み出し動作の前にリセ
ット動作を実行可能な時間の余裕を作ることができる。
したがって、例えばＴＶ信号の遅延用に用いる場合で
も、読み出し動作の前にリセット動作を実行することが
できる。

【００８１】本実施形態に係るアナログＦＩＦＯメモリ
の具体的な動作について図１２〜図１７を用いて詳しく
説明する。

【００８２】図１２は図１０の概略構成において図２及
び図３の回路構成を用いたときの本実施形態に係るアナ
ログＦＩＦＯメモリの構成を示す図である。また図１２
では各スイッチを制御する制御信号も併せて図示してい
る。なお説明を簡単にするために、第１及び第２のメモ
リ部１０１ａ，１０１ｂのメモリセル１０はそれぞれ１
個のみを示している。

【００８３】図１２に示すように、制御信号Ｍ１Ｒ１
は、第１のメモリ部１０１ａにおいて、書き込み回路２
の第１の書き込みスイッチ駆動信号Ｓ４及びメモリセル
回路１の出力スイッチ駆動信号Ｓ３として与えられる一
方、第２のメモリ部１０１ｂにおいて、書き込み回路２
の第２の書き込みスイッチ駆動信号Ｓ５及びメモリセル
回路１の入力スイッチ駆動信号Ｓ２として与えられる。
すなわち、制御信号Ｍ１Ｒ１によって、第１のメモリ部
１０１ａでは書き込み回路２のスイッチ２２ａ，２２
ｃ、及びメモリセル回路１のスイッチ１６Ａ，１６Ｂが
制御される一方、第２のメモリ部１０１ｂでは書き込み
回路２のスイッチ２２ｂ，２２ｄ、及びメモリセル回路
１のスイッチ１５Ａ，１５Ｂが制御される。

【００８４】一方、制御信号Ｍ２Ｒ１は、第１のメモリ
部１０１ａにおいて、書き込み回路２の第２の書き込み
スイッチ駆動信号Ｓ５及びメモリセル回路１の入力スイ
ッチ駆動信号Ｓ２として与えられる一方、第２のメモリ
部１０１ｂにおいて、書き込み回路２の第１の書き込み
スイッチ駆動信号Ｓ４及びメモリセル回路１の出力スイ
ッチ駆動信号Ｓ３として与えられる。すなわち、制御信
号Ｍ２Ｒ１によって、第１のメモリ部１０１ａでは書き
込み回路２のスイッチ２２ｂ，２２ｄ、及びメモリセル
回路１のスイッチ１５Ａ，１５Ｂが制御される一方、第
２のメモリ部１０１ｂでは書き込み回路２のスイッチ２
２ａ，２２ｃ、及びメモリセル回路１のスイッチ１６
Ａ，１６Ｂが制御される。

【００８５】また制御信号Ｍ１Ｒ２は、第１のメモリ部
１０１ａの読み出し回路３の読み出しスイッチ駆動信号
Ｓ６及びサンプルホールド回路５の第２のサンプルホー
ルドスイッチ駆動信号Ｓ８として与えられる。すなわ
ち、制御信号Ｍ１Ｒ２によって、第１のメモリ部１０１
ａの読み出し回路３のスイッチ３２及びサンプルホール
ド回路５のスイッチ５２ｂが制御される。

【００８６】一方、制御信号Ｍ２Ｒ２は、第２のメモリ
部１０１ｂの読み出し回路３の読み出しスイッチ駆動信
号Ｓ６及びサンプルホールド回路５の第１のサンプルホ
ールドスイッチ駆動信号Ｓ７として与えられる。すなわ
ち、制御信号Ｍ２Ｒ２によって、第２のメモリ部１０１
ａの読み出し回路３のスイッチ３２及びサンプルホール
ド回路５のスイッチ５２ａが制御される。

【００８７】また制御信号Ｍ１Ｒ３は第１のメモリ部１
０１ａのメモリバス回路１のメモリセルスイッチ駆動信
号Ｓ１として与えられ、制御信号Ｍ２Ｒ１と共にＯＲゲ
ート１２ｆに入力される。第１のメモリ部１０１ａのメ
モリセル１０のスイッチ１２は、制御信号Ｍ１Ｒ３，Ｍ
２Ｒ１の論理和信号によって制御される。一方、制御信
号Ｍ２Ｒ３は第２のメモリ部１０１ｂのメモリバス回路
１のメモリセルスイッチ駆動信号Ｓ１として与えられ、
制御信号Ｍ１Ｒ１と共にＯＲゲート１２ｆに入力され
る。第２のメモリ部１０１ｂのメモリセル１０のスイッ
チ１２は、制御信号Ｍ２Ｒ３，Ｍ１Ｒ１の論理和信号に
よって制御される。

【００８８】図１３は図１２に示すアナログＦＩＦＯメ
モリを制御する各制御信号の時間変化を示す図である。
図１３において、制御信号は全てローアクティブな信号
であるあるものとしている。またＭ１Ａｄｄｒｅｓｓは
第１のメモリ部１０１ａのメモリセルアドレスであり、
Ｍ２Ａｄｄｒｅｓｓは第２のメモリ部１０１ｂのメモリ
セルアドレスである。

【００８９】図１３に示すように、図１２に示すアナロ
グＦＩＦＯメモリの動作は、各制御信号の時間変化に従
って、４つのモードＭＯＤＥ１〜ＭＯＤＥ４に分けられ
る。図１４〜図１７は図１２に示すアナログＦＩＦＯメ
モリの各モードＭＯＤＥ１〜ＭＯＤＥ４における状態を
示す図である。図１２に示すアナログＦＩＦＯメモリの
各モードにおける動作を、図１４〜図１７を用いて説明
する。

【００９０】（ＭＯＤＥ１）まずＭＯＤＥ１では、第１
のメモリ部１０１ａは読み出し動作のためのメモリバス
１３のリセット動作及び入力アナログ信号のサンプリン
グを行い、一方、第２のメモリ部１０１ｂは書き込み動
作を行う。

【００９１】メモリバス１３のリセット動作には読み出
し回路３を利用する。すなわち図１４に示すように、第
１のメモリ部１０１ａにおいて、読み出し回路３のスイ
ッチ３２をオン状態にするとともに出力手段１６のスイ
ッチ１６Ａ，１６Ｂをオン状態にする。すると、第１の
バス配線１３Ａと第２のバス配線１３Ｂは共にアナログ
グランド電位になり、さらに容量素子３１に蓄えられる
電荷も０になる。このとき、メモリセル１０のスイッチ
１２は容量素子１１がリセットされないようにオフ状態
になっている。また、これと同時にＳＣＳＨ回路２０の
スイッチ２２ａ，２２ｃがオン状態になることによっ
て、入力アナログ信号が容量素子２１にサンプリングさ
れる。

【００９２】一方、第２のメモリ部１０１ｂにおいて、
ＳＣＳＨ回路２０のスイッチ２２ｂ，２２ｄがオン状態
になり、かつ、入力手段１５のスイッチ１５Ａ，１５Ｂ
がオン状態になるので、容量素子２１の電荷がメモリバ
ス１３を介してメモリセル１０の容量素子１１に転送さ
れる。すなわち書き込み動作が行われる。さらにこのと
き、サンプルホールド回路５のスイッチ５２ｂがオン状
態になることによって、読み出し回路３の出力アナログ
信号がサンプルホールド回路５の容量素子５１にサンプ
リングされる。

【００９３】（ＭＯＤＥ２）次にＭＯＤＥ２では、第１
のメモリ部１０１ａは読み出し動作を行う。すなわち図
１５に示すように、第１のメモリ部１０１ａにおいて、
読み出し回路３のスイッチ３２はオフ状態になると共に
メモリセル１０のスイッチ１２がオン状態になり、これ
によって、メモリセル１０の容量素子１１の電荷はメモ
リバス１３を介して読み出し回路３の容量素子３１に転
送される。

【００９４】一方、第２のメモリ部１０１ｂは引き続き
書き込み動作を行うが、サンプルホールド回路５はスイ
ッチ５２ｂがオフ状態になることによって、ホールド状
態になる。

【００９５】（ＭＯＤＥ３）ＭＯＤＥ３ではＭＯＤＥ１
とは逆に、第１のメモリ部１０１ａは書き込み動作を行
い、一方、第２のメモリ１０１ｂは読み出し動作のため
のメモリバス１３のリセット動作及び入力アナログ信号
のサンプリングを行う。

【００９６】すなわち図１６に示すように、第１のメモ
リ部１０１ａにおいて、ＳＣＳＨ回路２０のスイッチ２
２ｂ，２２ｄがオン状態になると共に入力手段１５のス
イッチ１５Ａ，１５Ｂはオン状態になるので、書き込み
回路２の容量素子２１の電荷がメモリバス１３を介して
メモリセル１０の容量素子１１に転送される。さらにこ
のとき、サンプルホールド回路５のスイッチ５２ａがオ
ン状態になることによって、読み出し回路３の出力アナ
ログ信号がサンプルホールド回路５の容量素子５１にサ
ンプリングされる。

【００９７】一方、第２のメモリ部１０１ｂにおいて、
読み出し回路３のスイッチ３２をオン状態にすると共に
出力手段１６のスイッチ１６Ａ，１６Ｂをオン状態にす
ることによって、メモりバス１３、及び読み出し回路３
の容量素子３２はリセットされる。これと同時にＳＣＳ
Ｈ回路２０のスイッチ２２ａ、２２ｃがオン状態になる
ことによって、入力アナログ信号が書き込み回路２の容
量素子２１にサンプリングされる。

【００９８】（ＭＯＤＥ４）最後にＭＯＤＥ４では、Ｍ
ＯＤＥ２とは逆に、第２のメモリ部１０１ｂが読み出し
動作を行う。すなわち図１７に示すように、第２のメモ
リ部１０１ｂにおいて、読み出し回路３のスイッチ３２
がオフ状態になると共にメモリセル１０のスイッチ１２
がオン状態になることによって、メモリセル１０の容量
素子１１に蓄積された電荷がメモリバス１３を介して読
み出し回路３の容量素子３１に転送される。一方、第１
のメモリ部１０１ａは引き続き書き込み動作を行うが、
サンプルホールド回路５はスイッチ５２ａがオフ状態に
なることによってホールド状態になる。

【００９９】このような各モードＭＯＤＥ１〜ＭＯＤＥ
４における動作を繰り返すことによって、図１１に示す
ような本実施形態に係るアナログＦＩＦＯメモリの動作
を実現することができる。

【０１００】なお、並列動作する第１及び第２のメモリ
部１０１ａ，１０１ｂのうち、一方が読み出し動作を行
う間に他方が書き込み動作及びリセット動作を行うよう
に、各制御信号によって制御してもかまわない。

【０１０１】また、メモリバス回路１をそれぞれ有する
メモリ部を３個以上設けて、並列動作させてもよい。こ
の場合は例えば、一のメモリ部が書き込み動作を行うと
き、他のメモリ部が読み出し動作を行うようにし、この
間にまた別のメモリ部がリセット動作を行うようにすれ
ばよい。

【０１０２】（第３の実施形態）図１８は本発明の第３
の実施形態に係るアナログＦＩＦＯメモリの構成の概略
を示す図である。図１８に示すように、本発明の第３の
実施形態に係るアナログＦＩＦＯメモリは、アナログ信
号を記憶するメモリセルが接続されたメモリバスを有す
るメモリバス回路１を複数個備えている。また６は読み
出し回路３から出力されたアナログ信号をサンプルホー
ルドするサンプルホールド回路であり、６１は読み出し
回路３から出力されたアナログ信号を電荷の形で蓄積す
る容量素子、６２は読み出し回路３と容量素子６１との
接続／非接続を切替制御するスイッチ、６３はバッファ
アンプである。

【０１０３】図１９は本実施形態に係るアナログＦＩＦ
Ｏメモリにおけるメモリセルのアドレッシングを示す図
である。本実施形態に係るアナログＦＩＦＯメモリで
は、図１９に示すように、メモリバス回路１におけるメ
モリセル１０の並びに対して垂直な方向にメモリセル１
０のアドレッシングを行う，いわゆる垂直アドレッシン
グを採用する。

【０１０４】本実施形態に係るアナログＦＩＦＯメモリ
も、読み出し動作の前にリセット動作を行う点では第１
の実施形態と同様である。本実施形態において特徴的な
ことは、メモリバスをリセットする動作をアナログ信号
を書き込む動作と並行して行うことである。この点につ
いて説明する。

【０１０５】アナログＦＩＦＯメモリが扱う信号がビデ
オ信号であるとすると、アナログＦＩＦＯメモリのサン
プリング周期は約７０ｎｓになる。したがって、メモリ
バスのリセット動作、並びにアナログ信号の読み出し動
作及び書き込み動作を７０ｎｓの間に完了させる必要が
ある。すなわち各動作は約２３ｎｓ以内に完了させなけ
ればならず、このとき書き込み回路２や読み出し回路３
で用いる演算増幅器に要求されるＧＢ積は１ＧＨｚにも
及ぶことになるが、この値はとても現実的なものではな
い。

【０１０６】したがって、本実施形態では、リセット動
作と書き込み動作とを並行して行い、この後に読み出し
動作を行うことによって、アナログＦＩＦＯメモリをビ
デオ信号の遅延用に用いたときでも、各動作に対して約
３５ｎｓの時間を割り当てることを可能にする。これに
よって、書き込み回路２及び読み出し回路３の演算増幅
器の負担を軽減することができ、消費電力を削減するこ
とができる。

【０１０７】リセット動作と書き込み動作とを並行して
行うためには、アナログ信号をメモリセルに書き込む期
間にメモリバスのリセットも同時に行わなければならな
い。ところが当然のことながら、同じメモリバスについ
て書き込み動作とリセット動作とを同時に実行すること
はできないので、本実施形態では図１９に示すように、
垂直アドレッシングを採用することによって、書き込み
動作とリセット動作とを並行して実行可能にする。垂直
アドレッシングを採用することによって、一のメモリバ
ス回路１にアナログ信号を書き込む動作と他のメモリバ
ス回路１をリセットする動作とを並行して行うことがで
きる。

【０１０８】図２０を用いて本実施形態に係るアナログ
ＦＩＦＯメモリの動作について説明する。図２０に示す
アナログＦＩＦＯメモリは４個のメモリバス回路１Ａ，
１Ｂ，１Ｃ，１Ｄを備えており、図２０（ａ）から
（ｄ）の順に各スイッチは動作する。図２０では、オン
状態になったスイッチに○を付している。

【０１０９】まず図２０（ａ）に示すように、メモリバ
ス回路１Ａにおいて入力手段１５のスイッチがオン状態
になると共に一のメモリセル１０のスイッチがオン状態
になり、スイッチがオン状態になったこのメモリセル１
０にアナログ信号が書き込まれる。一方、次にアナログ
信号が読み出されるメモリバス回路１Ｂでは出力手段１
６のスイッチがオン状態になり、かつ読み出し回路３の
スイッチ３２もオン状態になるので、メモリバス回路１
Ｂのメモリバス１３はリセットされる。すなわちメモリ
バス回路１Ａに対する書き込み動作とメモリバス回路１
Ｂに対するリセット動作とが並行して行われる。

【０１１０】次に図２０（ｂ）に示すように、メモリバ
ス回路１Ｂに対して読み出し動作が行われる。読み出し
回路３のスイッチ３２がオフ状態になると共に、メモリ
バス回路１Ｂの一のメモリセル１０のスイッチがオン状
態になるので、スイッチがオン状態になったメモリセル
１０からアナログ信号が読み出される。

【０１１１】次に図２０（ｃ）に示すように、読み出し
動作が行われたメモリバス回路１Ｂに対して書き込み動
作が行われる。メモリバス回路１Ｂの入力手段１５のス
イッチがオン状態になると共に一のメモリセル１０のス
イッチがオン状態になり、スイッチがオン状態になった
このメモリセル１０にアナログ信号が書き込まれる。一
方、次にアナログ信号が読み出されるメモリバス回路１
Ｃに対してリセット動作が行われる。メモリバス回路１
Ｃでは出力手段１６のスイッチがオン状態になり、か
つ、読み出し回路３のスイッチ３２もオン状態になるの
で、メモリバス回路１Ｃのメモリバス１３はリセットさ
れる。すなわちメモリバス回路１Ｂに対する書き込み動
作とメモリバス回路１Ｃに対するリセット動作とが並行
して行われる。

【０１１２】次に図２０（ｄ）に示すように、メモリバ
ス回路１Ｃに対して読み出し動作が行われる。読み出し
回路３のスイッチ３２がオフ状態になると共に、メモリ
バス回路１Ｃの一のメモリセル１０のスイッチがオン状
態になるので、スイッチがオン状態になったメモリセル
１０からアナログ信号が読み出される。

【０１１３】図２０から分かるように、本実施形態に係
るアナログＦＩＦＯメモリでは、メモリセルに対して垂
直にアドレッシングを行うことによって、一のメモリバ
ス回路に対する書き込み動作と前記一のメモリバス回路
の次に読み出し動作を行う他のメモリバス回路に対する
リセット動作とを並行して行うことを可能にしている。
本実施形態に係る技術的思想は、メモリバスに対して垂
直にアドレッシングを実行することによって、書き込み
動作とリセット動作とを並行して行うことを可能にし、
各動作における動作時間を十分に確保することによっ
て、演算増幅器の動作速度を低減し、その消費電力を低
減させることにある。

【０１１４】なお、必ずしも垂直アドレッシングを採用
しなくても、複数のメモリバス回路のうち一のメモリバ
ス回路に対して読み出し動作及び書き込み動作を行った
とき、次に、前記一のメモリバス回路以外のメモリバス
回路に対して読み出し動作及び書き込み動作を行うよう
にメモリセルのアドレスを指定すれば、本実施形態と同
様に、書き込み動作とリセット動作とを並行して行うこ
とが可能になる。

【０１１５】図２１は本実施形態に係るアナログＦＩＦ
Ｏメモリの具体的な構成方法を示す図である。なお図２
１では書き込み回路２との接続端子４ａ，４ｂ及び読み
出し回路３との接続端子５ａ，５ｂを示しており、書き
込み回路２と読み出し回路３は図示を省略している。図
２１に示すように、本実施形態に係る方式を実行させる
ために、書き込み動作を駆動する信号Ｓａを生成する書
き込み制御手段７１と、読み出し動作を駆動する信号Ｓ
ｂを生成する読み出し制御手段７２と、リセット動作を
駆動する信号Ｓｃを生成するリセット制御手段７３と、
読み出し動作及び書き込み動作を行うメモリバスを指定
する信号ＳＡ１を生成する第１のメモリバス指定手段７
４と、リセット動作を行うメモリバスを指定する信号Ｓ
Ａ２を生成する第２のメモリバス指定手段７５とを設け
ている。

【０１１６】図２２は図２１に示すアナログＦＩＦＯメ
モリの動作を示すタイミングチャートであり、信号Ｓ
ａ，Ｓｂ，Ｓｃの時間変化及び信号ＳＡ１，ＳＡ２が指
定するメモリバスのアドレスの時間変化を示している。
ここでは、信号は全てローアクティブであるものとして
いる。

【０１１７】リセット動作を行うメモリバスは、常に、
次に読み出し動作及び書き込み動作を行うメモリバスで
あればよい。したがって、第２のメモリバス指定手段７
５によって生成された信号ＳＡ２が指定するメモリバス
のアドレスは、第１のメモリバス指定手段７４によって
生成された信号ＳＡ１が指定するメモリバスの次のメモ
リバスのアドレスとする。

【０１１８】各メモリバス回路１の入力手段１５は、第
１のメモリバス指定手段７４によって生成された信号Ｓ
Ａ１によってアドレス指定された場合にのみ、書き込み
制御手段７１によって生成された駆動信号Ｓａによって
スイッチ１５Ａ，１５Ｂを駆動する。また各メモリバス
回路１の出力手段１６は、第１のメモリバス指定手段７
５によって生成された信号ＳＡ１によってアドレス指定
された場合は読み出し制御手段７２によって生成された
駆動信号Ｓｂによってスイッチ１６Ａ，１６Ｂを駆動す
る一方、第２のメモリバス指定手段７５によって生成さ
れた信号ＳＡ２によってアドレス指定された場合はリセ
ット制御手段７３によって生成された駆動信号Ｓｃによ
って、スイッチ１６Ａ，１６Ｂを駆動する。図２１に示
すような回路構成において図２２に示すような制御を行
うことによって、図２０に示すような各動作が具体的に
実現される。

【０１１９】（第４の実施形態）図２３は本発明の第４
の実施形態に係るアナログＦＩＦＯメモリの構成を示す
回路図である。本発明の第４の実施形態では、図２３に
示すように、メモリセル回路１において、第１及び第２
のバス配線１３Ａ，１３Ｂ間に予めダミー容量素子１２
１を設けている。ダミー容量素子１２１によってダミー
メモリセル１２０が構成されている。

【０１２０】ここで、ダミー容量素子１２１の容量値を
Ｃｄ、第１及び第２のバス配線１３Ａ，１３Ｂ間の配線
間容量６１の容量値をＣｐ、メモリセル１０の容量素子
１１の容量値をＣｃ、読み出し回路３の容量素子３１の
容量値をＣｃ、書き込み回路２の容量素子２１の容量値
を（Ｃｃ＋Ｃｄ）とする。このとき、入力アナログ信号
の電圧がＶｉｎであるとすると、書き込み回路２の容量
素子２１に蓄えられる電荷Ｑ１は、次のようになる。 Ｑ１＝Ｖｉｎ（Ｃｃ＋Ｃｄ） …（７） この電荷Ｑ１は書き込み動作において、メモリセル１０
の容量素子１１とダミー容量素子１２１と配線間容量６
１とに、容量値に応じて分かれて蓄積される。このとき
メモリセル１０の容量素子１１に蓄積される電荷Ｑ２
は、次のようになる。 Ｑ２＝Ｖｉｎ（Ｃｃ＋Ｃｄ）Ｃｃ／（Ｃｃ＋Ｃｄ＋Ｃｐ） …（８）

【０１２１】メモリセル１０の容量素子１１に蓄積され
た以外の、ダミー容量素子１２１及び配線間容量６１に
蓄えられた電荷は、リセット動作によって第１及び第２
のバス配線１３Ａ，１３Ｂがリセットされるのでなくな
る。このため、読み出し動作において読み出し回路３の
容量素子３１に転送される電荷はメモリセル１０の容量
素子１１に蓄積された電荷Ｑ２のみになるので、この電
荷Ｑ２によって生じる出力電圧Ｖｏｕｔは、次のように
なる。 Ｖｏｕｔ＝Ｑ２・Ｃｃ ＝Ｖｉｎ・（Ｃｃ＋Ｃｄ）／（Ｃｃ＋Ｃｄ＋Ｃｐ） ＝Ｖｉｎ／（１＋Ｃｐ／（Ｃｃ＋Ｃｄ）） …（９） すなわち、式（９）から、配線間容量６１が出力電圧Ｖ
ｏｕｔに及ぼす影響は次のような式で表されることが分
かる。 Ｃｐ／（Ｃｃ＋Ｃｄ） …（１０） つまり、配線間容量６１が出力電圧Ｖｏｕｔに及ぼす影
響はダミー容量素子１２１の存在によって小さくなり、
ダミー容量素子１２１の容量値Ｃｄが大きければ大きい
ほど、配線間容量６１が出力電圧Ｖｏｕｔに及ぼす影響
は小さくなることがわかる。

【０１２２】以上説明したように本実施形態によると、
メモリバスに接続された容量素子を有するダミーメモリ
セルを設けることによって、メモリバスの寄生容量がア
ナログＦＩＦＯメモリの入出力動作に及ぼす影響を低減
することができる。

【０１２３】本実施形態は第２の実施形態と組み合わせ
ることによって、より顕著な効果を得ることができ、例
えばＴＶ信号の遅延用にアナログＦＩＦＯメモリを用い
る場合でも、メモリバスの寄生容量の影響を低減するこ
とができる。

【０１２４】式（１０）から明らかなように、ダミー容
量素子１２１の容量値Ｃｄが大きければ大きいほど、配
線間容量６１が出力電圧Ｖｏｕｔに及ぼす影響が小さく
なる。ところがダミー容量素子１２１の容量値Ｃｄを大
きくした場合には、これに応じて、書き込み回路２から
メモリセル１０に電荷を転送する際のセトリング時間を
大きくとる必要が生じる。従来のアナログＦＩＦＯメモ
リでは、例えばＴＶ信号の遅延用に用いる場合には回路
を高速動作させる必要があるため、書き込み回路２から
メモリセル１０に電荷を転送する際のセトリング時間を
大きくとることは実際には極めて困難であった。

【０１２５】ところが第２の実施形態によると、第１及
び第２のメモリ部１０１ａ，１０１ｂの並列動作によっ
て、書き込み動作に割り当てられた時間が従来の２倍に
なるので、書き込み回路２からメモリセル１０に電荷を
転送する際のセトリング時間を十分大きくとることがで
きる。このためダミー容量素子１２１の容量値Ｃｄを、
メモリバスの寄生容量がアナログＦＩＦＯメモリの入出
力動作に及ぼす影響を低減するのに十分な大きさにする
ことができる。

【０１２６】（第５の実施形態）第４の実施形態は、メ
モリバスに予めダミーメモリセルを設けておくことによ
ってメモリバスの寄生容量の影響を低減するものであっ
た。本発明の第５の実施形態は、第４の実施形態で示し
たダミーメモリセルのレイアウト上の配置位置を工夫す
ることによって、読み出し及び書き込みの対象となるメ
モリセルの位置によるアナログＦＩＦＯメモリの入出力
特性のばらつきを抑制するものである。

【０１２７】図２４（ａ）は本発明の第５の実施形態に
係るアナログＦＩＦＯメモリのメモリバス回路１の構成
を示す回路図である。本実施形態では、図２４（ａ）に
示すように、第４の実施の形態で示したダミーメモリセ
ル１２０を２つに分割し、ダミーメモリセル１３０とし
てメモリバス１３の両端にメモリセル１０を挟み込むよ
うに配置する。ダミーメモリセル１３０は、メモリセル
１０の容量素子１１と同じ容量値をもつダミー容量素子
１３１、及びメモリセル１０のスイッチ１２のオン抵抗
と同じ抵抗値を持つ抵抗素子１３２を備えている。本実
施形態では、このダミーメモリセル１３０をメモリバス
１３の両端になるべく多く並列に配置する。

【０１２８】図２４（ｂ）は図２４（ａ）に示すメモリ
バス回路１において１個のメモリセル１０のスイッチが
オン状態になった場合の等価回路を示す図である。図２
４（（ｂ）において、第１及び第２のバス配線１３Ａ，
１３Ｂの配線抵抗をＲｂとし、メモリセル１０の１個あ
たりのスイッチ抵抗と容量値をそれぞれＲ１，Ｃｍとす
る。

【０１２９】メモリバス１３には複数個のメモリセル１
０が接続されているので、いずれのメモリセル１０に電
荷を転送するかによって電荷の転送経路が物理的に異な
ってくる。メモリバス１３のインピーダンスの変化が最
も大きいのは、読み出し及び書き込みの対象となるメモ
リセル１０の位置が、メモリバス１３の最も入力側から
最も出力側に変化した場合である。このときのメモリバ
ス１３のインピーダンスの変化を計算する。

【０１３０】いま、ダミーメモリセル１３０はメモリバ
ス１３の入力側端に（ｙ−１）個、、出力側端にｘ個配
置されているものとする。読み出し及び書き込みの対象
となるメモリセル１０の位置が最も入力側であるとき、
メモリバス１３の入力側端にダミーメモリセル１３０を
含めたメモリセルがｙ個、出力側端にダミーセル１３０
を含めたメモリセルがｘ個並列に接続されていることに
なる。この場合、メモリバス１３の入力側からみたイン
ピーダンスＺ１は次のようになる。 Ｚ１＝｛２Ｒｂ・ｘ（Ｒ１＋１／ｓＣｍ）＋（Ｒ１＋１／ｓＣｍ）²｝ ／｛２Ｒｂ・ｘｙ＋（ｘ＋ｙ）（Ｒ１＋１／ｓＣｍ）｝ …（１１） 一方、読み出し及び書き込みの対象となるメモリセル１
０の位置が最も出力側であるとき、メモリバス１３の入
力側端にダミーメモリセル１３０を含めたメモリセルが
（ｙ−１）個、出力側端にダミーセル１３０を含めたメ
モリセルが（ｘ＋１）個並列に接続されていることにな
る。ここで、メモリバス１３の入力側端に配置されたダ
ミーメモリセル１３０の個数と、出力側端に配置された
ダミーメモリセル１３０の個数とが等しいものとする
と、 ｙ−１＝ｘ …（１２） となるので、メモリバス１３の入力側端にダミーメモリ
セル１３０を含めたメモリセルがｘ個、出力側端にダミ
ーセル１３０を含めたメモリセルがｙ個並列に接続され
ていることになる。この場合のメモリバス１３の入力側
からみたインピーダンスＺ２は、式（１１）のｘとｙと
を入れ替えることによって計算でき、次のようになる。 Ｚ２＝｛２Ｒｂ・ｙ（Ｒ１＋１／ｓＣｍ）＋（Ｒ１＋１／ｓＣｍ）²｝ ／｛２Ｒｂ・ｘｙ＋（ｘ＋ｙ）（Ｒ１＋１／ｓＣｍ）｝ …（１３） したがって、読み出し及び書き込みの対象となるメモリ
セル１０の位置が、メモリバス１３の最も入力側から最
も出力側に変化した場合のインピーダンスの変化Ｚｃ
は、式（１３）に示すインピーダンスＺ２から式（１
１）に示すインピーダンスＺ１を引くことによって、次
のように求められる。 Ｚｃ＝２Ｒｂ（Ｒ１＋１／ｓＣｍ） ／｛２Ｒｂ・ｘｙ＋（ｘ＋ｙ）（Ｒ１＋１／ｓＣｍ）｝ …（１４） ここで、Ｒ１＞＞Ｒｂであれば、式（１４）は次のよう
に近似される。 Ｚｃ＝２Ｒｂ／（ｘ＋ｙ） …（１５） 式（１５）から分かるように、インピーダンスの変化Ｚ
ｃに対する配線抵抗Ｒｂの影響は１／（ｘ＋ｙ）に低減
される。すなわち、メモリバス１３の両端にメモリセル
１０を挟み込むようにダミーメモリセル１３０を配置す
ることによって、読み出し及び書き込みの対象となるメ
モリセル１０の位置によるメモリバス１３のインピーダ
ンスの変化を抑制することができる。

【０１３１】以上説明したように、本実施形態による
と、ダミーメモリセルをメモリバスの両端に設けること
によってメモリバスのインピーダンスを平均化すること
ができるので、読み出し及び書き込み対象のメモリセル
の位置によるアナログＦＩＦＯメモリの入出力特性のば
らつきを抑制することができ、読み出し及び書き込み対
象のメモリセルの位置によらず安定した入出力特性を実
現することができる。

【０１３２】（第６の実施形態）本発明の第６の実施形
態はメモリバスの寄生容量そのものを低減するトランジ
スタのレイアウトに関するものである。

【０１３３】図２５は本発明の第６の実施形態を説明す
るための図であり、同図中、（ａ）は従来のトランジス
タのレイアウトを示す図、（ｂ）は本実施形態に係るト
ランジスタのレイアウトを示す図、（ｃ）はメモリセル
のスイッチとして用いられたトランジスタに寄生するド
レイン−ソース間容量を示す模式図である。

【０１３４】メモリバスに寄生する配線間容量を減少さ
せるためにはメモリバス配線間の距離をできるだけ大き
くとればよい。ところが図２５（ｃ）に示すように、メ
モリセル１０のスイッチ１２を構成するＣＭＯＳトラン
ジスタ１２Ａには、レイアウト上必然的にドレイン−ソ
ース間容量１４６が生じる。すると、メモリセル１０の
容量素子１１とＣＭＯＳトランジスタ１２Ａのドレイン
−ソース間容量１４６との直列接続からなる配線間容量
がメモリバスに寄生することになり、この配線間容量の
容量値はほぼドレイン−ソース間容量１４６の容量値に
なる。このような配線間容量は、ＣＭＯＳトランジスタ
１２Ａのドレイン−ソース間容量１４６をなくさない限
りなくなることはなく、またこのような配線間容量はメ
モリセル１０の数が多くなればなるほど増加するので、
メモリセル１０を多数集積してアナログＦＩＦＯメモリ
を構成する場合には大きな問題となる。

【０１３５】そこで本実施形態では、ドレイン−ソース
間に電気力線が走らないようなトランジスタのレイアウ
トを提案する。そもそも容量とは、電気力線が一の電極
から他の電極に走ることによって形成される。したがっ
て、電気力線が走らなければ容量が形成されることはな
い。本実施形態ではこの点に着目し、ドレイン−ソース
間にゲート電極をレイアウトしてドレイン及びソースか
ら発生する電気力線をゲート電極上に終端させることに
よって、ドレイン−ソース間に電気力線が走ることを防
止し、ドレイン−ソース間容量が形成されないようにす
る。

【０１３６】図２５（ａ）に示すように、従来のトラン
ジスタのレイアウトでは、ドレイン１４３とソース１４
１との間のゲート電極１４４が配置されていない部分に
おいて電気力線１４５がドレイン−ソース間を走るの
で、ドレイン−ソース間により容量が形成されてしま
う。

【０１３７】これに対して本実施形態に係るトランジス
タのレイアウトでは、図２５（ｂ）に示すように、ドレ
イン１４３とソース１４１との間にゲート電極１４４が
隙間なく配置されるので、電気力線がドレイン−ソース
間を走ることを防止することができる。このようなレイ
アウトによって、ドレイン−ソース間容量の発生を防い
でいる。

【０１３８】以上説明したように、本実施形態による
と、メモリセルのスイッチ素子として用いるＣＭＯＳト
ランジスタにおいて、ドレイン−ソース間を電気力線が
走らないようなレイアウトにすることによってドレイン
−ソース間容量の形成を防止することができる。これに
よって、メモリバスに寄生する寄生容量そのものを小さ
くすることができる。

【０１３９】なお本実施形態に係るトランジスタのレイ
アウトは、アナログＦＩＦＯメモリのメモリセルのスイ
ッチとして用いられるトランジスタについてのみ適用さ
れるものではなく、素子と信号線との接続状態を切替制
御するスイッチング素子として用いられるトランジスタ
であれば適用することができ、本実施形態と同様の効果
が得られる。

【０１４０】図３０は本発明に係るリセット動作の効果
を示す図であり、同図中、（ａ）はリセット動作を行わ
ないときのアナログＦＩＦＯメモリの周波数特性、
（ｂ）は本発明に係るリセット動作を行ったときのアナ
ログＦＩＦＯメモリの周波数特性である。図３０から分
かるように、本発明に係るリセット動作を行うことによ
って、アナログＦＩＦＯメモリの周波数特性は平坦にな
り、従来よりもアナログＦＩＦＯメモリの入出力特性が
改善される。

【０１４１】

【発明の効果】以上のように本発明によると、読み出し
動作の前にメモリバスを所定の電位に設定するリセット
動作を行うことによって、メモリバスの寄生容量の影響
を受けることなく、メモリセルからアナログ信号を読み
出すことができる。したがって、書き込み時と読み出し
時とにおけるアナログ信号の誤差を減らすことができ、
書き込まれたアナログ信号を精度良く読み出すことが可
能になる。

【０１４２】また並列構成や垂直アドレッシングを採用
することによって、書き込み動作や読み出し動作に用い
る時間を減らすことなくリセット動作を行うことが可能
になる。したがって、高精度及び低消費電力を両立させ
たアナログＦＩＦＯメモリを得ることができる。

【０１４３】また、ダミーメモリセルを設けることによ
って、メモリセルの寄生容量がアナログＦＩＦＯメモリ
の入出力特性に及ぼす影響を低減させることができる。
さらに、メモリセルのスイッチとして用いるＭＯＳトラ
ンジスタのレイアウトパターンを改善することによっ
て、メモリバスの寄生容量そのものを減らすことができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るアナログＦＩＦ
Ｏメモリを示す図であり、（ａ）は構成の概略を示す
図、（ｂ）は動作の概略を示す図である。

【図２】メモリバス回路の構成の一例を示す図である。

【図３】（ａ）は書き込み回路の構成の一例を示す図で
あり、（ｂ）は読み出し回路の構成の一例を示す図であ
る。

【図４】本発明の第１の実施形態に係るアナログＦＩＦ
Ｏメモリの構成を示す図であり、リセット動作のときの
状態を示す図である。

【図５】本発明の第１の実施形態に係るアナログＦＩＦ
Ｏメモリの構成を示す図であり、読み出し動作のときの
状態を示す図である。

【図６】本発明の第１の実施形態に係るアナログＦＩＦ
Ｏメモリの構成を示す図であり、書き込み動作の時の状
態を示す図である。

【図７】本発明の第１の実施形態の変形例に係る読み出
し回路の構成を示す図である。

【図８】本発明の第１の実施形態に係るアナログＦＩＦ
Ｏメモリを複数メモリバス構成にした場合の回路構成を
示す図である。

【図９】ｍ行ｎ列のメモリセルを備えたアナログＦＩＦ
Ｏメモリにおける具体的なアドレッシング手法を示す図
である。

【図１０】本発明の第２の実施形態に係るアナログＦＩ
ＦＯメモリの構成の概略を示す図である。

【図１１】図１０に示す本発明の第２の実施形態に係る
アナログＦＩＦＯメモリの動作の概略を示す図である。

【図１２】本発明の第２の実施形態に係るアナログＦＩ
ＦＯメモリの構成、及び各スイッチを制御する制御信号
を示す図である。

【図１３】図１２に示す本発明の第２の実施形態に係る
アナログＦＩＦＯメモリを制御する各制御信号の時間変
化を示す図である。

【図１４】図１２に示す本発明の第２の実施形態に係る
アナログＦＩＦＯメモリのＭＯＤＥ１における状態を示
す図である。

【図１５】図１２に示す本発明の第２の実施形態に係る
アナログＦＩＦＯメモリのＭＯＤＥ２における状態を示
す図である。

【図１６】図１２に示す本発明の第２の実施形態に係る
アナログＦＩＦＯメモリのＭＯＤＥ３における状態を示
す図である。

【図１７】図１２に示す本発明の第２の実施形態に係る
アナログＦＩＦＯメモリのＭＯＤＥ４における状態を示
す図である。

【図１８】本発明の第３の実施形態に係るアナログＦＩ
ＦＯメモリの構成の概略を示す図である。

【図１９】本発明の第３の実施形態に係るアナログＦＩ
ＦＯメモリのアドレッシングを示す図である。

【図２０】（ａ）〜（ｄ）は本発明の第３の実施形態に
係るアナログＦＩＦＯメモリの動作を示す図である。

【図２１】本発明の第３の実施形態に係るアナログＦＩ
ＦＯメモリの具体的な構成を示す図である。

【図２２】図２１に示す本発明の第３の実施形態に係る
アナログＦＩＦＯメモリの動作を示すタイミングチャー
トである。

【図２３】本発明の第４の実施形態に係るアナログＦＩ
ＦＯメモリの構成を示す図である。

【図２４】（ａ）は本発明の第５の実施形態に係るアナ
ログＦＩＦＯメモリのメモリバス回路の構成を示す図で
あり、（ｂ）は（ａ）に示すメモリバス回路において１
個のメモリセルのスイッチがオン状態になったときの等
価回路を示す図である。

【図２５】本発明の第６の実施形態を説明するための図
であり、（ａ）は従来のトランジスタのレイアウトを示
す図、（ｂ）は本実施形態に係るトランジスタのレイア
ウトを示す図、（ｃ）はメモリセルのスイッチとして用
いられたトランジスタに寄生するドレイン−ソース間容
量を示す模式図である。

【図２６】（ａ）はＮＴＳＣカラーＴＶ信号の周波数ス
ペクトルを表す図であり、（ｂ）はＹＣ分離フィルタの
周波数特性を示す図である。

【図２７】（ａ）はＮＴＳＣカラーＴＶ信号に対してＹ
Ｃ分離を行うための回路の概略構成、（ｂ）はＣＣＤ回
路を外付けしたＴＶ信号ＬＳＩの概略構成、（ｃ）は１
チップＴＶ信号ＬＳＩの概略構成である。

【図２８】（ａ）は従来のアナログＦＩＦＯメモリの基
本構成を示す図であり、（ｂ）は（ａ）に示すアナログ
ＦＩＦＯメモリを駆動するクロック信号を示すタイミン
グチャートである。

【図２９】従来のアナログＦＩＦＯメモリの動作の概略
を示す図である。

【図３０】本発明に係るリセット動作の効果を示す図で
あり、（ａ）はリセット動作を行わないときのアナログ
ＦＩＦＯメモリの周波数特性、（ｂ）は本発明に係るリ
セット動作を行ったときのアナログＦＩＦＯメモリの周
波数特性である。

【符号の説明】

１，１Ａ，１Ｂ，１Ｃ，１Ｄ メモリセル回路 ２ 書き込み回路 ３ 読み出し回路 １０ メモリセル １１ 容量素子 １２ スイッチ １２Ａ ＭＯＳトランジスタ １３ メモリバス １３Ａ 第１のバス配線 １３Ｂ 第２のバス配線 １５ 入力手段 １６ 出力手段 ３１ 容量素子 ３２ スイッチ ３２Ａ 第１のスイッチ ３２Ｂ 第２のスイッチ ３３ 演算増幅器 ３３ａ 逆相入力端子 ３３ｂ 正相入力端子 ３３ｃ 出力端子 １０１ａ 第１のメモリ部 １０１ｂ 第２のメモリ部 １２０ ダミーメモリセル １２１ ダミー容量素子 １３０ ダミーメモリセル １３１ ダミー容量素子 １４１ ソース １４３ ドレイン １４４ ゲート １４５ 電気力線

Claims (15)

【特許請求の範囲】
1. 【請求項１】 入力したアナログ信号を所定の時間遅延
   させて入力順に出力するアナログＦＩＦＯメモリであっ
   て、 アナログ信号を記憶する複数のメモリセルと、各メモリ
   セルに接続され、アナログ信号を転送するメモリバスと
   を有するメモリバス回路を備え、 各メモリセルに対して所定の順に、前記メモリバスを介
   してアナログ信号を読み出す読み出し動作及び前記メモ
   リバスを介してアナログ信号を書き込む書き込み動作を
   行うものであり、 読み出し動作を行う前に、前記メモリバスの寄生容量に
   蓄積された電荷が除去されるよう、前記メモリバスを所
   定の電位に設定するリセット動作を行うことを特徴とす
   るアナログＦＩＦＯメモリ。
2. 【請求項２】 請求項１記載のアナログＦＩＦＯメモリ
   において、 前記メモリセルは、アナログ信号を電荷の形で蓄積する
   容量素子と、前記容量素子と前記メモリバスとの接続状
   態を切替制御するスイッチとを備え、 前記スイッチは、当該メモリセルがアナログ信号の読み
   出し及び書き込みを行う対象として選択されたとき、読
   み出し動作及び書き込み動作時にオン状態になるもので
   あることを特徴とするアナログＦＩＦＯメモリ。
3. 【請求項３】 請求項２記載のアナログＦＩＦＯメモリ
   において、 前記メモリバス回路のメモリセルに、前記メモリバスを
   介してアナログ信号を書き込む書き込み回路と、 前記メモリバス回路のメモリセルから、前記メモリバス
   を介してアナログ信号を読み出す読み出し回路とを備
   え、 前記メモリバス回路は、 前記書き込み回路とメモリバスとを、書き込み動作時は
   導通状態にする一方、読み出し動作時は非導通状態にす
   る入力手段と、 前記読み出し回路とメモリバスとを、読み出し動作時は
   導通状態にする一方、書き込み動作時は非導通状態にす
   る出力手段とを備えたものであり、 リセット動作時において、 前記メモリバス回路は、入力手段によって書き込み回路
   とメモリバスとを非導通状態にすると共に出力手段によ
   って読み出し回路とメモリバスとを導通状態にし、か
   つ、メモリバスに接続された全てのメモリセルのスイッ
   チをオフ状態にする一方、前記読み出し回路は、前記出
   力手段を介してメモリバスと接続されたアナログ信号入
   力端子を所定の電位に設定することを特徴とするアナロ
   グＦＩＦＯメモリ。
4. 【請求項４】 請求項３記載のアナログＦＩＦＯメモリ
   において、 前記メモリバスは、第１及び第２のバス配線によって構
   成されており、 前記読み出し回路は、 逆相入力端子が前記第１のバス配線と前記出力手段を介
   して接続される一方、正相入力端子が前記第２のバス配
   線と前記出力手段を介して接続されると共に所定の電位
   に設定された演算増幅器と、 前記演算増幅器の逆相入力端子と出力端子との間に設け
   られ、アナログ信号を電荷の形で蓄積する容量素子と、 前記演算増幅器の逆相入力端子と出力端子との間に前記
   容量素子と並列に設けられ、前記演算増幅器の逆相入力
   端子と出力端子との接続状態を切替制御するスイッチと
   を備え、 前記スイッチは、リセット動作時においてオン状態にな
   る一方、読み出し動作時及び書き込み動作時においてオ
   フ状態になるとを特徴とするアナログＦＩＦＯメモリ。
5. 【請求項５】 請求項４記載のアナログＦＩＦＯメモリ
   において、 前記読み出し回路は、前記スイッチの代わりに、前記演
   算増幅器の逆相入力端子と前記所定の電位を有する電源
   との接続状態を切替制御する第１のスイッチと、前記演
   算増幅器の出力端子と前記所定の電位を有する電源との
   接続状態を切替制御する第２のスイッチとを備え、 前記第１及び第２のスイッチは、リセット動作時におい
   てオン状態になる一方、読み出し動作時及び書き込み動
   作時においてオフ状態になることを特徴とするアナログ
   ＦＩＦＯメモリ。
6. 【請求項６】 請求項１記載のアナログＦＩＦＯメモリ
   において、 前記メモリバス回路をそれぞれ有する複数のメモリ部を
   備え、 前記複数のメモリ部は、読み出し動作及び書き込み動作
   を並行して行い、かつ一のメモリ部が読み出し動作を行
   うとき、他のメモリ部が書き込み動作を行うものであ
   り、 各メモリ部は、読み出し動作を行う前にリセット動作を
   行うことを特徴とするアナログＦＩＦＯメモリ。
7. 【請求項７】 請求項６記載のアナログＦＩＦＯメモリ
   において、 前記複数のメモリ部のうち一のメモリ部がリセット動作
   を行い、続いて読み出し動作を行うとき、他のメモリ部
   は書き込み動作を行うことを特徴とするアナログＦＩＦ
   Ｏメモリ。
8. 【請求項８】 請求項６記載のアナログＦＩＦＯメモリ
   において、 前記複数のメモリ部のうち一のメモリ部が読み出し動作
   を行うとき、他のメモリ部は書き込み動作を行い、続い
   てリセット動作を行うことを特徴とするアナログＦＩＦ
   Ｏメモリ。
9. 【請求項９】 請求項６記載のアナログＦＩＦＯメモリ
   において、 前記複数のメモリ部の個数は３以上であり、 前記複数のメモリ部のうち一のメモリ部が読み出し動作
   を行い、かつ他のメモリ部が書き込み動作を行うとき、
   前記一及び他のメモリ部以外のメモリ部がリセット動作
   を行うことを特徴とするアナログＦＩＦＯメモリ。
10. 【請求項１０】 請求項１記載のアナログＦＩＦＯメモ
    リにおいて、 前記メモリバス回路を複数個備え、この複数のメモリバ
    ス回路のうち一のメモリバス回路に対して読み出し動作
    及び書き込み動作を行ったとき、次に、前記一のメモリ
    バス回路以外のメモリバス回路に対して読み出し動作及
    び書き込み動作を行うものであり、 一のメモリバス回路に対して読み出し動作及び書き込み
    動作を行うとき、次に読み出し動作及び書き込み動作を
    行う他のメモリバス回路に対してリセット動作を行うこ
    とを特徴とするアナログＦＩＦＯメモリ。
11. 【請求項１１】 請求項１０記載のアナログＦＩＦＯメ
    モリにおいて、 各メモリバス回路のメモリセルに対して、垂直アドレッ
    シングを行うものであることを特徴とするアナログＦＩ
    ＦＯメモリ。
12. 【請求項１２】 入力したアナログ信号を所定の時間遅
    延させて入力順に出力するアナログＦＩＦＯメモリであ
    って、 アナログ信号を記憶する複数のメモリセルと、各メモリ
    セルに接続され、アナログ信号を転送するメモリバスと
    を有するメモリバス回路を備え、 前記メモリセルは、アナログ信号を電荷の形で蓄積する
    容量素子と、前記容量素子とメモリバスとの接続状態を
    切替制御するスイッチとを有し、前記スイッチは、当該
    メモリセルがアナログ信号の読み出し及び書き込みを行
    う対象として選択されたとき、読み出し動作及び書き込
    み動作時にオン状態になるものであり、 前記メモリバス回路は、前記メモリバスに接続されたダ
    ミー容量素子を有するダミーメモリセルをさらに備えて
    いることを特徴とするアナログＦＩＦＯメモリ。
13. 【請求項１３】 請求項１２記載のアナログＦＩＦＯメ
    モリにおいて、 前記ダミーメモリセルは、前記メモリバスの両端に前記
    複数のメモリセルを挟むように設けられていることを特
    徴とするアナログＦＩＦＯメモリ。
14. 【請求項１４】 入力したアナログ信号を所定の時間遅
    延させて入力順に出力するアナログＦＩＦＯメモリであ
    って、 アナログ信号を記憶する複数のメモリセルと、各メモリ
    セルに接続され、かつアナログ信号を転送するメモリバ
    スとを備え、 前記メモリセルは、アナログ信号を蓄積する素子と、こ
    の素子とメモリバスとの接続状態を切替制御するスイッ
    チとを有し、前記スイッチは、ドレイン及びソースのう
    ち一方がメモリバスに接続されると共に他方が前記素子
    に接続され、かつ、ゲートに制御信号が入力されるＭＯ
    Ｓトランジスタによって構成されており、 前記ＭＯＳトランジスタは、このＭＯＳトランジスタの
    ドレインからソースに漏れる電気力線が遮断されるよ
    う、ドレインとソースとの間にゲートが挿入されたレイ
    アウトパターンを有することを特徴とするアナログＦＩ
    ＦＯメモリ。
15. 【請求項１５】 素子と信号線との接続状態を切替制御
    するスイッチング素子であって、 ドレイン及びソースのうち一方が前記素子に接続される
    と共に他方が前記信号線に接続され、ゲートに制御信号
    が入力されるＭＯＳトランジスタによって構成されてお
    り、 前記ＭＯＳトランジスタは、このＭＯＳトランジスタの
    ドレインからソースに漏れる電気力線が遮断されるよ
    う、ドレインとソースとの間にゲートが挿入されたレイ
    アウトパターンを有することを特徴とするスイッチング
    素子。