JP2001127606A - タイミング調整機能を備えたクロック発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 論理ＩＣ（ＬＳＩ）などの組み込みが可能な
タイミング調整機能を備えたクロック発生回路を提供す
る。 【解決手段】 入力端子Ｉ、出力端子Ｏ１および遅延時
間制御信号が印加される遅延時間制御端子ＶＤＬを有す
る複数の遅延素子ＤＢをｎ段カスケード接続し、初段の
遅延素子ＤＢの入力端子Ｉに基準クロック信号が入力さ
れ、最終段のｎ段目の遅延素子の出力端子から遅延クロ
ック信号Ｏ１が出力する遅延素子アレイ１と、基準クロ
ックＣＫＩの位相と遅延クロック信号ＤＣＫの位相とを
比較する比較手段３１と比較の結果に基づいて変化する
遅延時間制御信号ＶＤＬを各遅延素子ＤＢの遅延時間制
御端子ＶＤＬに出力する出力手段とを含む制御信号出力
手段３と、遅延素子アレイに含まれる各段の遅延素子の
出力の中から１つ或いは複数を選択して出力する選択出
力手段５とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＣＤ固体撮像装
置の出力信号を処理する回路である相関二重サンプリン
グ回路に供給するサンプリングパルスの位相調整のた
め、クロック信号の立ち上がり時刻或いは立ち下がり時
刻の微調整を行うタイミング調整機能を備えたクロック
発生回路に関する。

【０００２】

【従来の技術】図９に、一般的なＣＣＤ固体撮像装置の
出力波形と、相関二重サンプリング回路のクロック波形
との関係を示す。相関二重サンプリング処理は、ＣＣＤ
固体撮像装置の出力信号の肩の部分（図９において、Ａ
で示される）と底の部分（図９において、Ｂで示され
る）の差を取り出す回路である。

【０００３】相関二重サンプリング処理においては、上
記のＡの部分をサンプリングするクロック波形（ＳＨ
Ｐ）と上記Ｂの部分をサンプリングするクロック（ＳＨ
Ｄ）の位相をそれぞれ調整し、信号波形が平坦になって
いる箇所で確実に立ち下がるようにする。

【０００４】最近、ＣＣＤ固体撮像装置の画素数が飛躍
的に増大し、それに伴って出力のデータレートが高くな
る傾向にある。出力のデータレートが高くなると、調整
マージンが乏しくなり、微調整を行う必要が生じる。

【０００５】図１０に、ＳＨＰあるいはＳＨＤの微調整
を行うための回路と動作波形を示す。なお、ＳＨＰに対
する調整回路とＳＨＤに対する調整回路は同じ構成であ
るため、以下の説明ではＳＨＰに対する調整回路につい
て説明する。

【０００６】図１０（ａ）は遅延時間調整回路の回路図
であり、図１０（ｂ）はタイミングチャート図である。

【０００７】図１０（ａ）に示すように、遅延時間調整
回路Ｃは、第１のインバータ１０１ａと、可変抵抗１０
３と、第２のインバータ１０１ｂと、第１のキャパシタ
１０５とを含む。

【０００８】第１の配線Ｌ１によって、第１のインバー
タ１０１ａと可変抵抗１０３と第２のインバータ１０１
ｂとが、順に、直列に接続されている。

【０００９】第１のインバータ１０１ａの入力側に、元
になるクロック信号（ＳＨＰＯ）が入力される。可変抵
抗１０３と第２のインバータ１０１ｂとの接点Ｄと接地
電位（ＧＮＤ）との間に第２の配線Ｌ２が設けられてい
る。第２の配線Ｌ２の途中にコンデンサ１０５が設けら
れている。この回路では、原クロック（ＳＨＰＯ）信号
を元に、Ｃ（コンデンサ）Ｒ（レジスタ）等の外付け部
品を用いて遅延時間を調整する。

【００１０】図１０（ｂ）に図１０（ａ）に示す回路の
動作波形を示す。

【００１１】第１のインバータ１０１ａの出力であるＧ
点での波形は、原クロック信号入力端子（ＳＨＰＯ）か
ら入力される信号を、インバータ１０１ａを用いて反転
させたものである。

【００１２】可変抵抗１０３の出力であるＤ点における
波形は、可変抵抗１０３及び容量１０５によって原クロ
ック信号入力端子（ＳＨＰＯ）から入力される信号波形
に対して所望の遅延を付与した波形である。ＣＲの存在
により、立ち下がり及び立ち上がりの波形に同一特性で
あるが極性が反転した歪みが生じている。一点鎖線で示
す所定のしきい値電圧を基準として歪んだ信号波形を整
形する。波形を整形した後、インバータ回路１０１ｂに
より信号を反転させる。

【００１３】出力信号端子（ＳＨＰ）から出力される信
号波形は、ＣとＲの値およびしきい値電圧が適正に選択
された場合、原クロック信号入力端子（ＳＨＰＯ）から
入力される波形に対して一定の遅延時間τを有する波形
となる。

【００１４】上記の遅延時間調整回路Ｃを用いれば、Ｓ
ＨＰ、ＳＨＤのサンプリングパルスのタイミングをそれ
ぞれ微調整することができる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
図１０（ａ）に示す回路を用いると、タイミングの調整
を精密に行うために、可変抵抗等の高価な外付け部品が
必要で、コストが高くつく。

【００１６】また、タイミング調整用のＣＲの時定数が
大きくなるとクロック信号のなまり（図１０（ｂ）のＤ
信号）も大きくなる。電圧の揺らぎなどによる瞬間的な
波形の乱れ（ジッター）が生じる可能性もある。

【００１７】また、ＣＲで遅延させた信号波形を、再度
整形する受け側のゲート素子のしきい値電圧のばらつき
や、温度ドリフトによる変動の影響も無視できなくな
る。

【００１８】ＣＲを用いない遅延手段としては、例えば
ガラス遅延線などの遅延素子を用いることも考えられる
が、製造コストが著しく上昇するという問題がある。

【００１９】本発明の目的は、外付け部品数を減少し、
例えばタイミング発生器などのＣＭＯＳで構成された論
理ＩＣ（ＬＳＩ）などへの組み込みが可能なタイミング
調整機能を備えたクロック発生回路を提供することであ
る。

【００２０】本発明の他の目的は、タイミングの調整が
容易で、かつジッターなどの変動要素の少ない、タイミ
ング調整機能を備えたクロック発生回路を提供すること
である。

【００２１】

【課題を解決するための手段】本発明の一観点によれ
ば、入力端子、出力端子および遅延時間制御信号が印加
される遅延時間制御端子を有する複数の遅延素子をｎ段
カスケード接続し、初段の遅延素子の入力端子に基準ク
ロック信号が入力され、最終段のｎ段目の遅延素子の出
力端子から遅延クロック信号が出力する遅延素子アレイ
と、前記基準クロックの位相と前記遅延クロック信号の
位相とを比較する比較手段と、該比較手段による比較の
結果に基づいて変化する遅延時間制御信号を前記各遅延
素子の遅延時間制御端子に出力する出力手段とを含む制
御信号出力手段と、遅延素子アレイに含まれる各段の遅
延素子の出力の中から１つ或いは複数を選択して出力す
る選択出力手段とを有するタイミング調整機能を備えた
クロック発生回路が提供される。

【００２２】

【発明の実施の形態】本発明の一実施の形態によるタイ
ミング調整機能を備えたクロック発生回路について以下
に説明する。

【００２３】図１は、タイミング調整機能を備えたクロ
ック発生回路Ｘの回路ブロック図である。

【００２４】タイミング調整機能を備えたクロック発生
回路Ｘは、所定の段数（ｎ段：ｎは正の整数）の遅延バ
ッファー回路ＤＢ（ＤＢ１からＤＢｎ）をカスケード接
続することで、基準クロック信号（ＣＫＩ）に遅延を付
与し、遅延が付与された出力信号を遅延信号出力端子Ｄ
ＣＫから出力する遅延バッファーアレイ１と、基準クロ
ック信号（ＣＫＩ）と遅延が付与された遅延出力信号
（ＤＣＫ）との位相を比較して両クロック信号の位相が
等しくなるように遅延時間制御端子ＶＤＬから出力され
る遅延時間制御信号ＶＤＬ（以下該当端子及びその端子
における信号電圧を同じ符号により記載する。）を調節
する出力制御回路３と、遅延時間制御信号ＶＤＬにより
遅延バッファの遅延時間を調節するために、遅延バッフ
ァーアレイ１に含まれる遅延バッファー回路の各出力の
うちいずれかを選択して出力するマルチプレクサ５とを
含む。

【００２５】図２に、遅延バッファー回路ＤＢの回路図
を示す。

【００２６】１つの遅延バッファー回路ＤＢは、入力端
子（Ｉ）、出力端子（Ｏ１、Ｏ２）および遅延時間制御
信号ＶＤＬの入力端子ＤＢＬの４端子構成である。

【００２７】遅延バッファー回路ＤＢは、入力端子Ｉに
入力されたクロック信号を遅延時間制御信号ＶＤＬの入
力端子ＤＢＬに印加された電圧に応じた遅延時間で遅延
させ、出力端子（Ｏ１、Ｏ２）に出力する。

【００２８】遅延バッファーアレイ１は、複数の遅延バ
ッファー回路ＤＢのカスケード接続が入出力端子間に、
それぞれ入力Ｉに、前段の出力Ｏが接続されるようにｎ
個カスケード接続され、かつ全ての遅延時間制御信号Ｖ
ＤＬの入力端子ＤＢＬは、共通に制御回路の出力ＶＤＬ
に接続されている。

【００２９】初段の遅延バッファーＤＢ１の入力には、
基準クロック信号入力端子ＣＫＩが接続される。遅延時
間制御端子ＤＢＬは共通に制御回路の出力ＶＤＬに接続
される。最終段の遅延バッファＤＢｎの出力は遅延クロ
ック信号として遅延クロック信号入力端子ＤＣＫから制
御回路３に入力される。遅延クロック信号（ＤＣＫ）は
元の基準クロック信号（ＣＫＩ）に対して一段の遅延バ
ッファＤＢの遅延時間のｎ倍だけ遅れたクロックとな
る。一段の遅延バッファＤＢの遅延時間、従って遅延ク
ロック信号の遅延時間は遅延時間制御電圧（ＶＤＬ）に
よって決まる。

【００３０】図２に示すように、遅延バッファー回路Ｄ
Ｂは、第１のＣＭＯＳインバータＣＩ１を含む第１の遅
延段と第２のＣＭＯＳインバータＣＩ２を含む第２の遅
延段とを含む。

【００３１】第１の遅延段は、第１のＣＭＯＳインバー
タＣＩ１と、それと直列に接続され、遅延時間制御電圧
（ＶＤＬ）によって制御される電流負荷トランジスタＭ
３を有している。

【００３２】第１のＣＭＯＳインバータ回路ＣＩ１は、
ｐ型ＭＯＳトランジスタＭ１とｎ型ＭＯＳトランジスタ
Ｍ２とを含む。ｎ型ＭＯＳトランジスタＭ２のソース端
子にさらにｎ型ＭＯＳトランジスタＭ３のドレイン端子
が接続されている。ｎ型ＭＯＳトランジスタＭ３のソー
ス端子は接地されている。

【００３３】第１のＣＭＯＳインバータ回路ＣＩ１は入
力端子Ｉと出力端Ａとを有している。

【００３４】第２の遅延段は、第２のＣＭＯＳインバー
タＣＩ２と、それと直列に接続され、遅延時間制御電圧
ＶＤＬによって制御される電流負荷トランジスタＭ６を
有している。

【００３５】第２のＣＭＯＳインバータ回路ＣＩ２は、
ｐ型ＭＯＳトランジスタＭ４とｎ型ＭＯＳトランジスタ
Ｍ５とを含む。ｎ型ＭＯＳトランジスタＭ５のソース端
子にさらにｎ型ＭＯＳトランジスタＭ６のドレイン端子
が接続されている。ｎ型ＭＯＳトランジスタＭ６のソー
ス端子も接地されている。

【００３６】第２のＣＭＯＳインバータ回路ＣＩ２は入
力端Ｃと出力端Ｄとを有している。

【００３７】第１のＣＭＯＳインバータ回路ＣＩ１の出
力端Ａは、配線Ｌ１１により、第２のＣＭＯＳインバー
タ回路Ｃ１２の入力端Ｃと接続されている。

【００３８】第２のＣＭＯＳインバータ回路ＣＩ２の出
力端Ｄは、配線Ｌ１２を介して遅延バッファー回路ＤＢ
の出力端子ＯＩに接続されている。

【００３９】ｎ型ＭＯＳトランジスタＭ３のゲート端子
とｎ型ＭＯＳトランジスタＭ６のゲート端子とは、とも
に遅延時間制御端子ＶＤＬが印加される端子ＤＢＬに接
続される。

【００４０】配線Ｌ１１の途中には、インバータ回路Ｇ
１とインバータ回路Ｇ２とが順方向に接続されている。

【００４１】インバータ回路Ｇ１とインバータ回路Ｇ２
との間の節点Ｂに、インバータ回路Ｇ３を含む配線Ｌ３
１が接続されている。配線Ｌ３１の一端は、例えば非接
続状態で終端している。

【００４２】第２のＣＭＯＳインバータ回路ＣＩ２の出
力端Ｄから延びる配線Ｌ２１の途中に、インバータ回路
Ｇ４とインバータ回路Ｇ５とが順方向に接続されてい
る。

【００４３】インバータ回路Ｇ４とインバータ回路Ｇ５
との間の節点Ｂからインバータ回路Ｇ６が順方向に接続
された配線Ｌ４１が延びている。配線Ｌ４１の一端は出
力端子Ｏ２を形成する。出力端子Ｏ２は、マルチプレク
サ５の入力に繋がっている。

【００４４】尚、インバータ回路Ｇ３は、配線Ｌ３１と
配線Ｌ４１との負荷を同等にすることにより、節点Ｂと
節点Ｅとにおける電気容量を等しくするために接続され
ている。

【００４５】マルチプレクサ回路の構成について図１に
基づき説明する。

【００４６】マルチプレクサ回路５には、遅延バッファ
アレイ回路ＤＢの出力のうちφｊからφｋまでの（k-
ｊ）個の信号が出力される出力端子ＴφｊからＴφｋ
と、データ選択端子ＳＥＬ０からＳＥＬｍが、上記φｊ
からφｋまでの入力信号のうちのいずれか１つを選択し
て出力する出力端子φｏｕｔを有している。

【００４７】図３に、遅延時間制御回路３の回路図を示
す。

【００４８】遅延時間制御回路３は、コンデンサＣ１
と、スイッチ手段ＳＷと、スイッチ手段ＳＷの制御を行
うスイッチ制御部３１とを含む。

【００４９】スイッチ手段ＳＷは、トランジスタＭ１１
（第１のスイッチ）と、トランジスタＭ１２（第２のス
イッチ）と、トランジスタＭ１３（第３のスイッチ）
と、トランジスタＭ１４（第４のスイッチ）とを含む。
４つのトランジスタＭ１１からＭ１４の各ドレインとコ
ンデンサＣ１の一方の電極とは共通に節点Ｘに接続され
ている。

【００５０】トランジスタＭ１１（第１のスイッチ手
段）は、第１の電流源Ｉ１１と節点Ｘとの間に接続され
る。トランジスタＭ１２は、第２の電流源Ｉ１２と節点
Ｘとの間に接続される。トランジスタＭ１３は、第３の
電流源Ｉ１３と節点Ｘとの間に接続される。

【００５１】トランジスタＭ１４は、節点Ｘと第１の電
源Ｖ_DD１との間に形成される。

【００５２】トランジスタＭ１１のドレイン端子とトラ
ンジスタＭ１２のドレイン端子とが接続されている。ト
ランジスタＭ１１のソース端子は、電流源Ｉ１１を介し
て電源電圧Ｖ_DDと接続されている。トランジスタＭ１２
のソース端子は、電流源Ｉ１２を介して接地されてい
る。トランジスタＭ１１、Ｍ１２は、節点Ｘを介してコ
ンデンサＣ１の充放電を制御できる。

【００５３】スイッチ制御部３１は、第１および第２の
２つのＤフリップフロップＱ１１、Ｑ１２とＲＳフリッ
プフロップＱ１３と、２つのインバータＧ１１、Ｇ１２
と、１つのＮＡＮＤ回路Ｇ１３と、２つのＡＮＤ回路Ｇ
１４及びＧ１５とを含む。

【００５４】スイッチ手段に含まれる第１から第４まで
のトランジスタＭ１１〜Ｍ１４とスイッチ制御部３１の
接続関係について説明する。

【００５５】第１のＤフリップフロップＱ１１のデータ
入力端子Ｄは、インバータ回路Ｇ１１を介して遅延クロ
ック信号が入力される入力端子ＤＣＫに接続される。第
２のＤフリップフロップＱ１２のデータ入力端子Ｄは、
遅延バッファアレイのＬ番目の出力信号φＬが入力され
る入力端子ＤＣＫＱに接続されている。第１、第２のＤ
フリップフロップＱ１２のクロック入力端（ＣＫ）は、
基準クロックの入力端子ＣＫＩに接続されている。

【００５６】第２のフリップフロップＱ１２の出力端子
（Ｑ）は、第１のフリップフロップＱ１１の反転クリア
端子（−ＣＬ）と接続される。

【００５７】第１のＤフリップフロップＱ１１の出力端
子Ｑは、２入力ＮＡＮＤ回路Ｇ１３の第１の入力端子と
接続されている。第１のＤフリップフロップＱ１１の反
転出力端子−Ｑは、ＲＳフリップフロップＱ１３のセッ
ト入力端子（−Ｓ）と、第１の２入力ＡＮＤ回路Ｇ１４
の第１の入力端子に接続されている。

【００５８】入力端子ＤＣＫＱは、インバータＧ１２を
介して、第１の２入力ＡＮＤ回路Ｇ１４の第２の入力端
子と接続されている。インバータＧ１２の出力端子と２
入力ＮＡＮＤ回路Ｇ１３の第２の入力端子にも接続され
ている。

【００５９】第１の２入力ＡＮＤ回路Ｇ１３の出力端子
は、トランジスタＭ１１のゲート端子に接続されてい
る。

【００６０】第１の２入力ＡＮＤ回路Ｇ１４の出力端子
は、トランジスタＭ１２のゲート端子に接続されてい
る。

【００６１】反転リセット入力端子（−ＲＥＳ）は、ト
ランジスタＭ１４のゲート端子と第２のＤフリップフロ
ップＱ１２の反転クリア端子（−ＣＬ）と、ＲＳフリッ
プフロップ回路Ｑ１３の反転リセット端子（−Ｒ）、第
２の２入力ＡＮＤ回路Ｇ１５の第２の入力端子とも接続
される。

【００６２】ＲＳフリップフロップ回路Ｑ１３の反転出
力端子（−Ｑ）は、第２の２入力ＡＮＤ回路Ｇ１５の第
１の入力端子と接続される。

【００６３】第２の２入力ＡＮＤ回路Ｇ１５の出力端子
は、トランジスタＭ１３のゲート端子に接続される。

【００６４】第３のスイッチＭ１３のドレイン端子と第
４のスイッチＭ１４のドレイン端子とが接続され、第３
のスイッチＭ１３のソース端子が接地されるとともに、
第４のスイッチＭ１４のソース端子は、電流源Ｉ１３を
介して電源電圧Ｖ_DDと接続される。第３、第４のスイッ
チも節点Ｘを介してコンデンサＣ１の充放電を制御でき
る。

【００６５】スイッチ手段ＳＷの節点Ｘは、遅延時間制
御端子ＶＤＬと接続されるとともに、キャパシタＣ１１
を介してグラウンドに接続されている。

【００６６】以下にタイミング調整機能を備えたクロッ
ク発生回路の各部の回路動作について説明する。遅延バ
ッファアレイ１は、ｎ段の遅延バッファ回路ＤＢを含む
が、まず図２に示すような１段の遅延バッファ回路ＤＢ
の動作を説明する。

【００６７】図４に遅延バッファー回路ＤＢのタイミン
グチャートを示す。波形Ｉ、Ａ、Ｃ、Ｄ、Ｅ、Ｏ１は、
図２の対応する節点の電圧を示す。

【００６８】遅延バッファー回路ＤＢの入力端（Ｉ）が
ＬｏｗからＨｉｇｈに変化すると、トランジスタＭ１は
オン状態からオフ状態に変化する。同時に、トランジス
タＭ２は、オフ状態からオン状態へと変化する。これに
より、Ａ点（図２）の電位がＶ_DDから下がり始める。こ
の立ち下がりの時定数は、Ａ点の容量（インバータ回路
Ｇ１の入力容量とトランジスタＭ１、トランジスタＭ２
のドレイン容量、配線などの寄生容量の総和）とＡ点と
接地（ＧＮＤ）との間の抵抗（トランジスタＭ２および
トランジスタＭ３のオン抵抗の和）で決まる。

【００６９】ここで、トランジスタＭ２には充分高いゲ
ート電圧が印加されるため、そのオン抵抗は小さく、Ａ
点と接地（ＧＮＤ）との間の抵抗は、トランジスタＭ３
のオン抵抗で決まることになる。

【００７０】すなわち、遅延時間制御端子ＶＤＬの電圧
が高ければ、トランジスタＭ３のオン抵抗は小さくなっ
て時定数は小さくなり、逆に遅延時間制御端子ＶＤＬの
電圧が低ければ、トランジスタＭ３のオン抵抗が大きく
なるため、時定数が大きくなる。

【００７１】Ａ点での電位がインバータＧ１のしきい値
電圧よりも低くなると、インバータＧ１の出力は反転
し、ＬからＨへと変化する。従って入力Ｉの立ち上がり
から、点Ｂでの信号の立ち上がりまでの時間の遅れは、
遅延時間制御端子から入力される電圧の大きさＶＤＬに
よって決まる。

【００７２】入力端子に入力される信号Ｉが、Ｈｉｇｈ
からＬｏｗへと変化すると、トランジスタＭ２がオフ
し、トランジスタＭ１がオンするため、Ａ点の電位はＬ
ｏｗからＨｉｇｈへと変化する。このとき、トランジス
タＭ１のオン抵抗は十分に小さいため、立ち上がりの遅
延はほとんど無視できる。さらに、インバータＧ１のゲ
ート遅延も同じように無視できる。従って、入力Ｉの立
ち下がり時とＢ点での信号の立ち下がり時とは、ほぼ等
しくなる。

【００７３】従って、Ｂ点の波形はＩの波形に対して立
ち上がりだけが遅れた波形となる。

【００７４】Ｂ点の波形はインバータＧ２で反転され、
次段の遅延インバータの入力へと伝達される。次段の遅
延インバータも、立ち上がり信号を遅延させる。但し、
信号Ｃは、はじめの入力信号Ｉと極性が反転しているた
め、信号Ｉの立ち下がりが信号Ｃの立ち上がりと対応す
る。出力Ｄは反転されて信号Ｅとなり、信号Ｃの立ち上
がりを遅らせた波形となる。波形Ｅがさらに反転され、
信号Ｉと対応する波形となる。

【００７５】最終的な出力信号Ｏ１は、入力信号（Ｉ）
に対して立ち上がりも立ち下がりもほぼ同じ時間だけ遅
れる。出力信号は出力端子Ｏ１から出力される。

【００７６】基準クロック信号に対して信号波形（Ｄｕ
ｔｙ比）を維持したまま、立ち上がりおよび立ち下がり
のタイミングを、所定の遅延時間だけ遅らせた出力が得
られることになる。

【００７７】例えばＯ１端子の出力をマルチプレクサ５
に直接接続すると、インバータＧ５の出力負荷が変わ
る。負荷が接続されたか否かで各遅延バッファーの出力
が微妙に変化する。次段の遅延バッファーに接続するた
めの出力端子Ｏ１の他に、Ｏ１端子からの出力信号と同
等の出力が得られるＯ２端子を設けることにより、マル
チプレクサ５に、Ｏ２端子からの出力信号を供給するこ
とにより、遅延バッファアレイの動作を安定化してい
る。

【００７８】なお、インバータ回路Ｇ３は、節点Ｂと節
点Ｅとにおける電気容量をほぼ等しくするために設けら
れている。

【００７９】ｎ段の遅延バッファ回路をカスケード接続
することにより、所定の遅延時間をｎ倍した遅延時間を
得る。

【００８０】図５は、遅延バッファアレイ１内の各遅延
バッファ回路ＤＢの出力信号φ１、φ２、・・・φｊ・
・・φｎを示す。信号φｎは制御回路３の反転入力端子
ＤＣＫに入力される。

【００８１】制御回路３の非反転入力端子ＣＫＩには、
元の基準クロック信号（ＣＫＩ）が入力される。Ｄフリ
ップフロップＱ１１で、基準クロック信号（ＣＫＩ）と
遅延クロック信号（ＤＣＫ）との位相の比較が行われ
る。。遅延クロック信号（ＤＣＫ）の位相がずれている
場合、 位相を比較した結果、ＮＡＮＤ回路Ｇ１３また
はＡＮＤ回路Ｇ１４が出力を発生する。遅延クロック信
号（ＤＣＫ）の位相が基準クロック信号（ＣＫＩ）の位
相よりも進んでいる場合には、スイッチＭ１２がオン
し、遅延クロック信号（ＤＣＫ）を遅らせるように遅延
時間制御電圧（ＶＤＬ）を下げる。

【００８２】逆に、遅延クロック信号（ＤＣＫ）の位相
が基準クロック信号（ＣＫＩ）の位相より遅れている場
合には、スイッチＭ１１がオンし、遅延クロック信号
（ＤＣＫ）を進ませるように制御電圧信号（ＶＤＬ）を
上げる。制御回路３の詳細な動作は後述する。

【００８３】以上の動作から、定常状態では、遅延クロ
ック信号（ＤＣＫ）と基準クロック信号（ＣＫＩ）との
位相が等しくなるように制御される。

【００８４】従って、遅延バッファーアレイによって遅
延クロック信号（ＤＣＫ）からは基準クロック信号（Ｃ
ＫＩ）のクロック信号に対して正確にその１周期分の時
間だけ遅れた信号が出力されるようになる。

【００８５】基準クロック信号（ＣＫ）の周期をＴと
し、遅延バッファアレイの段数をｎとすると、遅延バッ
ファアレイのｊ番目の遅延バッファの出力φｊとして
は、基準クロック信号（ＣＫＩ）に対して（Ｔ／ｎ）×
ｊだけ遅れたクロック信号が得られることになる。ｊ番
目の遅延クロックφｊからｋ番目の遅延クロックφｋが
マルチプレクサに入力される。

【００８６】マルチプレクサ５により、遅延バッファの
出力φを切り替えることで、（Ｔ／ｎ）刻みでクロック
信号の立ち上がりを可変制御できる。

【００８７】図５を参照して、クロック信号の立ち上が
りを可変制御する様子を説明する。クロック信号（φｏ
ｕｔ）の立ち上がりはφｉで決まるため固定されてい
る。クロック信号（φｏｕｔ）の立ち下がりは、マルチ
プレクサ５によってφｊからφｋまでのいずれかが選択
できる。選択信号入力端子ＳＥＬ０からＳＥＬｍによっ
て、クロック信号（φｏｕｔ）の立ち下がり時刻は、
（Ｔ／ｎ）×ｊから（Ｔ／ｎ）×ｋの範囲で調整可能と
なる。

【００８８】すなわち、タイミング調整機能を備えたク
ロック発生回路を用いれば、基準クロック信号（ＣＫ
Ｉ）と遅延クロック信号（ＤＣＫ）との１周期分をｎ分
割した目盛りの遅延時間を得ることが可能である。

【００８９】図６は、出力制御回路部３の動作タイミン
グ図であり、図７は、出力制御回路部３の詳細な動作タ
イミング図である。

【００９０】図３に示すリセット端子（−ＲＥＳ）は、
リセット信号を入力する端子である。図３を適宜参照し
て動作を説明する。

【００９１】リセット信号（−ＲＥＳ）は、電源投入時
などの初期状態においてのみ一定期間Ｌｏｗとなる信号
である。ＤＣＫＱ信号は、遅延バッファ回路ＤＦに含ま
れるｎ段の遅延バッファ回路のうち、Ｌ番目（Ｌ≒３／
４×ｎ）の出力φＬである。遅延が付与された出力信号
ＤＣＫが、クロック信号ＣＫＩに対してＴ１だけ遅れる
ときには、クロック信号ＣＫＩに対して約（３／４×Ｔ
１）だけ遅れるように選ばれている。ＤＣＫＱ端子か
ら、ＤＣＫＱ信号が入力される。

【００９２】図６及び図７に示すように、時刻ｔ０で
は、リセット反転信号（−ＲＥＳ）がＬｏｗでありトラ
ンジスタＭ１４はＯｎ状態となる。アンド回路Ｇ１５の
出力信号（−ＣＮＶ）もＬｏｗとなる。従ってトランジ
スタＭ１３はオフ状態となり、遅延時間制御端子ＶＤＬ
の電位はほぼ電源電圧Ｖ_DDとなる。遅延バッファアレイ
１の最終出力信号ＤＣＫのＣＫＩに対する遅れは最小と
なる。

【００９３】ここで、反転リセット信号（−ＲＥＳ）が
Ｌｏｗであれば、第２のＤフリップフロップＱ１２はリ
セットされる。ＤＦＦＱ１２がリセットされるため、そ
の出力ＰＣＲ信号もＬｏｗとなり、第１のＤ−フリップ
フロップＱ１１の反転クリア端子（−ＣＬ）にリセット
信号が入る。これによって第１のフリップフロップ回路
Ｑ１１に対してもリセットがかかる。

【００９４】従って、第１のフリップフロップ回路Ｑ１
１のＱ出力φＰＣＯはＬｏｗとなり、−Ｑ出力（−φＰ
ＣＯ）はＨｉｇｈとなる。これにより、ＮＡＮＤ回路Ｇ
１３の出力信号（−φＩＮＣ）はＨｉｇｈとなり、トラ
ンジスタＭ１１はオフとなる。また、アンド回路Ｇ１４
の出力信号（φＤＥＣ）はＤＣＫＱの逆相が出力され、
第２のトランジスタＭ１２はＤＣＫＱに同期してオン／
オフを繰り返す。

【００９５】但し、電流源Ｉ１２の電流値はきわめて小
さいため（１０μＡ程度）、遅延時間制御端子ＶＤＬの
電位には、ほとんど影響を及ぼさない。

【００９６】反転リセット信号（−ＲＥＳ）がＨｉｇｈ
になることによって、第４のトランジスタＭ１４（図
３）がオフし、遅延時間制御端子ＶＤＬを電源電圧Ｖ_DD
から開放する。

【００９７】反転リセット信号（−ＲＥＳ）がＨｉｇｈ
になると、ＲＳフリップフロップＱ１３のリセットが解
除される。第１のＤフリップフロップＱ１１の−Ｑ出
力、−φＰＣＯがＨｉｇｈのため、セット入力にＨｉｇ
ｈが入力され、−Ｑ出力ＲＳＦはＨｉｇｈである。従っ
て、アンド回路Ｇ１５の出力−ＣＮＶがＨｉｇｈとな
り、第３のトランジスタＭ１３（図３）をオンする。

【００９８】遅延時間制御信号ＶＤＬは、電流源Ｉ１３
が接続されるため、容量Ｃ１１に蓄積されていた電荷が
放電され、ＶＤＬの電位は徐々に低下する。

【００９９】図７に示すように、時刻ｔ０で、遅延クロ
ック信号ＤＣＫの立ち上がり及び立ち下がり時間は、基
準クロックＣＫＩのそれに対して所定の時間分の遅延を
有する。

【０１００】基準クロック信号ＣＫＩが立ち上がる時間
から一旦立ち下がり再び立ち上がるまでの１周期をＴと
した場合に、時刻ｔ１では、時刻ｔ０の時点よりも遅延
クロック信号ＤＣＫは、まだ３Ｔ／４までは遅れていな
い。この状態では、ＤＣＫＱを入力クロック信号ＣＫＩ
でラッチした出力であるＰＣＲは依然としてＬｏｗを維
持し、これによって第１のＤフリップフロップＱ１１も
リセットがかかった状態である。

【０１０１】時刻ｔ２になると、基準クロック信号（Ｃ
ＫＩ）の立ち上がり時点で、ＤＣＫＱはＨｉｇｈとな
る。第２のＤフリップフロップＱ１２の出力信号（ＰＣ
Ｒ）はＨｉｇｈになる。これにより、第１のＤフリップ
フロップＱ１１のリセットが解除される。遅延クロック
信号ＤＣＫはＨｉｇｈであるため、基準クロック信号
（ＣＫＩ）の立ち上がりで第１のＤフリップフロップＱ
１１の出力をラッチしてもφＰＣＯは依然としてＬｏｗ
のままである。

【０１０２】時刻ｔ３においても、同様にφＰＣＯは依
然としてＬｏｗのままである。

【０１０３】時刻ｔ４においては、基準クロック信号Ｃ
ＫＩの立ち上がり時点でＤＣＫがＬｏｗになる。

【０１０４】第１のＤフリップフロップＱ１１の出力φ
ＰＣＯ、反転出力（−φＰＣＯ）が変化する。反転出力
（−φＰＣＯ）がＨｉｇｈからＬｏｗになることで、Ｒ
Ｓフリップフロップ回路Ｑ１３がセットされる。信号Ｒ
ＳＦ（図３）がＬｏｗになり、結果的に信号（−ＣＮ
Ｖ）（図３）がＬｏｗになる。

【０１０５】トランジスタＭ１３はオフになり、電流源
Ｉ１３は遅延時間制御端子ＶＤＬから解放される。時刻
ｔ４に至って遅延時間制御端子ＶＤＬは所望の電圧値
（ＤＣＫがＣＫＩに対して１周期Ｔ分だけ遅れるための
制御電圧値）に収束する。同時に、トランジスタＭ１３
及び第４のトランジスタＭ１４は共にオフになる。トラ
ンジスタＭ１３、トランジスタＭ１４及び電流源Ｉ１３
は全て切り離されたものと同じ状態になる。

【０１０６】時刻ｔ４以降は、以下のように動作する。

【０１０７】基準クロック信号（ＣＫＩ）の立ち上がり
時に遅延クロック信号（ＤＣＫ）がＨｉｇｈであれば、
第１のＤフリップフロップ回路Ｑ１１の反転出力信号
（−φＰＣＯ）をＨｉｇｈにし、ＤＣＫＱに同期して信
号φＤＥＣ（図３）にＨｉｇｈＡｃｔｉｖｅのパルスを
発生させる。

【０１０８】ＤＣＫＱのＬｏｗ期間だけトランジスタＭ
１２を介して電流源Ｉ１３で容量Ｃ１の電荷を放電し
て、遅延時間制御端子ＶＤＬの電位をわずかに低下さ
せ、遅延を大きくして基準クロック信号（ＣＫＩ）と遅
延クロック信号（ＤＣＫ）の位相が揃うように制御す
る。

【０１０９】逆に、基準クロック信号ＣＫＩの立ち上が
り時に、遅延クロック信号（ＤＣＫ）がＬｏｗであれ
ば、φＰＣＯをＨｉｇｈにして、ＤＣＫＱに同期して
（−φＩＮＣ）にＬｏｗＡｃｔｉｖｅのパルスを発生さ
せる。

【０１１０】ＤＣＫＱのＬｏｗ期間だけトランジスタＭ
１１を介して電流源Ｉ１１から容量Ｃ１１に電荷を充電
して遅延時間制御端子ＶＤＬの電位をわずかに高くして
遅延時間を小さくし、基準クロック信号（ＣＫＩ）と遅
延クロック信号（ＤＣＫ）の位相が揃うように制御す
る。

【０１１１】遅延時間制御端子からの信号が収束するま
では大きな電流の電流源Ｉ１３（例えば１００μＡ）に
よって高速に収束動作を行い、一端収束した後は小さな
電流の電流源Ｉ１１、Ｉ１２（例えば１０μＡ）によっ
て基準クロック信号ＣＫＩと遅延クロック信号（ＤＣ
Ｋ）の位相が常に揃うように遅延時間制御端子ＶＤＬの
電位の微調整が行われる。

【０１１２】以上のようなタイミング調整機能を備えた
クロック発生回路を用いることにより、高速収束動作と
収束状態での安定性維持のための高精度制御という相反
する要求をともに満足することができる。

【０１１３】図８に、上記のタイミング調整機能を備え
たクロック発生回路Ｘと固体撮像装置Ｙとの接続関係を
示す。

【０１１４】図８に示す固体撮像装置Ｙは、半導体基板
２０１上において、垂直方向及び水平方向に整列配置さ
れた複数の光電変換素子（フォトダイオード）２０３
と、垂直方向に整列した光電変換素子２０３の列に近接
して形成され、光電変換素子２０３からの電荷を垂直方
向に転送する垂直電荷転送路２０５と、垂直電荷転送路
２０５の一端に形成され、垂直電荷転送路２０５からの
電荷を水平方向に転送する水平電荷転送路２０７と、水
平電荷転送路２０７の一端に設けられ、水平電荷転送路
２０７内を転送された電荷に対応する電圧を増幅して外
部に出力する出力アンプ２１１とを含む。

【０１１５】ＣＣＤとは別チップとして設けられた信号
処理用ＩＣに、出力アンプ２１１から出力された信号を
整形する処理を行う信号処理部Ｚが形成されている。

【０１１６】信号処理部Ｚには少なくとも２つの入力端
子Ｔｚ１、Ｔｚ２が存在する。

【０１１７】信号処理部Ｚの２つの入力端子Ｔｚ１、Ｔ
ｚ２に、前述のタイミング調整機能を備えたクロック発
生回路Ｘの出力φｏｕｔが入力する。

【０１１８】タイミング調整機能を備えたクロック発生
回路Ｘは、前述のように、遅延バッファー回路ＤＢ（Ｄ
Ｂ１からＤＢｎ）をカスケード接続する遅延バッファー
アレイ１と、出力制御回路３と、２つのマルチプレクサ
５ａ、５ｂとを含む。

【０１１９】マルチプレクサ部５ａから出力φｏｕｔ１
が、マルチプレクサ部５ｂから出力φｏｕｔ２が出力さ
れる。φｏｕｔ１とφｏｕｔ２とは、各々セレクタの入
力がより任意の位相に例えば図９に示すタイミングＡと
Ｂに設定できる。出力φｏｕｔ１は信号処理部Ｚの入力
端子Ｔｚ１に、出力φｏｕｔ２は信号処理部Ｚの入力端
子Ｔｚ２に接続される。２つの入力端子Ｔｚ１、Ｔｚ２
に、図９に示したＳＨＰとＳＨＤの２種類のクロック信
号が入力され、固体撮像装置Ｘからの出力波形を整形す
る。

【０１２０】以上、本発明の実施の形態について例示し
たが、その他、種々の変更、改良、組み合わせ等が可能
なことは当業者には自明であろう。

【０１２１】

【発明の効果】汎用性のあるＣＭＯＳを用いてタイミン
グ調整機能を備えたクロック発生回路を容易に実現でき
る。

【０１２２】外付け部品もコンデンサー１つで済むた
め、製造コストを低減することができる。

【０１２３】加えて、タイミングを調整できる精度は、
遅延バッファーの段数によって正確に決めることができ
るため、コストが非常に安い。温度ドリフトなどの影響
を受けずに、ジッターのきわめて少ない安定した調整が
可能である。

【０１２４】さらに、設定ビットによりタイミング調整
を行うことができるため、タイミングの調整が非常に容
易となり、製造に際して個別に調整が必要になった場合
でも、ＣＲを用いて調整を行う場合に比べてその調整の
手間が少なくなる。

【図面の簡単な説明】

【図１】 本発明の実施の形態によるタイミング調整機
能を備えたクロック発生回路のブロック図である。

【図２】 図１のタイミング調整機能を備えたクロック
発生回路に含まれる遅延素子の回路図である。

【図３】 図１のタイミング調整機能を備えたクロック
発生回路に含まれる出力制御回路部の回路図である。

【図４】 図２の遅延素子の動作を示すタイミングチャ
ートである。

【図５】 図１のクロック発生回路における出力波形の
タイミング調整の様子を示すタイミングチャートであ
る。

【図６】 図１のタイミング調整機能を備えたクロック
発生回路に含まれる出力制御回路部における動作波形を
示すタイミングチャートである。

【図７】 図３の出力制御回路部における動作波形を示
す詳細なタイミングチャートである。

【図８】 タイミング調整機能を備えたクロック発生回
路と固体撮像装置との接続関係を示すブロック図であ
る。

【図９】 ＣＣＤ信号波形とＣＤＳクロックとの関係を
示す図である。

【図１０】 （ａ）はＣＲ部品を用いたタイミング調整
回路の回路図であり、（ｂ）は（ａ）に示す回路を用い
たタイミング調整の様子を示す波形図である。

【符号の説明】

Ｘ タイミング調整機能を備えたクロック発生回路 ＤＢ 遅延バッファー回路 １ 遅延バッファーアレイ ＣＫＩ 基準クロック信号端子 ＤＣＫ 遅延クロック信号端子 ＶＤＬ 遅延時間制御端子 Ｍ１〜Ｍ６ ＭＯＳトランジスタ ＣＩ１、ＣＩ２ ＣＭＯＳインバータ回路 Ｌ 配線 ＳＷ スイッチ手段 Ｇ１〜Ｇ６ インバータ回路 ５ マルチプレクサ回路 Ｑ１１、Ｑ１２ Ｄフリップフロップ回路 Ｑ１３ ＲＳフリップフロップ回路 Ｇ１１、Ｇ１２ インバータ回路 Ｇ１３ ＮＡＮＤ回路 Ｇ１４、Ｇ１５ ＡＮＤ回路 Ｍ１１、Ｍ１２、Ｍ１３ スイッチ手段 ３１ スイッチ制御手段 ＲＥＳ リセット端子 Ｉ１１、Ｉ１２、Ｉ１３ 電流源

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力端子、出力端子および遅延時間制御
   信号が印加される遅延時間制御端子を有する複数の遅延
   素子をｎ段カスケード接続し、初段の遅延素子の入力端
   子に基準クロック信号が入力され、最終段のｎ段目の遅
   延素子の出力端子から遅延クロック信号が出力する遅延
   素子アレイと、 前記基準クロックの位相と前記遅延クロック信号の位相
   とを比較する比較手段と、 該比較手段による比較の結果に基づいて変化する遅延時
   間制御信号を前記各遅延素子の遅延時間制御端子に出力
   する出力手段とを含む制御信号出力手段と、 遅延素子アレイに含まれる各段の遅延素子の出力の中か
   ら１つ或いは複数を選択して出力する選択出力手段とを
   有するタイミング調整機能を備えたクロック発生回路。
2. 【請求項２】 前記遅延素子は、 ゲート同士及びドレイン同士を共通接続した２つのＣＭ
   ＯＳトランジスタを含む第１のＣＭＯＳインバータと、
   該第１のＣＭＯＳインバータと直列接続され、前記遅延
   時間制御信号によって制御される第１の電流負荷トラン
   ジスタとを含む第１遅延段と、 該第１遅延段の出力端子と接続され、ゲート同士及びド
   レイン同士を共通接続した２つのＣＭＯＳトランジスタ
   を含む第２のＣＭＯＳインバータと、該第２のＣＭＯＳ
   インバータと直列接続され、前記遅延時間制御信号によ
   って制御される第２の電流負荷トランジスタとを含む第
   ２遅延段とを含む請求項１記載のタイミング調整機能を
   備えたクロック発生回路。
3. 【請求項３】 前記遅延素子は、各ドレインが相互接続
   された、第１導電型の第１のＭＯＳトランジスタと第２
   導電型の第２のＭＯＳトランジスタとの直列接続を含み
   前記第１のＭＯＳトランジスタのソースが電源電圧と接
   続され、基準クロック信号又は前段の遅延素子の出力信
   号が前記第１、第２のＭＯＳトランジスタのゲートに入
   力され、前記第１、第２のＭＯＳトランジスタのドレイ
   ンの相互接続点が出力信号を供給する第１のＣＭＯＳイ
   ンバータと、前記第２のＭＯＳトランジスタのソースと
   接続されたドレインと、接地されたソースと、前記遅延
   時間制御用出力端子と接続されたゲートを有する第２導
   電型の第３のＭＯＳトランジスタとを含む第１の遅延段
   と、 各ドレインが相互接続された第１導電型の第４のＭＯＳ
   トランジスタと第２導電型の第５のＭＯＳトランジスタ
   との直列接続を含み、前記第４のＭＯＳトランジスタの
   ソースが電源電圧と接続され、前記第１の遅延段の出力
   信号が前記第４、第５のＭＯＳトランジスタのゲートに
   入力され、前記第４、第５のＭＯＳトランジスタのドレ
   インの相互接続点が出力信号を供給する第２のＣＭＯＳ
   インバータと、前記第５のＭＯＳトランジスタのソース
   と接続されたドレインと、接地されたソースと、前記遅
   延時間制御用出力端子と接続されたゲートを有する第２
   導電型の第６のＭＯＳトランジスタとを含む第２の遅延
   段と、 前記第２の遅延段の出力信号を次段の遅延素子の入力端
   子に供給する第１の配線と、該第１の配線から分岐され
   て前記選択出力手段と接続される第２の配線とを含む請
   求項１記載のタイミング調整機能を備えたクロック発生
   回路。
4. 【請求項４】 さらに、前記第２の配線の途中に設けら
   れる第１のインバータ回路と、 前記第１の遅延段の出力端と前記第２の遅延段の入力端
   との間を結ぶ第３の配線と、 該第３の配線から分岐された第４の配線と、 該第４の配線の途中に設けられる第２のインバータ回路
   とを含む請求項２記載のタイミング調整機能を備えたク
   ロック発生回路。
5. 【請求項５】 前記制御信号出力手段は、 前記比較手段の基準出力信号がそのゲート端子に入力さ
   れる第１のトランジスタと、 該第１のトランジスタのソース端子と電源との間に接続
   された第１の電流源と、 前記比較手段の遅延出力信号がそのゲート端子に入力さ
   れ、そのドレイン端子が前記第１のトランジスタのドレ
   イン端子と接続される第２のトランジスタと、 該第２のトランジスタと接地電位との間に接続された第
   ２の電流源と、 前記比較手段のリセット出力信号がそのゲート端子に入
   力される第３のトランジスタと、 該第３のトランジスタのソース端子と接地との間に接続
   され、前記第１及び第２の電流源よりも大きな電流を供
   給する第３の電流源と、 反転リセット信号がそのゲート端子に入力され、そのド
   レイン端子が前記第３のトランジスタのドレイン端子と
   接続され、そのソース端子と電源とが接続される第４の
   トランジスタと、 前記第１から第４までのトランジスタのドレイン端子と
   電源との間に形成されるコンデンサと、 前記第１から第４までの各トランジスタのスイッチング
   制御を行うスイッチ制御手段とを含む請求項１記載のタ
   イミング調整機能を備えたクロック発生回路。
6. 【請求項６】 前記スイッチ制御手段は、 初期状態である第１の期間に第４のトランジスタのみを
   導通させ、前記遅延時間制御端子の電位を前記第１の電
   源と同じ電位に保ち、 リセット信号が変化した後の第２の期間は第３のトラン
   ジスタのみを導通させて前記コンデンサに蓄積された電
   荷を放電させて前記遅延時間制御端子の電位を前記第１
   の電源の電位から下げて所定の電圧値に近づけ、 第３の期間は前記比較手段からの出力に基づいて前記第
   １のトランジスタと前記第２のトランジスタとを交互に
   導通させて前記遅延時間制御信号の電圧を一定値に保つ
   請求項５記載のタイミング調整機能を備えたクロック発
   生回路。