JP3925765B2 - タイミング調整機能を備えたクロック発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤ固体撮像装置の出力信号を処理する回路である相関二重サンプリング回路に供給するサンプリングパルスの位相調整のため、クロック信号の立ち上がり時刻或いは立ち下がり時刻の微調整を行うタイミング調整機能を備えたクロック発生回路に関する。
【０００２】
【従来の技術】
図９に、一般的なＣＣＤ固体撮像装置の出力波形と、相関二重サンプリング回路のクロック波形との関係を示す。相関二重サンプリング処理は、ＣＣＤ固体撮像装置の出力信号の肩の部分（図９において、Ａで示される）と底の部分（図９において、Ｂで示される）の差を取り出す回路である。
【０００３】
相関二重サンプリング処理においては、上記のＡの部分をサンプリングするクロック波形（ＳＨＰ）と上記Ｂの部分をサンプリングするクロック（ＳＨＤ）の位相をそれぞれ調整し、信号波形が平坦になっている箇所で確実に立ち下がるようにする。
【０００４】
最近、ＣＣＤ固体撮像装置の画素数が飛躍的に増大し、それに伴って出力のデータレートが高くなる傾向にある。出力のデータレートが高くなると、調整マージンが乏しくなり、微調整を行う必要が生じる。
【０００５】
図１０に、ＳＨＰあるいはＳＨＤの微調整を行うための回路と動作波形を示す。なお、ＳＨＰに対する調整回路とＳＨＤに対する調整回路は同じ構成であるため、以下の説明ではＳＨＰに対する調整回路について説明する。
【０００６】
図１０（ａ）は遅延時間調整回路の回路図であり、図１０（ｂ）はタイミングチャート図である。
【０００７】
図１０（ａ）に示すように、遅延時間調整回路Ｃは、第１のインバータ１０１ａと、可変抵抗１０３と、第２のインバータ１０１ｂと、第１のキャパシタ１０５とを含む。
【０００８】
第１の配線Ｌ１によって、第１のインバータ１０１ａと可変抵抗１０３と第２のインバータ１０１ｂとが、順に、直列に接続されている。
【０００９】
第１のインバータ１０１ａの入力側に、元になるクロック信号（ＳＨＰＯ）が入力される。可変抵抗１０３と第２のインバータ１０１ｂとの接点Ｄと接地電位（ＧＮＤ）との間に第２の配線Ｌ２が設けられている。第２の配線Ｌ２の途中にコンデンサ１０５が設けられている。この回路では、原クロック（ＳＨＰＯ）信号を元に、Ｃ（コンデンサ）Ｒ（レジスタ）等の外付け部品を用いて遅延時間を調整する。
【００１０】
図１０（ｂ）に図１０（ａ）に示す回路の動作波形を示す。
【００１１】
第１のインバータ１０１ａの出力であるＧ点での波形は、原クロック信号入力端子（ＳＨＰＯ）から入力される信号を、インバータ１０１ａを用いて反転させたものである。
【００１２】
可変抵抗１０３の出力であるＤ点における波形は、可変抵抗１０３及び容量１０５によって原クロック信号入力端子（ＳＨＰＯ）から入力される信号波形に対して所望の遅延を付与した波形である。ＣＲの存在により、立ち下がり及び立ち上がりの波形に同一特性であるが極性が反転した歪みが生じている。一点鎖線で示す所定のしきい値電圧を基準として歪んだ信号波形を整形する。波形を整形した後、インバータ回路１０１ｂにより信号を反転させる。
【００１３】
出力信号端子（ＳＨＰ）から出力される信号波形は、ＣとＲの値およびしきい値電圧が適正に選択された場合、原クロック信号入力端子（ＳＨＰＯ）から入力される波形に対して一定の遅延時間τを有する波形となる。
【００１４】
上記の遅延時間調整回路Ｃを用いれば、ＳＨＰ、ＳＨＤのサンプリングパルスのタイミングをそれぞれ微調整することができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記の図１０（ａ）に示す回路を用いると、タイミングの調整を精密に行うために、可変抵抗等の高価な外付け部品が必要で、コストが高くつく。
【００１６】
また、タイミング調整用のＣＲの時定数が大きくなるとクロック信号のなまり（図１０（ｂ）のＤ信号）も大きくなる。電圧の揺らぎなどによる瞬間的な波形の乱れ（ジッター）が生じる可能性もある。
【００１７】
また、ＣＲで遅延させた信号波形を、再度整形する受け側のゲート素子のしきい値電圧のばらつきや、温度ドリフトによる変動の影響も無視できなくなる。
【００１８】
ＣＲを用いない遅延手段としては、例えばガラス遅延線などの遅延素子を用いることも考えられるが、製造コストが著しく上昇するという問題がある。
【００１９】
本発明の目的は、外付け部品数を減少し、例えばタイミング発生器などのＣＭＯＳで構成された論理ＩＣ（ＬＳＩ）などへの組み込みが可能なタイミング調整機能を備えたクロック発生回路を提供することである。
【００２０】
本発明の他の目的は、タイミングの調整が容易で、かつジッターなどの変動要素の少ない、タイミング調整機能を備えたクロック発生回路を提供することである。
【００２１】
【課題を解決するための手段】
本発明の一観点によれば、入力端子、出力端子および遅延時間制御信号が印加される遅延時間制御端子を有する複数の遅延素子をｎ段カスケード接続し、初段の遅延素子の入力端子に基準クロック信号が入力され、最終段のｎ段目の遅延素子の出力端子から遅延クロック信号が出力する遅延素子アレイと、前記基準クロックの位相と前記遅延クロック信号の位相とを比較する比較手段と、該比較手段による比較の結果に基づいて変化する遅延時間制御信号を前記各遅延素子の遅延時間制御端子に出力する出力手段とを含む制御信号出力手段と、遅延素子アレイに含まれる各段の遅延素子の出力の中から１つ或いは複数を選択して出力する選択出力手段とを有し、前記制御信号出力手段は、前記比較手段の基準出力信号がそのゲート端子に入力される第１のトランジスタと、該第１のトランジスタのソース端子と電源との間に接続された第１の電流源と、前記比較手段の遅延出力信号がそのゲート端子に入力され、そのドレイン端子が前記第１のトランジスタのドレイン端子と接続される第２のトランジスタと、該第２のトランジスタと接地電位との間に接続された第２の電流源と、前記比較手段のリセット出力信号がそのゲート端子に入力される第３のトランジスタと、該第３のトランジスタのソース端子と接地との間に接続され、前記第１及び第２の電流源よりも大きな電流を供給する第３の電流源と、反転リセット信号がそのゲート端子に入力され、そのドレイン端子が前記第３のトランジスタのドレイン端子と接続され、そのソース端子と電源とが接続される第４のトランジスタと、前記第１から第４までのトランジスタのドレイン端子と電源との間に形成されるコンデンサと、前記第１から第４までの各トランジスタのスイッチング制御を行うスイッチ制御手段とを含むタイミング調整機能を備えたクロック発生回路が提供される。
【００２２】
【発明の実施の形態】
本発明の一実施の形態によるタイミング調整機能を備えたクロック発生回路について以下に説明する。
【００２３】
図１は、タイミング調整機能を備えたクロック発生回路Ｘの回路ブロック図である。
【００２４】
タイミング調整機能を備えたクロック発生回路Ｘは、所定の段数（ｎ段：ｎは正の整数）の遅延バッファー回路ＤＢ（ＤＢ１からＤＢｎ）をカスケード接続することで、基準クロック信号（ＣＫＩ）に遅延を付与し、遅延が付与された出力信号を遅延信号出力端子ＤＣＫから出力する遅延バッファーアレイ１と、基準クロック信号（ＣＫＩ）と遅延が付与された遅延出力信号（ＤＣＫ）との位相を比較して両クロック信号の位相が等しくなるように遅延時間制御端子ＶＤＬから出力される遅延時間制御信号ＶＤＬ（以下該当端子及びその端子における信号電圧を同じ符号により記載する。）を調節する出力制御回路３と、遅延時間制御信号ＶＤＬにより遅延バッファの遅延時間を調節するために、遅延バッファーアレイ１に含まれる遅延バッファー回路の各出力のうちいずれかを選択して出力するマルチプレクサ５とを含む。
【００２５】
図２に、遅延バッファー回路ＤＢの回路図を示す。
【００２６】
１つの遅延バッファー回路ＤＢは、入力端子（Ｉ）、出力端子（Ｏ１、Ｏ２）および遅延時間制御信号ＶＤＬの入力端子ＤＢＬの４端子構成である。
【００２７】
遅延バッファー回路ＤＢは、入力端子Ｉに入力されたクロック信号を遅延時間制御信号ＶＤＬの入力端子ＤＢＬに印加された電圧に応じた遅延時間で遅延させ、出力端子（Ｏ１、Ｏ２）に出力する。
【００２８】
遅延バッファーアレイ１は、複数の遅延バッファー回路ＤＢのカスケード接続が入出力端子間に、それぞれ入力Ｉに、前段の出力Ｏが接続されるようにｎ個カスケード接続され、かつ全ての遅延時間制御信号ＶＤＬの入力端子ＤＢＬは、共通に制御回路の出力ＶＤＬに接続されている。
【００２９】
初段の遅延バッファーＤＢ１の入力には、基準クロック信号入力端子ＣＫＩが接続される。遅延時間制御端子ＤＢＬは共通に制御回路の出力ＶＤＬに接続される。最終段の遅延バッファＤＢｎの出力は遅延クロック信号として遅延クロック信号入力端子ＤＣＫから制御回路３に入力される。遅延クロック信号（ＤＣＫ）は元の基準クロック信号（ＣＫＩ）に対して一段の遅延バッファＤＢの遅延時間のｎ倍だけ遅れたクロックとなる。一段の遅延バッファＤＢの遅延時間、従って遅延クロック信号の遅延時間は遅延時間制御電圧（ＶＤＬ）によって決まる。
【００３０】
図２に示すように、遅延バッファー回路ＤＢは、第１のＣＭＯＳインバータＣＩ１を含む第１の遅延段と第２のＣＭＯＳインバータＣＩ２を含む第２の遅延段とを含む。
【００３１】
第１の遅延段は、第１のＣＭＯＳインバータＣＩ１と、それと直列に接続され、遅延時間制御電圧（ＶＤＬ）によって制御される電流負荷トランジスタＭ３を有している。
【００３２】
第１のＣＭＯＳインバータ回路ＣＩ１は、ｐ型ＭＯＳトランジスタＭ１とｎ型ＭＯＳトランジスタＭ２とを含む。ｎ型ＭＯＳトランジスタＭ２のソース端子にさらにｎ型ＭＯＳトランジスタＭ３のドレイン端子が接続されている。ｎ型ＭＯＳトランジスタＭ３のソース端子は接地されている。
【００３３】
第１のＣＭＯＳインバータ回路ＣＩ１は入力端子Ｉと出力端Ａとを有している。
【００３４】
第２の遅延段は、第２のＣＭＯＳインバータＣＩ２と、それと直列に接続され、遅延時間制御電圧ＶＤＬによって制御される電流負荷トランジスタＭ６を有している。
【００３５】
第２のＣＭＯＳインバータ回路ＣＩ２は、ｐ型ＭＯＳトランジスタＭ４とｎ型ＭＯＳトランジスタＭ５とを含む。ｎ型ＭＯＳトランジスタＭ５のソース端子にさらにｎ型ＭＯＳトランジスタＭ６のドレイン端子が接続されている。ｎ型ＭＯＳトランジスタＭ６のソース端子も接地されている。
【００３６】
第２のＣＭＯＳインバータ回路ＣＩ２は入力端Ｃと出力端Ｄとを有している。
【００３７】
第１のＣＭＯＳインバータ回路ＣＩ１の出力端Ａは、配線Ｌ１１により、第２のＣＭＯＳインバータ回路Ｃ１２の入力端Ｃと接続されている。
【００３８】
第２のＣＭＯＳインバータ回路ＣＩ２の出力端Ｄは、配線Ｌ１２を介して遅延バッファー回路ＤＢの出力端子ＯＩに接続されている。
【００３９】
ｎ型ＭＯＳトランジスタＭ３のゲート端子とｎ型ＭＯＳトランジスタＭ６のゲート端子とは、ともに遅延時間制御端子ＶＤＬが印加される端子ＤＢＬに接続される。
【００４０】
配線Ｌ１１の途中には、インバータ回路Ｇ１とインバータ回路Ｇ２とが順方向に接続されている。
【００４１】
インバータ回路Ｇ１とインバータ回路Ｇ２との間の節点Ｂに、インバータ回路Ｇ３を含む配線Ｌ３１が接続されている。配線Ｌ３１の一端は、例えば非接続状態で終端している。
【００４２】
第２のＣＭＯＳインバータ回路ＣＩ２の出力端Ｄから延びる配線Ｌ２１の途中に、インバータ回路Ｇ４とインバータ回路Ｇ５とが順方向に接続されている。
【００４３】
インバータ回路Ｇ４とインバータ回路Ｇ５との間の節点Ｂからインバータ回路Ｇ６が順方向に接続された配線Ｌ４１が延びている。配線Ｌ４１の一端は出力端子Ｏ２を形成する。出力端子Ｏ２は、マルチプレクサ５の入力に繋がっている。
【００４４】
尚、インバータ回路Ｇ３は、配線Ｌ３１と配線Ｌ４１との負荷を同等にすることにより、節点Ｂと節点Ｅとにおける電気容量を等しくするために接続されている。
【００４５】
マルチプレクサ回路の構成について図１に基づき説明する。
【００４６】
マルチプレクサ回路５には、遅延バッファアレイ回路ＤＢの出力のうちφｊからφｋまでの（k-ｊ）個の信号が出力される出力端子ＴφｊからＴφｋと、データ選択端子ＳＥＬ０からＳＥＬｍが、上記φｊからφｋまでの入力信号のうちのいずれか１つを選択して出力する出力端子φｏｕｔを有している。
【００４７】
図３に、遅延時間制御回路３の回路図を示す。
【００４８】
遅延時間制御回路３は、コンデンサＣ１と、スイッチ手段ＳＷと、スイッチ手段ＳＷの制御を行うスイッチ制御部３１とを含む。
【００４９】
スイッチ手段ＳＷは、トランジスタＭ１１（第１のスイッチ）と、トランジスタＭ１２（第２のスイッチ）と、トランジスタＭ１３（第３のスイッチ）と、トランジスタＭ１４（第４のスイッチ）とを含む。４つのトランジスタＭ１１からＭ１４の各ドレインとコンデンサＣ１の一方の電極とは共通に節点Ｘに接続されている。
【００５０】
トランジスタＭ１１（第１のスイッチ手段）は、第１の電流源Ｉ１１と節点Ｘとの間に接続される。トランジスタＭ１２は、第２の電流源Ｉ１２と節点Ｘとの間に接続される。トランジスタＭ１３は、第３の電流源Ｉ１３と節点Ｘとの間に接続される。
【００５１】
トランジスタＭ１４は、節点Ｘと第１の電源ＶDD１との間に形成される。
【００５２】
トランジスタＭ１１のドレイン端子とトランジスタＭ１２のドレイン端子とが接続されている。トランジスタＭ１１のソース端子は、電流源Ｉ１１を介して電源電圧ＶDDと接続されている。トランジスタＭ１２のソース端子は、電流源Ｉ１２を介して接地されている。トランジスタＭ１１、Ｍ１２は、節点Ｘを介してコンデンサＣ１の充放電を制御できる。
【００５３】
スイッチ制御部３１は、第１および第２の２つのＤフリップフロップＱ１１、Ｑ１２とＲＳフリップフロップＱ１３と、２つのインバータＧ１１、Ｇ１２と、１つのＮＡＮＤ回路Ｇ１３と、２つのＡＮＤ回路Ｇ１４及びＧ１５とを含む。
【００５４】
スイッチ手段に含まれる第１から第４までのトランジスタＭ１１〜Ｍ１４とスイッチ制御部３１の接続関係について説明する。
【００５５】
第１のＤフリップフロップＱ１１のデータ入力端子Ｄは、インバータ回路Ｇ１１を介して遅延クロック信号が入力される入力端子ＤＣＫに接続される。第２のＤフリップフロップＱ１２のデータ入力端子Ｄは、遅延バッファアレイのＬ番目の出力信号φＬが入力される入力端子ＤＣＫＱに接続されている。第１、第２のＤフリップフロップＱ１２のクロック入力端（ＣＫ）は、基準クロックの入力端子ＣＫＩに接続されている。
【００５６】
第２のフリップフロップＱ１２の出力端子（Ｑ）は、第１のフリップフロップＱ１１の反転クリア端子（−ＣＬ）と接続される。
【００５７】
第１のＤフリップフロップＱ１１の出力端子Ｑは、２入力ＮＡＮＤ回路Ｇ１３の第１の入力端子と接続されている。第１のＤフリップフロップＱ１１の反転出力端子−Ｑは、ＲＳフリップフロップＱ１３のセット入力端子（−Ｓ）と、第１の２入力ＡＮＤ回路Ｇ１４の第１の入力端子に接続されている。
【００５８】
入力端子ＤＣＫＱは、インバータＧ１２を介して、第１の２入力ＡＮＤ回路Ｇ１４の第２の入力端子と接続されている。インバータＧ１２の出力端子と２入力ＮＡＮＤ回路Ｇ１３の第２の入力端子にも接続されている。
【００５９】
第１の２入力ＡＮＤ回路Ｇ１３の出力端子は、トランジスタＭ１１のゲート端子に接続されている。
【００６０】
第１の２入力ＡＮＤ回路Ｇ１４の出力端子は、トランジスタＭ１２のゲート端子に接続されている。
【００６１】
反転リセット入力端子（−ＲＥＳ）は、トランジスタＭ１４のゲート端子と第２のＤフリップフロップＱ１２の反転クリア端子（−ＣＬ）と、ＲＳフリップフロップ回路Ｑ１３の反転リセット端子（−Ｒ）、第２の２入力ＡＮＤ回路Ｇ１５の第２の入力端子とも接続される。
【００６２】
ＲＳフリップフロップ回路Ｑ１３の反転出力端子（−Ｑ）は、第２の２入力ＡＮＤ回路Ｇ１５の第１の入力端子と接続される。
【００６３】
第２の２入力ＡＮＤ回路Ｇ１５の出力端子は、トランジスタＭ１３のゲート端子に接続される。
【００６４】
第３のスイッチＭ１３のドレイン端子と第４のスイッチＭ１４のドレイン端子とが接続され、第３のスイッチＭ１３のソース端子が接地されるとともに、第４のスイッチＭ１４のソース端子は、電流源Ｉ１３を介して電源電圧ＶDDと接続される。第３、第４のスイッチも節点Ｘを介してコンデンサＣ１の充放電を制御できる。
【００６５】
スイッチ手段ＳＷの節点Ｘは、遅延時間制御端子ＶＤＬと接続されるとともに、キャパシタＣ１１を介してグラウンドに接続されている。
【００６６】
以下にタイミング調整機能を備えたクロック発生回路の各部の回路動作について説明する。遅延バッファアレイ１は、ｎ段の遅延バッファ回路ＤＢを含むが、まず図２に示すような１段の遅延バッファ回路ＤＢの動作を説明する。
【００６７】
図４に遅延バッファー回路ＤＢのタイミングチャートを示す。波形Ｉ、Ａ、Ｃ、Ｄ、Ｅ、Ｏ１は、図２の対応する節点の電圧を示す。
【００６８】
遅延バッファー回路ＤＢの入力端（Ｉ）がＬｏｗからＨｉｇｈに変化すると、トランジスタＭ１はオン状態からオフ状態に変化する。同時に、トランジスタＭ２は、オフ状態からオン状態へと変化する。これにより、Ａ点（図２）の電位がＶDDから下がり始める。この立ち下がりの時定数は、Ａ点の容量（インバータ回路Ｇ１の入力容量とトランジスタＭ１、トランジスタＭ２のドレイン容量、配線などの寄生容量の総和）とＡ点と接地（ＧＮＤ）との間の抵抗（トランジスタＭ２およびトランジスタＭ３のオン抵抗の和）で決まる。
【００６９】
ここで、トランジスタＭ２には充分高いゲート電圧が印加されるため、そのオン抵抗は小さく、Ａ点と接地（ＧＮＤ）との間の抵抗は、トランジスタＭ３のオン抵抗で決まることになる。
【００７０】
すなわち、遅延時間制御端子ＶＤＬの電圧が高ければ、トランジスタＭ３のオン抵抗は小さくなって時定数は小さくなり、逆に遅延時間制御端子ＶＤＬの電圧が低ければ、トランジスタＭ３のオン抵抗が大きくなるため、時定数が大きくなる。
【００７１】
Ａ点での電位がインバータＧ１のしきい値電圧よりも低くなると、インバータＧ１の出力は反転し、ＬからＨへと変化する。従って入力Ｉの立ち上がりから、点Ｂでの信号の立ち上がりまでの時間の遅れは、遅延時間制御端子から入力される電圧の大きさＶＤＬによって決まる。
【００７２】
入力端子に入力される信号Ｉが、ＨｉｇｈからＬｏｗへと変化すると、トランジスタＭ２がオフし、トランジスタＭ１がオンするため、Ａ点の電位はＬｏｗからＨｉｇｈへと変化する。このとき、トランジスタＭ１のオン抵抗は十分に小さいため、立ち上がりの遅延はほとんど無視できる。さらに、インバータＧ１のゲート遅延も同じように無視できる。従って、入力Ｉの立ち下がり時とＢ点での信号の立ち下がり時とは、ほぼ等しくなる。
【００７３】
従って、Ｂ点の波形はＩの波形に対して立ち上がりだけが遅れた波形となる。
【００７４】
Ｂ点の波形はインバータＧ２で反転され、次段の遅延インバータの入力へと伝達される。次段の遅延インバータも、立ち上がり信号を遅延させる。但し、信号Ｃは、はじめの入力信号Ｉと極性が反転しているため、信号Ｉの立ち下がりが信号Ｃの立ち上がりと対応する。出力Ｄは反転されて信号Ｅとなり、信号Ｃの立ち上がりを遅らせた波形となる。波形Ｅがさらに反転され、信号Ｉと対応する波形となる。
【００７５】
最終的な出力信号Ｏ１は、入力信号（Ｉ）に対して立ち上がりも立ち下がりもほぼ同じ時間だけ遅れる。出力信号は出力端子Ｏ１から出力される。
【００７６】
基準クロック信号に対して信号波形（Ｄｕｔｙ比）を維持したまま、立ち上がりおよび立ち下がりのタイミングを、所定の遅延時間だけ遅らせた出力が得られることになる。
【００７７】
例えばＯ１端子の出力をマルチプレクサ５に直接接続すると、インバータＧ５の出力負荷が変わる。負荷が接続されたか否かで各遅延バッファーの出力が微妙に変化する。次段の遅延バッファーに接続するための出力端子Ｏ１の他に、Ｏ１端子からの出力信号と同等の出力が得られるＯ２端子を設けることにより、マルチプレクサ５に、Ｏ２端子からの出力信号を供給することにより、遅延バッファアレイの動作を安定化している。
【００７８】
なお、インバータ回路Ｇ３は、節点Ｂと節点Ｅとにおける電気容量をほぼ等しくするために設けられている。
【００７９】
ｎ段の遅延バッファ回路をカスケード接続することにより、所定の遅延時間をｎ倍した遅延時間を得る。
【００８０】
図５は、遅延バッファアレイ１内の各遅延バッファ回路ＤＢの出力信号φ１、φ２、・・・φｊ・・・φｎを示す。信号φｎは制御回路３の反転入力端子ＤＣＫに入力される。
【００８１】
制御回路３の非反転入力端子ＣＫＩには、元の基準クロック信号（ＣＫＩ）が入力される。ＤフリップフロップＱ１１で、基準クロック信号（ＣＫＩ）と遅延クロック信号（ＤＣＫ）との位相の比較が行われる。
。遅延クロック信号（ＤＣＫ）の位相がずれている場合、 位相を比較した結果、ＮＡＮＤ回路Ｇ１３またはＡＮＤ回路Ｇ１４が出力を発生する。遅延クロック信号（ＤＣＫ）の位相が基準クロック信号（ＣＫＩ）の位相よりも進んでいる場合には、スイッチＭ１２がオンし、遅延クロック信号（ＤＣＫ）を遅らせるように遅延時間制御電圧（ＶＤＬ）を下げる。
【００８２】
逆に、遅延クロック信号（ＤＣＫ）の位相が基準クロック信号（ＣＫＩ）の位相より遅れている場合には、スイッチＭ１１がオンし、遅延クロック信号（ＤＣＫ）を進ませるように制御電圧信号（ＶＤＬ）を上げる。制御回路３の詳細な動作は後述する。
【００８３】
以上の動作から、定常状態では、遅延クロック信号（ＤＣＫ）と基準クロック信号（ＣＫＩ）との位相が等しくなるように制御される。
【００８４】
従って、遅延バッファーアレイによって遅延クロック信号（ＤＣＫ）からは基準クロック信号（ＣＫＩ）のクロック信号に対して正確にその１周期分の時間だけ遅れた信号が出力されるようになる。
【００８５】
基準クロック信号（ＣＫ）の周期をＴとし、遅延バッファアレイの段数をｎとすると、遅延バッファアレイのｊ番目の遅延バッファの出力φｊとしては、基準クロック信号（ＣＫＩ）に対して（Ｔ／ｎ）×ｊだけ遅れたクロック信号が得られることになる。ｊ番目の遅延クロックφｊからｋ番目の遅延クロックφｋがマルチプレクサに入力される。
【００８６】
マルチプレクサ５により、遅延バッファの出力φを切り替えることで、（Ｔ／ｎ）刻みでクロック信号の立ち上がりを可変制御できる。
【００８７】
図５を参照して、クロック信号の立ち上がりを可変制御する様子を説明する。クロック信号（φｏｕｔ）の立ち上がりはφｉで決まるため固定されている。クロック信号（φｏｕｔ）の立ち下がりは、マルチプレクサ５によってφｊからφｋまでのいずれかが選択できる。選択信号入力端子ＳＥＬ０からＳＥＬｍによって、クロック信号（φｏｕｔ）の立ち下がり時刻は、（Ｔ／ｎ）×ｊから（Ｔ／ｎ）×ｋの範囲で調整可能となる。
【００８８】
すなわち、タイミング調整機能を備えたクロック発生回路を用いれば、基準クロック信号（ＣＫＩ）と遅延クロック信号（ＤＣＫ）との１周期分をｎ分割した目盛りの遅延時間を得ることが可能である。
【００８９】
図６は、出力制御回路部３の動作タイミング図であり、図７は、出力制御回路部３の詳細な動作タイミング図である。
【００９０】
図３に示すリセット端子（−ＲＥＳ）は、リセット信号を入力する端子である。図３を適宜参照して動作を説明する。
【００９１】
リセット信号（−ＲＥＳ）は、電源投入時などの初期状態においてのみ一定期間Ｌｏｗとなる信号である。ＤＣＫＱ信号は、遅延バッファ回路ＤＦに含まれるｎ段の遅延バッファ回路のうち、Ｌ番目（Ｌ≒３／４×ｎ）の出力φＬである。遅延が付与された出力信号ＤＣＫが、クロック信号ＣＫＩに対してＴ１だけ遅れるときには、クロック信号ＣＫＩに対して約（３／４×Ｔ１）だけ遅れるように選ばれている。ＤＣＫＱ端子から、ＤＣＫＱ信号が入力される。
【００９２】
図６及び図７に示すように、時刻ｔ０では、リセット反転信号（−ＲＥＳ）がＬｏｗでありトランジスタＭ１４はＯｎ状態となる。アンド回路Ｇ１５の出力信号（−ＣＮＶ）もＬｏｗとなる。従ってトランジスタＭ１３はオフ状態となり、遅延時間制御端子ＶＤＬの電位はほぼ電源電圧ＶDDとなる。遅延バッファアレイ１の最終出力信号ＤＣＫのＣＫＩに対する遅れは最小となる。
【００９３】
ここで、反転リセット信号（−ＲＥＳ）がＬｏｗであれば、第２のＤフリップフロップＱ１２はリセットされる。ＤＦＦＱ１２がリセットされるため、その出力ＰＣＲ信号もＬｏｗとなり、第１のＤ−フリップフロップＱ１１の反転クリア端子（−ＣＬ）にリセット信号が入る。これによって第１のフリップフロップ回路Ｑ１１に対してもリセットがかかる。
【００９４】
従って、第１のフリップフロップ回路Ｑ１１のＱ出力φＰＣＯはＬｏｗとなり、−Ｑ出力（−φＰＣＯ）はＨｉｇｈとなる。これにより、ＮＡＮＤ回路Ｇ１３の出力信号（−φＩＮＣ）はＨｉｇｈとなり、トランジスタＭ１１はオフとなる。また、アンド回路Ｇ１４の出力信号（φＤＥＣ）はＤＣＫＱの逆相が出力され、第２のトランジスタＭ１２はＤＣＫＱに同期してオン／オフを繰り返す。
【００９５】
但し、電流源Ｉ１２の電流値はきわめて小さいため（１０μＡ程度）、遅延時間制御端子ＶＤＬの電位には、ほとんど影響を及ぼさない。
【００９６】
反転リセット信号（−ＲＥＳ）がＨｉｇｈになることによって、第４のトランジスタＭ１４（図３）がオフし、遅延時間制御端子ＶＤＬを電源電圧ＶDDから開放する。
【００９７】
反転リセット信号（−ＲＥＳ）がＨｉｇｈになると、ＲＳフリップフロップＱ１３のリセットが解除される。第１のＤフリップフロップＱ１１の−Ｑ出力、−φＰＣＯがＨｉｇｈのため、セット入力にＨｉｇｈが入力され、−Ｑ出力ＲＳＦはＨｉｇｈである。従って、アンド回路Ｇ１５の出力−ＣＮＶがＨｉｇｈとなり、第３のトランジスタＭ１３（図３）をオンする。
【００９８】
遅延時間制御信号ＶＤＬは、電流源Ｉ１３が接続されるため、容量Ｃ１１に蓄積されていた電荷が放電され、ＶＤＬの電位は徐々に低下する。
【００９９】
図７に示すように、時刻ｔ０で、遅延クロック信号ＤＣＫの立ち上がり及び立ち下がり時間は、基準クロックＣＫＩのそれに対して所定の時間分の遅延を有する。
【０１００】
基準クロック信号ＣＫＩが立ち上がる時間から一旦立ち下がり再び立ち上がるまでの１周期をＴとした場合に、時刻ｔ１では、時刻ｔ０の時点よりも遅延クロック信号ＤＣＫは、まだ３Ｔ／４までは遅れていない。この状態では、ＤＣＫＱを入力クロック信号ＣＫＩでラッチした出力であるＰＣＲは依然としてＬｏｗを維持し、これによって第１のＤフリップフロップＱ１１もリセットがかかった状態である。
【０１０１】
時刻ｔ２になると、基準クロック信号（ＣＫＩ）の立ち上がり時点で、ＤＣＫＱはＨｉｇｈとなる。第２のＤフリップフロップＱ１２の出力信号（ＰＣＲ）はＨｉｇｈになる。これにより、第１のＤフリップフロップＱ１１のリセットが解除される。遅延クロック信号ＤＣＫはＨｉｇｈであるため、基準クロック信号（ＣＫＩ）の立ち上がりで第１のＤフリップフロップＱ１１の出力をラッチしてもφＰＣＯは依然としてＬｏｗのままである。
【０１０２】
時刻ｔ３においても、同様にφＰＣＯは依然としてＬｏｗのままである。
【０１０３】
時刻ｔ４においては、基準クロック信号ＣＫＩの立ち上がり時点でＤＣＫがＬｏｗになる。
【０１０４】
第１のＤフリップフロップＱ１１の出力φＰＣＯ、反転出力（−φＰＣＯ）が変化する。反転出力（−φＰＣＯ）がＨｉｇｈからＬｏｗになることで、ＲＳフリップフロップ回路Ｑ１３がセットされる。信号ＲＳＦ（図３）がＬｏｗになり、結果的に信号（−ＣＮＶ）（図３）がＬｏｗになる。
【０１０５】
トランジスタＭ１３はオフになり、電流源Ｉ１３は遅延時間制御端子ＶＤＬから解放される。時刻ｔ４に至って遅延時間制御端子ＶＤＬは所望の電圧値（ＤＣＫがＣＫＩに対して１周期Ｔ分だけ遅れるための制御電圧値）に収束する。同時に、トランジスタＭ１３及び第４のトランジスタＭ１４は共にオフになる。トランジスタＭ１３、トランジスタＭ１４及び電流源Ｉ１３は全て切り離されたものと同じ状態になる。
【０１０６】
時刻ｔ４以降は、以下のように動作する。
【０１０７】
基準クロック信号（ＣＫＩ）の立ち上がり時に遅延クロック信号（ＤＣＫ）がＨｉｇｈであれば、第１のＤフリップフロップ回路Ｑ１１の反転出力信号（−φＰＣＯ）をＨｉｇｈにし、ＤＣＫＱに同期して信号φＤＥＣ（図３）にＨｉｇｈＡｃｔｉｖｅのパルスを発生させる。
【０１０８】
ＤＣＫＱのＬｏｗ期間だけトランジスタＭ１２を介して電流源Ｉ１３で容量Ｃ１の電荷を放電して、遅延時間制御端子ＶＤＬの電位をわずかに低下させ、遅延を大きくして基準クロック信号（ＣＫＩ）と遅延クロック信号（ＤＣＫ）の位相が揃うように制御する。
【０１０９】
逆に、基準クロック信号ＣＫＩの立ち上がり時に、遅延クロック信号（ＤＣＫ）がＬｏｗであれば、φＰＣＯをＨｉｇｈにして、ＤＣＫＱに同期して（−φＩＮＣ）にＬｏｗＡｃｔｉｖｅのパルスを発生させる。
【０１１０】
ＤＣＫＱのＬｏｗ期間だけトランジスタＭ１１を介して電流源Ｉ１１から容量Ｃ１１に電荷を充電して遅延時間制御端子ＶＤＬの電位をわずかに高くして遅延時間を小さくし、基準クロック信号（ＣＫＩ）と遅延クロック信号（ＤＣＫ）の位相が揃うように制御する。
【０１１１】
遅延時間制御端子からの信号が収束するまでは大きな電流の電流源Ｉ１３（例えば１００μＡ）によって高速に収束動作を行い、一端収束した後は小さな電流の電流源Ｉ１１、Ｉ１２（例えば１０μＡ）によって基準クロック信号ＣＫＩと遅延クロック信号（ＤＣＫ）の位相が常に揃うように遅延時間制御端子ＶＤＬの電位の微調整が行われる。
【０１１２】
以上のようなタイミング調整機能を備えたクロック発生回路を用いることにより、高速収束動作と収束状態での安定性維持のための高精度制御という相反する要求をともに満足することができる。
【０１１３】
図８に、上記のタイミング調整機能を備えたクロック発生回路Ｘと固体撮像装置Ｙとの接続関係を示す。
【０１１４】
図８に示す固体撮像装置Ｙは、半導体基板２０１上において、垂直方向及び水平方向に整列配置された複数の光電変換素子（フォトダイオード）２０３と、垂直方向に整列した光電変換素子２０３の列に近接して形成され、光電変換素子２０３からの電荷を垂直方向に転送する垂直電荷転送路２０５と、垂直電荷転送路２０５の一端に形成され、垂直電荷転送路２０５からの電荷を水平方向に転送する水平電荷転送路２０７と、水平電荷転送路２０７の一端に設けられ、水平電荷転送路２０７内を転送された電荷に対応する電圧を増幅して外部に出力する出力アンプ２１１とを含む。
【０１１５】
ＣＣＤとは別チップとして設けられた信号処理用ＩＣに、出力アンプ２１１から出力された信号を整形する処理を行う信号処理部Ｚが形成されている。
【０１１６】
信号処理部Ｚには少なくとも２つの入力端子Ｔｚ１、Ｔｚ２が存在する。
【０１１７】
信号処理部Ｚの２つの入力端子Ｔｚ１、Ｔｚ２に、前述のタイミング調整機能を備えたクロック発生回路Ｘの出力φｏｕｔが入力する。
【０１１８】
タイミング調整機能を備えたクロック発生回路Ｘは、前述のように、遅延バッファー回路ＤＢ（ＤＢ１からＤＢｎ）をカスケード接続する遅延バッファーアレイ１と、出力制御回路３と、２つのマルチプレクサ５ａ、５ｂとを含む。
【０１１９】
マルチプレクサ部５ａから出力φｏｕｔ１が、マルチプレクサ部５ｂから出力φｏｕｔ２が出力される。φｏｕｔ１とφｏｕｔ２とは、各々セレクタの入力がより任意の位相に例えば図９に示すタイミングＡとＢに設定できる。出力φｏｕｔ１は信号処理部Ｚの入力端子Ｔｚ１に、出力φｏｕｔ２は信号処理部Ｚの入力端子Ｔｚ２に接続される。２つの入力端子Ｔｚ１、Ｔｚ２に、図９に示したＳＨＰとＳＨＤの２種類のクロック信号が入力され、固体撮像装置Ｘからの出力波形を整形する。
【０１２０】
以上、本発明の実施の形態について例示したが、その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。
【０１２１】
【発明の効果】
汎用性のあるＣＭＯＳを用いてタイミング調整機能を備えたクロック発生回路を容易に実現できる。
【０１２２】
外付け部品もコンデンサー１つで済むため、製造コストを低減することができる。
【０１２３】
加えて、タイミングを調整できる精度は、遅延バッファーの段数によって正確に決めることができるため、コストが非常に安い。温度ドリフトなどの影響を受けずに、ジッターのきわめて少ない安定した調整が可能である。
【０１２４】
さらに、設定ビットによりタイミング調整を行うことができるため、タイミングの調整が非常に容易となり、製造に際して個別に調整が必要になった場合でも、ＣＲを用いて調整を行う場合に比べてその調整の手間が少なくなる。
【図面の簡単な説明】
【図１】 本発明の実施の形態によるタイミング調整機能を備えたクロック発生回路のブロック図である。
【図２】 図１のタイミング調整機能を備えたクロック発生回路に含まれる遅延素子の回路図である。
【図３】 図１のタイミング調整機能を備えたクロック発生回路に含まれる出力制御回路部の回路図である。
【図４】 図２の遅延素子の動作を示すタイミングチャートである。
【図５】 図１のクロック発生回路における出力波形のタイミング調整の様子を示すタイミングチャートである。
【図６】 図１のタイミング調整機能を備えたクロック発生回路に含まれる出力制御回路部における動作波形を示すタイミングチャートである。
【図７】 図３の出力制御回路部における動作波形を示す詳細なタイミングチャートである。
【図８】 タイミング調整機能を備えたクロック発生回路と固体撮像装置との接続関係を示すブロック図である。
【図９】 ＣＣＤ信号波形とＣＤＳクロックとの関係を示す図である。
【図１０】 （ａ）はＣＲ部品を用いたタイミング調整回路の回路図であり、（ｂ）は（ａ）に示す回路を用いたタイミング調整の様子を示す波形図である。
【符号の説明】
Ｘ タイミング調整機能を備えたクロック発生回路
ＤＢ 遅延バッファー回路
１ 遅延バッファーアレイ
ＣＫＩ 基準クロック信号端子
ＤＣＫ 遅延クロック信号端子
ＶＤＬ 遅延時間制御端子
Ｍ１〜Ｍ６ ＭＯＳトランジスタ
ＣＩ１、ＣＩ２ ＣＭＯＳインバータ回路
Ｌ 配線
ＳＷ スイッチ手段
Ｇ１〜Ｇ６ インバータ回路
５ マルチプレクサ回路
Ｑ１１、Ｑ１２ Ｄフリップフロップ回路
Ｑ１３ ＲＳフリップフロップ回路
Ｇ１１、Ｇ１２ インバータ回路
Ｇ１３ ＮＡＮＤ回路
Ｇ１４、Ｇ１５ ＡＮＤ回路
Ｍ１１、Ｍ１２、Ｍ１３ スイッチ手段
３１ スイッチ制御手段
ＲＥＳ リセット端子
Ｉ１１、Ｉ１２、Ｉ１３ 電流源
【発明の属する技術分野】
本発明は、ＣＣＤ固体撮像装置の出力信号を処理する回路である相関二重サンプリング回路に供給するサンプリングパルスの位相調整のため、クロック信号の立ち上がり時刻或いは立ち下がり時刻の微調整を行うタイミング調整機能を備えたクロック発生回路に関する。
【０００２】
【従来の技術】
図９に、一般的なＣＣＤ固体撮像装置の出力波形と、相関二重サンプリング回路のクロック波形との関係を示す。相関二重サンプリング処理は、ＣＣＤ固体撮像装置の出力信号の肩の部分（図９において、Ａで示される）と底の部分（図９において、Ｂで示される）の差を取り出す回路である。
【０００３】
相関二重サンプリング処理においては、上記のＡの部分をサンプリングするクロック波形（ＳＨＰ）と上記Ｂの部分をサンプリングするクロック（ＳＨＤ）の位相をそれぞれ調整し、信号波形が平坦になっている箇所で確実に立ち下がるようにする。
【０００４】
最近、ＣＣＤ固体撮像装置の画素数が飛躍的に増大し、それに伴って出力のデータレートが高くなる傾向にある。出力のデータレートが高くなると、調整マージンが乏しくなり、微調整を行う必要が生じる。
【０００５】
図１０に、ＳＨＰあるいはＳＨＤの微調整を行うための回路と動作波形を示す。なお、ＳＨＰに対する調整回路とＳＨＤに対する調整回路は同じ構成であるため、以下の説明ではＳＨＰに対する調整回路について説明する。
【０００６】
図１０（ａ）は遅延時間調整回路の回路図であり、図１０（ｂ）はタイミングチャート図である。
【０００７】
図１０（ａ）に示すように、遅延時間調整回路Ｃは、第１のインバータ１０１ａと、可変抵抗１０３と、第２のインバータ１０１ｂと、第１のキャパシタ１０５とを含む。
【０００８】
第１の配線Ｌ１によって、第１のインバータ１０１ａと可変抵抗１０３と第２のインバータ１０１ｂとが、順に、直列に接続されている。
【０００９】
第１のインバータ１０１ａの入力側に、元になるクロック信号（ＳＨＰＯ）が入力される。可変抵抗１０３と第２のインバータ１０１ｂとの接点Ｄと接地電位（ＧＮＤ）との間に第２の配線Ｌ２が設けられている。第２の配線Ｌ２の途中にコンデンサ１０５が設けられている。この回路では、原クロック（ＳＨＰＯ）信号を元に、Ｃ（コンデンサ）Ｒ（レジスタ）等の外付け部品を用いて遅延時間を調整する。
【００１０】
図１０（ｂ）に図１０（ａ）に示す回路の動作波形を示す。
【００１１】
第１のインバータ１０１ａの出力であるＧ点での波形は、原クロック信号入力端子（ＳＨＰＯ）から入力される信号を、インバータ１０１ａを用いて反転させたものである。
【００１２】
可変抵抗１０３の出力であるＤ点における波形は、可変抵抗１０３及び容量１０５によって原クロック信号入力端子（ＳＨＰＯ）から入力される信号波形に対して所望の遅延を付与した波形である。ＣＲの存在により、立ち下がり及び立ち上がりの波形に同一特性であるが極性が反転した歪みが生じている。一点鎖線で示す所定のしきい値電圧を基準として歪んだ信号波形を整形する。波形を整形した後、インバータ回路１０１ｂにより信号を反転させる。
【００１３】
出力信号端子（ＳＨＰ）から出力される信号波形は、ＣとＲの値およびしきい値電圧が適正に選択された場合、原クロック信号入力端子（ＳＨＰＯ）から入力される波形に対して一定の遅延時間τを有する波形となる。
【００１４】
上記の遅延時間調整回路Ｃを用いれば、ＳＨＰ、ＳＨＤのサンプリングパルスのタイミングをそれぞれ微調整することができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記の図１０（ａ）に示す回路を用いると、タイミングの調整を精密に行うために、可変抵抗等の高価な外付け部品が必要で、コストが高くつく。
【００１６】
また、タイミング調整用のＣＲの時定数が大きくなるとクロック信号のなまり（図１０（ｂ）のＤ信号）も大きくなる。電圧の揺らぎなどによる瞬間的な波形の乱れ（ジッター）が生じる可能性もある。
【００１７】
また、ＣＲで遅延させた信号波形を、再度整形する受け側のゲート素子のしきい値電圧のばらつきや、温度ドリフトによる変動の影響も無視できなくなる。
【００１８】
ＣＲを用いない遅延手段としては、例えばガラス遅延線などの遅延素子を用いることも考えられるが、製造コストが著しく上昇するという問題がある。
【００１９】
本発明の目的は、外付け部品数を減少し、例えばタイミング発生器などのＣＭＯＳで構成された論理ＩＣ（ＬＳＩ）などへの組み込みが可能なタイミング調整機能を備えたクロック発生回路を提供することである。
【００２０】
本発明の他の目的は、タイミングの調整が容易で、かつジッターなどの変動要素の少ない、タイミング調整機能を備えたクロック発生回路を提供することである。
【００２１】
【課題を解決するための手段】
本発明の一観点によれば、入力端子、出力端子および遅延時間制御信号が印加される遅延時間制御端子を有する複数の遅延素子をｎ段カスケード接続し、初段の遅延素子の入力端子に基準クロック信号が入力され、最終段のｎ段目の遅延素子の出力端子から遅延クロック信号が出力する遅延素子アレイと、前記基準クロックの位相と前記遅延クロック信号の位相とを比較する比較手段と、該比較手段による比較の結果に基づいて変化する遅延時間制御信号を前記各遅延素子の遅延時間制御端子に出力する出力手段とを含む制御信号出力手段と、遅延素子アレイに含まれる各段の遅延素子の出力の中から１つ或いは複数を選択して出力する選択出力手段とを有し、前記制御信号出力手段は、前記比較手段の基準出力信号がそのゲート端子に入力される第１のトランジスタと、該第１のトランジスタのソース端子と電源との間に接続された第１の電流源と、前記比較手段の遅延出力信号がそのゲート端子に入力され、そのドレイン端子が前記第１のトランジスタのドレイン端子と接続される第２のトランジスタと、該第２のトランジスタと接地電位との間に接続された第２の電流源と、前記比較手段のリセット出力信号がそのゲート端子に入力される第３のトランジスタと、該第３のトランジスタのソース端子と接地との間に接続され、前記第１及び第２の電流源よりも大きな電流を供給する第３の電流源と、反転リセット信号がそのゲート端子に入力され、そのドレイン端子が前記第３のトランジスタのドレイン端子と接続され、そのソース端子と電源とが接続される第４のトランジスタと、前記第１から第４までのトランジスタのドレイン端子と電源との間に形成されるコンデンサと、前記第１から第４までの各トランジスタのスイッチング制御を行うスイッチ制御手段とを含むタイミング調整機能を備えたクロック発生回路が提供される。
【００２２】
【発明の実施の形態】
本発明の一実施の形態によるタイミング調整機能を備えたクロック発生回路について以下に説明する。
【００２３】
図１は、タイミング調整機能を備えたクロック発生回路Ｘの回路ブロック図である。
【００２４】
タイミング調整機能を備えたクロック発生回路Ｘは、所定の段数（ｎ段：ｎは正の整数）の遅延バッファー回路ＤＢ（ＤＢ１からＤＢｎ）をカスケード接続することで、基準クロック信号（ＣＫＩ）に遅延を付与し、遅延が付与された出力信号を遅延信号出力端子ＤＣＫから出力する遅延バッファーアレイ１と、基準クロック信号（ＣＫＩ）と遅延が付与された遅延出力信号（ＤＣＫ）との位相を比較して両クロック信号の位相が等しくなるように遅延時間制御端子ＶＤＬから出力される遅延時間制御信号ＶＤＬ（以下該当端子及びその端子における信号電圧を同じ符号により記載する。）を調節する出力制御回路３と、遅延時間制御信号ＶＤＬにより遅延バッファの遅延時間を調節するために、遅延バッファーアレイ１に含まれる遅延バッファー回路の各出力のうちいずれかを選択して出力するマルチプレクサ５とを含む。
【００２５】
図２に、遅延バッファー回路ＤＢの回路図を示す。
【００２６】
１つの遅延バッファー回路ＤＢは、入力端子（Ｉ）、出力端子（Ｏ１、Ｏ２）および遅延時間制御信号ＶＤＬの入力端子ＤＢＬの４端子構成である。
【００２７】
遅延バッファー回路ＤＢは、入力端子Ｉに入力されたクロック信号を遅延時間制御信号ＶＤＬの入力端子ＤＢＬに印加された電圧に応じた遅延時間で遅延させ、出力端子（Ｏ１、Ｏ２）に出力する。
【００２８】
遅延バッファーアレイ１は、複数の遅延バッファー回路ＤＢのカスケード接続が入出力端子間に、それぞれ入力Ｉに、前段の出力Ｏが接続されるようにｎ個カスケード接続され、かつ全ての遅延時間制御信号ＶＤＬの入力端子ＤＢＬは、共通に制御回路の出力ＶＤＬに接続されている。
【００２９】
初段の遅延バッファーＤＢ１の入力には、基準クロック信号入力端子ＣＫＩが接続される。遅延時間制御端子ＤＢＬは共通に制御回路の出力ＶＤＬに接続される。最終段の遅延バッファＤＢｎの出力は遅延クロック信号として遅延クロック信号入力端子ＤＣＫから制御回路３に入力される。遅延クロック信号（ＤＣＫ）は元の基準クロック信号（ＣＫＩ）に対して一段の遅延バッファＤＢの遅延時間のｎ倍だけ遅れたクロックとなる。一段の遅延バッファＤＢの遅延時間、従って遅延クロック信号の遅延時間は遅延時間制御電圧（ＶＤＬ）によって決まる。
【００３０】
図２に示すように、遅延バッファー回路ＤＢは、第１のＣＭＯＳインバータＣＩ１を含む第１の遅延段と第２のＣＭＯＳインバータＣＩ２を含む第２の遅延段とを含む。
【００３１】
第１の遅延段は、第１のＣＭＯＳインバータＣＩ１と、それと直列に接続され、遅延時間制御電圧（ＶＤＬ）によって制御される電流負荷トランジスタＭ３を有している。
【００３２】
第１のＣＭＯＳインバータ回路ＣＩ１は、ｐ型ＭＯＳトランジスタＭ１とｎ型ＭＯＳトランジスタＭ２とを含む。ｎ型ＭＯＳトランジスタＭ２のソース端子にさらにｎ型ＭＯＳトランジスタＭ３のドレイン端子が接続されている。ｎ型ＭＯＳトランジスタＭ３のソース端子は接地されている。
【００３３】
第１のＣＭＯＳインバータ回路ＣＩ１は入力端子Ｉと出力端Ａとを有している。
【００３４】
第２の遅延段は、第２のＣＭＯＳインバータＣＩ２と、それと直列に接続され、遅延時間制御電圧ＶＤＬによって制御される電流負荷トランジスタＭ６を有している。
【００３５】
第２のＣＭＯＳインバータ回路ＣＩ２は、ｐ型ＭＯＳトランジスタＭ４とｎ型ＭＯＳトランジスタＭ５とを含む。ｎ型ＭＯＳトランジスタＭ５のソース端子にさらにｎ型ＭＯＳトランジスタＭ６のドレイン端子が接続されている。ｎ型ＭＯＳトランジスタＭ６のソース端子も接地されている。
【００３６】
第２のＣＭＯＳインバータ回路ＣＩ２は入力端Ｃと出力端Ｄとを有している。
【００３７】
第１のＣＭＯＳインバータ回路ＣＩ１の出力端Ａは、配線Ｌ１１により、第２のＣＭＯＳインバータ回路Ｃ１２の入力端Ｃと接続されている。
【００３８】
第２のＣＭＯＳインバータ回路ＣＩ２の出力端Ｄは、配線Ｌ１２を介して遅延バッファー回路ＤＢの出力端子ＯＩに接続されている。
【００３９】
ｎ型ＭＯＳトランジスタＭ３のゲート端子とｎ型ＭＯＳトランジスタＭ６のゲート端子とは、ともに遅延時間制御端子ＶＤＬが印加される端子ＤＢＬに接続される。
【００４０】
配線Ｌ１１の途中には、インバータ回路Ｇ１とインバータ回路Ｇ２とが順方向に接続されている。
【００４１】
インバータ回路Ｇ１とインバータ回路Ｇ２との間の節点Ｂに、インバータ回路Ｇ３を含む配線Ｌ３１が接続されている。配線Ｌ３１の一端は、例えば非接続状態で終端している。
【００４２】
第２のＣＭＯＳインバータ回路ＣＩ２の出力端Ｄから延びる配線Ｌ２１の途中に、インバータ回路Ｇ４とインバータ回路Ｇ５とが順方向に接続されている。
【００４３】
インバータ回路Ｇ４とインバータ回路Ｇ５との間の節点Ｂからインバータ回路Ｇ６が順方向に接続された配線Ｌ４１が延びている。配線Ｌ４１の一端は出力端子Ｏ２を形成する。出力端子Ｏ２は、マルチプレクサ５の入力に繋がっている。
【００４４】
尚、インバータ回路Ｇ３は、配線Ｌ３１と配線Ｌ４１との負荷を同等にすることにより、節点Ｂと節点Ｅとにおける電気容量を等しくするために接続されている。
【００４５】
マルチプレクサ回路の構成について図１に基づき説明する。
【００４６】
マルチプレクサ回路５には、遅延バッファアレイ回路ＤＢの出力のうちφｊからφｋまでの（k-ｊ）個の信号が出力される出力端子ＴφｊからＴφｋと、データ選択端子ＳＥＬ０からＳＥＬｍが、上記φｊからφｋまでの入力信号のうちのいずれか１つを選択して出力する出力端子φｏｕｔを有している。
【００４７】
図３に、遅延時間制御回路３の回路図を示す。
【００４８】
遅延時間制御回路３は、コンデンサＣ１と、スイッチ手段ＳＷと、スイッチ手段ＳＷの制御を行うスイッチ制御部３１とを含む。
【００４９】
スイッチ手段ＳＷは、トランジスタＭ１１（第１のスイッチ）と、トランジスタＭ１２（第２のスイッチ）と、トランジスタＭ１３（第３のスイッチ）と、トランジスタＭ１４（第４のスイッチ）とを含む。４つのトランジスタＭ１１からＭ１４の各ドレインとコンデンサＣ１の一方の電極とは共通に節点Ｘに接続されている。
【００５０】
トランジスタＭ１１（第１のスイッチ手段）は、第１の電流源Ｉ１１と節点Ｘとの間に接続される。トランジスタＭ１２は、第２の電流源Ｉ１２と節点Ｘとの間に接続される。トランジスタＭ１３は、第３の電流源Ｉ１３と節点Ｘとの間に接続される。
【００５１】
トランジスタＭ１４は、節点Ｘと第１の電源ＶDD１との間に形成される。
【００５２】
トランジスタＭ１１のドレイン端子とトランジスタＭ１２のドレイン端子とが接続されている。トランジスタＭ１１のソース端子は、電流源Ｉ１１を介して電源電圧ＶDDと接続されている。トランジスタＭ１２のソース端子は、電流源Ｉ１２を介して接地されている。トランジスタＭ１１、Ｍ１２は、節点Ｘを介してコンデンサＣ１の充放電を制御できる。
【００５３】
スイッチ制御部３１は、第１および第２の２つのＤフリップフロップＱ１１、Ｑ１２とＲＳフリップフロップＱ１３と、２つのインバータＧ１１、Ｇ１２と、１つのＮＡＮＤ回路Ｇ１３と、２つのＡＮＤ回路Ｇ１４及びＧ１５とを含む。
【００５４】
スイッチ手段に含まれる第１から第４までのトランジスタＭ１１〜Ｍ１４とスイッチ制御部３１の接続関係について説明する。
【００５５】
第１のＤフリップフロップＱ１１のデータ入力端子Ｄは、インバータ回路Ｇ１１を介して遅延クロック信号が入力される入力端子ＤＣＫに接続される。第２のＤフリップフロップＱ１２のデータ入力端子Ｄは、遅延バッファアレイのＬ番目の出力信号φＬが入力される入力端子ＤＣＫＱに接続されている。第１、第２のＤフリップフロップＱ１２のクロック入力端（ＣＫ）は、基準クロックの入力端子ＣＫＩに接続されている。
【００５６】
第２のフリップフロップＱ１２の出力端子（Ｑ）は、第１のフリップフロップＱ１１の反転クリア端子（−ＣＬ）と接続される。
【００５７】
第１のＤフリップフロップＱ１１の出力端子Ｑは、２入力ＮＡＮＤ回路Ｇ１３の第１の入力端子と接続されている。第１のＤフリップフロップＱ１１の反転出力端子−Ｑは、ＲＳフリップフロップＱ１３のセット入力端子（−Ｓ）と、第１の２入力ＡＮＤ回路Ｇ１４の第１の入力端子に接続されている。
【００５８】
入力端子ＤＣＫＱは、インバータＧ１２を介して、第１の２入力ＡＮＤ回路Ｇ１４の第２の入力端子と接続されている。インバータＧ１２の出力端子と２入力ＮＡＮＤ回路Ｇ１３の第２の入力端子にも接続されている。
【００５９】
第１の２入力ＡＮＤ回路Ｇ１３の出力端子は、トランジスタＭ１１のゲート端子に接続されている。
【００６０】
第１の２入力ＡＮＤ回路Ｇ１４の出力端子は、トランジスタＭ１２のゲート端子に接続されている。
【００６１】
反転リセット入力端子（−ＲＥＳ）は、トランジスタＭ１４のゲート端子と第２のＤフリップフロップＱ１２の反転クリア端子（−ＣＬ）と、ＲＳフリップフロップ回路Ｑ１３の反転リセット端子（−Ｒ）、第２の２入力ＡＮＤ回路Ｇ１５の第２の入力端子とも接続される。
【００６２】
ＲＳフリップフロップ回路Ｑ１３の反転出力端子（−Ｑ）は、第２の２入力ＡＮＤ回路Ｇ１５の第１の入力端子と接続される。
【００６３】
第２の２入力ＡＮＤ回路Ｇ１５の出力端子は、トランジスタＭ１３のゲート端子に接続される。
【００６４】
第３のスイッチＭ１３のドレイン端子と第４のスイッチＭ１４のドレイン端子とが接続され、第３のスイッチＭ１３のソース端子が接地されるとともに、第４のスイッチＭ１４のソース端子は、電流源Ｉ１３を介して電源電圧ＶDDと接続される。第３、第４のスイッチも節点Ｘを介してコンデンサＣ１の充放電を制御できる。
【００６５】
スイッチ手段ＳＷの節点Ｘは、遅延時間制御端子ＶＤＬと接続されるとともに、キャパシタＣ１１を介してグラウンドに接続されている。
【００６６】
以下にタイミング調整機能を備えたクロック発生回路の各部の回路動作について説明する。遅延バッファアレイ１は、ｎ段の遅延バッファ回路ＤＢを含むが、まず図２に示すような１段の遅延バッファ回路ＤＢの動作を説明する。
【００６７】
図４に遅延バッファー回路ＤＢのタイミングチャートを示す。波形Ｉ、Ａ、Ｃ、Ｄ、Ｅ、Ｏ１は、図２の対応する節点の電圧を示す。
【００６８】
遅延バッファー回路ＤＢの入力端（Ｉ）がＬｏｗからＨｉｇｈに変化すると、トランジスタＭ１はオン状態からオフ状態に変化する。同時に、トランジスタＭ２は、オフ状態からオン状態へと変化する。これにより、Ａ点（図２）の電位がＶDDから下がり始める。この立ち下がりの時定数は、Ａ点の容量（インバータ回路Ｇ１の入力容量とトランジスタＭ１、トランジスタＭ２のドレイン容量、配線などの寄生容量の総和）とＡ点と接地（ＧＮＤ）との間の抵抗（トランジスタＭ２およびトランジスタＭ３のオン抵抗の和）で決まる。
【００６９】
ここで、トランジスタＭ２には充分高いゲート電圧が印加されるため、そのオン抵抗は小さく、Ａ点と接地（ＧＮＤ）との間の抵抗は、トランジスタＭ３のオン抵抗で決まることになる。
【００７０】
すなわち、遅延時間制御端子ＶＤＬの電圧が高ければ、トランジスタＭ３のオン抵抗は小さくなって時定数は小さくなり、逆に遅延時間制御端子ＶＤＬの電圧が低ければ、トランジスタＭ３のオン抵抗が大きくなるため、時定数が大きくなる。
【００７１】
Ａ点での電位がインバータＧ１のしきい値電圧よりも低くなると、インバータＧ１の出力は反転し、ＬからＨへと変化する。従って入力Ｉの立ち上がりから、点Ｂでの信号の立ち上がりまでの時間の遅れは、遅延時間制御端子から入力される電圧の大きさＶＤＬによって決まる。
【００７２】
入力端子に入力される信号Ｉが、ＨｉｇｈからＬｏｗへと変化すると、トランジスタＭ２がオフし、トランジスタＭ１がオンするため、Ａ点の電位はＬｏｗからＨｉｇｈへと変化する。このとき、トランジスタＭ１のオン抵抗は十分に小さいため、立ち上がりの遅延はほとんど無視できる。さらに、インバータＧ１のゲート遅延も同じように無視できる。従って、入力Ｉの立ち下がり時とＢ点での信号の立ち下がり時とは、ほぼ等しくなる。
【００７３】
従って、Ｂ点の波形はＩの波形に対して立ち上がりだけが遅れた波形となる。
【００７４】
Ｂ点の波形はインバータＧ２で反転され、次段の遅延インバータの入力へと伝達される。次段の遅延インバータも、立ち上がり信号を遅延させる。但し、信号Ｃは、はじめの入力信号Ｉと極性が反転しているため、信号Ｉの立ち下がりが信号Ｃの立ち上がりと対応する。出力Ｄは反転されて信号Ｅとなり、信号Ｃの立ち上がりを遅らせた波形となる。波形Ｅがさらに反転され、信号Ｉと対応する波形となる。
【００７５】
最終的な出力信号Ｏ１は、入力信号（Ｉ）に対して立ち上がりも立ち下がりもほぼ同じ時間だけ遅れる。出力信号は出力端子Ｏ１から出力される。
【００７６】
基準クロック信号に対して信号波形（Ｄｕｔｙ比）を維持したまま、立ち上がりおよび立ち下がりのタイミングを、所定の遅延時間だけ遅らせた出力が得られることになる。
【００７７】
例えばＯ１端子の出力をマルチプレクサ５に直接接続すると、インバータＧ５の出力負荷が変わる。負荷が接続されたか否かで各遅延バッファーの出力が微妙に変化する。次段の遅延バッファーに接続するための出力端子Ｏ１の他に、Ｏ１端子からの出力信号と同等の出力が得られるＯ２端子を設けることにより、マルチプレクサ５に、Ｏ２端子からの出力信号を供給することにより、遅延バッファアレイの動作を安定化している。
【００７８】
なお、インバータ回路Ｇ３は、節点Ｂと節点Ｅとにおける電気容量をほぼ等しくするために設けられている。
【００７９】
ｎ段の遅延バッファ回路をカスケード接続することにより、所定の遅延時間をｎ倍した遅延時間を得る。
【００８０】
図５は、遅延バッファアレイ１内の各遅延バッファ回路ＤＢの出力信号φ１、φ２、・・・φｊ・・・φｎを示す。信号φｎは制御回路３の反転入力端子ＤＣＫに入力される。
【００８１】
制御回路３の非反転入力端子ＣＫＩには、元の基準クロック信号（ＣＫＩ）が入力される。ＤフリップフロップＱ１１で、基準クロック信号（ＣＫＩ）と遅延クロック信号（ＤＣＫ）との位相の比較が行われる。
。遅延クロック信号（ＤＣＫ）の位相がずれている場合、 位相を比較した結果、ＮＡＮＤ回路Ｇ１３またはＡＮＤ回路Ｇ１４が出力を発生する。遅延クロック信号（ＤＣＫ）の位相が基準クロック信号（ＣＫＩ）の位相よりも進んでいる場合には、スイッチＭ１２がオンし、遅延クロック信号（ＤＣＫ）を遅らせるように遅延時間制御電圧（ＶＤＬ）を下げる。
【００８２】
逆に、遅延クロック信号（ＤＣＫ）の位相が基準クロック信号（ＣＫＩ）の位相より遅れている場合には、スイッチＭ１１がオンし、遅延クロック信号（ＤＣＫ）を進ませるように制御電圧信号（ＶＤＬ）を上げる。制御回路３の詳細な動作は後述する。
【００８３】
以上の動作から、定常状態では、遅延クロック信号（ＤＣＫ）と基準クロック信号（ＣＫＩ）との位相が等しくなるように制御される。
【００８４】
従って、遅延バッファーアレイによって遅延クロック信号（ＤＣＫ）からは基準クロック信号（ＣＫＩ）のクロック信号に対して正確にその１周期分の時間だけ遅れた信号が出力されるようになる。
【００８５】
基準クロック信号（ＣＫ）の周期をＴとし、遅延バッファアレイの段数をｎとすると、遅延バッファアレイのｊ番目の遅延バッファの出力φｊとしては、基準クロック信号（ＣＫＩ）に対して（Ｔ／ｎ）×ｊだけ遅れたクロック信号が得られることになる。ｊ番目の遅延クロックφｊからｋ番目の遅延クロックφｋがマルチプレクサに入力される。
【００８６】
マルチプレクサ５により、遅延バッファの出力φを切り替えることで、（Ｔ／ｎ）刻みでクロック信号の立ち上がりを可変制御できる。
【００８７】
図５を参照して、クロック信号の立ち上がりを可変制御する様子を説明する。クロック信号（φｏｕｔ）の立ち上がりはφｉで決まるため固定されている。クロック信号（φｏｕｔ）の立ち下がりは、マルチプレクサ５によってφｊからφｋまでのいずれかが選択できる。選択信号入力端子ＳＥＬ０からＳＥＬｍによって、クロック信号（φｏｕｔ）の立ち下がり時刻は、（Ｔ／ｎ）×ｊから（Ｔ／ｎ）×ｋの範囲で調整可能となる。
【００８８】
すなわち、タイミング調整機能を備えたクロック発生回路を用いれば、基準クロック信号（ＣＫＩ）と遅延クロック信号（ＤＣＫ）との１周期分をｎ分割した目盛りの遅延時間を得ることが可能である。
【００８９】
図６は、出力制御回路部３の動作タイミング図であり、図７は、出力制御回路部３の詳細な動作タイミング図である。
【００９０】
図３に示すリセット端子（−ＲＥＳ）は、リセット信号を入力する端子である。図３を適宜参照して動作を説明する。
【００９１】
リセット信号（−ＲＥＳ）は、電源投入時などの初期状態においてのみ一定期間Ｌｏｗとなる信号である。ＤＣＫＱ信号は、遅延バッファ回路ＤＦに含まれるｎ段の遅延バッファ回路のうち、Ｌ番目（Ｌ≒３／４×ｎ）の出力φＬである。遅延が付与された出力信号ＤＣＫが、クロック信号ＣＫＩに対してＴ１だけ遅れるときには、クロック信号ＣＫＩに対して約（３／４×Ｔ１）だけ遅れるように選ばれている。ＤＣＫＱ端子から、ＤＣＫＱ信号が入力される。
【００９２】
図６及び図７に示すように、時刻ｔ０では、リセット反転信号（−ＲＥＳ）がＬｏｗでありトランジスタＭ１４はＯｎ状態となる。アンド回路Ｇ１５の出力信号（−ＣＮＶ）もＬｏｗとなる。従ってトランジスタＭ１３はオフ状態となり、遅延時間制御端子ＶＤＬの電位はほぼ電源電圧ＶDDとなる。遅延バッファアレイ１の最終出力信号ＤＣＫのＣＫＩに対する遅れは最小となる。
【００９３】
ここで、反転リセット信号（−ＲＥＳ）がＬｏｗであれば、第２のＤフリップフロップＱ１２はリセットされる。ＤＦＦＱ１２がリセットされるため、その出力ＰＣＲ信号もＬｏｗとなり、第１のＤ−フリップフロップＱ１１の反転クリア端子（−ＣＬ）にリセット信号が入る。これによって第１のフリップフロップ回路Ｑ１１に対してもリセットがかかる。
【００９４】
従って、第１のフリップフロップ回路Ｑ１１のＱ出力φＰＣＯはＬｏｗとなり、−Ｑ出力（−φＰＣＯ）はＨｉｇｈとなる。これにより、ＮＡＮＤ回路Ｇ１３の出力信号（−φＩＮＣ）はＨｉｇｈとなり、トランジスタＭ１１はオフとなる。また、アンド回路Ｇ１４の出力信号（φＤＥＣ）はＤＣＫＱの逆相が出力され、第２のトランジスタＭ１２はＤＣＫＱに同期してオン／オフを繰り返す。
【００９５】
但し、電流源Ｉ１２の電流値はきわめて小さいため（１０μＡ程度）、遅延時間制御端子ＶＤＬの電位には、ほとんど影響を及ぼさない。
【００９６】
反転リセット信号（−ＲＥＳ）がＨｉｇｈになることによって、第４のトランジスタＭ１４（図３）がオフし、遅延時間制御端子ＶＤＬを電源電圧ＶDDから開放する。
【００９７】
反転リセット信号（−ＲＥＳ）がＨｉｇｈになると、ＲＳフリップフロップＱ１３のリセットが解除される。第１のＤフリップフロップＱ１１の−Ｑ出力、−φＰＣＯがＨｉｇｈのため、セット入力にＨｉｇｈが入力され、−Ｑ出力ＲＳＦはＨｉｇｈである。従って、アンド回路Ｇ１５の出力−ＣＮＶがＨｉｇｈとなり、第３のトランジスタＭ１３（図３）をオンする。
【００９８】
遅延時間制御信号ＶＤＬは、電流源Ｉ１３が接続されるため、容量Ｃ１１に蓄積されていた電荷が放電され、ＶＤＬの電位は徐々に低下する。
【００９９】
図７に示すように、時刻ｔ０で、遅延クロック信号ＤＣＫの立ち上がり及び立ち下がり時間は、基準クロックＣＫＩのそれに対して所定の時間分の遅延を有する。
【０１００】
基準クロック信号ＣＫＩが立ち上がる時間から一旦立ち下がり再び立ち上がるまでの１周期をＴとした場合に、時刻ｔ１では、時刻ｔ０の時点よりも遅延クロック信号ＤＣＫは、まだ３Ｔ／４までは遅れていない。この状態では、ＤＣＫＱを入力クロック信号ＣＫＩでラッチした出力であるＰＣＲは依然としてＬｏｗを維持し、これによって第１のＤフリップフロップＱ１１もリセットがかかった状態である。
【０１０１】
時刻ｔ２になると、基準クロック信号（ＣＫＩ）の立ち上がり時点で、ＤＣＫＱはＨｉｇｈとなる。第２のＤフリップフロップＱ１２の出力信号（ＰＣＲ）はＨｉｇｈになる。これにより、第１のＤフリップフロップＱ１１のリセットが解除される。遅延クロック信号ＤＣＫはＨｉｇｈであるため、基準クロック信号（ＣＫＩ）の立ち上がりで第１のＤフリップフロップＱ１１の出力をラッチしてもφＰＣＯは依然としてＬｏｗのままである。
【０１０２】
時刻ｔ３においても、同様にφＰＣＯは依然としてＬｏｗのままである。
【０１０３】
時刻ｔ４においては、基準クロック信号ＣＫＩの立ち上がり時点でＤＣＫがＬｏｗになる。
【０１０４】
第１のＤフリップフロップＱ１１の出力φＰＣＯ、反転出力（−φＰＣＯ）が変化する。反転出力（−φＰＣＯ）がＨｉｇｈからＬｏｗになることで、ＲＳフリップフロップ回路Ｑ１３がセットされる。信号ＲＳＦ（図３）がＬｏｗになり、結果的に信号（−ＣＮＶ）（図３）がＬｏｗになる。
【０１０５】
トランジスタＭ１３はオフになり、電流源Ｉ１３は遅延時間制御端子ＶＤＬから解放される。時刻ｔ４に至って遅延時間制御端子ＶＤＬは所望の電圧値（ＤＣＫがＣＫＩに対して１周期Ｔ分だけ遅れるための制御電圧値）に収束する。同時に、トランジスタＭ１３及び第４のトランジスタＭ１４は共にオフになる。トランジスタＭ１３、トランジスタＭ１４及び電流源Ｉ１３は全て切り離されたものと同じ状態になる。
【０１０６】
時刻ｔ４以降は、以下のように動作する。
【０１０７】
基準クロック信号（ＣＫＩ）の立ち上がり時に遅延クロック信号（ＤＣＫ）がＨｉｇｈであれば、第１のＤフリップフロップ回路Ｑ１１の反転出力信号（−φＰＣＯ）をＨｉｇｈにし、ＤＣＫＱに同期して信号φＤＥＣ（図３）にＨｉｇｈＡｃｔｉｖｅのパルスを発生させる。
【０１０８】
ＤＣＫＱのＬｏｗ期間だけトランジスタＭ１２を介して電流源Ｉ１３で容量Ｃ１の電荷を放電して、遅延時間制御端子ＶＤＬの電位をわずかに低下させ、遅延を大きくして基準クロック信号（ＣＫＩ）と遅延クロック信号（ＤＣＫ）の位相が揃うように制御する。
【０１０９】
逆に、基準クロック信号ＣＫＩの立ち上がり時に、遅延クロック信号（ＤＣＫ）がＬｏｗであれば、φＰＣＯをＨｉｇｈにして、ＤＣＫＱに同期して（−φＩＮＣ）にＬｏｗＡｃｔｉｖｅのパルスを発生させる。
【０１１０】
ＤＣＫＱのＬｏｗ期間だけトランジスタＭ１１を介して電流源Ｉ１１から容量Ｃ１１に電荷を充電して遅延時間制御端子ＶＤＬの電位をわずかに高くして遅延時間を小さくし、基準クロック信号（ＣＫＩ）と遅延クロック信号（ＤＣＫ）の位相が揃うように制御する。
【０１１１】
遅延時間制御端子からの信号が収束するまでは大きな電流の電流源Ｉ１３（例えば１００μＡ）によって高速に収束動作を行い、一端収束した後は小さな電流の電流源Ｉ１１、Ｉ１２（例えば１０μＡ）によって基準クロック信号ＣＫＩと遅延クロック信号（ＤＣＫ）の位相が常に揃うように遅延時間制御端子ＶＤＬの電位の微調整が行われる。
【０１１２】
以上のようなタイミング調整機能を備えたクロック発生回路を用いることにより、高速収束動作と収束状態での安定性維持のための高精度制御という相反する要求をともに満足することができる。
【０１１３】
図８に、上記のタイミング調整機能を備えたクロック発生回路Ｘと固体撮像装置Ｙとの接続関係を示す。
【０１１４】
図８に示す固体撮像装置Ｙは、半導体基板２０１上において、垂直方向及び水平方向に整列配置された複数の光電変換素子（フォトダイオード）２０３と、垂直方向に整列した光電変換素子２０３の列に近接して形成され、光電変換素子２０３からの電荷を垂直方向に転送する垂直電荷転送路２０５と、垂直電荷転送路２０５の一端に形成され、垂直電荷転送路２０５からの電荷を水平方向に転送する水平電荷転送路２０７と、水平電荷転送路２０７の一端に設けられ、水平電荷転送路２０７内を転送された電荷に対応する電圧を増幅して外部に出力する出力アンプ２１１とを含む。
【０１１５】
ＣＣＤとは別チップとして設けられた信号処理用ＩＣに、出力アンプ２１１から出力された信号を整形する処理を行う信号処理部Ｚが形成されている。
【０１１６】
信号処理部Ｚには少なくとも２つの入力端子Ｔｚ１、Ｔｚ２が存在する。
【０１１７】
信号処理部Ｚの２つの入力端子Ｔｚ１、Ｔｚ２に、前述のタイミング調整機能を備えたクロック発生回路Ｘの出力φｏｕｔが入力する。
【０１１８】
タイミング調整機能を備えたクロック発生回路Ｘは、前述のように、遅延バッファー回路ＤＢ（ＤＢ１からＤＢｎ）をカスケード接続する遅延バッファーアレイ１と、出力制御回路３と、２つのマルチプレクサ５ａ、５ｂとを含む。
【０１１９】
マルチプレクサ部５ａから出力φｏｕｔ１が、マルチプレクサ部５ｂから出力φｏｕｔ２が出力される。φｏｕｔ１とφｏｕｔ２とは、各々セレクタの入力がより任意の位相に例えば図９に示すタイミングＡとＢに設定できる。出力φｏｕｔ１は信号処理部Ｚの入力端子Ｔｚ１に、出力φｏｕｔ２は信号処理部Ｚの入力端子Ｔｚ２に接続される。２つの入力端子Ｔｚ１、Ｔｚ２に、図９に示したＳＨＰとＳＨＤの２種類のクロック信号が入力され、固体撮像装置Ｘからの出力波形を整形する。
【０１２０】
以上、本発明の実施の形態について例示したが、その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。
【０１２１】
【発明の効果】
汎用性のあるＣＭＯＳを用いてタイミング調整機能を備えたクロック発生回路を容易に実現できる。
【０１２２】
外付け部品もコンデンサー１つで済むため、製造コストを低減することができる。
【０１２３】
加えて、タイミングを調整できる精度は、遅延バッファーの段数によって正確に決めることができるため、コストが非常に安い。温度ドリフトなどの影響を受けずに、ジッターのきわめて少ない安定した調整が可能である。
【０１２４】
さらに、設定ビットによりタイミング調整を行うことができるため、タイミングの調整が非常に容易となり、製造に際して個別に調整が必要になった場合でも、ＣＲを用いて調整を行う場合に比べてその調整の手間が少なくなる。
【図面の簡単な説明】
【図１】 本発明の実施の形態によるタイミング調整機能を備えたクロック発生回路のブロック図である。
【図２】 図１のタイミング調整機能を備えたクロック発生回路に含まれる遅延素子の回路図である。
【図３】 図１のタイミング調整機能を備えたクロック発生回路に含まれる出力制御回路部の回路図である。
【図４】 図２の遅延素子の動作を示すタイミングチャートである。
【図５】 図１のクロック発生回路における出力波形のタイミング調整の様子を示すタイミングチャートである。
【図６】 図１のタイミング調整機能を備えたクロック発生回路に含まれる出力制御回路部における動作波形を示すタイミングチャートである。
【図７】 図３の出力制御回路部における動作波形を示す詳細なタイミングチャートである。
【図８】 タイミング調整機能を備えたクロック発生回路と固体撮像装置との接続関係を示すブロック図である。
【図９】 ＣＣＤ信号波形とＣＤＳクロックとの関係を示す図である。
【図１０】 （ａ）はＣＲ部品を用いたタイミング調整回路の回路図であり、（ｂ）は（ａ）に示す回路を用いたタイミング調整の様子を示す波形図である。
【符号の説明】
Ｘ タイミング調整機能を備えたクロック発生回路
ＤＢ 遅延バッファー回路
１ 遅延バッファーアレイ
ＣＫＩ 基準クロック信号端子
ＤＣＫ 遅延クロック信号端子
ＶＤＬ 遅延時間制御端子
Ｍ１〜Ｍ６ ＭＯＳトランジスタ
ＣＩ１、ＣＩ２ ＣＭＯＳインバータ回路
Ｌ 配線
ＳＷ スイッチ手段
Ｇ１〜Ｇ６ インバータ回路
５ マルチプレクサ回路
Ｑ１１、Ｑ１２ Ｄフリップフロップ回路
Ｑ１３ ＲＳフリップフロップ回路
Ｇ１１、Ｇ１２ インバータ回路
Ｇ１３ ＮＡＮＤ回路
Ｇ１４、Ｇ１５ ＡＮＤ回路
Ｍ１１、Ｍ１２、Ｍ１３ スイッチ手段
３１ スイッチ制御手段
ＲＥＳ リセット端子
Ｉ１１、Ｉ１２、Ｉ１３ 電流源
Claims (2)
- 入力端子、出力端子および遅延時間制御信号が印加される遅延時間制御端子を有する複数の遅延素子をｎ段カスケード接続し、初段の遅延素子の入力端子に基準クロック信号が入力され、最終段のｎ段目の遅延素子の出力端子から遅延クロック信号が出力する遅延素子アレイと、
前記基準クロックの位相と前記遅延クロック信号の位相とを比較する比較手段と、
該比較手段による比較の結果に基づいて変化する遅延時間制御信号を前記各遅延素子の遅延時間制御端子に出力する出力手段とを含む制御信号出力手段と、
遅延素子アレイに含まれる各段の遅延素子の出力の中から１つ或いは複数を選択して出力する選択出力手段とを有し、
前記制御信号出力手段は、
前記比較手段の基準出力信号がそのゲート端子に入力される第１のトランジスタと、
該第１のトランジスタのソース端子と電源との間に接続された第１の電流源と、
前記比較手段の遅延出力信号がそのゲート端子に入力され、そのドレイン端子が前記第１のトランジスタのドレイン端子と接続される第２のトランジスタと、
該第２のトランジスタと接地電位との間に接続された第２の電流源と、
前記比較手段のリセット出力信号がそのゲート端子に入力される第３のトランジスタと、
該第３のトランジスタのソース端子と接地との間に接続され、前記第１及び第２の電流源よりも大きな電流を供給する第３の電流源と、
反転リセット信号がそのゲート端子に入力され、そのドレイン端子が前記第３のトランジスタのドレイン端子と接続され、そのソース端子と電源とが接続される第４のトランジスタと、
前記第１から第４までのトランジスタのドレイン端子と電源との間に形成されるコンデンサと、
前記第１から第４までの各トランジスタのスイッチング制御を行うスイッチ制御手段とを含む
タイミング調整機能を備えたクロック発生回路。 - 前記スイッチ制御手段は、
初期状態である第１の期間に第４のトランジスタのみを導通させ、前記遅延時間制御端子の電位を前記第１の電源と同じ電位に保ち、
リセット信号が変化した後の第２の期間は第３のトランジスタのみを導通させて前記コンデンサに蓄積された電荷を放電させて前記遅延時間制御端子の電位を前記第１の電源の電位から下げて所定の電圧値に近づけ、
第３の期間は前記比較手段からの出力に基づいて前記第１のトランジスタと前記第２のトランジスタとを交互に導通させて前記遅延時間制御信号の電圧を一定値に保つ
請求項１記載のタイミング調整機能を備えたクロック発生回路。
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