JPH1092189A - アナログメモリ - Google Patents
アナログメモリInfo
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- JPH1092189A JPH1092189A JP8263824A JP26382496A JPH1092189A JP H1092189 A JPH1092189 A JP H1092189A JP 8263824 A JP8263824 A JP 8263824A JP 26382496 A JP26382496 A JP 26382496A JP H1092189 A JPH1092189 A JP H1092189A
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- switch
- memory
- operational amplifier
- capacitor
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Abstract
(57)【要約】
【課題】 書込みと読出しが非同期で行うことのでき、
また高速動作の可能なアナログメモリを提供する。 【解決手段】 各アナログメモリのメモリキャパシタ
は、両極のそれぞれに接続した2つの書込みスイッチに
より、入力端子と接地間に接続され、また両極のそれぞ
れに接続した2つの読出しスイッチにより、正の入力端
子を接地する読出し用演算増幅器の負の入力端子と出力
端子間にされる。また、読出し時に読出し用演算増幅器
の出力端子と接地間に接続され、読出し時以外には出力
端子と負の入力端子に接続される保持キャパシタにより
読出し用演算増幅器の出力電位を読出し信号と同レベル
に保つ。
また高速動作の可能なアナログメモリを提供する。 【解決手段】 各アナログメモリのメモリキャパシタ
は、両極のそれぞれに接続した2つの書込みスイッチに
より、入力端子と接地間に接続され、また両極のそれぞ
れに接続した2つの読出しスイッチにより、正の入力端
子を接地する読出し用演算増幅器の負の入力端子と出力
端子間にされる。また、読出し時に読出し用演算増幅器
の出力端子と接地間に接続され、読出し時以外には出力
端子と負の入力端子に接続される保持キャパシタにより
読出し用演算増幅器の出力電位を読出し信号と同レベル
に保つ。
Description
【0001】
【発明の属する技術分野】本発明は、スイッチドキャパ
シタを用いたアナログメモリに関する。
シタを用いたアナログメモリに関する。
【0002】
【従来の技術】スイッチドキャパシタを用いたアナログ
メモリは、例えばアナログ信号の遅延線の一つとしてよ
く用いられるが、このようなアナログメモリに関する従
来技術の一つに、図6に示す特開昭62−8400に開
示されたメモリ回路がある。図6のメモリ回路は、n個
のメモリセル3−1、3−2、・・・3−nと、出力端
子と負の入力端子が帰還スイッチSsを介して接続さ
れ、正の入力端子が接地された読出し用演算増幅器4及
びこれら各メモリセルと帰還スイッチSsを制御するス
イッチ駆動回路5とを備え、それぞれのメモリセル3−
m(m=1、2、・・・n)は、メモリキャパシタCM
mと、スイッチ駆動回路5の出力する書込み信号φwm
により制御されメモリセル3−mの書き込み時メモリキ
ャパシタCMmの両極をそれぞれ入力端子1と読出し用
演算増幅器4の負の入力端子に接続する書込みスイッチ
Sw1−m、Sw2−mと、スイッチ駆動回路5の出力
する読出し信号φrmにより制御され、メモリセル3−
mの読出し時メモリキャパシタCMmの両極をそれぞれ
読出し用演算増幅器4の出力端子と負の入力端子に接続
する読出しスイッチSr1−m、Sr2−mとを有す
る。また帰還スイッチSsはスイッチ駆動回路5の出力
する帰還信号φsにより制御される。
メモリは、例えばアナログ信号の遅延線の一つとしてよ
く用いられるが、このようなアナログメモリに関する従
来技術の一つに、図6に示す特開昭62−8400に開
示されたメモリ回路がある。図6のメモリ回路は、n個
のメモリセル3−1、3−2、・・・3−nと、出力端
子と負の入力端子が帰還スイッチSsを介して接続さ
れ、正の入力端子が接地された読出し用演算増幅器4及
びこれら各メモリセルと帰還スイッチSsを制御するス
イッチ駆動回路5とを備え、それぞれのメモリセル3−
m(m=1、2、・・・n)は、メモリキャパシタCM
mと、スイッチ駆動回路5の出力する書込み信号φwm
により制御されメモリセル3−mの書き込み時メモリキ
ャパシタCMmの両極をそれぞれ入力端子1と読出し用
演算増幅器4の負の入力端子に接続する書込みスイッチ
Sw1−m、Sw2−mと、スイッチ駆動回路5の出力
する読出し信号φrmにより制御され、メモリセル3−
mの読出し時メモリキャパシタCMmの両極をそれぞれ
読出し用演算増幅器4の出力端子と負の入力端子に接続
する読出しスイッチSr1−m、Sr2−mとを有す
る。また帰還スイッチSsはスイッチ駆動回路5の出力
する帰還信号φsにより制御される。
【0003】スイッチ駆動回路5は、例えば入力信号電
圧Viをm番目のメモリセル3−mに書き込む場合は、
入力端子1にViが印加された状態で、帰還信号φsと
メモリセル3−mに対する書込み信号φwmをオンにし
帰還スイッチSsと書込みスイッチSw1−m、Sw2
−mを閉じる。このことにより読出し用演算増幅器4の
負の入力端子は接地電位に帰還制御され仮想接地点とな
り、メモリキャパシタCMmの両極間に入力信号電圧V
iが印加され、これに相当する電荷がチャージされる。
次に書込み信号φwmがオフに戻ることにより書込みス
イッチSw1−m、Sw2−mが開きこの電荷がメモリ
キャパシタCMmに保持される。
圧Viをm番目のメモリセル3−mに書き込む場合は、
入力端子1にViが印加された状態で、帰還信号φsと
メモリセル3−mに対する書込み信号φwmをオンにし
帰還スイッチSsと書込みスイッチSw1−m、Sw2
−mを閉じる。このことにより読出し用演算増幅器4の
負の入力端子は接地電位に帰還制御され仮想接地点とな
り、メモリキャパシタCMmの両極間に入力信号電圧V
iが印加され、これに相当する電荷がチャージされる。
次に書込み信号φwmがオフに戻ることにより書込みス
イッチSw1−m、Sw2−mが開きこの電荷がメモリ
キャパシタCMmに保持される。
【0004】メモリセル3−mの記憶値を読出す場合
は、帰還信号φsをオフにした状態でメモリセル3−m
に対する読出し信号φrmをオンにし読出しスイッチS
r1−m、Sr2−mを閉じる。このことによりメモリ
キャパシタCMmの両極はそれぞれ読出し用演算増幅器
4の出力端子と負の入力端子に接続される。この時帰還
スイッチSsはオフとなっているので、読出し用増幅器
4の出力端子と負の入力端子間にはメモリセル3−mの
書込み時の入力電圧と同じ電圧Viが印加され、読出し
用増幅器4の出力端子から出力信号電圧Viが出力端子
2に出力される。
は、帰還信号φsをオフにした状態でメモリセル3−m
に対する読出し信号φrmをオンにし読出しスイッチS
r1−m、Sr2−mを閉じる。このことによりメモリ
キャパシタCMmの両極はそれぞれ読出し用演算増幅器
4の出力端子と負の入力端子に接続される。この時帰還
スイッチSsはオフとなっているので、読出し用増幅器
4の出力端子と負の入力端子間にはメモリセル3−mの
書込み時の入力電圧と同じ電圧Viが印加され、読出し
用増幅器4の出力端子から出力信号電圧Viが出力端子
2に出力される。
【0005】このようにして、スイッチドキャパシタを
用いたアナログメモリの書込み、読出しが行われ、例え
ば、書込み信号φwm(m=1、2、・・・n)を順次
オンにし、各時点の入力信号電圧Viを各メモリセル3
−mに書き込み、書込み信号φwmに対して所要の時間
差で読出し信号φrmをオンにしこれを読出すことによ
り、出力信号電圧Voとして入力信号電圧Viの遅延ア
ナログ信号を得ることができる。なお、特開昭62−8
400に開示された図6に示すメモリ回路では各メモリ
キャパシタCMmの読出し用演算増幅器4の負の入力端
子側に書込みスイッチSw2−m、読出しスイッチSr
2−mを設けることにより、読出し用演算増幅器4に接
続されるメモリキャパシタを当該メモリキャパシタCM
mだけに限定することにより寄生容量を減らし、動作速
度の向上を図っている。
用いたアナログメモリの書込み、読出しが行われ、例え
ば、書込み信号φwm(m=1、2、・・・n)を順次
オンにし、各時点の入力信号電圧Viを各メモリセル3
−mに書き込み、書込み信号φwmに対して所要の時間
差で読出し信号φrmをオンにしこれを読出すことによ
り、出力信号電圧Voとして入力信号電圧Viの遅延ア
ナログ信号を得ることができる。なお、特開昭62−8
400に開示された図6に示すメモリ回路では各メモリ
キャパシタCMmの読出し用演算増幅器4の負の入力端
子側に書込みスイッチSw2−m、読出しスイッチSr
2−mを設けることにより、読出し用演算増幅器4に接
続されるメモリキャパシタを当該メモリキャパシタCM
mだけに限定することにより寄生容量を減らし、動作速
度の向上を図っている。
【0006】
【発明が解決しようとする課題】しかしながら、図6に
示す従来技術では、メモリセルへの書込み時には帰還ス
イッチSsを閉じて負帰還をかけ、読出し用演算増幅器
4の負の入力端子(また従って出力端子)を仮想接地点
としメモリキャパシタの両極間に入力信号電圧を印加す
る必要があり、一方読出し時にはこの帰還スイッチSs
を開き出力端子からメモリキャパシタの保持電圧を出力
する必要がある。このため、書込みと読出しを同時に行
うことができない。
示す従来技術では、メモリセルへの書込み時には帰還ス
イッチSsを閉じて負帰還をかけ、読出し用演算増幅器
4の負の入力端子(また従って出力端子)を仮想接地点
としメモリキャパシタの両極間に入力信号電圧を印加す
る必要があり、一方読出し時にはこの帰還スイッチSs
を開き出力端子からメモリキャパシタの保持電圧を出力
する必要がある。このため、書込みと読出しを同時に行
うことができない。
【0007】図7は、図6のメモリ回路の帰還信号φ
s、書込み信号φw1、φw2、・・・φwn、入力信
号電圧Vi、読出し信号φr1、φr2、・・・φrn
及び出力信号Voの関係を示すタイミングチャートであ
るが、ここで例えば、メモリセル3−3へ、t(3)+
Δtの時点の入力信号電圧Viを書き込むため、図7に
示すように帰還信号φsと書込み信号φw3の立ち下が
りをΔtだけ遅らせると、読出し信号φr2の立ち上が
り期間とラップしてしまい、この間にメモリキャパシタ
CM2の電荷が帰還スイッチSsを通して放電され、所
定ではVo(4)であるべき時刻t(4)での出力信号
電圧Voが0Vとなってしまう。
s、書込み信号φw1、φw2、・・・φwn、入力信
号電圧Vi、読出し信号φr1、φr2、・・・φrn
及び出力信号Voの関係を示すタイミングチャートであ
るが、ここで例えば、メモリセル3−3へ、t(3)+
Δtの時点の入力信号電圧Viを書き込むため、図7に
示すように帰還信号φsと書込み信号φw3の立ち下が
りをΔtだけ遅らせると、読出し信号φr2の立ち上が
り期間とラップしてしまい、この間にメモリキャパシタ
CM2の電荷が帰還スイッチSsを通して放電され、所
定ではVo(4)であるべき時刻t(4)での出力信号
電圧Voが0Vとなってしまう。
【0008】このように図6のメモリ回路では帰還信号
φs、書込み信号φm、読出し信号φrm(m=1、
2、・・・n)は同期したクロックでなければならず、
従って書込み、読出しはそれぞれそのタイミングを待っ
て行われるため、例えばアナログ信号の遅延線として用
いる場合に、遅延時間はクロック周期単位の離散時間で
しか設定できず、リニアに可変できない問題点があっ
た。
φs、書込み信号φm、読出し信号φrm(m=1、
2、・・・n)は同期したクロックでなければならず、
従って書込み、読出しはそれぞれそのタイミングを待っ
て行われるため、例えばアナログ信号の遅延線として用
いる場合に、遅延時間はクロック周期単位の離散時間で
しか設定できず、リニアに可変できない問題点があっ
た。
【0009】また、前記したように例え出力すべき読み
だし信号電圧が変わらなくても読出し用演算増幅器4は
書込みのため1クロック周期毎に接地電位を出力するよ
う帰還制御されるため、高いクロック周波数で動作させ
るためには高いスルーレートを持つ演算増幅器を使用し
なければならい問題点があった。
だし信号電圧が変わらなくても読出し用演算増幅器4は
書込みのため1クロック周期毎に接地電位を出力するよ
う帰還制御されるため、高いクロック周波数で動作させ
るためには高いスルーレートを持つ演算増幅器を使用し
なければならい問題点があった。
【0010】本発明はかかる問題点を解決するためにな
されたものであり、随時非同期で書込み、読出しを行う
ことができ、従ってアナログ遅延線に適用した場合にも
任意の遅延時間を設定することが可能であり、また比較
的低いスルーレートの演算増幅器を用いても高速動作の
可能な、消費電力の少ないアナログメモリを提供するこ
とを目的とする。
されたものであり、随時非同期で書込み、読出しを行う
ことができ、従ってアナログ遅延線に適用した場合にも
任意の遅延時間を設定することが可能であり、また比較
的低いスルーレートの演算増幅器を用いても高速動作の
可能な、消費電力の少ないアナログメモリを提供するこ
とを目的とする。
【0011】
【課題を解決するための手段】上記課題を解決するため
に本発明の一実施形態の複数組のメモリーセルと読出し
用演算増幅器を有するアナログメモリは、一端をこの読
出し用演算増幅器の負の入力端子に接続し、他端を第1
の接続スイッチを介して該読出し用演算スイッチの出力
端子に接続するとともに第1の接地スイッチを介して接
地する出力キャパシタと、一端をこの読出し用演算増幅
器の出力端子に接続し、他端を第2の接続スイッチを介
して該読出し用演算スイッチの負の入力端子に接続する
とともに第2の接地スイッチを介して接地する保持キャ
パシタと、この複数組のメモリーセルのそれぞれに設け
られた、メモリキャパシタと、このメモリキャパシタの
第1の電極と入力端子間に接続される第1の書込みスイ
ッチと、該メモリキャパシタの第2の電極と接地間に接
続される第2の書込みスイッチと、該メモリキャパシタ
の第1の電極と接地間に接続される第1の読出しスイッ
チと、該メモリキャパシタの第2の電極と該読出し用演
算増幅器の負の入力端子間に接続される第2の読出しス
イッチと、これらの各スイッチを制御する各信号を出力
するスイッチ駆動回路とを備え、書込み時には、一つの
メモリセルに対する書込み信号をオンにして当該メモリ
セルの前記第1と第2の書込みスイッチを閉じに制御し
入力信号電圧を当該メモリキャパシタに印加し、その後
前記書込み信号をオフにし前記第1と第2の書込みスイ
ッチを開き当該メモリキャパシタの電荷を保持し、読出
し時には、前記読出し用演算増幅器の正の入力端子を接
地電位に維持し、一つのメモリセルに対する読出し信号
をオンにして当該メモリセルの前記第1と第2の読出し
スイッチを閉じ、またこの読出し信号と同期して読出し
クロックをオンにして前記第1の接地スイッチと前記第
2の接続スイッチを開くと共に前記第1の接続スイッチ
と前記第2の接地スイッチを閉じ当該メモリセルの保持
電圧に比例した出力電圧を前記読出し用演算増幅器の出
力端子から出力し、その後この読出し信号と読みだしク
ロックをオフにし、前記第1と第2の読出しスイッチ及
び前記第1の接続スイッチと前記第2の接地スイッチを
開放し、前記第1の接地スイッチと前記第2の接続スイ
ッチを閉じることにより、次の読出し時まで前記読出し
用演算増幅器の出力電圧をほぼ同電圧に保持することを
特徴とする。
に本発明の一実施形態の複数組のメモリーセルと読出し
用演算増幅器を有するアナログメモリは、一端をこの読
出し用演算増幅器の負の入力端子に接続し、他端を第1
の接続スイッチを介して該読出し用演算スイッチの出力
端子に接続するとともに第1の接地スイッチを介して接
地する出力キャパシタと、一端をこの読出し用演算増幅
器の出力端子に接続し、他端を第2の接続スイッチを介
して該読出し用演算スイッチの負の入力端子に接続する
とともに第2の接地スイッチを介して接地する保持キャ
パシタと、この複数組のメモリーセルのそれぞれに設け
られた、メモリキャパシタと、このメモリキャパシタの
第1の電極と入力端子間に接続される第1の書込みスイ
ッチと、該メモリキャパシタの第2の電極と接地間に接
続される第2の書込みスイッチと、該メモリキャパシタ
の第1の電極と接地間に接続される第1の読出しスイッ
チと、該メモリキャパシタの第2の電極と該読出し用演
算増幅器の負の入力端子間に接続される第2の読出しス
イッチと、これらの各スイッチを制御する各信号を出力
するスイッチ駆動回路とを備え、書込み時には、一つの
メモリセルに対する書込み信号をオンにして当該メモリ
セルの前記第1と第2の書込みスイッチを閉じに制御し
入力信号電圧を当該メモリキャパシタに印加し、その後
前記書込み信号をオフにし前記第1と第2の書込みスイ
ッチを開き当該メモリキャパシタの電荷を保持し、読出
し時には、前記読出し用演算増幅器の正の入力端子を接
地電位に維持し、一つのメモリセルに対する読出し信号
をオンにして当該メモリセルの前記第1と第2の読出し
スイッチを閉じ、またこの読出し信号と同期して読出し
クロックをオンにして前記第1の接地スイッチと前記第
2の接続スイッチを開くと共に前記第1の接続スイッチ
と前記第2の接地スイッチを閉じ当該メモリセルの保持
電圧に比例した出力電圧を前記読出し用演算増幅器の出
力端子から出力し、その後この読出し信号と読みだしク
ロックをオフにし、前記第1と第2の読出しスイッチ及
び前記第1の接続スイッチと前記第2の接地スイッチを
開放し、前記第1の接地スイッチと前記第2の接続スイ
ッチを閉じることにより、次の読出し時まで前記読出し
用演算増幅器の出力電圧をほぼ同電圧に保持することを
特徴とする。
【0012】また、本発明の他の実施形態の複数組のメ
モリーセルと読出し用演算増幅器を有するアナログメモ
リは、一端をこの読出し用演算増幅器の出力端子に接続
し、他端を接続スイッチを介して該読出し用演算スイッ
チの負の入力端子に接続するとともに接地スイッチを介
して接地する保持キャパシタと、この複数組のメモリー
セルのそれぞれに設けられた、メモリキャパシタと、こ
のメモリキャパシタの第1の電極と入力端子間に接続さ
れる第1の書込みスイッチと、該メモリキャパシタの第
2の電極と接地間に接続される第2の書込みスイッチ
と、該メモリキャパシタの第1の電極と該読出し用演算
増幅器の出力端子間に接続される第1の読出しスイッチ
と、該メモリキャパシタの第2の電極と該読出し用演算
増幅器の負の入力端子間に接続される第2の読出しスイ
ッチと、これらの各スイッチを制御する各信号を出力す
るスイッチ駆動回路とを備え、書込み時には、一つのメ
モリセルに対する書込み信号をオンにして当該メモリセ
ルの前記第1と第2の書込みスイッチを閉じに制御し入
力信号電圧を当該メモリキャパシタに印加し、その後前
記書込み信号をオフにし前記第1と第2の書込みスイッ
チを開き当該メモリキャパシタの電荷を保持し、読出し
時には、一つのメモリセルに対する読出し信号をオンに
して当該メモリセルの前記第1と第2の読出しスイッチ
を閉じ、またこの読出し信号と同期して読出しクロック
をオンにして前記接続スイッチを開くと共に前記接地ス
イッチを閉じ当該メモリセルの保持電圧に等しい出力電
圧を前記読出し用演算増幅器の出力端子から出力し、そ
の後この読出し信号と読みだしクロックをオフにし、前
記第1と第2の読出しスイッチ及び前記接地スイッチを
開放し、前記接続スイッチを閉じることにより、次の読
出し時まで前記読出し用演算増幅器の出力電圧を同電圧
に保持することを特徴とする。
モリーセルと読出し用演算増幅器を有するアナログメモ
リは、一端をこの読出し用演算増幅器の出力端子に接続
し、他端を接続スイッチを介して該読出し用演算スイッ
チの負の入力端子に接続するとともに接地スイッチを介
して接地する保持キャパシタと、この複数組のメモリー
セルのそれぞれに設けられた、メモリキャパシタと、こ
のメモリキャパシタの第1の電極と入力端子間に接続さ
れる第1の書込みスイッチと、該メモリキャパシタの第
2の電極と接地間に接続される第2の書込みスイッチ
と、該メモリキャパシタの第1の電極と該読出し用演算
増幅器の出力端子間に接続される第1の読出しスイッチ
と、該メモリキャパシタの第2の電極と該読出し用演算
増幅器の負の入力端子間に接続される第2の読出しスイ
ッチと、これらの各スイッチを制御する各信号を出力す
るスイッチ駆動回路とを備え、書込み時には、一つのメ
モリセルに対する書込み信号をオンにして当該メモリセ
ルの前記第1と第2の書込みスイッチを閉じに制御し入
力信号電圧を当該メモリキャパシタに印加し、その後前
記書込み信号をオフにし前記第1と第2の書込みスイッ
チを開き当該メモリキャパシタの電荷を保持し、読出し
時には、一つのメモリセルに対する読出し信号をオンに
して当該メモリセルの前記第1と第2の読出しスイッチ
を閉じ、またこの読出し信号と同期して読出しクロック
をオンにして前記接続スイッチを開くと共に前記接地ス
イッチを閉じ当該メモリセルの保持電圧に等しい出力電
圧を前記読出し用演算増幅器の出力端子から出力し、そ
の後この読出し信号と読みだしクロックをオフにし、前
記第1と第2の読出しスイッチ及び前記接地スイッチを
開放し、前記接続スイッチを閉じることにより、次の読
出し時まで前記読出し用演算増幅器の出力電圧を同電圧
に保持することを特徴とする。
【0013】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図1は、本発明に係るアナ
ログメモリの一実施形態を示す回路図であり、図6と同
一符号は同一又は相当部分を示し重複した説明は省略す
る。また図1のアナログメモリの各スイッチは図6の先
行例と類似のスイッチ駆動回路5の出力する各信号で制
御されるが図示を省略している。
て図面を参照して説明する。図1は、本発明に係るアナ
ログメモリの一実施形態を示す回路図であり、図6と同
一符号は同一又は相当部分を示し重複した説明は省略す
る。また図1のアナログメモリの各スイッチは図6の先
行例と類似のスイッチ駆動回路5の出力する各信号で制
御されるが図示を省略している。
【0014】図1に示すように、本実施形態のアナログ
メモリでは、各メモリセル3−m(m=1、2、・・・
n)は図6の先行例と同様メモリキャパシタCMmとそ
れぞれ書込み信号φwm、読出し信号φrmにより制御
される書込みスイッチSw1−m、Sw2−m及び読出
しスイッチSr1−m、Sr2−mを備えており、メモ
リキャパシタCMmの第1の電極が書込みスイッチSw
1−mを介して入力端子1に接続され、第2の電極は書
込みスイッチSr2−mを介して読出し用演算増幅器4
の負の入力端子に接続されているが、本実施形態では、
メモリキャパシタCMmの第2の電極に接続される書込
みスイッチSw2−m及び第1の電極に接続される読出
しスイッチSr1−mのそれぞれの他端は接地されてい
る。
メモリでは、各メモリセル3−m(m=1、2、・・・
n)は図6の先行例と同様メモリキャパシタCMmとそ
れぞれ書込み信号φwm、読出し信号φrmにより制御
される書込みスイッチSw1−m、Sw2−m及び読出
しスイッチSr1−m、Sr2−mを備えており、メモ
リキャパシタCMmの第1の電極が書込みスイッチSw
1−mを介して入力端子1に接続され、第2の電極は書
込みスイッチSr2−mを介して読出し用演算増幅器4
の負の入力端子に接続されているが、本実施形態では、
メモリキャパシタCMmの第2の電極に接続される書込
みスイッチSw2−m及び第1の電極に接続される読出
しスイッチSr1−mのそれぞれの他端は接地されてい
る。
【0015】また、読出し用演算増幅器4の負の入力端
子には出力キャパシタC2が接続され、この出力キャパ
シタC2の他端はスイッチS3を介して読出し用演算増
幅器4の出力端子に接続されると共にスイッチS5を介
して接地されている。読出し用演算増幅器4の出力端子
にはさらに保持キャパシタC3が接続され、この保持キ
ャパシタC3の他端はスイッチS6を介して読出し用演
算増幅器4の負の入力端子に接続されるとともに、スイ
ッチS4を介して接地されている。
子には出力キャパシタC2が接続され、この出力キャパ
シタC2の他端はスイッチS3を介して読出し用演算増
幅器4の出力端子に接続されると共にスイッチS5を介
して接地されている。読出し用演算増幅器4の出力端子
にはさらに保持キャパシタC3が接続され、この保持キ
ャパシタC3の他端はスイッチS6を介して読出し用演
算増幅器4の負の入力端子に接続されるとともに、スイ
ッチS4を介して接地されている。
【0016】さらに本実施形態のアナログメモリでは、
MOSFET等により構成される各スイッチの寄生容量
等に蓄積、放電される電荷によるフィードスルーの影響
により生ずる出力電圧値の誤差を補償するために、読出
し用演算増幅器4の正の入力端子には、出力キャパシタ
C2と等価の、他端を接地しスイッチS8により短絡さ
れるキャパシタC4と、読み出し対象メモリセルの読出
しスイッチSr2−mを等価するスイッチS7と、同じ
く他端を接地しスイッチS9により短絡される、各メモ
リキャパシタと同容量のキャパシタC5との直列接続、
及び他のメモリセルの読出しスイッチSr2−i(i≠
m)を等価するためのn−1個の常時解放状態のスイッ
チS1−1〜S1−(n−1)とが接続されている。な
お、これらのスイッチS3、S4及びS7はスイッチ駆
動回路5(図示ず。)の出力する読出しクロックφrが
オンのとき閉じるよう制御され、スイッチS5、S6、
S8及びS9は読出しクロックφrがオフのとき閉じる
よう制御される。
MOSFET等により構成される各スイッチの寄生容量
等に蓄積、放電される電荷によるフィードスルーの影響
により生ずる出力電圧値の誤差を補償するために、読出
し用演算増幅器4の正の入力端子には、出力キャパシタ
C2と等価の、他端を接地しスイッチS8により短絡さ
れるキャパシタC4と、読み出し対象メモリセルの読出
しスイッチSr2−mを等価するスイッチS7と、同じ
く他端を接地しスイッチS9により短絡される、各メモ
リキャパシタと同容量のキャパシタC5との直列接続、
及び他のメモリセルの読出しスイッチSr2−i(i≠
m)を等価するためのn−1個の常時解放状態のスイッ
チS1−1〜S1−(n−1)とが接続されている。な
お、これらのスイッチS3、S4及びS7はスイッチ駆
動回路5(図示ず。)の出力する読出しクロックφrが
オンのとき閉じるよう制御され、スイッチS5、S6、
S8及びS9は読出しクロックφrがオフのとき閉じる
よう制御される。
【0017】以下、図2及び図3を参照して、本実施形
態の動作について説明する。図2は、本実施形態のアナ
ログメモリの書込み動作を示すタイミングチャートであ
り、図2に例示するように本実施形態では、書込み信号
φw1、φw2、・・・φwmは当該メモリセルの読み
出しと競合しないかぎり、これを随時オンにすることに
より任意のタイミングで任意のメモリセルに入力信号電
圧Viの値を記録することができる。
態の動作について説明する。図2は、本実施形態のアナ
ログメモリの書込み動作を示すタイミングチャートであ
り、図2に例示するように本実施形態では、書込み信号
φw1、φw2、・・・φwmは当該メモリセルの読み
出しと競合しないかぎり、これを随時オンにすることに
より任意のタイミングで任意のメモリセルに入力信号電
圧Viの値を記録することができる。
【0018】例えば時刻t(x)の入力信号電圧Vi
(x)をメモリセル3−mへ記録する場合には、時刻t
(x−1)で他のメモリセルの書込みを終わった後メモ
リセル3−mに対する書込み信号φwmをオンにし、書
込みスイッチSw1−m、Sw2−mを閉じることによ
りメモリキャパシタCMmの両極間に、入力信号電圧V
iが印加されメモリキャパシタCMmに電荷がチャージ
され、時刻t(x)に書込み信号φwmをオフにするこ
とによりその時点の入力信号電圧Vi(x)に対応する
電荷: qm=CMm×Vi(x) ・・・(1) がメモリキャパシタCMmに保持される。このようにし
て各メモリセルへの書込みが行われる。
(x)をメモリセル3−mへ記録する場合には、時刻t
(x−1)で他のメモリセルの書込みを終わった後メモ
リセル3−mに対する書込み信号φwmをオンにし、書
込みスイッチSw1−m、Sw2−mを閉じることによ
りメモリキャパシタCMmの両極間に、入力信号電圧V
iが印加されメモリキャパシタCMmに電荷がチャージ
され、時刻t(x)に書込み信号φwmをオフにするこ
とによりその時点の入力信号電圧Vi(x)に対応する
電荷: qm=CMm×Vi(x) ・・・(1) がメモリキャパシタCMmに保持される。このようにし
て各メモリセルへの書込みが行われる。
【0019】図3は、本実施形態の読み出し動作を説明
するタイミングチャートである。初期状態として出力キ
ャパシタC2には電荷がチャージされていないとして順
に読み出し動作を説明する。
するタイミングチャートである。初期状態として出力キ
ャパシタC2には電荷がチャージされていないとして順
に読み出し動作を説明する。
【0020】読み出しクロックφrがオフのとき、スイ
ッチS8、S9が閉じキャパシタC4、C5は短絡され
ており、読み取り用演算増幅器4の正の入力端子は接地
されている。メモリセル3−mを読出すために時刻t
(y)で読み出し信号φrm及び読み出しクロックφr
がオンになると、スイッチS5、S6、S8及びS9が
開き、読み出しスイッチSr1−m、Sr2−mと、ス
イッチS3、S4、及びS7が閉じる。この時、読出し
用演算増幅器4の正の入力端子は、後述するフィードス
ルーの関係を除けば、キャパシタC4、C5の電荷が0
であるため、接地電位に維持される。
ッチS8、S9が閉じキャパシタC4、C5は短絡され
ており、読み取り用演算増幅器4の正の入力端子は接地
されている。メモリセル3−mを読出すために時刻t
(y)で読み出し信号φrm及び読み出しクロックφr
がオンになると、スイッチS5、S6、S8及びS9が
開き、読み出しスイッチSr1−m、Sr2−mと、ス
イッチS3、S4、及びS7が閉じる。この時、読出し
用演算増幅器4の正の入力端子は、後述するフィードス
ルーの関係を除けば、キャパシタC4、C5の電荷が0
であるため、接地電位に維持される。
【0021】従って、読出し用演算増幅器4の負の入力
端子の電位をVj、出力端子の電位をVo、増幅率を
β、またメモリキャパシタCMmの電荷をqm、出力キ
ャパシタC2にチャージされる電荷をq2とすると、読
出し時刻t(y)の前後でのそれぞれの値は、 qm(y−)=CMm×Vi(x) ・・・(2) q2(y−)=0 ・・・(3) qm(y+)=CMm×(−Vj) ・・・(4) q2(y+)=C2×Vo ・・・(5) となる。但し、f(y−)、f(y+)は、それぞれ時
刻t(y)の直前及び直後のfの値を表す。読出し用演
算増幅器4の入力インピーダンスが十分高く、また増幅
率βが十分大きいとき、読出し用演算増幅器4の負の入
力端子につながる電荷は保存されqm(y−)+q2
(y−)=qm(y+)+q2(y+)であり、またV
j=Vo/β≒0であるので、(2)〜(5)式から、 Vo=Vi(x)×CMm/C2 ・・・(6) が得られる。このようにして、時刻t(x)でメモリセ
ル3−mに書き込まれた入力信号電圧Viの値Vi
(x)に比例する電圧Voが時刻t(y)に読出し用演
算増幅器4の出力端子から読出される。また、この出力
電圧により保持キャパシタC3には電荷: q3=C3×Vo ・・・(7) がチャージされる。
端子の電位をVj、出力端子の電位をVo、増幅率を
β、またメモリキャパシタCMmの電荷をqm、出力キ
ャパシタC2にチャージされる電荷をq2とすると、読
出し時刻t(y)の前後でのそれぞれの値は、 qm(y−)=CMm×Vi(x) ・・・(2) q2(y−)=0 ・・・(3) qm(y+)=CMm×(−Vj) ・・・(4) q2(y+)=C2×Vo ・・・(5) となる。但し、f(y−)、f(y+)は、それぞれ時
刻t(y)の直前及び直後のfの値を表す。読出し用演
算増幅器4の入力インピーダンスが十分高く、また増幅
率βが十分大きいとき、読出し用演算増幅器4の負の入
力端子につながる電荷は保存されqm(y−)+q2
(y−)=qm(y+)+q2(y+)であり、またV
j=Vo/β≒0であるので、(2)〜(5)式から、 Vo=Vi(x)×CMm/C2 ・・・(6) が得られる。このようにして、時刻t(x)でメモリセ
ル3−mに書き込まれた入力信号電圧Viの値Vi
(x)に比例する電圧Voが時刻t(y)に読出し用演
算増幅器4の出力端子から読出される。また、この出力
電圧により保持キャパシタC3には電荷: q3=C3×Vo ・・・(7) がチャージされる。
【0022】次いで時刻t(z)に読み出し信号φrm
及び読み出しクロックφrがオフに戻ると、読出しスイ
ッチSr1−m、Sr2−mとスイッチS3、S4及び
S7が開き、S5、S6、S8及びS9が閉じる。従っ
て時刻t(z)の前後の出力キャパシタC2と保持キャ
パシタC3の電荷q2とq3は、それぞれ、 q2(z−)=C2×Vo(z−) ・・・(8) q3(z−)=C3×Vo(z−) ・・・(9) q2(z+)=C2×Vj≒0 ・・(10) q3(z+)=C3×Vo(z+) ・・(11) となり、出力キャパシタC2の電荷は保持キャパシタC
3に移動し初期状態に戻る。また読出し用演算増幅器4
の負の入力端子につながる電荷は時刻t(z)の前後で
q2(z−)+q2(z−)=q2(z+)+q3(z
+)となり、(8)〜(11)式より、 Vo(z+)=Vo(z−)×(1+C2/C3) ・・(12) となる。従って出力キャパシタC2に比し保持キャパシ
タC3の容量を十分大きくすることにより読出し終了後
も読出し用演算増幅器4の出力電位を読出し時とほぼ同
様に維持できるので、比較的スルーレートの低い読出し
用演算増幅器でも順次変化する読出し信号電圧に十分追
随することができる。
及び読み出しクロックφrがオフに戻ると、読出しスイ
ッチSr1−m、Sr2−mとスイッチS3、S4及び
S7が開き、S5、S6、S8及びS9が閉じる。従っ
て時刻t(z)の前後の出力キャパシタC2と保持キャ
パシタC3の電荷q2とq3は、それぞれ、 q2(z−)=C2×Vo(z−) ・・・(8) q3(z−)=C3×Vo(z−) ・・・(9) q2(z+)=C2×Vj≒0 ・・(10) q3(z+)=C3×Vo(z+) ・・(11) となり、出力キャパシタC2の電荷は保持キャパシタC
3に移動し初期状態に戻る。また読出し用演算増幅器4
の負の入力端子につながる電荷は時刻t(z)の前後で
q2(z−)+q2(z−)=q2(z+)+q3(z
+)となり、(8)〜(11)式より、 Vo(z+)=Vo(z−)×(1+C2/C3) ・・(12) となる。従って出力キャパシタC2に比し保持キャパシ
タC3の容量を十分大きくすることにより読出し終了後
も読出し用演算増幅器4の出力電位を読出し時とほぼ同
様に維持できるので、比較的スルーレートの低い読出し
用演算増幅器でも順次変化する読出し信号電圧に十分追
随することができる。
【0023】次に、読出し用演算増幅器4の正の端子に
接続された、キャパシタC4、C5及びスイッチS7〜
S9、及びダミースイッチS1−1〜S1−(n−1)
の機能について説明する。前述のように、メモリキャパ
シタCMmに保持されている電荷は読出し信号φrmが
オンになり読出しスイッチSr2−mが閉じることによ
り、出力キャパシタC2に移動するが、MOSFET等
で構成される各スイッチング素子は寄生容量を持ってい
るため、このときメモリセル3−mの読出しスイッチS
r2−mのゲートに印加される読出し信号φrmにより
その寄生容量にも電荷が蓄積され、この電荷が寄生容量
の対極につながる読出し用演算増幅器4の負の入力端子
と出力キャパシタC2を始めとする各容量性素子の電荷
に影響し、出力キャパシタC2の電荷変動が出力信号電
圧Voにフィードスルー誤差を与える。
接続された、キャパシタC4、C5及びスイッチS7〜
S9、及びダミースイッチS1−1〜S1−(n−1)
の機能について説明する。前述のように、メモリキャパ
シタCMmに保持されている電荷は読出し信号φrmが
オンになり読出しスイッチSr2−mが閉じることによ
り、出力キャパシタC2に移動するが、MOSFET等
で構成される各スイッチング素子は寄生容量を持ってい
るため、このときメモリセル3−mの読出しスイッチS
r2−mのゲートに印加される読出し信号φrmにより
その寄生容量にも電荷が蓄積され、この電荷が寄生容量
の対極につながる読出し用演算増幅器4の負の入力端子
と出力キャパシタC2を始めとする各容量性素子の電荷
に影響し、出力キャパシタC2の電荷変動が出力信号電
圧Voにフィードスルー誤差を与える。
【0024】キャパシタC4、C5及びスイッチS7〜
S9、及びダミースイッチS1−1〜S1−(n−1)
はこれを補償するために設けられており、読出しスイッ
チSr2−mと同時にこれと等価のスイッチS7のゲー
トに読出し信号φrmと同電圧の読出しクロックφrを
印加しこれを閉じ、読出しクロックφrの電圧変化によ
りスイッチS7の寄生容量に読出しスイッチSr2−m
の寄生容量と同等の電荷を蓄積する。読出し用演算増幅
器4の正の入力端子につながるスイッチS7の寄生容量
の対極には、出力キャパシタC2と同容量のキャパシタ
C4及び他のメモリセルの読出しスイッチSr2−i
(i≠m)と等価のダミースイッチS1〜S1−(n−
1)が接続されているので、読出し用演算増幅器4の正
の入力端子につながるキャパシタC4に負の入力端子に
つながる出力キャパシタC2の電荷変動と同等の電荷変
動が生じ上記フィードスルー誤差が補償される。
S9、及びダミースイッチS1−1〜S1−(n−1)
はこれを補償するために設けられており、読出しスイッ
チSr2−mと同時にこれと等価のスイッチS7のゲー
トに読出し信号φrmと同電圧の読出しクロックφrを
印加しこれを閉じ、読出しクロックφrの電圧変化によ
りスイッチS7の寄生容量に読出しスイッチSr2−m
の寄生容量と同等の電荷を蓄積する。読出し用演算増幅
器4の正の入力端子につながるスイッチS7の寄生容量
の対極には、出力キャパシタC2と同容量のキャパシタ
C4及び他のメモリセルの読出しスイッチSr2−i
(i≠m)と等価のダミースイッチS1〜S1−(n−
1)が接続されているので、読出し用演算増幅器4の正
の入力端子につながるキャパシタC4に負の入力端子に
つながる出力キャパシタC2の電荷変動と同等の電荷変
動が生じ上記フィードスルー誤差が補償される。
【0025】図4は、本発明の他の実施形態を示すブロ
ック図であり、図1または図6と同一符号は同一または
相当部品を示し重複した説明は省略する。また図4のア
ナログメモリの各スイッチは図6の先行例と類似のスイ
ッチ駆動回路5の出力する各信号で制御されるが図示を
省略している。図4に示すように、本実施形態のアナロ
グメモリでは、各メモリセル3−m(m=1、2、・・
・n)はメモリキャパシタCMmとそれぞれ書込み信号
φwm、読出し信号φrmにより制御される書込みスイ
ッチSw1−m、Sw2−m及び読出しスイッチSr1
−m、Sr2−mを備えており、図1の実施形態と同様
メモリキャパシタCMmの第1の電極が書込みスイッチ
Sw1−mを介して入力端子1に接続され、第2の電極
が書込みスイッチSw2−mを介して接地されると共に
読出しスイッチSr2−mを介して読出し用演算増幅器
4の負の入力端子に接続されているが、本実施形態では
メモリキャパシタCMmの第1の電極に接続される読出
しスイッチSr1−mの他端は、図6の先行例のように
読出し用演算増幅器4の出力端子に接続されている。
ック図であり、図1または図6と同一符号は同一または
相当部品を示し重複した説明は省略する。また図4のア
ナログメモリの各スイッチは図6の先行例と類似のスイ
ッチ駆動回路5の出力する各信号で制御されるが図示を
省略している。図4に示すように、本実施形態のアナロ
グメモリでは、各メモリセル3−m(m=1、2、・・
・n)はメモリキャパシタCMmとそれぞれ書込み信号
φwm、読出し信号φrmにより制御される書込みスイ
ッチSw1−m、Sw2−m及び読出しスイッチSr1
−m、Sr2−mを備えており、図1の実施形態と同様
メモリキャパシタCMmの第1の電極が書込みスイッチ
Sw1−mを介して入力端子1に接続され、第2の電極
が書込みスイッチSw2−mを介して接地されると共に
読出しスイッチSr2−mを介して読出し用演算増幅器
4の負の入力端子に接続されているが、本実施形態では
メモリキャパシタCMmの第1の電極に接続される読出
しスイッチSr1−mの他端は、図6の先行例のように
読出し用演算増幅器4の出力端子に接続されている。
【0026】また、読出し用演算増幅器4の出力端子に
は図6の先行例の帰還スイッチSsに替えて、保持キャ
パシタC3が接続され、この保持キャパシタC3の他端
は読出しクロックφrがオフのとき閉じるよう制御され
るスイッチS6を介して読出し用演算増幅器4の負の入
力端子に接続されるとともに、読出しクロックφrがオ
ンのとき閉じるよう制御されるスイッチS4を介して接
地されている。
は図6の先行例の帰還スイッチSsに替えて、保持キャ
パシタC3が接続され、この保持キャパシタC3の他端
は読出しクロックφrがオフのとき閉じるよう制御され
るスイッチS6を介して読出し用演算増幅器4の負の入
力端子に接続されるとともに、読出しクロックφrがオ
ンのとき閉じるよう制御されるスイッチS4を介して接
地されている。
【0027】本実施形態においても、書込み信号φrm
をオンにした後任意の時刻t(x)でこれをオフにする
ことにより、(1)式で表されるその時点での入力信号
電圧Vi(x)に対応する電荷qmがメモリキャパシタ
CMmに蓄積されるがその動作は図1の実施形態とまっ
たく同様であり、重複した説明を省略し、以下、図5を
参照して、本実施形態の読出し動作について説明する。
をオンにした後任意の時刻t(x)でこれをオフにする
ことにより、(1)式で表されるその時点での入力信号
電圧Vi(x)に対応する電荷qmがメモリキャパシタ
CMmに蓄積されるがその動作は図1の実施形態とまっ
たく同様であり、重複した説明を省略し、以下、図5を
参照して、本実施形態の読出し動作について説明する。
【0028】図5は、本実施形態の読み出し動作を説明
するタイミングチャートである。メモリセル3−mを読
出すために時刻t(y)で読み出し信号φrm及び読み
出しクロックφrがオンになると、スイッチS6が開
き、読み出しスイッチSr1−m、Sr2−mとスイッ
チS4が閉じる。このときの読出し用演算増幅器4の負
の入力端子と出力端子の電位をそれぞれVj、Vo、ま
た増幅率をβとすると、時刻t(y)の前後でのメモリ
キャパシタCMmの蓄積電荷qmの値は、 qm(y−)=CMm×Vi(x) ・・・(13) qm(y+)=CMm×(Vo−Vj) ・・・(14) となる。従って、Vj=Vo/β≒0、またqm(y
+)=qm(y−)とすれば、 Vo=Vi(x)+Vj/CMm≒Vi(x) となり、時刻t(x)でメモリセル3−mに書き込まれ
た入力信号電圧Viの値Vi(x)と同電圧の出力信号
Voを時刻t(y)に読出し用演算増幅器4の出力端子
から読出すことができる。また、この出力電圧により、
保持キャパシタC3には、q3=C3×Vo=C3×V
i(x)の電荷が蓄積される。
するタイミングチャートである。メモリセル3−mを読
出すために時刻t(y)で読み出し信号φrm及び読み
出しクロックφrがオンになると、スイッチS6が開
き、読み出しスイッチSr1−m、Sr2−mとスイッ
チS4が閉じる。このときの読出し用演算増幅器4の負
の入力端子と出力端子の電位をそれぞれVj、Vo、ま
た増幅率をβとすると、時刻t(y)の前後でのメモリ
キャパシタCMmの蓄積電荷qmの値は、 qm(y−)=CMm×Vi(x) ・・・(13) qm(y+)=CMm×(Vo−Vj) ・・・(14) となる。従って、Vj=Vo/β≒0、またqm(y
+)=qm(y−)とすれば、 Vo=Vi(x)+Vj/CMm≒Vi(x) となり、時刻t(x)でメモリセル3−mに書き込まれ
た入力信号電圧Viの値Vi(x)と同電圧の出力信号
Voを時刻t(y)に読出し用演算増幅器4の出力端子
から読出すことができる。また、この出力電圧により、
保持キャパシタC3には、q3=C3×Vo=C3×V
i(x)の電荷が蓄積される。
【0029】次に時刻t(z)で読出し信号φrmと読
出しクロックφrがオフになると読出しスイッチSr1
−m,Sr2−mとスイッチS4が開き、スイッチS6
が閉じることにより、読出し用演算増幅器4の出力は保
持キャパシタC3の電荷によりVi(x)に維持され
る。このようにして、本実施形態のアナログメモリにお
いても図1の実施形態と同様、入力信号電圧の書込み、
読出しを非同期で随時行うことができ、また比較的スル
ーレートの低い読出し用演算増幅器でも順次変化する読
出し信号電圧に十分追随することができる。
出しクロックφrがオフになると読出しスイッチSr1
−m,Sr2−mとスイッチS4が開き、スイッチS6
が閉じることにより、読出し用演算増幅器4の出力は保
持キャパシタC3の電荷によりVi(x)に維持され
る。このようにして、本実施形態のアナログメモリにお
いても図1の実施形態と同様、入力信号電圧の書込み、
読出しを非同期で随時行うことができ、また比較的スル
ーレートの低い読出し用演算増幅器でも順次変化する読
出し信号電圧に十分追随することができる。
【0030】なお、説明を簡単にするため、図4の実施
形態では、フィードスルー誤差補償回路を設けていない
が、キャパシタC4を除いて図2と同様の回路を演算増
幅器4の正の入力端子に接続することにより、本実施形
態においても図1の実施形態とまったく同様にフィード
スルー誤差を補償することができる。
形態では、フィードスルー誤差補償回路を設けていない
が、キャパシタC4を除いて図2と同様の回路を演算増
幅器4の正の入力端子に接続することにより、本実施形
態においても図1の実施形態とまったく同様にフィード
スルー誤差を補償することができる。
【0031】
【発明の効果】以上説明したように、本発明によれば、
書込みと読出しを非同期で行うことができ、従って、ア
ナログ信号の遅延線に用いた場合にも任意の遅延時間が
設定でき、また比較的スルーレートの低い演算増幅器を
用いて高速動作の可能なアナログメモリを提供すること
ができる。
書込みと読出しを非同期で行うことができ、従って、ア
ナログ信号の遅延線に用いた場合にも任意の遅延時間が
設定でき、また比較的スルーレートの低い演算増幅器を
用いて高速動作の可能なアナログメモリを提供すること
ができる。
【図1】本発明のアナログメモリの一実施形態を示すブ
ロック図である。
ロック図である。
【図2】図1のアナログメモリの書込み時の動作を示す
タイミングチャートである。
タイミングチャートである。
【図3】図1のアナログメモリの読出し時の動作を示す
タイミングチャートである。
タイミングチャートである。
【図4】本発明のアナログメモリの他の実施形態を示す
ブロック図である。
ブロック図である。
【図5】図4のアナログメモリの読出し時の動作を示す
タイミングチャートである。
タイミングチャートである。
【図6】従来のアナログメモリの一例を示すブロック図
である。
である。
【図7】図6のアナログメモリの書込み時及び読出し時
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
1 入力端子 2 出力端子 3−1、3−2、・・・3−m メモリセル 4 読出し用演算増幅器 5 スイッチ駆動回路 Sw1−1〜Sw1−n、Sw2−1〜Sw2−n 書
込みスイッチ Sr1−1〜Sr1−n、Sr2−1〜Sr2−n 読
出しスイッチ Ss 帰還スイッチ S3〜S9、S1−1〜S1−(n−1) スイッチ C2 出力キャパシタ C3 保持キャパシタ C4、C5 キャパシタ
込みスイッチ Sr1−1〜Sr1−n、Sr2−1〜Sr2−n 読
出しスイッチ Ss 帰還スイッチ S3〜S9、S1−1〜S1−(n−1) スイッチ C2 出力キャパシタ C3 保持キャパシタ C4、C5 キャパシタ
Claims (2)
- 【請求項1】 複数組のメモリーセルと読出し用演算増
幅器を有するアナログメモリにおいて、 一端をこの読出し用演算増幅器の負の入力端子に接続
し、他端を第1の接続スイッチを介して該読出し用演算
スイッチの出力端子に接続するとともに第1の接地スイ
ッチを介して接地する出力キャパシタと、 一端をこの読出し用演算増幅器の出力端子に接続し、他
端を第2の接続スイッチを介して該読出し用演算スイッ
チの負の入力端子に接続するとともに第2の接地スイッ
チを介して接地する保持キャパシタと、 この複数組のメモリーセルのそれぞれに設けられた、 メモリキャパシタと、 このメモリキャパシタの第1の電極と入力端子間に接続
される第1の書込みスイッチと、 該メモリキャパシタの第2の電極と接地間に接続される
第2の書込みスイッチと、 該メモリキャパシタの第1の電極と接地間に接続される
第1の読出しスイッチと、 該メモリキャパシタの第2の電極と該読出し用演算増幅
器の負の入力端子間に接続される第2の読出しスイッチ
と、 これらの各スイッチを制御する各信号を出力するスイッ
チ駆動回路とを備え、 書込み時には、一つのメモリセルに対する書込み信号を
オンにして当該メモリセルの前記第1と第2の書込みス
イッチを閉じに制御し入力信号電圧を当該メモリキャパ
シタに印加し、その後前記書込み信号をオフにし前記第
1と第2の書込みスイッチを開き当該メモリキャパシタ
の電荷を保持し、 読出し時には、前記読出し用演算増幅器の正の入力端子
を接地電位に維持し、一つのメモリセルに対する読出し
信号をオンにして当該メモリセルの前記第1と第2の読
出しスイッチを閉じ、またこの読出し信号と同期して読
出しクロックをオンにして前記第1の接地スイッチと前
記第2の接続スイッチを開くと共に前記第1の接続スイ
ッチと前記第2の接地スイッチを閉じ当該メモリセルの
保持電圧に比例した出力電圧を前記読出し用演算増幅器
の出力端子から出力し、その後この読出し信号と読みだ
しクロックをオフにし、前記第1と第2の読出しスイッ
チ及び前記第1の接続スイッチと前記第2の接地スイッ
チを開放し、前記第1の接地スイッチと前記第2の接続
スイッチを閉じることにより、次の読出し時まで前記読
出し用演算増幅器の出力電圧をほぼ同電圧に保持するこ
とを特徴とするアナログメモリ。 - 【請求項2】 複数組のメモリーセルと読出し用演算増
幅器を有するアナログメモリにおいて、 一端をこの読出し用演算増幅器の出力端子に接続し、他
端を接続スイッチを介して該読出し用演算スイッチの負
の入力端子に接続するとともに接地スイッチを介して接
地する保持キャパシタと、 この複数組のメモリーセルのそれぞれに設けられた、 メモリキャパシタと、 このメモリキャパシタの第1の電極と入力端子間に接続
される第1の書込みスイッチと、 該メモリキャパシタの第2の電極と接地間に接続される
第2の書込みスイッチと、 該メモリキャパシタの第1の電極と該読出し用演算増幅
器の出力端子間に接続される第1の読出しスイッチと、 該メモリキャパシタの第2の電極と該読出し用演算増幅
器の負の入力端子間に接続される第2の読出しスイッチ
と、 これらの各スイッチを制御する各信号を出力するスイッ
チ駆動回路とを備え、 書込み時には、一つのメモリセルに対する書込み信号を
オンにして当該メモリセルの前記第1と第2の書込みス
イッチを閉じに制御し入力信号電圧を当該メモリキャパ
シタに印加し、その後前記書込み信号をオフにし前記第
1と第2の書込みスイッチを開き当該メモリキャパシタ
の電荷を保持し、 読出し時には、一つのメモリセルに対する読出し信号を
オンにして当該メモリセルの前記第1と第2の読出しス
イッチを閉じ、またこの読出し信号と同期して読出しク
ロックをオンにして前記接続スイッチを開くと共に前記
接地スイッチを閉じ当該メモリセルの保持電圧に等しい
出力電圧を前記読出し用演算増幅器の出力端子から出力
し、その後この読出し信号と読みだしクロックをオフに
し、前記第1と第2の読出しスイッチ及び前記接地スイ
ッチを開放し、前記接続スイッチを閉じることにより、
次の読出し時まで前記読出し用演算増幅器の出力電圧を
同電圧に保持することを特徴とするアナログメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8263824A JPH1092189A (ja) | 1996-09-13 | 1996-09-13 | アナログメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8263824A JPH1092189A (ja) | 1996-09-13 | 1996-09-13 | アナログメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1092189A true JPH1092189A (ja) | 1998-04-10 |
Family
ID=17394745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8263824A Pending JPH1092189A (ja) | 1996-09-13 | 1996-09-13 | アナログメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1092189A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007036873A (ja) * | 2005-07-28 | 2007-02-08 | Sanyo Electric Co Ltd | ビデオ信号処理装置 |
JP2007036872A (ja) * | 2005-07-28 | 2007-02-08 | Sanyo Electric Co Ltd | アナログメモリ回路及びビデオ信号処理装置 |
JP2007151024A (ja) * | 2005-11-30 | 2007-06-14 | Toyota Motor Corp | スイッチトキャパシタアンプ回路及びそのゲイン誤差補正方法 |
JP2009055525A (ja) * | 2007-08-29 | 2009-03-12 | Sanyo Electric Co Ltd | アナログメモリ回路及び映像信号処理回路 |
US7760250B2 (en) * | 2007-06-20 | 2010-07-20 | Altasens, Inc. | Method and apparatus for minimizing noise pickup in image sensors |
-
1996
- 1996-09-13 JP JP8263824A patent/JPH1092189A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7760250B2 (en) * | 2007-06-20 | 2010-07-20 | Altasens, Inc. | Method and apparatus for minimizing noise pickup in image sensors |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060516 |