JPH0329180A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0329180A JPH0329180A JP1163540A JP16354089A JPH0329180A JP H0329180 A JPH0329180 A JP H0329180A JP 1163540 A JP1163540 A JP 1163540A JP 16354089 A JP16354089 A JP 16354089A JP H0329180 A JPH0329180 A JP H0329180A
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- 239000004065 semiconductor Substances 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 23
- 210000004185 liver Anatomy 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、更に詳述すれば消費電
力を低減できる半導体記憶装置に関するものである。
力を低減できる半導体記憶装置に関するものである。
第３図は例えばＩＥＩ！Ｅ Ｊｏｕｒｎａｌ ｏｆ Ｓ
ｏｌｉｄ ＳｔａｔｅＣｉｒｃｕｉｔ （９０３真〜９
０８頁）に示されている折り返しビソト線構威を用いた
従来の半導体記憶装置を示す回路図である。
ｏｌｉｄ ＳｔａｔｅＣｉｒｃｕｉｔ （９０３真〜９
０８頁）に示されている折り返しビソト線構威を用いた
従来の半導体記憶装置を示す回路図である。
図において１００は複数のメモリセルから構或されるメ
モリセルアレイ （２個のメモリセルＭＣ， ，ＭＣｔ
のみを図示）であり、メモリセルＭＣＩ，ＭＣ２は各々
容量Ｃｓのメモリセルキャパシタ１９．２０がＮチャネ
ルトランジスタ１１．１２を介してビット線Ｂ Ｌ．反
転ピント線肌に各々接続されたものであり、トランジス
タ１１．１２の各ゲートはワード線−Ｌ＋ ， ＷＬｚ
に接続されている．ビン．ト線ＢＬと反転ピント線肝と
の間にはセンスアンブ２００が介装されている．該セン
スアンプ２００は、Ｐチャネルトランジスタ５．６の直
列回路とＮチャネルトランジスタ７．８の直列回路とか
ら構威されている． トランジスタ５．７のゲートは反転ビントｖＡｎに接続
され、トランジスタ６．８のゲートはビン｝線ＢＬにｉ
ｆ ｋｌされている．トランジスタ５，６の接続中間点
には選択信号φ，が与えられ、トランジスタ７．８の接
続中間点には選択信号φ８が与えられる．ビット線ＢＬ
はＮチャネルトランジスタｌを介して入出力線Ｉ／Ｏと
接続し、反転ビット線肝はＮチャネルトランジスタ２を
介して反転人出？＆ｉＷと接続している．トランジスタ
１，２のゲートは一括接続していて、両ゲートには信号
Ｙが与えられる．前記入出力線Ｉ／Ｏ及び反転入出力線
■『は差動増幅器３８の正及び負入力端子に接続されて
いる。該差動増幅器３８の出力端子は半導体記憶装置の
出力端子Ｄ０■になっている．またこの半導体記憶装置
の人力端子Ｄ ｉ ｎは書込み回路３７の入力端子であ
り、該書込み回路３７の２出力端子は各々入出力線Ｉ／
Ｏ及び反転入出力線ｐ『に接続されている。
モリセルアレイ （２個のメモリセルＭＣ， ，ＭＣｔ
のみを図示）であり、メモリセルＭＣＩ，ＭＣ２は各々
容量Ｃｓのメモリセルキャパシタ１９．２０がＮチャネ
ルトランジスタ１１．１２を介してビット線Ｂ Ｌ．反
転ピント線肌に各々接続されたものであり、トランジス
タ１１．１２の各ゲートはワード線−Ｌ＋ ， ＷＬｚ
に接続されている．ビン．ト線ＢＬと反転ピント線肝と
の間にはセンスアンブ２００が介装されている．該セン
スアンプ２００は、Ｐチャネルトランジスタ５．６の直
列回路とＮチャネルトランジスタ７．８の直列回路とか
ら構威されている． トランジスタ５．７のゲートは反転ビントｖＡｎに接続
され、トランジスタ６．８のゲートはビン｝線ＢＬにｉ
ｆ ｋｌされている．トランジスタ５，６の接続中間点
には選択信号φ，が与えられ、トランジスタ７．８の接
続中間点には選択信号φ８が与えられる．ビット線ＢＬ
はＮチャネルトランジスタｌを介して入出力線Ｉ／Ｏと
接続し、反転ビット線肝はＮチャネルトランジスタ２を
介して反転人出？＆ｉＷと接続している．トランジスタ
１，２のゲートは一括接続していて、両ゲートには信号
Ｙが与えられる．前記入出力線Ｉ／Ｏ及び反転入出力線
■『は差動増幅器３８の正及び負入力端子に接続されて
いる。該差動増幅器３８の出力端子は半導体記憶装置の
出力端子Ｄ０■になっている．またこの半導体記憶装置
の人力端子Ｄ ｉ ｎは書込み回路３７の入力端子であ
り、該書込み回路３７の２出力端子は各々入出力線Ｉ／
Ｏ及び反転入出力線ｐ『に接続されている。
一方ビットＩＢＬはＮチャネルトランジスタ１３を介し
て反転ピント線肝に接続され、反転ビット線肛はＮチャ
ネルトランジスタ１４を介して充電ビット線■，に接続
されている。前記Ｎチャネルトランジスタ１３． １４
の各ゲートには選択信号φ．が与えられるようになして
ある。
て反転ピント線肝に接続され、反転ビット線肛はＮチャ
ネルトランジスタ１４を介して充電ビット線■，に接続
されている。前記Ｎチャネルトランジスタ１３． １４
の各ゲートには選択信号φ．が与えられるようになして
ある。
次に以上のように構威された半導体記憶装置における読
出し及び書込み動作についてメモリセルＭＣ．を例に説
明する。
出し及び書込み動作についてメモリセルＭＣ．を例に説
明する。
第４図はメモリセル開．に書込まれた“１”を？出し、
引き続いてメモリセルＭＣ．に“Ｏ”を書込んだ場合の
ビット線８Ｌ及び反転ビット線肝，ワード線肛．．信号
Ｙ，φデ．φ８の各電圧のタイくングチャートである。
引き続いてメモリセルＭＣ．に“Ｏ”を書込んだ場合の
ビット線８Ｌ及び反転ビット線肝，ワード線肛．．信号
Ｙ，φデ．φ８の各電圧のタイくングチャートである。
時刻ｔ０において選択信号φ，．が“Ｈ”レベルであっ
てトランジスタ１３． １４がオンしており、充電ビッ
ト線ＶＩＬによりビソト線ＢＬ及び反転ビット線肝が％
ＶＣＣにプリチャージされているとする。
てトランジスタ１３． １４がオンしており、充電ビッ
ト線ＶＩＬによりビソト線ＢＬ及び反転ビット線肝が％
ＶＣＣにプリチャージされているとする。
このような状態にあってメモリセルＭＣ，のメモリセル
キャパジタｌ９の電圧（“１”を記憶している場合は■
，，）を読出すために、時刻１，においてメモリセルＭ
Ｃ．が接続されているワード線ｗし＋の電位を■。＋■
７■ （Ｖｔ■はＮチャネルトランジスタの闇値）とし
てトランジスタ１１をオンさせる．そうするとメモリセ
ルキャパシタ１９の電位Ｖｃｃがビット線ＢＬに印加さ
れる。ビット線ＢＬ及び反転ビット線孔の寄生容量２１
．２２の容量をＣＢとするとメモリセルキャパシタ１９
の電圧印加によってビット線ＢＬの電位が １ ＋Ｃ ｍ／ Ｃ ｓ 分上昇することになる。
キャパジタｌ９の電圧（“１”を記憶している場合は■
，，）を読出すために、時刻１，においてメモリセルＭ
Ｃ．が接続されているワード線ｗし＋の電位を■。＋■
７■ （Ｖｔ■はＮチャネルトランジスタの闇値）とし
てトランジスタ１１をオンさせる．そうするとメモリセ
ルキャパシタ１９の電位Ｖｃｃがビット線ＢＬに印加さ
れる。ビット線ＢＬ及び反転ビット線孔の寄生容量２１
．２２の容量をＣＢとするとメモリセルキャパシタ１９
の電圧印加によってビット線ＢＬの電位が １ ＋Ｃ ｍ／ Ｃ ｓ 分上昇することになる。
一方センスアンプ２００においてＮチャネルトランジス
タ７．８のゲート．ソース（ソースはφ８側）と間電圧
は選択信号φＮの電圧をｖＨとすると各”！４Ｖｃｃ
ＶＮ ＋ ％Ｖｃｃ＋ΔＶ − Ｖ Ｎで表される。
タ７．８のゲート．ソース（ソースはφ８側）と間電圧
は選択信号φＮの電圧をｖＨとすると各”！４Ｖｃｃ
ＶＮ ＋ ％Ｖｃｃ＋ΔＶ − Ｖ Ｎで表される。
同様にＰチャネルトランジスタ５．６のゲート，ソース
（ソースはφＰ側〉間電圧は選択信号φ，の電圧をＶ，
とすると各々！／ＳＶｃｃＶｐ，’ＡＶｃｃ＋、Δｖ−
ｖＰで表サレル。
（ソースはφＰ側〉間電圧は選択信号φ，の電圧をＶ，
とすると各々！／ＳＶｃｃＶｐ，’ＡＶｃｃ＋、Δｖ−
ｖＰで表サレル。
それまでのｖ．，ｖ，を’Ａ Ｖｃｃとして、時刻ｔ８
において、ｖＮをＨＶｃｃからＶＣＣに、■，を％Ｖｃ
ｃから０に変化させる。そうするとＮチャネルトランジ
スタ７，８のうちトランジスタ８が先にオンし、Ｐチャ
ネルトランジスタ５．６のうちトランジスタ５が先にオ
ンする．よってビット線ＢＬはＶ，と同電位、すなわち
ＶＣＣになり、更に反転ビ７ト線肝はｖＮと同電位、す
なわちＯとなる。
において、ｖＮをＨＶｃｃからＶＣＣに、■，を％Ｖｃ
ｃから０に変化させる。そうするとＮチャネルトランジ
スタ７，８のうちトランジスタ８が先にオンし、Ｐチャ
ネルトランジスタ５．６のうちトランジスタ５が先にオ
ンする．よってビット線ＢＬはＶ，と同電位、すなわち
ＶＣＣになり、更に反転ビ７ト線肝はｖＮと同電位、す
なわちＯとなる。
更に時刻ｔ，において信号ＹをｖｃｃとしてＮチャネル
トランジスタ１．２のゲートに与えると、トランジスタ
１．２はオンして入出力線Ｉ／Ｏ及び反転入出力線■『
の電位は各々電位ＶＣＣの・ビソト線ＢＬ及び電位Ｏの
反転ビット線肝と同電位となる。
トランジスタ１．２のゲートに与えると、トランジスタ
１．２はオンして入出力線Ｉ／Ｏ及び反転入出力線■『
の電位は各々電位ＶＣＣの・ビソト線ＢＬ及び電位Ｏの
反転ビット線肝と同電位となる。
差動増幅器３８の正，負各％端子に電圧ＶＣＣ及びＯが
入力された結果、半導体記憶装置の出力端子Ｄ ｏｕｔ
から“Ｈ”レベルの信号が出力されて、メモリセル河Ｃ
１から“工”が読出されたことになる。
入力された結果、半導体記憶装置の出力端子Ｄ ｏｕｔ
から“Ｈ”レベルの信号が出力されて、メモリセル河Ｃ
１から“工”が読出されたことになる。
引き続いてメモリセルＭＣＩに“０”を書込むべく時刻
ｔ４にて半導体記憶装置の入力端子Ｄ ｉ ｈに“Ｏ“
を入力すると書込み回路３７は、入出力線１／０の電位
を０、反転入出力線■『の電位をＶＣＣとする。トラン
ジスタ１．２はオンしているので、入出力＆１１／０及
び反転入出力線■『に接続されているビ７１４ＪＩＢＬ
及び反転ビット線札の電位はＯ及びＶＣＣとなる。メモ
リセルアレイ１００において、トランジスタｌ１はオン
しているので、メモリセルＭＣ，のメモリセルキャパシ
タ１９はビット線ＢＬと同電位、すなわち０になる．時
刻ｔｓにおいてワード線ＷＬ，の電位を０とするとトラ
ンジスタ１ｌはオフし、メモリセルキャパシタ１９には
０が保持されることになる．つまりメモリセル間，にＯ
が書込まれたことになる。
ｔ４にて半導体記憶装置の入力端子Ｄ ｉ ｈに“Ｏ“
を入力すると書込み回路３７は、入出力線１／０の電位
を０、反転入出力線■『の電位をＶＣＣとする。トラン
ジスタ１．２はオンしているので、入出力＆１１／０及
び反転入出力線■『に接続されているビ７１４ＪＩＢＬ
及び反転ビット線札の電位はＯ及びＶＣＣとなる。メモ
リセルアレイ１００において、トランジスタｌ１はオン
しているので、メモリセルＭＣ，のメモリセルキャパシ
タ１９はビット線ＢＬと同電位、すなわち０になる．時
刻ｔｓにおいてワード線ＷＬ，の電位を０とするとトラ
ンジスタ１ｌはオフし、メモリセルキャパシタ１９には
０が保持されることになる．つまりメモリセル間，にＯ
が書込まれたことになる。
書込み動作が終了すると時刻１ｈにおいてＰチャネルト
ランジスタ５，６の信号φデの電位ｖＰをＶＣＣから’
Ａ Ｖｃｃに、Ｎチャネルトランジスタ７．８の信号φ
８の電位■８を０から％ＶＣＣに変化させる。そうする
とセンスアンプ２００を構威するトランジスタ５，６，
７．８が全てオンしている状態、すなわちピント線ＢＬ
と反転ビット線肝とが％ＶＣＣとなる． 以上の如く動作する半導体記憶装置において、メモリセ
ルＭＣ．の“ｌ″の読出し時にはセンスアンプ２００の
トランジスタ５．８をオンさせて、ビット線ＢＬと反転
ビット線■との電位を坩幅する必要がある。
ランジスタ５，６の信号φデの電位ｖＰをＶＣＣから’
Ａ Ｖｃｃに、Ｎチャネルトランジスタ７．８の信号φ
８の電位■８を０から％ＶＣＣに変化させる。そうする
とセンスアンプ２００を構威するトランジスタ５，６，
７．８が全てオンしている状態、すなわちピント線ＢＬ
と反転ビット線肝とが％ＶＣＣとなる． 以上の如く動作する半導体記憶装置において、メモリセ
ルＭＣ．の“ｌ″の読出し時にはセンスアンプ２００の
トランジスタ５．８をオンさせて、ビット線ＢＬと反転
ビット線■との電位を坩幅する必要がある。
つまり、メモリセルＭＣ．から“１”を読出すためには
（１）式の条件を満たさなければならない。
（１）式の条件を満たさなければならない。
またメモリセルＭＣ．に書込まれた“０′を読出す場合
にはセンスアンプ２００のトランジスタ６，７をオンさ
せてビット＆１ＢＬの電位が０、反転ビット線■の電位
がＶｃｃとなるように増幅されるのであるから、（２》
式の条件を満たさなければならない。
にはセンスアンプ２００のトランジスタ６，７をオンさ
せてビット＆１ＢＬの電位が０、反転ビット線■の電位
がＶｃｃとなるように増幅されるのであるから、（２》
式の条件を満たさなければならない。
（１１式及び《２》式の条件におイテ、ｖＮを０、Ｖ，
をＶＣＣとする場合、 ′ＡＶｃｃ＞ＶｔＨｎ．ｌ′ＡＶｃｃ Ｖｃｃｌ＞ｌ
Ｖｖｓ＋ｅとなる． よって従来の半導体記憶装置では Ｖｃｃ＞Ｖｔｎａ ” ｌ ＶＴＮＩＩ ｌでなけれ
ばならない。
をＶＣＣとする場合、 ′ＡＶｃｃ＞ＶｔＨｎ．ｌ′ＡＶｃｃ Ｖｃｃｌ＞ｌ
Ｖｖｓ＋ｅとなる． よって従来の半導体記憶装置では Ｖｃｃ＞Ｖｔｎａ ” ｌ ＶＴＮＩＩ ｌでなけれ
ばならない。
（発明が解決しようとする課題）
従来の半導体記憶装置においてメモリセルを読出すとき
、ビット線ＢＬ、反転ビソトｖＡ■のいずれか一方の電
位は％ＶＣＣからＶＣＣにまで充電される．このときビ
ット線ＢＬの寄生容量をＣ．とすると％ＶｃｃＸＣ１の
電荷量が消費される．半導体記憶装置の低消費電力化が
望まれているが、そのためにはビット線ＢＬの充電電位
ＶＣＣを低くしなければないない。
、ビット線ＢＬ、反転ビソトｖＡ■のいずれか一方の電
位は％ＶＣＣからＶＣＣにまで充電される．このときビ
ット線ＢＬの寄生容量をＣ．とすると％ＶｃｃＸＣ１の
電荷量が消費される．半導体記憶装置の低消費電力化が
望まれているが、そのためにはビット線ＢＬの充電電位
ＶＣＣを低くしなければないない。
しかしながら従来の半導体記憶装置ではＶＣＣ＞ＶＴＨ
ｎ ＋ｌ ＶＴＩｌｐ Ｉでなければならず、トラン
ジスタの閾値電圧に制限されて、十分な低消費電力化が
できないという問題があった。
ｎ ＋ｌ ＶＴＩｌｐ Ｉでなければならず、トラン
ジスタの閾値電圧に制限されて、十分な低消費電力化が
できないという問題があった。
本発明はこのような問題を解決するためになされたもの
であって、ビット線の充電電位を低くすることによって
低消費電力化が可能となる半導体記憶装置を得ることを
目的とする。
であって、ビット線の充電電位を低くすることによって
低消費電力化が可能となる半導体記憶装置を得ることを
目的とする。
本発明の半導体記憶装置は、メモリセルアレイがキャパ
シタとスイッチ素子とからなる並列回路を介してセンス
アンプに接続されていることを特徴とする。
シタとスイッチ素子とからなる並列回路を介してセンス
アンプに接続されていることを特徴とする。
メモリセルに書込まれているデータを読出すべくビット
線、反転ビット線を充電するのに際して、キャパシタよ
りもセンスアンプが接続されている側のビット線及び反
転ビット線にはセンスアンプを動作させるのに必要な電
圧で充電し、他方メモリセルが接続されている側にはデ
ータを伝播できる程度の電圧（前記電圧よりも低い）で
充電をする．読出したメモリセルのデータに相当する電
圧が、該メモリセルが接続されているビット線（又は反
転ビント線）に印加されることによって生ずるビット線
と反転ビット線との電位差がセンスアンプで増幅され、
その増幅された電位差が読出された前記メモリセルのデ
ータとなる。
線、反転ビット線を充電するのに際して、キャパシタよ
りもセンスアンプが接続されている側のビット線及び反
転ビット線にはセンスアンプを動作させるのに必要な電
圧で充電し、他方メモリセルが接続されている側にはデ
ータを伝播できる程度の電圧（前記電圧よりも低い）で
充電をする．読出したメモリセルのデータに相当する電
圧が、該メモリセルが接続されているビット線（又は反
転ビント線）に印加されることによって生ずるビット線
と反転ビット線との電位差がセンスアンプで増幅され、
その増幅された電位差が読出された前記メモリセルのデ
ータとなる。
よってメモリセルの充電電圧を低くしても、従来と同様
にデータが読出せる。メモリセルにデータを書込む場合
、スイッチ素子を導通させてメモリセルアレイ側とセン
スアンプ側とのビット線と反転ビット線とを同電位にす
る。
にデータが読出せる。メモリセルにデータを書込む場合
、スイッチ素子を導通させてメモリセルアレイ側とセン
スアンプ側とのビット線と反転ビット線とを同電位にす
る。
以下本発明の一実施例について説明する．第１図は本発
明の折り返しビット線構或の半導体記憶装置の回路図で
ある． 図において１００は複数のメモリセルから構威されるメ
モリセルアレイ （２個のメモリセルＭＣ， ，ＭＣ．
のみを図示）であり、メモリセルＭＣ． ． ＭＣ，は
各々容ＩＣ，のメそりセルキャパシタ１９がＮチ中ネル
トランジスタ１１．１２を介してビット線ＢＬ，反転ビ
フト線■に各々接続されたものであり、トランジスタ１
１．１２の各ゲートはワード線ＭＬ． ， ＷＬ，に接
続されている。ビット線ＢＬ及び反転ビット線狂は各々
容量Ｃ，のキャパシタ１５． １６を介してセンスノー
ド線ＳＮ及び反転センスノード線■に接続され、該セン
スノード線ＳＮと反転センスノード線■との間にはセン
スアンプ２００が介装されている。
明の折り返しビット線構或の半導体記憶装置の回路図で
ある． 図において１００は複数のメモリセルから構威されるメ
モリセルアレイ （２個のメモリセルＭＣ， ，ＭＣ．
のみを図示）であり、メモリセルＭＣ． ． ＭＣ，は
各々容ＩＣ，のメそりセルキャパシタ１９がＮチ中ネル
トランジスタ１１．１２を介してビット線ＢＬ，反転ビ
フト線■に各々接続されたものであり、トランジスタ１
１．１２の各ゲートはワード線ＭＬ． ， ＷＬ，に接
続されている。ビット線ＢＬ及び反転ビット線狂は各々
容量Ｃ，のキャパシタ１５． １６を介してセンスノー
ド線ＳＮ及び反転センスノード線■に接続され、該セン
スノード線ＳＮと反転センスノード線■との間にはセン
スアンプ２００が介装されている。
キャパシタ１５． １６と並列に夫々スイッチ素子たる
Ｎチャネルトランジスタ９．１０が接続されている．Ｎ
チャネルトランジスタ９，１０の各ゲートには、先端信
号φ７が与えられる． センスアンブ２００は、メモリセルアレイ１００の読出
しにおいてビン｝＆ＩＢＬと反転ピント線肝との電位差
を増幅するものであり、Ｐチャネルトランジスタ５，６
の直列回路とＮチャネルトランジスタ７．８の直列回路
とから構成されている。トランジスタ５．７のゲートは
反転センスノード線■に接続され、トランジスタ６．８
のゲートはセンスノード線ＳＮに接続されている．トラ
ンジスタ５，６の接続中間点には選択信号φ，が与えら
れ、トランジスタ７．８の接続中間点には選択信号φＮ
が与えられる．センスノード線ＳＮはＮチャネルトラン
ジスタ１を介して人出力線Ｉ／Ｏと接続し、反転センス
ノード線話はＮチャネルトランジスタ２を介して反転入
出力線■『と接続している。トランジスタ１．２のゲー
トは一括接続していて、両ゲートには信号Ｙが与えられ
る．前記入出力線１／０及び反転入出力線■『は差動増
幅器３８の正及び負入力端子に接続されている。該差動
増幅器３８の出力端子は半導体記憶装置の出力端子Ｄ。
Ｎチャネルトランジスタ９．１０が接続されている．Ｎ
チャネルトランジスタ９，１０の各ゲートには、先端信
号φ７が与えられる． センスアンブ２００は、メモリセルアレイ１００の読出
しにおいてビン｝＆ＩＢＬと反転ピント線肝との電位差
を増幅するものであり、Ｐチャネルトランジスタ５，６
の直列回路とＮチャネルトランジスタ７．８の直列回路
とから構成されている。トランジスタ５．７のゲートは
反転センスノード線■に接続され、トランジスタ６．８
のゲートはセンスノード線ＳＮに接続されている．トラ
ンジスタ５，６の接続中間点には選択信号φ，が与えら
れ、トランジスタ７．８の接続中間点には選択信号φＮ
が与えられる．センスノード線ＳＮはＮチャネルトラン
ジスタ１を介して人出力線Ｉ／Ｏと接続し、反転センス
ノード線話はＮチャネルトランジスタ２を介して反転入
出力線■『と接続している。トランジスタ１．２のゲー
トは一括接続していて、両ゲートには信号Ｙが与えられ
る．前記入出力線１／０及び反転入出力線■『は差動増
幅器３８の正及び負入力端子に接続されている。該差動
増幅器３８の出力端子は半導体記憶装置の出力端子Ｄ。
Ｕ，になっている。またこの半導体記憶装置の入力端子
Ｄ ｉ ｆｉは書込み回路３７の入力端子であり、該書
込み回路３７の２出力端子は各々入出力線Ｉ／Ｏ及び反
転入出力線■『に接続されている。
Ｄ ｉ ｆｉは書込み回路３７の入力端子であり、該書
込み回路３７の２出力端子は各々入出力線Ｉ／Ｏ及び反
転入出力線■『に接続されている。
一方ビソトｆｌＢＬはＮヂャネルトランジスタｌ３を介
して反転ピント線孔に接続され、反転ビッｌ託はＮチャ
ネルトランジスタ１４を介して充電ビッ｝ ’ｆｌＡ
Ｖ ｓ ｔに接続されている。前記Ｎチャネルトランジ
スタ１３． １４の各ゲートには選択信号φＥＱＩが与
えられるようになしてある。
して反転ピント線孔に接続され、反転ビッｌ託はＮチャ
ネルトランジスタ１４を介して充電ビッ｝ ’ｆｌＡ
Ｖ ｓ ｔに接続されている。前記Ｎチャネルトランジ
スタ１３． １４の各ゲートには選択信号φＥＱＩが与
えられるようになしてある。
？方センスノード線ＳＮはＮチャネルトランジスタ３を
介して反転センスノード線■に接続され、反転センスノ
ード線■はＮチャネルトランジスタ４を介して充電セン
スノード線ｖｓＮに接続されている。前記Ｎチャネルト
ランジスタ３，４の各ゲートには選択信号φえ。■が与
えられるようになしてある。
介して反転センスノード線■に接続され、反転センスノ
ード線■はＮチャネルトランジスタ４を介して充電セン
スノード線ｖｓＮに接続されている。前記Ｎチャネルト
ランジスタ３，４の各ゲートには選択信号φえ。■が与
えられるようになしてある。
次に以上のように構威された半導体記憶装置における読
出し及び書込み動作についてメモリセルＭＣ，を例に説
明する． 第４図はメモリセルＭＣｔに書込まれた“１”を読出し
、引き続いてメモリセル肛，に“０”を書込んだ場合の
ビッ｝ｖＡＢＬ及び反転ビット線肝、センスノード線Ｓ
Ｎ及び反転センスノード線■、ワード＆ａＷＬ， 、信
号Ｙ．φ，．φ、の各電圧のタイミングチャートである
。
出し及び書込み動作についてメモリセルＭＣ，を例に説
明する． 第４図はメモリセルＭＣｔに書込まれた“１”を読出し
、引き続いてメモリセル肛，に“０”を書込んだ場合の
ビッ｝ｖＡＢＬ及び反転ビット線肝、センスノード線Ｓ
Ｎ及び反転センスノード線■、ワード＆ａＷＬ， 、信
号Ｙ．φ，．φ、の各電圧のタイミングチャートである
。
時刻ｔ０において、選択信号φ２。１が”Ｈ”レベルで
あってトランジスタ１３． １４がオンしており、充電
ビット線■１によりビット線ＢＬ及び反転ビット線肛が
％ｖ１に、他方選択信号φえ。２が“Ｈ”？ベルであっ
てトランジスタ３．４がオンしており、充電センスノー
ドＶＳ＋＜によりセンスノード線ＳＮ及び反転センスノ
ード線■が’Ａ Ｖ ｓにプリチャージされているとす
る。
あってトランジスタ１３． １４がオンしており、充電
ビット線■１によりビット線ＢＬ及び反転ビット線肛が
％ｖ１に、他方選択信号φえ。２が“Ｈ”？ベルであっ
てトランジスタ３．４がオンしており、充電センスノー
ドＶＳ＋＜によりセンスノード線ＳＮ及び反転センスノ
ード線■が’Ａ Ｖ ｓにプリチャージされているとす
る。
このような状態にあって、メモリセルＭＣ．のメモリセ
ルキャパシタｌ９の電圧（“Ｉ”を記憶している場合は
Ｖ ｃｃ）を読出すために時刻ｔ，においてメモリセル
ＭＣ．が接続されているワード線札，の電位をＶｍ ”
ＶＴＮａ （ｖｔ■はＮチャネルトランジスタの闇値
）としてトランジスタ１ｌをオンさせる．そうするとメ
モリセルキャパシタｌ９の電位■．がビットｉＢＬに印
加される。ビント線ＢＬ及び反転ビン１線ＢＬの寄生容
１２１．２２の容量をｃｍ，センスノード線ＳＮ及び反
転センスノード線ＳＮの寄生容量１７．１８の容量をＣ
Ｐ＋ キャパシタ１５． １６の容量をＣ，とすると、
ビット＆ＩＢＬの電位は分上昇し、センスノード線ＳＮ
の電位は分上昇することになる。一方センスアンプ２０
０においてＮチャネルトランジスタ７．８のゲート，ソ
ース（ソースはφ８側）間電圧は、信号φ８の電圧をｖ
Ｎとすると各々ＡＶ，−ＶＮ， ％ｙ，＋ΔＶ． 一
Ｖ．で表される。同様にＰチャネルトランジスタ５．６
のゲート，ソース（ソースはφ，側）間電圧は信号φ，
の電圧を■，とすると各々％Ｖ３ ＶＰ ，％Ｖｓ
＋ΔＶ．−Ｖｐで表される。
ルキャパシタｌ９の電圧（“Ｉ”を記憶している場合は
Ｖ ｃｃ）を読出すために時刻ｔ，においてメモリセル
ＭＣ．が接続されているワード線札，の電位をＶｍ ”
ＶＴＮａ （ｖｔ■はＮチャネルトランジスタの闇値
）としてトランジスタ１ｌをオンさせる．そうするとメ
モリセルキャパシタｌ９の電位■．がビットｉＢＬに印
加される。ビント線ＢＬ及び反転ビン１線ＢＬの寄生容
１２１．２２の容量をｃｍ，センスノード線ＳＮ及び反
転センスノード線ＳＮの寄生容量１７．１８の容量をＣ
Ｐ＋ キャパシタ１５． １６の容量をＣ，とすると、
ビット＆ＩＢＬの電位は分上昇し、センスノード線ＳＮ
の電位は分上昇することになる。一方センスアンプ２０
０においてＮチャネルトランジスタ７．８のゲート，ソ
ース（ソースはφ８側）間電圧は、信号φ８の電圧をｖ
Ｎとすると各々ＡＶ，−ＶＮ， ％ｙ，＋ΔＶ． 一
Ｖ．で表される。同様にＰチャネルトランジスタ５．６
のゲート，ソース（ソースはφ，側）間電圧は信号φ，
の電圧を■，とすると各々％Ｖ３ ＶＰ ，％Ｖｓ
＋ΔＶ．−Ｖｐで表される。
それまでのＶ，，Ｖ，を’Ａ Ｖ ｓとして、時刻１ｔ
におイテ、ｖＨを％Ｖｓからｖ，に、■，を’Ａ Ｖ
ｓから０に変化させる。そうするとＮチャネルトランジ
スタ７，８のうちトランジスタ８が先にオンし、Ｐチャ
ネルトランジスタ５．６のうちトランジスタ５が先にオ
ンする。よってセンスノード線ＳＮは■，と同電位すな
わちＶ，になり、更に反転センスノード線ＳＮはｖＮと
同電位すなわちＯとなる。
におイテ、ｖＨを％Ｖｓからｖ，に、■，を’Ａ Ｖ
ｓから０に変化させる。そうするとＮチャネルトランジ
スタ７，８のうちトランジスタ８が先にオンし、Ｐチャ
ネルトランジスタ５．６のうちトランジスタ５が先にオ
ンする。よってセンスノード線ＳＮは■，と同電位すな
わちＶ，になり、更に反転センスノード線ＳＮはｖＮと
同電位すなわちＯとなる。
更に時刻ｔ，において信号ＹをＶ，としてＮチャネルト
ランジスタ１．２のゲートに与えると、トランジスタ１
．２はオンして人出力線Ｉ／Ｏ及び反転入出力ｆｉｔ／
ｏの電位は各々電位Ｖ，のセンスノード線ＳＮ及び電位
０の反転センスノード線■と同電位となる。差動増幅器
３８の正，負各入力端子に電圧ＶＣＣ及び０が入力され
た結果、半導体記憶装置の出力端子Ｄ Ｏｕｔから“Ｈ
”レベルの信号が出力されて、メモリセルＭＣ．から“
１”が読出されたことになる。
ランジスタ１．２のゲートに与えると、トランジスタ１
．２はオンして人出力線Ｉ／Ｏ及び反転入出力ｆｉｔ／
ｏの電位は各々電位Ｖ，のセンスノード線ＳＮ及び電位
０の反転センスノード線■と同電位となる。差動増幅器
３８の正，負各入力端子に電圧ＶＣＣ及び０が入力され
た結果、半導体記憶装置の出力端子Ｄ Ｏｕｔから“Ｈ
”レベルの信号が出力されて、メモリセルＭＣ．から“
１”が読出されたことになる。
引き続いてメモリセルＭＣ＋に“０”を書込ムべく時刻
１，にて半導体記憶装置の入力端子Ｄ ｉ ｎに“０”
を入力すると書込み回路３７は、入出力線１／０の電位
を０、反転入出力線■『の電位をＶ，とする。トランジ
スタ１．２はオンしているので、入出力線Ｉ／Ｏ及び反
転入出力［１／０に接続されているセンスノードＩｓＮ
及び反転センスノード線藷の電位はＯ及び■，となる。
１，にて半導体記憶装置の入力端子Ｄ ｉ ｎに“０”
を入力すると書込み回路３７は、入出力線１／０の電位
を０、反転入出力線■『の電位をＶ，とする。トランジ
スタ１．２はオンしているので、入出力線Ｉ／Ｏ及び反
転入出力［１／０に接続されているセンスノードＩｓＮ
及び反転センスノード線藷の電位はＯ及び■，となる。
トランジスタ９，１０はオンしているのでビット４ｉＢ
Ｌ及び反転ビソ１・線肝の電位は、センスノード線ＳＮ
及び反転センスノード線詞と同電位すなわちＯ及び■，
となる。
Ｌ及び反転ビソ１・線肝の電位は、センスノード線ＳＮ
及び反転センスノード線詞と同電位すなわちＯ及び■，
となる。
メモリセルアレイ１００においてトランジスタ１ｌはオ
ンしているので、メモリセル肛，のメモリセルキャパシ
タ１９はビット＆ｉＢＬと同電位すなわちＯになる．時
刻ｔ６においてワード線札．の電位をＯとするとトラン
ジスタ１１はオフし、メモリセルキャパシタ１９には０
が保持されることになる。つまりメモリセルＭＣ，に“
０”が書込まれたことになる。
ンしているので、メモリセル肛，のメモリセルキャパシ
タ１９はビット＆ｉＢＬと同電位すなわちＯになる．時
刻ｔ６においてワード線札．の電位をＯとするとトラン
ジスタ１１はオフし、メモリセルキャパシタ１９には０
が保持されることになる。つまりメモリセルＭＣ，に“
０”が書込まれたことになる。
書込み動作が終了すると時刻ｔ．ｔにおいてＰチャネル
トランジスタ５，６の信号φ，の’１ 位Ｖ ＰをＶ，
から’Ａ Ｖ ｓに、Ｎチャネルトランジスタ７．８の
信号φ、の電位Ｖ．をＯから％■，に変化させる。そう
するとセンスアンプ２００を構或するトランジスタ５，
６，７．８が全てオンしている状態、すなわちセンスノ
ード線ＳＮと反転センスノード線５とが導通している状
態となって、この場合両！ＩｓＮ． ］とも’Ａ Ｖ
ｓとなり、ビット線ＢＬ及び反転ビット線訂は％■，と
なる。
トランジスタ５，６の信号φ，の’１ 位Ｖ ＰをＶ，
から’Ａ Ｖ ｓに、Ｎチャネルトランジスタ７．８の
信号φ、の電位Ｖ．をＯから％■，に変化させる。そう
するとセンスアンプ２００を構或するトランジスタ５，
６，７．８が全てオンしている状態、すなわちセンスノ
ード線ＳＮと反転センスノード線５とが導通している状
態となって、この場合両！ＩｓＮ． ］とも’Ａ Ｖ
ｓとなり、ビット線ＢＬ及び反転ビット線訂は％■，と
なる。
以上の如く動作する半導体記憶装置において、メモリセ
ルＭＣ．の続出し時にセンスアンプ２００が動作するた
めには、（３）式（“ｌ”を読出す場合）、（４）式（
“０′を読出す場合）を満たせばよい。
ルＭＣ．の続出し時にセンスアンプ２００が動作するた
めには、（３）式（“ｌ”を読出す場合）、（４）式（
“０′を読出す場合）を満たせばよい。
（３）式，（４）式をまとめるとＶ Ｓ 〉Ｖ ？ｌＩ
ｎ ＋Ｖ ？Ｈｐとなる。読出し動作における消費電力
量はセンスノード線ＳＮがＡＶ，からＶ，に、ビットｖ
ＡＢＬがＡＶ，からＶ．に充電されることより’ＡＶｓ
ＣＰ ＋ｙｖｌ Ｃａとなる。一般にビット線の方が
センスノード線より十分長いため、ＣＰく〈Ｃ．となる
。従って■，を小さくすることが低消費電力化になる。
ｎ ＋Ｖ ？Ｈｐとなる。読出し動作における消費電力
量はセンスノード線ＳＮがＡＶ，からＶ，に、ビットｖ
ＡＢＬがＡＶ，からＶ．に充電されることより’ＡＶｓ
ＣＰ ＋ｙｖｌ Ｃａとなる。一般にビット線の方が
センスノード線より十分長いため、ＣＰく〈Ｃ．となる
。従って■，を小さくすることが低消費電力化になる。
■，にツイテハＶｓ ＞Ｖ７１１ｒ＋ ＋ ｌ ＶＴＨ
９ ｌという制限があるがＶＩｌについては制限がな
いので小さくすることが可能である。よって消費電力！
４ｖｓｃｒ＋％Ｖ，Ｃ．を小さくすることができる。
９ ｌという制限があるがＶＩｌについては制限がな
いので小さくすることが可能である。よって消費電力！
４ｖｓｃｒ＋％Ｖ，Ｃ．を小さくすることができる。
なお、この実施例においてはビット線ＢＬ及び反転ビッ
ト線託が同一方向にある折り返しビット線構或としたが
、本発明はこれに限るものではなくセンスアンプに対し
てビット線ＢＬ及び反転ビソト線肝が反対方向にあるオ
ープンビット線構威でもよい。
ト線託が同一方向にある折り返しビット線構或としたが
、本発明はこれに限るものではなくセンスアンプに対し
てビット線ＢＬ及び反転ビソト線肝が反対方向にあるオ
ープンビット線構威でもよい。
またこの実施例においてはセンスアンプの動作に先立っ
てセンスノード線及び反転センスノード線を’Ａ Ｖ
ｓにプリチャージしたが、本発明はこれに限るものでは
なく０からｖ３までの任意の電圧値にプリチャージして
もよい。
てセンスノード線及び反転センスノード線を’Ａ Ｖ
ｓにプリチャージしたが、本発明はこれに限るものでは
なく０からｖ３までの任意の電圧値にプリチャージして
もよい。
以上説明したとおり、本発明の半導体記憶装置はビット
線及び反転ビット線の充電電圧を小さくしてもセンスア
ンプが動作できるように構威してあるので、消費電力が
小さいという効果がある。
線及び反転ビット線の充電電圧を小さくしてもセンスア
ンプが動作できるように構威してあるので、消費電力が
小さいという効果がある。
第１図は本発明に係る半導体記憶装置の構成を示す回路
図、第２図は本発明に係る半導体記憶装置における動作
のタイミングチャート、第３図は従来の半導体記憶装置
の構成を示す回路図、第４図は従来の半導体記憶装置に
おける動作のタイミングチャートである。 １００・・・メモリセルアレイ ２００・・・センスア
ンプ１５． １６・・・キャパシタ ９．１０・・・ス
イッチ素子ＢＬ・・・ビソト線 ■・・・反転ビット線
なお、図中、同一符号は同一、又は相当部分を示す。
図、第２図は本発明に係る半導体記憶装置における動作
のタイミングチャート、第３図は従来の半導体記憶装置
の構成を示す回路図、第４図は従来の半導体記憶装置に
おける動作のタイミングチャートである。 １００・・・メモリセルアレイ ２００・・・センスア
ンプ１５． １６・・・キャパシタ ９．１０・・・ス
イッチ素子ＢＬ・・・ビソト線 ■・・・反転ビット線
なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）センスアンプをビット線及び反転ビット線を介し
てメモリセルアレイに接続してある半導体記憶装置にお
いて、 前記ビット線及び反転ビット線に各々キャ パシタが介装されていて、前記キャパシタに各別にスイ
ッチ素子を並列接続してあることを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163540A JPH0329180A (ja) | 1989-06-26 | 1989-06-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163540A JPH0329180A (ja) | 1989-06-26 | 1989-06-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329180A true JPH0329180A (ja) | 1991-02-07 |
Family
ID=15775828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163540A Pending JPH0329180A (ja) | 1989-06-26 | 1989-06-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329180A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131794A (ja) * | 1997-07-14 | 1999-02-02 | Fujitsu Ltd | 半導体記憶装置 |
| US7436722B2 (en) | 2000-02-04 | 2008-10-14 | Renesas Technology Corp. | Semiconductor device |
| US8039189B2 (en) | 2006-04-17 | 2011-10-18 | Ricoh Company, Ltd. | Electrophotographic developer and carrier therefor, core material particle for carrier for electrophotographic developer and production method thereof and image forming method |
| US8367293B2 (en) | 2007-12-19 | 2013-02-05 | Ricoh Company, Ltd. | Method for producing carrier for electrophotographic developer, carrier for electrophotographic developer, electrophotographic developer, and image forming method |
| US8679719B2 (en) | 2007-03-16 | 2014-03-25 | Ricoh Company, Ltd. | Carrier, developer and electrophotographic developing method and image forming method |
| US8728698B2 (en) | 2006-03-07 | 2014-05-20 | Ricoh Company, Ltd. | Carrier, developer, image forming method and process cartridge |
-
1989
- 1989-06-26 JP JP1163540A patent/JPH0329180A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131794A (ja) * | 1997-07-14 | 1999-02-02 | Fujitsu Ltd | 半導体記憶装置 |
| US7436722B2 (en) | 2000-02-04 | 2008-10-14 | Renesas Technology Corp. | Semiconductor device |
| US7813156B2 (en) | 2000-02-04 | 2010-10-12 | Renesas Technology Corp. | Semiconductor device |
| US8199549B2 (en) | 2000-02-04 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device |
| US8605478B2 (en) | 2000-02-04 | 2013-12-10 | Renesas Electronics Corporation | Semiconductor device |
| US8728698B2 (en) | 2006-03-07 | 2014-05-20 | Ricoh Company, Ltd. | Carrier, developer, image forming method and process cartridge |
| US8039189B2 (en) | 2006-04-17 | 2011-10-18 | Ricoh Company, Ltd. | Electrophotographic developer and carrier therefor, core material particle for carrier for electrophotographic developer and production method thereof and image forming method |
| US8679719B2 (en) | 2007-03-16 | 2014-03-25 | Ricoh Company, Ltd. | Carrier, developer and electrophotographic developing method and image forming method |
| US8367293B2 (en) | 2007-12-19 | 2013-02-05 | Ricoh Company, Ltd. | Method for producing carrier for electrophotographic developer, carrier for electrophotographic developer, electrophotographic developer, and image forming method |
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