KR0137769B1 - 다이나믹 ram - Google Patents

다이나믹 ram

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KR0137769B1
KR0137769B1 KR1019890008720A KR890008720A KR0137769B1 KR 0137769 B1 KR0137769 B1 KR 0137769B1 KR 1019890008720 A KR1019890008720 A KR 1019890008720A KR 890008720 A KR890008720 A KR 890008720A KR 0137769 B1 KR0137769 B1 KR 0137769B1
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KR
South Korea
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transistor
potential
sense amplifier
bit line
memory cell
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KR1019890008720A
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시즈오 조
중이찌 스야마
Original Assignee
가나미야지 준
오끼뎅끼 고오교오 가부시끼가이샤
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Abstract

내용없음

Description

{발명의 명칭}
다이나믹 RAM
{도면의 간단한 설명}
제1도는 이 발명의 실시예의 DRAM의 구성을 개략적으로 표시하는 도면.
제2도 (A)∼(J)는 실시예 DRAM의 동작을 설명한 도면.
제3도는 이 발명에 적용하여 적합한 실시예의 ØL신호 발생 회로를 표시하는 블록도.
제4도(A)∼(I)는 제3도에 표시한 ØL신호발생 회로의 동작 설명을 한 도면.
제5도는 종래의 DRAM의 구성을 개략적으로 표시한 도면.
제6도(A)∼(F)는 제5도에 표시한 종래의 DRAM의 동작을 설명한 도면.
*도면의 주요 부분에 대한 부호설명*
50:DRAM의 1컬럼61:메모리셀 어레이
71:센스앰프 어레이73:N채널 센스엠프
75:P채널 센스앰프77:N채널 전계효과 트랜지스터
79:P채널 전계효과트랜지스터81:컬럼 디코더 어레이
83:컬럼 디코더91:제1의 트랜지스터 결합수단
101:제2의 트랜지스터 결합수단200:ØL신호발생 회로
Figure kpo00001
비트선대
Figure kpo00002
센스앰프 노드대
Figure kpo00003
데이타 버스대
{발명의 상세한 설명}
이 발명은, 다이나믹 RAM(Ramdom Access Memory)에 관한 것이며, 특히 센스앰프의 구동호로에 특징을 가지는 다이나믹 RMA에 관한 것이다.
메모리셀을 고밀도로 집적시킨 대용량의 다이나믹 RAM은, 전자장치의 고기능화, 소형화를 도모하기 위한 주요한 부품의 하나이다.
그러나, 이 종류의 다이나믹 RMA(이하 DRAM이라 약칭하는 일도 있다)을 소망의 특성이 얻어지는 것으로 하기 위하여는, 여러가지 기술의 개발이 필요하다.
이것은 센스앰프의 동작을 고속화하는 기술에 관하여도 말할 수 있으며, 따라서 센스앰프의 연구를 거듭한 여러가지 DRAM이 제안되고 있다.
제5도는 종래의 대표적인 센스앰프 회로를 구비한 종래의 DRAM의 1컬럼(column)의 구성을 개략적으로 표시한 도면이다.
제5도 중 10에서 표시하는 1컬럼에는, 메모리 셀 어레이(11)와, 센스앰프 어레이(21)와, 컬럼 디코더 어레이(31)가 구비되어 있다.
그리고, 메모리셀 어레이(11)와, 센스엠프 어레이(21)와, 커럼 디코더 어레이(31)과는 BL 및
Figure kpo00004
로서 표시하는 2개의 비트선 즉, 비트선대에 의하여 접속되어 있다.
이 1컬럼 중의 메모리셀 어레이(11)에 있어서는 각각의 비트선(
Figure kpo00005
)에 다수의 워드선이 직교(直交)하고 있어, 이들의 교점에는 메모리셀이 각각 접속되어 있다.
또한, 제5도에는 2개의 워드선(
Figure kpo00006
) 및 2개의 메모리셀(MCN,MCN+1)만을 표시하고 있다.
또, 센스앰프 어레이(21)는 2개의 N채널 트랜지스터(T1,T2)로서 구성된 N채널 센스앰프(23)와, 2개의 P채널 트랜지스터(T3,T4)로서 구성된 P채널 센스앰프(25)와를 구비하고 있다.
트랜지스터(T1,T2)의 양소스 전극은, NMOS의 트랜지스터(27)를 사이에 두고 GND 라인에 접속되어 있어, 트랜지스터(T3,T4)의 양소스 전극은 PMOS의 트랜지스터(29)를 사이에 두고 전원라인(VCC)에 접속되어 있다.
또, 컬럼 디코더 어레이(31)는 DB 및
Figure kpo00007
에서 표시하는 데이타 버스대(對)와 비트선대(
Figure kpo00008
)와의 사이에 설치되어 비트선 및 데이타 버스간을 개폐하기 위한 T5및 T6으로표시하는 2개의 트랜지스터와, 이들 트랜지스터(T5,T6)의 게이트 전극에 상기 개폐를 위한 제어신호(COLM)를 출력하는 컬럼 디코더(Y-디코더)(33)와를 구비하고 있다.
다음에 표시한 DRAM의 동작에 관하여 설명한다.
제6도(A)∼(F)는 그 설명을 위한 동작 파형도이다. 시각(t0)에 있어서 워드선(
Figure kpo00009
이 선택되었다고 하자(제6도(A)).
워드선(
Figure kpo00010
)에 접속되어 있는 메모리셀(MCN)의 정보는 비트선(
Figure kpo00011
)에 전달되어, 이것에 응하여 프리챠지 전위(VP)이였던 비트선(
Figure kpo00012
)의 전위는 메모리셀(MCN)에 격납되어 있던 정보분 변화한다.
이어서, 제6도(C)와 같이 N채널 센스앰프(23)에 공급되어 있는 센스앰프 구동신호(ØS)가 시각(TA)에 있어서 VP에서 GND레벨로 변화하여, 또한, 제6도(B)와 같이 P채널 센스앰프(25)에 공급되어 있는 센스앰프 구동신호(ØP)가 시각(t1)에 있어서 VP에서 VCC레벨로 변화하고, 각 센스앰프가 활성화 되면, 센스앰프의 감지증폭동작에 의하여 비트선대 중의 한 쪽의 전위는 VCC에 다른쪽의 전위는 GND 레벨에 각각 잡아올리게 된다.
이어서 시각(t2)에 있어서, 컬럼 디코더(31)의 다수의 라인 중의 1개가 선택상태에 들어갔다고 한다.
예를 들어 COLM을 출력하는 라인이 선택상태로 들어가고 이 라인이 Hihg 레벨상태로 되었다고 가정한다.
이것에 응하여 트랜지스터(T5,T6)는 온상태로 된다.
여기에서, 데이타선의 프리챠지 전위는 VD이므로(단, VD는 OVDVCC이다) 데이타 버스에 있어서 전하량과 비트선에 있어서 전하량이 재분배되어, 한 쪽의 비트선의 전위는 VCC레벨에서 VD레벨에 가까워져서(방전되어), 다른쪽의 비트선의 전위는 GND 레벨에서 VD레벨로 가까워져서(충전되어), 이 결과 양비트선의 전위는 서로 급속히 접근한다(제6도(E)의 시각 t2부분참조).
그 후 시각(t3)에 이르고, 양비트선의 전위는 한쪽은 VCC에 다른쪽은 GND레벨에 각각 회복한다.
또, 데이타 버스 상에도 양비트선 상의 전위차가 발생하고, 이 결과 비트선 정보는 데이타 버스에 전달된다.
그러나, 제5도에 표시한 종래의 DRAM의 구성을 대용량 메모리에 적용한 경우, 센스앰프가 활성화되는 시각(t1)에 있어서 비트선 용량이 크기 때문에, 감지동작을 위하여 비트선에 행하여지는 센스앰프로 부터의 충방전의 시간이 길어진다는 문제점이 있다.
더욱이, 컬럼 디코더에 의하여 선택된 비트선대의 정전용량에 비하여 데이타 버스의 정전용량이 크게되는 듯한 경우에는 컬럼선 선택시에 비트선대 간의 전위차가 작게되어 데이타 버스(
Figure kpo00013
)에의 데이타 전달시간이 길어진다는 문제가 있다.
따라서 고속 액세스 타임에서 구동할 수 있는 DRAM이 실현되지 않는 것이 된다.
이 발명은 이 같은 점을 감안하여 이루어진 것이며, 따라서, 이 발명의 목적은 상술한 문제점을 해결하여, 고속 액세스 타임에서 구동할 수 있는 DRAM을 제공하는 것에 있다.
이 목적을 도모하기 위하여, 이 발명의 다이나믹 RAM에 의하면, 비트선대 및 센스앰프 노드대 간에 결합되어, 또 제1의 제어신호에 응답하여 전술한 비트선대 및 전술한 센스앰프 노드대간을 선택적으로 도통 또는 비도통 상태로 하는 제1의 트랜지스터 결합수단과, 전술한 센스앰프 노드대 간에 결합되고 또한 제2의 제어신호에 응답하여 전술한 센스앰프 노드대의 한쪽을 방전하는 제1의 센스수단과, 전술한 센스앰프 노드대 간에 결합되고, 또한 제3의 제어신호에 대응하여 전술한 센스앰프 노드대의 다른쪽을 방전하는 제2의 센스수단과를 구비하는 것을 특징으로 한다.
또한, 이 발명의 실시에 있어서 전술한 제1의 트랜지스터 결합수단을 전술한 제1의 제어신호를 수신하는 게이트, 전술한 한 쪽의 비트선에 접속된 드레인 및 전술한 한 쪽의 센스앰프 노드에 접속된 소스를 가지는 제1전계효과트랜지스터와, 전술한 제1의 제어신호를 수신하는 게이트, 전술한 다른쪽의 비트선에 접속된 드레인 및 전술한 다른쪽의 센스앰프 노드에 접속된 소스를 가지는 제2전계효과 트랜지스터를 가지고 구성하는 것이 가장 적합하다.
다시금 이와같이 제1트랜지스터 결합수단을 구성한 때, 전술한 제1 및 제2전계효과 트랜지스터의 각 게이트의 전위를, 센스앰프가 센스동작시에 Vth 이상(Vp+Vth) 이하로 하고, 상기 다른 쪽의 센스앰프 노드 및 상기 다른쪽의 비트선간을 비도통 상태에서 도통상태로 할 때에 VCC로 하는 것이 가장 적합하다(단, VP는 비트선의 프리챠지 전압, Vth는 제1의 트랜지스터 결합수단의 스레시홀드 전압, VCC는 센수노드의 High 레벨을 표시한다).
더욱이 이 실시에 있어서, 이 DRAM에 전술한 제1의 제어신호를 발생하는 신호발생 회로를 설치하는 것이 가장 적합하다.
다시금, 이 DRAM에 데이타 버스대와 이 데이타 버스대 및 전술한 센스앰프 노드대 간에 결합되어, 또한 컬럼 선택신호에 응답하여 전술한 데이타 버스대 및 전술한 센스앰프 노드대 간을 선택적으로 도통하는 제2트랜지스터 결합수단과를 설치하는 것이 가장 적합하다.
그리고, 이와 같은 제2의 트랜지스터 결합수단을 전술한 컬럼 선택신호를 수신하는 게이트, 전술한 한 쪽의 센스앰프 노드에 접속된 드레인 및 전술한 데이타 버스 대의 한쪽에 접속된 소스를가지는 제3전계효과 트랜지스터와, 전술한 컬럼 선택 신호를 수신하는 게이트, 전술한 다른쪽의 센스 앰프 노드에 접속된 드레인 및 전술한 데이타 버스대의 다른쪽에 접속된 소스를 가지는 제4전계효과 트랜지스터와를 가지고 구성하는 것이 가장 적합하다.
상기 목적달성을 위한 본 발명의 집적회로기억장치는, 논리 1레벨이나 논리 0레벨 중 어느 하나의 형태로 데이타를 저장하는 메모리 셀과; 제1 및 제2의 센스앰프 노드를 구비하여 감지동작에서 상기 메모리셀 내에 저장된 데이타를 감지하는 센스앰프와; 상기 감지 동작전의 소정시간에서 상기 메모리셀을 선택하는 워드선과; 상기 소정 시간전 전원전위 레벨과 접지전위 레벨의 중간에서 실질적으로 소정의 프라챠지 전위에서 전위가 유지되는 한 쌍의 제1 및 제2의 비트선과; 상기 제1의 비트선에 연결되어 상기 메모리셀이 상기 워드선에 의해서 선택될 때 상기 제1의 비트선상의 전위를 저장된 데이타에 따라 소정의 프리챠지전위로 부터 변화시키는 상기 메모리셀과; 상기 제1의 비트선과 상기 제1의 센스앰프 노드를 선택적으로 연결하며, 제1의 게이트전극 및 전위스레시홀드를 가지는 제1의 트랜지스터와; 상기 제2의 비트선과 상기 제2의 센스엠프노드를 선택적으로 연결하며, 제2의 게이트전극 및 상기 전위 스레시홀드를 가지는 제2의 트랜지스터와; 제1의 전압을 제1 및 제2의 게이트 전극에 공통적으로 인가하며, 상기 제1의 전압은 전원전위 레벨 보다 작고, 상기 전위 스레시홀드에 대응하는 전위 및, 상기 전위 스레시홀드에 대응하는 전위와 감지동작 초기의 프리챠지 전위의 합과 같은 전위 사이의 양을 가짐으로써, 상기 제1의 트랜지스터는 상기 제2의 트랜지스터가 제2의 센스앰프 노드와 상기 제2의 비트선을 접속시키는 동안에 상기 메모리셀이 논리1레벨을 저장할 때 제1의 센스앰프 노드를 상기 제1의 비트선에서 분리하도록 작동하고, 상기 제2의 트랜지스터는 상기 제1의 트랜지스터가 제1의 센스앰프 노드와 상기 제1의 비트선을 접속시키는 동안에 상기 메모리셀이 논리 0레벨을 저장할 때 제2의 센스앰프 노드를 상기 제2의 비트선에서 분리하도록 동작하는 전압인가회로를 구비하는 것을 특징으로 한다.
상기 구성에서, 상기 전압인가 수단은 상기 소정시간 이후와 감지동작 전에 제2의 전압을 제1 및 제2의 게이트전극에 공통적으로 인가하여 상기 제1 및 제2의 트랜지스터가 상기 제1 및 제2의 비트선상의 전위를 제1 및 제2의 센스노드로 각각 전송하도록 한다.
또한, 상기 구성에서 상기 제1의 트랜지스터는 상기 한 싸의 비트선 중 하나에 접속된 드레인전극과, 제1 및 제2의 센스노드 중 하나에 접속된 소스전극을 가지는 전계효과트랜지스터를 포함한다.
게다가, 상기 구성에서, 상기 제2의 트랜지스터는 상기 한쌍의 비트선 중 하나에 접속된 드레인전극과, 상기 제1 및 제2의 센스노드 중 하나에 접속된 소스전극을 가지는 제2의 전계효과트랜지스터를 포함한다.
또한, 상기 구성에서, 제1의 트랜지스터 결합회로는 상기 한 쌍의 비트선과 상기 제1 및 제2의 센스노드 사이에 접속되며, 각각의 비트선은 상기 메모리셀에 접속되어 칼럼을 구성함으로써, 제1의 신호에 응답하여 상기 비트선과 상기 센스노드 사이에서 도전상태를 선택적으로 설정할 수 있다.
또한, 상기 구성에서, 제2의 트랜지스터 결합회로는 한 쌍의 데이타버스와 상기 제1 및 제2의 센스노드 사이에 접속되어 제2의 제어신호에 응답함으로써 상기 한 쌍의 데이타 버스와 상기 한 쌍의 센스노드 사이에 도전상태를 설정하는 칼럼을 선택한다.
또한, 상기 구성에서 상기 메모리셀은 다이나믹 랜덤 액세스 메모리(DRAM)셀을 포함한다.
본 발명의 또다른 특징에 의한 집적회로기억장치는, 논리 1레벨이나 논리 0레벨 중 하나의 형태로 데이타를 저장하는 메모리 셀과; 제1 및 제2의 센스앰프 노드를 구비하여 감지동작에서 상기 메모리 셀 내에 저장된 데이터를 감지하는 센스앰프와; 감지동작 전의 소정 시간에서 상기 메모리 셀을 선택하는 워드선과; 상기 소정 시간전 전원전위 레벨과 접지전위 레벨의 중간에서 실질적으로 소정의 프리챠지 전위에서 전위가 유지되는 한 쌍의 제1 및 제2의 비트선과; 상기 제1의 비트선에 연결되어 상기 메모리 셀이 상기 워드선에 의해서 선택될 때 내부에 저장된 데이터에 따라 상기 제1의 비트선 상의 전위를 소정의 프리챠지 전위로 부터 변화시키는 상기 메모리셀셀과; 상기 제1의 비트선과 제1의 센스앰프 노드를 선택적으로 연결하며, 제1의 게이트전극 및 전위 스레시홀드를 가지는 제1의 트랜지스터와; 상기 제2의 비트선과 제2의 센스앰프 노드를 선택적으로 연결하며, 제2의 게이트전극과 상기 전위 스레시홀드를 가지는 제2의 트랜지스터와; 감지 동작의 초기에 상기 제1 및 제2의 트랜지스터를 공통적으로 제어하여 상기 제1의 트랜지스터는 상기 제2의 트랜지스터가 제2의 센스앰프 노드와 상기 제2의 비트선을 접속하는 동안에 상기 메모리셀이 논리 1레벨을 저장할 때 상기 제1의 비트선으로 부터 제1의 센스노드를 분리하도록 작동하고, 상기 제2의 트랜지스터는 상기 제1의 트랜지스터가 제1의 센스앰프 노드와 상기 제1의 비트선을 접속하는 동안에 상기 메모리셀이 논리 0레벨을 저장할 때 상기 제2의 비트선으로 부터 제2의 센스노드를 분리하도록 동작하는 제어회로를 포함한다. 상기 구성에서, 상기 제1의 트랜지스터는 상기 한 쌍의 비트선 중 하나에 접속된 드레인 전극과 제1 및 제2의 센스노드 중 하나에 접속된 소스전극을 가지는 전계효과트랜지스터를 구비한다.
또한 상기 구성에서, 상기 제2의 트랜지스터는 상기 한 쌍의 비트선 중 하나에 접속된 드레인전극과 상기 제1 및 제2의 센스노드 중 하나에 접속된 소스전극을 가지는 제2의 전계효과트랜지스터를 구비한다.
게다가 상기 구성에서 상기 메모리셀은 다이나믹 랜덤 액세스 메모리(DRAM)셀을 구비한다.
이와 같은 구성에 의하여, 이하와 같은 작용을 얻을 수 있다.
센스앰프의 센스(감지)동작시에 있어서 「1」레벨측의 비트선과, 「1」레벨측의 센스앰프노드와의 사이는, 비도통 상태가 되므로 비트선 용량이 제거된 상태에서 감지동작이 이루어 진다.
감지 시에는 「1」레벨측의 센스앰프 노드의 전위는 용이하게 풀레벨에 달하도록 된다.
또, 센스앰프의 증폭동작 시에는 비트선대 중의 「0」레벨측의 비트선 및 센스앰프 노드대 중 「0」레벨측의 센스앰프 노드간을 도통상태에 있으며, 연이나 「0」레벨측의 센스노드를 방전하는 센스앰프대의 전계효과트랜지스터의 게이트 전위는 「1」플레벨에 달하고 있기 때문에, 비트선의 방전시간은 종래에 비하여 단축된다.
또, 데이타 버스(
Figure kpo00014
)에의 정보 전달을 위하여 제2의 트랜지스터의 결합수단에 의하여 센스앰프노드대와 데이타 버스대와의 사이를 결합한 때 및 메모리셀에의 풀레벨 재기록을 위하여 제1의 제어신호(후술하는 ØL)의 레벨을 VCC+Vth+α로 입사(立上)한 때에, 비트선의 전위의 떨어져서 빠지는 것을 억제하는 것을 목적으로, 「1」측의 비트선을 충전하기 위한 비도통 상태였던 센스앰프 노드 및 비트선간을 도통상태로 할 때의 게이트의 전위변화는, (Vp+Vth) 이하의 소정치에서 VCC까지의 약가의 변화이기 때문에, 「1」레벨측의 센스앰프 노드의 레벨을 거의 유지한 상태에서 「1」레벨측의 비트선을 VP레벨에서 VCC-Vth까지 충전할 수가 있다.
다시, 이후에 제2의 트랜지스터 결합수단은 센스앰프 노드대 및 데이타 버스대간을 결합하지만 「1」측의 비트선과 「1」측의 노드와의 사이는 고인피던스상태에 있으므로 비트선의 떨어져서 빠짐은, 센스앰프 노드의 그것에 비하여 작고, 비트선 및 센스앰프 노드의 전위회복이 빠르기 때문에, 비트선에서 데이타 버스에 정보가 고속으로 전달된다.
(실시예)
이하, 도면을 참조하여 이 발명의 다이나믹 RAM(이하 DRAM이라 약칭하는 일도 있다)의 실시예에 관하여 설명한다.
또한, 설명에 사용하는 각 도면도 이 발명이 이해할 수 있는 정도로 개략적으로 표시하고 있는데 불과하며, 따라서 이 발명이 도시예만에 한정되는 것이 아닌 것으 이해하기 바란다.
DRAM의 구성의 설명
우선, 제1도를 참조하여 실시예의 DRAM의 구성에 관하여 설명한다.
더욱, 제1도는 실시예의 DRAM의 1컬럼의 구성을 개략적으로 표시한 도면이다.
제1도중 50은 1컬럼을 표시한다.
1컬럼에는, 이 경우 메모리셀 어레이(61)와 센스앰프 어레이(71)과, 컬럼 디코더 어레이(81)과, 메모리셀어레이(61)의 2개의 비트선(
Figure kpo00015
)으로 이루어 지는 비트선대 및 센스앰프 어레이(71)의
Figure kpo00016
에서 표시하는 노드대 간에 설치된 제1의 트랜지스터 결합수단(91)과 , ㅅ 노드대(
Figure kpo00017
) 및 데이타 버스대(
Figure kpo00018
)간에 설치되어 컬럼 디코더 어레이(81]의 컬럼 디코더[83]에 의하여 제어되는 제2의 트랜지스터 결합수단[101]이 구비되어 있다.
여기서, 메모리셀 어레이[61]에 있어서는 각각의 비트선(
Figure kpo00019
)에 다수의 워드선이 직교하고 있어, 이들의 교점에 각 메모리셀이 각각 접속하고 있다.
또한, 제1도에서는 2개의 워드선(WLN,WLN+1] 및 2개의 메모리셀(MCN,MCN+1]만을 표시하고 있다.
또, 센스앰프 어레이(71)는 2개의 N채널 전계효과트랜지스터(T1,T2)로서 구성된 N채널 센스앰프(73)와, 2개의 P채널 전계효과 트랜지스터(T3,T4)로서 구성된 P채널 센스앰프(75)와를 구비하고 있다.
N채널 센스앰프(73)는, 제어신호(ØS)에 응답하여 「0」측의 비트선 및 「0」측의 센스앰프 노드를 예를 들면, 전위(VP)에서 접지전위에 방전한다.
P채널 센스앰프(75)는, 제어신호(ØP]에 응답하여 「1」측의 센스앰프 노드를, 예를 들어 전위(VP)에서 전원전위(VCC)에 충전한다.
또한, 트랜지스터(T1,T2)의 양소스 전극은 NMOS의 전계효과 트랜지스터(77)를 사이고 두고 GND 라인에 접속되어 있어, 트랜지스터(T3,T4)의 양소스 전극은 PMOS의 전계효과트랜지스터(79)를 사이에 두고 전원라인[VCC]에 접속하고 있다.
또, 제1의 트랜지스터 결합수단(91)은 센스앰프[73,75]의 센스동작 시에는 한 쪽의 센스앰프노드 및 한 쪽의 비트선간을 도통상태로 하고 또한 다른쪽의 센스앰프 노드 및 다른쪽의 비트선 간을 비도통 상태로 하고, 그런 후에 다른쪽의 센스앰프 노드 및 다른쪽의비트선 간을 비도통 상태에서 도통상태로 하는 것이다.
이 실시예의 경우, 제1의 트랜지스터 결합수단(91)을, 각각 게이트에 공통인 제어신호(ØL)가 공급되어, 드레인이 비트선(BL)에 접속되어 소스가 센스앰프 노드(NA)에 접속되어 있는 N채널 전계 트랜지스터(T5)와, 드레인이 비트선(
Figure kpo00020
)에 접속되어 소스가 센스앰프 노드(
Figure kpo00021
)에 접속되어 있는 N채널 트랜지스터(T6)를 가지고 구성하고 있다.
이 구성에 있어서는, ØL신호의 레벨을 소정대로 변화시키는 것으로 트랜지스터(T5,T6)의 인피던스를 변화시켜, 이것에 의하여 비트선 및 센스앰프 노드간을 소망의 접속상태로 할 수가 있다.
또한, 상술한 ØL신호는 이 실시예의 경우 제1도중의 ØL신호발생 회로(200)에서 출력되어 있는 것이라 하고 있다.
이 ØL신호발생 회로(200)의 설명은, 후술하는 「ØL신호발생 회로의 설명」의 항에 있어서 행한다.
또, 제2의 트랜지스터 결합수단(101)은 센스앰프의 증폭동작시에 있어서 비도통 상태이었던 센스앰프 노드 및 비트선간이 도통상태로 되었을 때, 센스앰프 노드대 및 데이타 버스대간을 결합하는 것이다.
이 실시예의 경우, 이 제2의 트랜지스터 결합(101)을, 각각의 게이트가 컬럼 선택수단(83)에 공통으로 접속되어, 드레인이 센스앰프 노드(NA)에 접속되어 소스가 데이타 버스(DB)에 접속된 N채널 전계효과 트랜지스터(T7)와 , 드레인이 센스앰프 노드(
Figure kpo00022
)에 접속되어 소스가 데이타 버스(
Figure kpo00023
)에 접속된 N채널 전계효과트랜지스터(T8)와를 가지고 구성하고 있다.
이 구성에 있어서는, 각 트랜지스터(T7,T8)의 게이트에 컬럼 선택수단에서 High 레벨의 신호가 출력되면, 센스앰프 노드대와 데이타 버스대와의 사이가 결합상태가 된다.
DRAM의 동작설명
다음에, 상술한 실시예의 DRAM의 판독동작에 관하여 설명한다.
제2도(A)∼(J)는, 그 설명을 위한 동작 파형도이다. 시각(t0)에 있어서, 워드선(WLN)이 선택되었다고 하자(제2도(A)).
워드선(WLN)에 접속되어 있는 메모리셀(MCN)의 정보는 비트선(
Figure kpo00024
)에 전달되어, 이것에 응하여 프리챠지 전위(VP)였던 비트선(
Figure kpo00025
)의 전위는 메모리셀(MCN)에 격납되어 있던 정보분 변화한다.
이 때, ØL신호의 레벨은 VCC+Vth+α이며 트랜지스터(T5,T6)는 도통상태에 있으므로 비트선에 발생한 정보는 센스앰프 노드에 전달된다.
이어서, 시각(t1)에 있어서 트랜지스터(77)에 공급되어 있는 신호(ØA)의 레벨 및 트랜지스터(79)에 공급되어 있는 신호(
Figure kpo00026
)의 레벨을 각각 제2도(E) 및 (F)에 표시하는 것과 같이 변화시킨다.
이것에 응하여, N채널 센스앰프(73)에 공급되어 있는 센스앰프 구동신호(
Figure kpo00027
)의 레벨은 제2도(C)에 표시하는 것과 같이 VP에서 GND로 변화하고, 또한 P채널 센스앰프(75)에 공급되어 있는 센스앰프 구동신호(ØP)의 레벨은 제2도(D)에 표시하는 것과 같이 변화하고, 따라서 각 센스앰프는 활성화된다.
다시금, 시각(T1)에 있어서 ØL신호의 레벨을 VCC+Vth+α(단, Vth는 T5,T6의 스레시홀드이며 α0이다)에서 VP+Vth이하(VP+Vth-β로서 표시한다. β0)에서 Vth이상의 레벨로 변화시킨다.
그러면, 「1」측(전위의 높은측)의 센스앰프 노드(NA 또는 NA)와, 「1」측의 비트선(BL 또는 BL)과의 사이에 접속된 제1의 트랜지스터 결합수단(91)의 트랜지스터(T5또는 T6)는, 비도통 상태가 된다.
「1」측의 비트선과, 「1」측의 센스앰프 노드와의 사이의 N채널 MOS트랜지스터(T5,T6)는 기생용량(CB및 CNA)을 전기적으로 분리하므로, P채널 센스앰프(75)는 경감된 부하를 급속히 충전할 수가 있다.
따라서, 센스앰프는 감지동작/증폭동작을 급속히 종료하고, 센스앰프 노드(NA/NA)의 전위는 「1」/「0」레벨에 달한다.
한편, 「0」측의 비트선과 「0」측의 센스앰프 노드와의 상이의 트랜지스터(T5또는 T6)는 온상태에 있으므로, 이 비트선 및 센스 노드의 전하는 그 게이트 전위가 「1」풀레벨인 N채널 센스앰프(73) 내의 N채널 트랜지스터를 사이에 두고 방전된다.
이 경우 세스앰프(73) 내의 N채널 MOS 트랜지스터(T5또는 T6)의 게이트는 급속하게 고전위로 상승하므로, 「0」측의 비트선의 전하는 단시간에 방전된다.
이어서, 시각(t2)에 이르러서 비트선대(
Figure kpo00028
)간에 충분한 전위차가 발생한 때, ØL신호의 레벨을 VCC에로 끌어 올린다.
이것에 의하여, 「1」측의 비트선 및 「]」측의 센스앰프 노드간은 도통상태가 되기 때문에, 「1」측의 비트선의 전위는 최종적으로 VCC+Vth(단, Tth는 T5혹은 T6의 스레시홀드)로서 표시되는 레벨이된다.
ØL신호의 레벨을 VCC로 끌어올린 후, 컬럼디코더(83)의 출력(COLM)을 High레벨로 하고, 제2트랜지스터 결합수단(101)의 트랜지스터(T7,T8)를 선택(온)상태로 한다.
여기에서 데이타 버스의 프리챠지 전위는 VD(0VDVCC)이므로, 이것에 의하여 전위가 높은 비트 선 및 센스앰프 노드는 VD레벨측에 방전을 일으켜서, 전위가 낮은 비트선 및 센스앰프 노드는 VD레벨측에 충전된다.
그러나, 이 때 「1」측의 비트선과 「1」측의 센스앰프 노드와의 사이에 있는 트랜지스터(T5또는 T6)의 게이트 전위는 VCC이므로, 트랜지스터의 게이트 전위가 VCCt+Vth)+α인 경우에 비하여, 비트선과 센스앰프 노그간의 접속상태는 고인피던스이며 비트선의 전위의 떨어져 들어감은 센스앰프 노드의 그것에 비하여 현저히 작기 때문에, 비트선 및 센스앰프 노드의 전위회복이 빨리된다.
다시, 센스앰프 노드대(
Figure kpo00029
)와 데이타 버스대(
Figure kpo00030
)와의 사이는 제2트랜지스터 결합수단(101)에 의하여 결합상태로 되어 있기 때문에, 데이타 버스 상에 센스앰프 노드의 정보가 전달된다.
다음에 시각(t3)에 있어서 ØL신호의 레벨을 VCC에서 VCC+VT+α에로 되돌린다.
이 때 센스앰프 노드(
Figure kpo00031
)의 전위는, VCC/GND레벨에 있어, 더욱이 「1」측의 비트선의 전위는 VCC-VT에 있으므로, 비트선(BL,
Figure kpo00032
)의 전위는 VCC에 단시간 내에 달한다.
따라서, 시각(t3)에 있어서 메모리셀에의 풀레벨 기록이 가능하게 된다.
시각(t4)에서 비트선(
Figure kpo00033
)의 전위는 VCC/GND 레벨이 확보되어 있으므로 메모리셀에의 도돌려 쓰기는 완료하고 있다.
따라서, 메모리셀 어레이(61)의 워드선(WLN)을 GND레벨로 끌어내려, 메모리셀로 부터의 정보판독 및 메모리셀에의 정보 재기록이라는 일련의 동작을 완료한다.
ØL신호발생 회로의 설명
다음에, 실시예의 제1의 트랜지스터 결합수단(91)의 게이트에 ØL신호를 출력하는 ØL신호발생 회로에 관하여 설명한다.
제3도는, 실시예의 ØL신호발생회로(200)의 설명을 위한 회로도, 제4도(A)∼(I)는 ØL신호발생회로(200)의 동작 파형도이다.
실시예의 ØL신호발생회로(200)는, 센스앰프(73)를 컨트롤하는 ØA신호에 의하여 제어되어 ØP신호라인 및 ØL신호라인을 접속하기 위한 N채널 전계효과 트랜지스터(T10)와, ØB신호에 의하여 제어되어 ØL신호라인을 VCC레벨까지 프리챠지하기 위한 N채널 전계효과 트랜지스터(T11)와, ØC신호에 의하여 제어되고 ØL신호라인에 VCC+Vth+α(단, Vth는 N채널 트랜지스터의 스레시홀드, α≤0)의 레벨을 공급하기 위하여 노드(N1) 및 ØL신호라인을 접속하기 위한 N채널 전계효과 트랜지스터(T12)와, ØB신호에 의하여 제어되어 노드(N1)를 VCC레벨에 프리챠지하기 위한 N채널 전계효과 트랜지스터(T13)와, 한 쪽의 단자가 노드(N1)에 접속하고 있어 다른쪽의 단자가 ØD신호 공급단자에 접속되고 있고 ØD신호제어에 의하여 노드(N1)의 전위를 VCC+Vth+α레벨까지 브트 스트랩(boot strap)하기 위한 용량(CG)과를 구비하고 있다.
이 ØL신호발생 회로(200)는 이하에 설명하는 것과 같이 동작한다.
또한, 이하의 설명 중의 시작(t1,t2,t3)은, 실시예의 DRAM의 동작설명 중의 시각(t1,t2,t3)에 각각 대응하는 것이다.
시각(t1)에 있어서, ØL신호를 VCC+Vth+α레벨에서 VP+Vth이하의 레벨로 변화시키기 위하여, ØC신호 및 ØD신호를 각각 입하(立下)시켜서 ØL신호의 VCC+Vth+α레벨의 공급적인 노드(N1) 및 ØL신호라인 간을 비도통 상태로 한다.
다음에, 시각(t1)과 거의 동시에 ØA신호를 입하시켜 ØL신호라인 및 ØP신호라인 간을 도통상태로 하고, ØP신호라인에 챠지되어 있는 전하와 ØL신호라인에 챠지되어 있는 전하와의 전하 재배분을 행하게 한다.
이 결과 ØL신호라인의 전위는, VP+Vth이하의 레벨이 된다.
다음에, 시각(t2)에서 ØL신호라인 및 노드(N1)의 각각의 전위를 VCC레벨까지 프리챠지 하기 위하여, ØB신호를 VCC+Vth+α레벨로 입상시킨다.
또, 시각(t3)에서 ØB)신호를 입하시켜 ØC신호를 VCC+2Vth+α, ØD신호를 VCC레벨로 입상시키면, ØL신호라인의 전위는 VCC+Vth+α레벨까지 변화된다.
변형예
또한, 이 발명은 상술한 실시예만에 한정되는 것이 아니고 여러 가지의 변형을 행할 수가 있다.
실시예에서는, 제1 및 제2의 트랜지스터 결합수단을, 각각 2개의 N채널 전계효과 트랜지스터를 가지고 구성하고 있으나, 이들의 수단의 구성은 다른 적당한 것이라도 좋다.
예를 들면 각 트랜지스터 결합수단에 구비되는 전계효과 트랜지스터를 PMOS트랜지스터로 하고 각 결합수단에 공급하는 신호의 극성을 실시예의 것과 역으로 하도록 하여도 좋다.
또, ØL신호발생 회로의 구성은 제3도의 표시한 예에 한정되는 것이 아니고 다른 적당한 것이라고 좋다.
상술한 설명에서도 명백한 것과 같이, 이 발명의 DRAM에 의하면, 감지동작(실시예에서 말하면 시각(t1))에 있어서는, 한 쪽의 비트선과 한 쪽의 센스앰프 노드와의 사이가 비도통 상태가 되기 위하여 비트선 용량의 영향이 없는 상태에서 감지동작이 행할 수 있다.
따라서, 고속 감지동작이 가능하게 된다.
또, 데이타 버스(
Figure kpo00034
)에의 정보전달을 위하여 제2의 트랜지스터 결합수단에 의하여 센스앰프 노드대와 데이타 버스대와의 사이를 결합한 때 및 메모리셀에의 풀레벨 재기록을 위하여 ØL신호의 레벨을 VCC+Vth+α로 입사시켰을 때의 비트선의 전위의 떨어져 들어감을 억제할 목적으로 비도통 상태였던 센스앰프 노드 및 비트선간을 도통상태로 할 때(실시예에의 말하면 시각 t2)의 게이트의 전위변화는, (VP+Vth) 이하의 소정치에서 VCC까지의 약간의 변화이므로, 「1」레벨측의 센스앰프 노드의 레벨을 거의 유지한 상태에서 「1」레벨측의 센스앰프 노드의 레벨을 거의 유지한 상태에서 「1」레벨측의 비트선을 VP레벨에서 VCC-Vth까지 충전할 수가 있다.
다시금, 이후에 제2의 트랜지스터 결합수단은 센스앰프 노드대 및 데이타 버스대간을 결합하지만, 「1」측의 비트선과 「1」측의 센스앰프 노드와의 사이는 고인피던스 상태에 있으므로 비트선의 떨어져 들어감은, 센스앰프 노드의 그것에 비하여 작고, 비트선 및 센스앰프 노드의 전위회복이 빠르기 때문에, 고속한 정보전달과 고속 액세스가 가능하게 된다.

Claims (11)

  1. 논리 1레벨이나 논리 0 레벨 중 어느 하나의 형태로 데이타를 저장하는 메모리 셀과;
    제1 및 제2의 센스앰프노드를 구비하여 감지동작에서 상기 메모리셀 내에 저장된 데이타를 감지하는 센스앰프와;
    상기 감지 동작전의 소정시간에서 상기 메모리셀을 선택하는 워드선과;
    상기 소정 시간전 전원전위 레벨과 접비전위 레벨의 중간에서 실질적으로 소정의 프라챠지 전위에서 전위가 유지되는 한 쌍의 제1 및 제2의 비트선과;
    상기 제1의 비트선에 연결되어 상기 메모리셀이 상기 워드선에 의해서 선택될 때 상기 제1의 비트선상의 전위로 부터 변화시키는 상기 메모리셀과;
    상기 제1의 비트선과 상기 제1의 센스앰프 노드를 선택적으로 연결하며, 제1의 게이트전극 및 전위스레시홀드를 가지는 제1의 트랜지스터와;
    상기 제2의 비트선과 상기 제2의 센스앰프 노드를 선택적으로 연결하며, 제2의 게이트전극 및 상기 전위 스레시홀드를 가지는 제2의 트랜지스터와;
    제1의 전압을 제1 및 제2의 게이트 전극에 공통적으로 인가하며, 상기 제1의 전압은 전원전위 레벨보다 작고, 상기 전위 스레시홀드에 대응하는 전위 및, 상기 전위 스레시홀드에 대응하는 전위 및, 상기 전위 스레시홀드에 대응하는 전위와 감지동작 초기의 프리챠지 전위의합과 같은 전위 사이의 양을 가짐으로써, 상기 제1의 트랜지스터는 상기 제2의 트랜지스터가 제2의 센스앰프 노드와 상기 제2의 비트선을 접속시키는 동안에 상기 메모리셀이 논리1레벨을 저장할 때 제1의 센스앰프 노드를 상기 제1의 비트선에서 분리하도록 작동하고, 상기 제2의 트랜지스터는 상기 제1의 트랜지스터가 제1의 센스앰프 노드와 상기 제1의 비트선을 접속시키는 동안에 상기 메모리셀이 논리 0레벨을 저장할 때 제2의 센스앰프 노드를 상기 제2의 비트선에서 분리하도록 동작하는 전압인가회로를 구비하는 것을 특징으로 하는 집적회로기억장치.
  2. 제1항에 있어서,
    상기 전압인가 수단은 상기 소정시간 이후와 감지동작 전에 제2의 전압을 제1 및 제2의 게이트전극에 공통적으로 인가하여 상기 제1 및 제2의 트랜지스터가 상기 제1 및 제2의 비트선 상의 전위를 제1 및 제2의 센스노드로 각각 전송하도록 하는 것을 특징으로 하는 집적회로기억장치.
  3. 제1항에 있어서,
    상기 제1의 트랜지스터는 상기 한 쌍의 비트선 중 하나에 접속된 드레인전극과, 제1 및 제2의 센스노드 중 하나에 접속된 소스전극을 가지는 전계효과트랜지스터를 포함하는 것을 특징으로 하는 집적회로기억장치.
  4. 제1항에 있어서,
    상기 제2의 트랜지스터는 상기 한 쌍의 비트선 중 하나에 접속된 드레인전극과, 상기 제1 및 제2의 센스노드 중 하나에 접속된 소스전극을 가지는 제2의 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 집적회로기억장치.
  5. 제1항에 있어서,
    제1의 트랜지스터 결합회로는 상기 한 쌍의 비트선과 상기 제1 및 제2의 센스노드 사이에 접속되며, 각각의 비트선은 상기 메모리셀에 접속되어 칼럼을 구성함으로써, 제1의 신호에 응답하여 상기 비트선과 상기 센스노드 사이에서 도전상태를 선택적으로 설정할 수 있는 것을 특징으로 하는 집적회로기억장치.
  6. 제1항에 있어서,
    제2의 트랜지스터 결합회로는 한 쌍의 데이타 버스와 상기 제1 및 제2의 센스노드 사이에 접속되어 제2의 제어신호에 응답함으로써 상기 한 쌍의 데이타 버스와 상기 한 쌍의 센스노드 사이에 도전상태를 설정하는 칼럼을 선택하는 것을 특징으로 하는 집적회로기억장치.
  7. 제1항에 있어서,
    상기 메모리셀은 다이나믹 랜덤 액세스 메모리(DRAM)셀을 포함하는것을 특징으로 하는 집적회로기억장치.
  8. 논리 1레벨이나 논리 0레벨 중 하나의 형태로 데이타를 저장하는 메모리셀과;
    제1 및 제2의 센스앰프 노드를 구비하여 감지동작에서 상기 메모리셀 내에 저장된 데이터를 감지하는 센스앰프와;
    감지동작 전의 소정 시간에서 상기 메모리셀을 선택하는 워드선과;
    상기 소정 시간전 전원전위 레벨과 접지전위 레벨의 중간에서 실질적으로 소정의 프리챠지 전위에서 전위가 유지되는 한 쌍의 제1 및 제2의 비트선과;
    상기 제1의 비트선에 연결되어 상기 메모리셀이 상기 워드선에 의해서 선택될 대 내부에 저장된 데이터에 따라 상기 제1의 비트선상의 전위를 소정의 프리챠지 전위로 부터 변화시키는 상기 메모리셀과;
    상기 제1의 비트선과 제1의 센스앰프 노드를 선택적으로 연결하며, 제1의 게이트전극 및 전위 스레시홀드를 가지는 제1의 트랜지스터와;
    상기 제2의 비트선과 제2의 센스앰프 노드를 선택적으로 연결하며, 제1의 게이트전극과 상기 전위 스레시홀드를 가지는 제2의 트랜지스터와;
    감지 동작의 초기에 상기 제1 및 제2의 트랜지스터를 공통적으로 제어하여 상기 제1의 트랜지스터는 상기 제2의 트랜지스터가 제2의 센스앰프 노드와 상기 제2의 비트선을 접속하는 동안에 상기 메모리셀이 논리1레벨을 저장할 때 상기 제1의 비트선으로 부터 제1의 센스노드를 분리하도록 작동하고, 상기 제2의 트랜지스터는 상기 제1의 트랜지스터가 제1의 센스앰프 노드와 상기 제1의 비트선을 접속하는 동안에 상기 메모리셀이 논리 0레벨을 저장할 때 상기 제2의 비트선으로 부터 제2의 센스노드를 분리하도록 동작하는 제어회로를 포함하는 것을 특징으로 하는 집적회로기억장치.
  9. 제8항에 있어서,
    사익 제1의 트랜지스터는 상기 한 쌍의 비트선 중 하나에 접속된 드레인전극과 제1 및 제2의 센스노드 중 하나에 접속된 소스전극을 가지는 전계효과트랜지스터를 구비하는 것을 특징으로 하는 집적회로기억장치.
  10. 제8항에 있어서,
    상기 제2의 트랜지스터는 상기 한 쌍의 비트선 중 하나에 접속된 드레인전극과 상기 제1 및 제2의 센스노드 중 하나에 접속된 소스전극을 가지는 제2의 전계효과트랜지스터를 구비하는 것을 특징으로 하는 집적회로 기억장치.
  11. 제8항에 있어서,
    상기 메모리셀은 다이나믹 랜덤 액세스 메모리(DRAM)셀을 구비하는 것을 특징으로 하는 집적회로기억장치.
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