JPH04167293A - ダイナミック型半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はラッチ型センス方式を使用したダイナミック型
半導体メモリに関する。

［従来の技術］ 第５図はラッチ型センス方式を使用した従来のダイナミ
ック型半導体メモリのセンスアンプ及び読み出し系を示
す回路図である。

ＮチャネルＭＯ８トランジスタＱ　５７１　Ｑ５８及び
ＰチャネルＭＯ８トランジスタＱ　＋ｓｏ＋　Ｑ、Ｓｅ
により、センスアンプとしてのＣＭＯＳフリップフロッ
プ回路が構成されている。即ち、トランジスタＱ６８゜
Ｑ　ｎｏのソースはいずれもセンスアンプ駆動信号φ８
ＡＰが入力される入力端子２に接続されている。

また、トランジスタＱ　１５７７　Ｑｔｓｓのソースは
いずれもセンスアンプ駆動信号φＢＡＮが入力される入
力端子１に接続されている。トランジスタＱ　６７１Ｑ
ｅｅのドレインはいずれも節点Ｎ１５Ｉに接続されてお
り、この節点ＮＩｓ、にはトランジスタＱ　ｌ５ａｔ　
Ｑ　ｎ。

のゲートも接続されている。また、トランジスタＱ　５
８１　Ｑｓｏのドレインはいずれも節点Ｎ、に接続され
ており、この節点Ｎ５２にはトランジスタＱ５７゜Ｑ／
Ｏのゲートも接続されている。

このセンスアンプの節点Ｎ　ＩＳｓ＋　Ｎｌ５ｗとビッ
ト線Ｄ□＋ＤＩ５□との間には、夫々トランスファゲー
トとしてのＮチャネルＭＯ８トランジスタＱ５＋＋Ｑ５
□が介装されている。このトランジスタＱ５１゜Ｑ５２
のゲートは、いずれもゲート電極１ＮＧ、に接続されて
いる。また、節点Ｎ６１．　Ｎ、２とＩ／Ｏ線ＬＩＳＩ
＋Ｌ５□との間には、夫々ＹスイッチとしてのＮチャネ
ルＭＯ８トランジスタＱ　１５３１　Ｑ　６４が介装さ
れている。このトランジスタＱ５３１　Ｑ！５４のゲー
トは、いずれも信号φｙｓｗが入力される入力端子３に
接続されている。

Ｉ／Ｏ線Ｌ６１＋　Ｌｅ＋□は、夫々データアンプＡ５
の１対の入力端に接続されている。また、この■／Ｏ線
Ｌｕ１ｌ　ＬＩＩＳ＋２と電源４との間には、夫々Ｐチ
ャネルＭＯ８トランジスタＱ５５１　Ｑａｅが介装され
ている。このトランジスタＱ　１ｓｔｌ＋　Ｑ　ａｅの
ゲートは、いずれも接地５に接続されている。

第６図はこのダイナミック型半導体メモリの動作を示す
波形図である。

セル内の信号がビット線ＤＩ５１＋　Ｄｌｌ、□に現わ
れた後に、ゲート電極線ＧｌｓがＨレベルからＬレベル
に変化する。これにより、トランジスタＱ５．。

Ｑｌｓ□（トランスファゲート）はいずれもオフ状態に
なる。このとき、トランジスタＱ　５Ｇ１　Ｑ５４はい
ずれもオフ状態であり、Ｉ／Ｏ線Ｌｓ、ｐ　ＬＩ５□は
いずれも電源電位にプリチャージされている。その後、
センスアンプ駆動信号φ８ＡＰ　＋　φ８ＡＮが夫々Ｈ
レベル及びＬレベルになると、センス動作（読み出し動
作）を開始する。即ち、センスアンプの節点Ｎｅｔｌ＋
　ＮＢ□間の電位差が十分に大きくなった後、入力端子
３から信号φＹＢＷが入力される。この信号φｙｓｗに
より、トランジスタＱ６３．Ｑ５４（Ｙスイッチ）がオ
ン状態になる。このとき、例えば節点Ｎ■の電位が節点
Ｎ６□に比して低いとすると、Ｉ／Ｏ線Ｌ　５１からト
ランジスタＱ６Ｇ（Ｙスイッチ）及びトランジスタＱｌ
ｓ□に電流が流れ、Ｉ／Ｏ線Ｌ６１の電位は低下する。

これにより生じるＩ／Ｏ線Ｌ１５１＋　Ｌ５２間の電位
差がデータアンプＡ５で増幅され、出力データとして出
力される。

読み出し動作が完了してリセット期間になると、ゲート
電極線Ｇ、ｓがＨレベルになり、トランジスタＱ６□＋
Ｑａ□（トランスファゲート）が再びオン状態になる。

これにより、ビット線Ｄ５１１Ｄ５□とセンスアンプと
が電気的に接続されて、データのりストア動作が開始さ
れる。このリストア動作ハ、リセット期間中に終了する
。

なお、リセット期間になる前に、トランスファゲートが
オン状態になってリストア動作が開始されるように構成
されたダイナミック型半導体メモリもある。

［発明が解決しようとする課題］ しかしながら、従来のダイナミック型半導体メモリには
以下に示す問題点がある。

読み出し動作が完了してからりストア動作を開始する半
導体メモリの場合は、リセット期間が短いため、十分な
電圧でメモリセルにデータを書き込むことが困難であり
、リストア効率が低いという欠点がある。また、リセッ
ト期間になる前にトランスファゲート（トランジスタＱ
□、Ｑ５２）をオン状態にしてリストア時間を長くした
半導体メモリの場合は、読み出し中にデータのりストア
が開始されるため、センスアンプを構成するトランジス
タのうちの導通状態にあるトランジスタに大電流が流れ
る。このため、低電位側のセンスアンプ節点Ｎ５１又は
Ｎｒｓ□にトランジスタＱ　５Ｇ１　Ｑ５４を介して接
続されているＩ／Ｏ線ＩＪＩＩ又はＬ６□から電荷を引
き抜く速度が低下する。従って、Ｉ／Ｏ線Ｌｕ１ｌ　Ｌ
！５□間の電位差が所定の値になるまでに時間がかかり
、データ出力が遅れてメモリのアクセス速度が低下する
。

本発明はかかる問題点に鑑みてなされたものであって、
アクセス速度を低下させることなく、リセット期間が終
了するまでにセンスアンプに十分な電圧でデータをリス
トアすることができるダイナミック型半導体メモリを提
供することを目的とする。

［課題を解決するための手段］ 本発明に係るダイナミック型半導体メモリは、ＣＭＯ３
により構成されたフリップフロップ回路をセンスアンプ
として使用するダイナミック型半導体メモリにおいて、
第１及び第２のビット線と、第１及び第２のＩ／Ｏ線と
、前記第１及び第２のビット線と前記センスアンプとの
間に夫々介挿された第１及び第２のＭＯＳトランジスタ
と、前記第１及び第２のＩ／Ｏ線と前記センスアンプと
の間に夫々介挿された第３及び第４のＭＯＳトランジス
タとを有し、前記第１及び第２のＭＯＳトランジスタの
ゲートには、高電位、低電位及びその中間の電位が選択
的に印加されることを特徴とする。

［作用コ 本発明においては、センスアンプと第１及び第２のビッ
ト線との間に夫々介挿された第１及び第２のＭＯＳトラ
ンジスタのゲートに、高電位（Ｈレベル）、低電位（Ｌ
レベル）及びその中間の電位が選択的に印加される。例
えば、前記第１及び第２のＭＯＳトランジスタがＰチャ
ネル型であるとすると、読み出し動作中に前記ＭＯ３ト
ランジスタのゲートに印加する電位を前記高電位から前
記中間電位に変化させると、第１及び第２のＭＯＳトラ
ンジスタを介して第１及び第２のビット線に電気的に接
続されるセンスアンプの２つ節点のうち電位が高い方の
節点に接続された前記第１又は第２のＭＯＳトランジス
タがオフ状態からオン状態に変化し、このトランジスタ
に接続されたビット線の電位が上昇する。このように、
本発明においては、読み出し動作中からりストア動作を
開始するため、リセット期間終了時までに十分な電圧で
データをリストアすることができる。

一方、電位が低い方の節点に接続された前記第１又は第
２のＭＯＳトランジスタはオフ状態を維持するため、従
来と同様に、第１又は第２のＩ／Ｏ線から前記電位が低
い方の節点に第３又は第４のＭＯＳトランジスタを介し
て電流が流れる。これにより、読み出し時のアクセス速
度の低下を回避することができる。

なお、前記第１及び第２のＩ／Ｏ線が電源電位にプリチ
ャージされる場合は、前記第１及び第２のＭＯＳトラン
ジスタ（トランスファゲート）はＰチャネル型とし、前
記第１及び第２のＩ／Ｏ線が接地電位（ＧＮＤ）にプリ
チャージされる場合は、前記第１及び第２のＭＯＳトラ
ンジスタはＮチャネル型とする必要がある。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係るダイナミック型半
導体メモリを示す回路図である。

センスアンプは、従来と同様に、そのソースが入力端子
２に接続された２個のＰチャネルＭＯＳトランジスタＱ
１９１ＱＩ。及びそのソースが入力端子１に接続された
２個のＮチャネルＭＯＳトランジスタＱ　１７Ｉ　Ｑ＋
ａからなるフリップフロップ回路により構成されている
。センスアンプの節点Ｎ　ＩＩ＋Ｎ１２とビット線Ｄ　
１１＋　Ｄ　Ｉ２との間には、夫々ＰチャネルＭＯ８ト
ランジスタＱｔ＋＋Ｑｔ□からなるトランスファゲート
が介挿されている。このトランジスタＱＩＩＩＱＩ２の
ゲートは、いずれもゲート電極線Ｇ１に接続されている
。このゲート電極線Ｇ１は、Ｈレベル（電源電位）、Ｌ
レベル（接地電位）及び両者の中間の電位を選択的に発
生する電圧発生回路（図示せず）に接続されている。ま
た、このセンスアンプの節点Ｎ　１１＋　Ｎ　ｒ２トＩ
　／　Ｏ線Ｌｌｌｌ　Ｌ１２との間には、夫々Ｙスイッ
チとしてのＮチャネルＭＯＳトランジスタＱ１３１　Ｑ
ｓａが介挿されている。このトランジスタＱｔ、＋　Ｑ
１４のゲートはいずれも信号φＹｇＷが入力される入力
端子３に接続されている。

Ｉ／Ｏ線Ｌ１１＋　Ｌ１２は、夫々データアンプＡＩの
１対の入力端に接続されており、このＩ／Ｏ線ＬＩＩ＋
Ｌ１□と電源４との間には、夫々ＰチャネルＭＯ８トラ
ンジスタＱ　ＩＩｓ＋　Ｑ　＋ｅが介挿されている。

また、このトランジスタＱ　１６＋　Ｑ　＋ｅのゲート
はいずれも接地５に接続されている。

第２図は本実施例に係る半導体メモリの動作を示す波形
図である。

セル内の信号がビット線Ｄ１□ＤＩ２に現われた後に、
ゲート電極線ＧＩの電位が電源電位まで上昇すると、ト
ランジスタＱ１１１Ｑ１２（トランスファゲート）がオ
フ状態になる。このとき、トランジスタＱ　１３１　Ｑ
／Ｏはいずれもオフ状態であり、Ｉ／Ｏ線Ｌｓ１＋Ｌ１
□はいずれも電源電位にプリチャージされている。その
後、センスアンプ駆動信号φ８ＡＰ　ｓ　φ８□が供給
されるとセンス動作が開始される。即ち、センスアンプ
の節点Ｎｔｌｌ　ＮＩ２の電位差が十分に大きくなった
後、入力端子３に信号φｙｓｗが与えられると、トラン
ジスタＱ、３゜Ｑｌ、（Ｙスイッチ）がオン状態になる
。これにより、Ｉ　／　ＯＩ！　Ｌ　ｔｉ、Ｌ　ｔ□に
電位差が発生し、データアンプＡＩはこの電位差に基づ
いて出力データを出力する。

次に、ゲート電極線Ｇ、の電位が電源電位と接地電位と
の中間の電位まで低下する。例えば、節点Ｎ１２の電位
が節点Ｎｔ＋の電位に比して高いとすると、トランジス
タＱＩ２はゲート電位がソース電位よりも低くなるため
、オン状態になる。これにより、ビット線ＤＩＲに対す
るリストアが開始され、電流がトランジスタＱ　／Ｏ１
　Ｑｌｌを通ってビット線Ｄ１２に流れ込む。

一方、トランジスタＱ＋ｔ（）ランスファゲート）は、
ゲート電位がソース電位よりも高いため、オフ状態を維
持している。従って、Ｉ／Ｏ線Ｌ　Ｉ　Ｉの電荷はトラ
ンジスタＱ１３、節点Ｎｉｌ及びトランジスタＱ＋７を
通って放電される。これにより、ｌ／Ｏ１ｊｌＬ、、、
Ｌ、２間に電位差が発生し、データアンプＡ１からデー
タが出力される。

読み出し動作が完了すると、ゲート電極線Ｇ。

がＬレベルになり、リセット期間になる。このリセット
期間においては、トランジスタＱ　１ｔ＋　Ｑｌ２はい
ずれもオン状態になり、ビット線Ｄ１１に対してもリス
トアが開始される。

このように、本実施例においては、読み出し期間中にト
ランジスタＱ　＋ｔ、Ｑ　１２　（）ランスファゲート
）のゲートにＨレベルとＬレベルとの中間の電位を印加
するため、データアンプＡ、の出力を遅くすることなく
、読み出し期間中に高電位側のビット線のみデータをリ
ストアすることができる。

従って、リセット期間が終了するまでに、十分な電圧で
データのりストアを完了することができる。

第３図は本発明の第２の実施例に係るダイナミック型半
導体メモリを示す回路図である。

本実施例においても、センスアンプはそのソースが入力
端子２に接続された２個のＰチャネルＭＯ８トランジス
タＱ３９１　Ｑ（１゜及びそのソースが入力端子１に接
続された２個のＮチャネルＭＯ８トランジスタＱ　ｆｉ
ｓｔ　Ｑ　３ｓからなるフリップフロップ回路により構
成されている。

このセンスアンプの節点Ｎ３１１　Ｎ３２とビット線Ｄ
□ｓＤ３□との間には夫々トランスファゲートとしての
ＮチャネルＭＯ８トランジスタＱ３１１　Ｑ３□が介装
されている。このトランジスタＱ３１１　Ｑ３２のゲー
トは、いずれもゲート電極線Ｇ３に接続されている。ま
た、このセンスアンプの節点Ｎ、、。

Ｎ３２とＩ／Ｏ線Ｌ３１１　Ｌ３２との間には、夫々Ｙ
スイッチとしてのトランジスタＱ。、Ｑ３４が介挿され
ている。このトランジスタＱ　３３１　Ｑ３４のゲート
は、いずれも信号φＹＢｗが入力される入力端子３に接
続されている。

１　／　０１ｉｓＬ　ｓ＊−Ｌ　ａ＋ｚハ、夫）Ｚｙ’
−４７７ブＡ３の１対の入力端に接続されている。この
Ｉ／Ｏ線Ｌ３１１　Ｌ３２と接地５との間には、夫々Ｎ
チャネルＭＯＳトランジスタＱ　ｆｌ１５＋　Ｑ３ｅが
介挿されている。

また、このトランジスタＱ　０５＋　Ｑａｅのゲートは
、いずれも電源４に接続されている。

第４図は本実施例に係る半導体メモリの動作を示す波形
図である。

セル内の信号がビット線Ｄ　３１１　Ｄ３２に現われた
後、ゲート電極線Ｇ３の電位がＨレベルからＬレベルに
降下すると、トランジスタＱ３１１Ｑ３□（トランスフ
ァゲート）がオフ状態からオフ状態に変化する。このと
き、トランジスタＱ　３１１　Ｑ３４はいずれもオフ状
態であり、Ｉ／Ｏ線り、ｌｌ　Ｌ３□はいずれも接地電
位（Ｌレベル）にプリチャージされている。その後、セ
ンスアンプ駆動信号φＳＡｐ＋φｓＡＮが供給されると
、センス動作が開始される。

即ち、センスアンプの節点Ｎ３．、　ＮｒＩ□間の電位
差が十分に大きくなった後、入力端子３に信号φｖｓｗ
が与えられると、トランジスタＱ　３３１　Ｑ３４（Ｙ
スイッチ）がオン状態になる。これにより、読み出し動
作が開始される。

次に、ゲート電極線Ｇ３の電位が電源電位と接地電位と
の中間の電位にまで上昇する。このとき、例えば、節点
Ｎ３１の電位が節点Ｎ３□の電位に比して低いとすると
、トランジスタＱ３１はゲート電位がソース電位よりも
低いため、オン状態になる。

これにより、ビット線ＯａＳに対するリストアが開始さ
れ、このビット線Ｄ３□の電荷はトランジスタＱ　３１
１　Ｑ、７を通って放電される。

一方、トランジスタＱ３□（トランスファゲート）は、
ゲート電位がソース電位よりも高いため、オフ状態のま
まである。従って、Ｉ／Ｏ線Ｌ３□には、トランジスタ
Ｑ　３ｏｚ節点Ｎ３□及びトランジスタＱ　３４を通っ
て電荷が充電される。

読み出し動作が完了すると、ゲート電極線Ｇ３はＨレベ
ルになり、リセット期間になる。このリセット期間にお
いては、トランジスタＱ３１１Ｑ３゜はいずれもオン状
態になり、ビット線Ｄ３□に対してもリストアが開始さ
れる。

このように、本実施例においても、第１の実施例と同様
の効果を得ることができる。また、トランスファゲート
がＮチャネルＭＯＳトランジスタで構成されているため
、第１の実施例に比して、チップ面積を縮小することが
できるという利点がある。

［発明の効果コ 以上説明したように本発明によれば、センスアンプと第
１及び第２のビット線との間に介挿された第１及び第２
のＭＯＳトランジスタのゲートに高電位、低電位及びそ
の中間の電位が選択的に印加されるから、読み出し期間
中に前記第１及び第２のＭＯＳトランジスタのゲートの
電位を前記中間の電位にすると、前記第１及び第２のＭ
ＯＳトランジスタのうち一方のみが選択的にオフ状態に
なり、他方のトランジスタはオフ状態を維持する。

これにより、前記第１及び第２のビット線の一方に対し
リストア動作が開始されて、リセット期間終了までに十
分な電圧でメモリセルにデータをリストアすることがで
きると共に、読み出し時のアクセス速度の低下を回避す
ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るダイナミック型半
導体メモリを示す回路図、第２図は同じくその動作を示
す波形図、第３図は本発明の第２の実施例に係るダイナ
ミック型半導体メモリを示す回路図、第４図は同じくそ
の動作を示す波形図、第５図は従来のダイナミック型半
導体メモリのセンスアンプ及び読み出し系を示す回路図
、第６図は同じくその動作を示す波形図である。 １．２，３；入力端子、４；電源、５；接地、Ａ　１＋
　Ａ２　＋　Ａ３　；データアンプ、Ｄｔ＋＋Ｄｔ□。 Ｄ３１１　　Ｄ３□＋　　Ｄ５１１　　Ｄ６□；ビット
線、ＬＩｌ＋　　Ｌ１２＋Ｌ３１．Ｌ３２．Ｌ５１．　
ＬＩＳ２　；　Ｉ　／　Ｏ線、Ｎ１１ｌ　Ｎｌ２１Ｎ　
３１１　Ｎ３２１　Ｎｕｌｌ　Ｎｆｌ□；節点、Ｑ　ｔ
ｏ乃至Ｑ　＋ｅ、Ｑ　３０乃至Ｑ　３９、Ｑ５０乃至Ｑ
５８；ＭＯＳトランジスタ

Claims (1)

【特許請求の範囲】
1. （１）ＣＭＯＳにより構成されたフリップフロップ回路
   をセンスアンプとして使用するダイナミック型半導体メ
   モリにおいて、第１及び第２のビット線と、第１及び第
   ２のＩ／Ｏ線と、前記第１及び第２のビット線と前記セ
   ンスアンプとの間に夫々介挿された第１及び第２のＭＯ
   Ｓトランジスタと、前記第１及び第２のＩ／Ｏ線と前記
   センスアンプとの間に夫々介挿された第３及び第４のＭ
   ＯＳトランジスタとを有し、前記第１及び第２のＭＯＳ
   トランジスタのゲートには、高電位、低電位及びその中
   間の電位が選択的に印加されることを特徴とするダイナ
   ミック型半導体メモリ。