JPH03222186A - メモリセルのリストア方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体記憶装置に関し、特に、メモノセルに
キャパシタが用いられるダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）の動作の高速化に関するものて゛ある。

（ロ）従来の技術 近年ＤＲＡＭにおいては高集積化及び大容量化が進み、
１　）ｉビットＤＲ，ＡＭ、４ＮｉビットＤＲＡＭのよ
うな大容量メモリが出現している。更に、アクセスタイ
ムの短縮化が図られ、６０ｎｓ程度の高速Ｄ　ＲＡ　Ｍ
が開発されている。

アクセスタイムを短縮するためにはセンスアンプのセン
ス動作を短縮する必要がある。そのために従来は、一対
のビット線とセンスアンプの間にトランジスタを一対設
け、このトランジスタのゲート電圧に所定の固定電圧、
通常電源電圧を印加５、トランジスタのオン抵抗によっ
てセンスアンプの入力端子の容量を小さくしセンスアン
プの高速動作を実現していた。この技術は特開昭６３−
２３７２８９号公報に開示されている。

しかしながら、ビット線とセンスアンプの間にトランジ
スタを一挿入し、ゲート電圧を固定すると、センス動作
終了後にメモリセルに完全な“１”のデータをリストア
する際に、トランジスタのオン抵抗のためにリストア動
作に時間がかかる不都合がある。

そこで、第３図に示すタイミングで読み出し動作を行う
ことが考え占れた。第３図の動作タイミングを第１図を
参照５て説明する。

最初制御クロックφアはＶ。ｃ＋■ｔ（■ｃｏは電、原
電圧、ＶｔはＭＯＳ）ランジスタＱＴ及び＊ＱＴのスレ
ッショルド電圧）以上の８．ＯＶにあり、〜１０Ｓトラ
ンジスタＱ□及び＊ＱＴはオン状態となる。

そして、ビット線ＢＬ及び＊ＢＬは電圧Ｖ　ｃｃ／　２
にプリチャージされる。次に、ローアドレス制御信号ｔ
ＲＡｓの立ち下がりに従って、選択されたワード線Ｗ　
Ｌ　、がＶＣｏ＋Ｖｔ（ＶｔはメモリセルＮＩＣ０のト
ランジスタのスレ・ノショルド電圧）以上の８．ＯＶに
上昇する。これにより、メモリセル■Ｃ、に蓄積された
情報に従って、ビット線ＢＬ及び京ＢＬに電位差が生じ
る。

次に、制御クロプクφアが接地電圧まで降下しＭＯＳト
ランジスタＱア及び＊Ｑ丁がオフする。その後、センス
アンプＳＡが活勢化することにより、センスアンプＳＡ
の入力に生じた電位差が高速に拡大する。その後、ロー
アドレス制御信号＊ＲＡＳが立ち下がることに基ずいて
再び、制御信号φＴがＶｃｃ＋Ｖｔ以上に上昇すること
によりＭＯＳトランジスタＱＴ及び＊ＱＴがオンする。

このときセンスアンプＳＡによって拡大された電圧Ｖ。

Ｃあるいは接地電圧がビット線ＢＬあるいは＊ＢＬを介
してメモリセルＭ　Ｃヘリスドアされる。

このように、ＭＯＳ）ランジスタＱＴ及び本Ｑアをセン
ス動作時にオフするように制御することにより、センス
アンプＳＡの高速化が図れ、アクセスタイムの短縮化が
図れる。

（・・）発明が解決しようとする課題 しかしながら、第３図に示された方法によると、センス
動作終了後、ローアドレス制御信号＊ＲＡＳの立ち上が
りに基ずいて、ＭＯＳ）ランジスタＱｒ及び＊Ｑアがオ
ンし、電圧差の小さいビット線ＢＬ及び＊ＢＬにセンス
アンプによって拡大された電圧を伝達するために、リス
トア時間Ｔ。

が長くなる。従って、サイクルタイムを短縮することが
できなっかった。

（ニ）課題を解決するための手段 本発明は上述５た点に鑑みて創作されたものであり、複
数のメモリセルが接続された一対のビット線と、ローア
ドレス制御信号の変化を遅延して各種制御クロックを発
生する制御回路と、該制御回路の制御クロックによって
動作するセンスアンプと、前記ビット線と前記センスア
ンプのセンスノードの間に設けられた一対のＭＯＳ）ラ
ンジスタとを備えた半導体記憶装置のメモリセルのリス
トア方法において、前記制御回路は、前記メモリセルの
情報が前記ビット線に読み出された後前記Ｘ！ＯＳトラ
ンジスタをオフさせ、前記センスアンプの動作終了後前
記ＭＯ５）ランジスタを高抵抗にオンさせ、その後ロー
アドレス制御信号の変化により前記ｘｔｏｓトランジス
タを低抵抗にオンさせることにより、ローアドレス制御
信号の立ち上がりからプリチャージ期間までの時間を短
縮し、サイクルタイムを短縮するものである。

（ホ）作用 上述の手段によれば、ＭＯＳトランジスタは、メモリセ
ルの情報がビット線に読み出された後オフとなって、ビ
ット線がセンスアンプから切り離され、センスアンプの
センス動作が高速に行えるように作用し、そして、セン
ス動作が終了した後ＭＯ５）ランジスタが高抵抗にオン
すると、センスアンプにビット線が高抵抗を介して接続
され、選択されたメモリセルに拡大された電圧が徐々に
リストアされ、その後、ローアドレス制御信号が立ち下
がるとＭＯＳ）ランジスタが低抵抗でオンするたぬ、メ
モリセルへのリストアが急速に終了するよう作用する。

これにより、ローアドレス制御信号の立ち下がりからプ
リチャージ期間までの時間が短縮されるのである。

（へ）実施例 第１図は本発明の詳細な説明するための回路図である。

図において、ＢＬ及び＊ＢＬはピント線、ＭＣ及びＭＣ
，、、はビット線ＢＬ及び＊ＢＬに接続されたメモリセ
ル、ＷＬ、及びＷＬ、。１はメモリセルＭＣ，及びＭＣ
＋＋＋を選択するワード線、ＳＡは選択されたメモリセ
ルＭＣ，から読み出された情報によってビット線ＢＬ及
び＊　Ｂ、Ｌに生じた微小電位差を拡大するセンスアン
プ、Ｑ↑及び＊Ｑアはビット線ＢＬ及び＊ＢＬとセンス
アンプＳＡのセンスノードＳ及び＊Ｓの間に設けられた
Ｘチャンネル型の〜１０Ｓトランジスタ、ＲＡＳＣＫは
ローアドレス制御信号＊ＲＡＳの信号変化を遅延するこ
とによって、センスアンプＳＡの動作を制御する制御ク
ロックφ、及びφ、とＭＯＳトランジスタＱ、及び＊Ｑ
アを制御する制御クロックφ↑等の各種制御り０／りを
発生出力する制御回路である。

ここで、センスアンプＳＡはクロス接続された一対のＸ
チャンネル型Ｍ　ＯＳ　トランジスタとクロス接続され
た一対のＰチャンネル型ＭＯＳトランジスタで構成され
、ＸチャンネルＭＯＳトランジスタのソースにはＸチャ
ンネルのドライバ用ＭＯＳトランジスタＱ５、が接続さ
れ、ＰチャンネルＭＯＳトランジスタのソースにはＰチ
ャンネルのドライバ用〜１０Ｓ）ランジスタＱ　ｓｐが
接続される。

ＭＯＳトランジスタＱ　ＳＮのゲートには制御クロック
φ、・が印加され、Ｎｌ０ＳトランジスタＱ　ｓｐのゲ
ートには制御クロックφ、が印加される。

一方、制御回路ＲＡＳＣＫは、メモリセルＭＣ及びＭＣ
１＋ｌの読み出し時、即ち、ワード線Ｗ　Ｌが立ち上が
る時には、ＭＯＳ）ランジスタＱＴ及び＊ＱＴが比較的
大きい抵抗成分をもってオンするようなゲート電圧、た
とえば電源電圧■。Ｃの制御クロックφ１を出力し、ま
た、センスアンプＳＡが動作を開始する直前には、λ１
０ＳトランジスタＱＴ及び＊Ｑ□をオフするように制御
クロツクφ７を接地電圧にする。更に、制御回路ＲＡＳ
ＣＫは、センスアンプＳＡのセンス動作が終了した後、
即ち、制御クロックφアが立ち下がってから所定時間後
に、λ■ＯＳトランジスタＱ１及び＊Ｑ７を比較的大き
い抵抗成分を有してオンするように、制御クロックφ□
を電源電圧ＶＣＣにぐち上げ、更に、ローアドレス制御
信号＊　Ｒ、Ａ　Ｓの立ち上がりに従って、ＭＯＳトラ
ンジスタＱ７及び＊Ｑ７が低抵抗成分でオンするような
電圧Ｖｃｃ＋を制御クロックφアに出力する。この電圧
ＶＣ６＋は、電源電圧ＶＣ６よりＭＯＳトランジスタＱ
ア及び＊Ｑアのスレッショルド電圧Ｖｔ＋ＩＶ！ｌＶｔ
′よバックゲートバイアスて゛上昇するスレッショルド
電圧分）以上高い電圧、即ち、■ｃｏ＋Ｖｔ＋ユＶ７以
上に設定される。今、電源電圧■ｃｃを５．ＯＶとすれ
ば、ＭＯＳトランジスタＱア及び＊ＱＴに抵抗成分を持
たせる制御クロ／りφ１の電圧は５゜０＼“程度となり
、完全にオンさせるための制御り０／りφ１の電圧Ｖｃ
ｃ＋は８．０Ｖ程度が適当て゛ある。この８．ＯＶの高
電圧は、ワード線Ｗ　Ｌ　、及びＷＬ、、、の選択電圧
として半導体チップ内部で昇圧作成された電圧■。Ｃ＋
を使用する。具体的に制御クロックφ１を５．ＯＶとし
たときのＭＯＳトランジスタＱｔ及び＊ＱＴのオン抵抗
は５０ＫＱ程度であ１）、制御クロックφ７をＳ、ＯＶ
にしたときのオン抵抗は３，８にΩ程度が望ましいうこ
れは、センスアンプＳＡの能力及びリストア回路Ｒ５の
能力等によって設定される。

第２図は、本発明に係る動作を示す波形図であり、以下
、第１図に示された回路の動作を説明する。

先ず、ローアドレス制御信号＊ＲＡＳがＶ。ＣＣ５，Ｏ
Ｖ）である場合、制御クロックφ、は８゜ＯＶであり、
ＭＯＳトランジスタＱＴ及び＊ＱＴは低抵抗で”オンし
、ビット線ＢＬ及び＊ＢＬとセンスアンプＳ　、Ａのセ
ンスノーＦ：Ｓ及び＊、Ｓが接続された状態にある。こ
の状態はプリチャージ期間であり、ピント線ＢＬ及び＊
ＢＬとセンスアンプＳＡのセンスノードＳ及び＊Ｓはｖ
ｃｃ／　２　（２、５Ｖ）にプリチャージされ、また、
センスドライバ用のＭＯＳトランジスタＱ　ＳＮと■Ｏ
ＳトランジスタＱ　ｓｐのドレインが接続されたライン
もＶＣｏ／２（２、５Ｖ　）にプリチャージされている
。

次に、ローアドレス制御信号＊ＲＡＳが接地レベルに降
下すると、制御クロックφアは、８．ＯＶから５　、０
　ＸＩに降下する。これにより、ＭＯＳトランジスタＱ
Ｔ及び＊Ｑアは、抵抗成分を有してビット線ＢＬ及び＊
ＢＬとセンスアンプＳＡのセンスノードＳ及び＊Ｓを接
続することになる。その後、選択されたワード線ＷＬｌ
が８．０■に上昇する。これ（こより、メモリセルＭ　
Ｃ、に蓄積された電荷がビット線ＢＬ及び＊ＢＬに伝達
され、更（二ＭＯＳトランジスタＱア及び＊Ｑ□を介し
てセンスアンプＳ　Ａに伝達される。従って、ビット線
ＢＬとネＢＬの間及びセンスアンプＳＡのセンスノード
Ｓと＊Ｓの間に微少な電位差が生じる。その後、制御ク
ロックφアが接地レベルになり、ＭＯＳトランジスタＱ
１及び＊ＱＴがオフする。

次に、制御クロックφ、が徐々に５．０■に立ち上がり
、制御クロックφ、が徐々【；接地電圧に立ち下がると
、ＭＯＳトランジスタＱ　ＳＮ及びＭ　ＯＳトランジス
タＱ　ｓｐが徐々にオンし、センスアンプＳ　Ａのセン
ス動作が開始され、センスアンプＳＡのセンスノードＳ
と＊Ｓの電位差が拡大する。

そヒて、センス動作が終了すると、制御クロＩりφ１は
、５．ＯＶに立ち上がる。このときＭＯＳトランジスタ
ＱＴ及び＊Ｑｏは、比較的高い抵抗成分を有してオンし
、センスアンプＳＡによって拡大されたセンスノードＳ
及び＊Ｓの電圧がＭＯＳトランジスタＱＴ及び＊ＱＴを
介して徐々にビット線ＢＬ及び京ＢＬに供給され、選択
されたメモリセル〜ＩＣ１へのリストアが開始される。

その後、ローアドレス制御信号＊ＲＡＳが、立ち上がる
と、制御クロックφ１が５．０■から８゜ＯＶに立ち上
がる。これにより、ＭＯＳトランジスタＱｔ及び＊ＱＴ
は、完全にオンし低抵抗となる。この時、選択されたメ
モリセルＭＣ，には、すでに行われているリストアによ
って、５．ＯＶからＭＯ５Ｉ−ランジスタＱア及び＊Ｑ
１のスレッショルド電圧ＶＴだけ下がった電圧５．ＯＶ
ｔが充電されている。従って、■ＯＳトランジスタＱア
及び＊Ｑ１が完全にオンすることにより、選択されたメ
モリセルＭＣ，には、電圧ＶＴ分が急速に追加充電され
、その電圧は、５　、　ＯＶとなる。

そして、ワード線ＷＬ１が接地電圧になると、メモリセ
ルＭＣ，がビット線ＢＬ及び＊ＢＬから分離されアクセ
ス動作が終了する。

このように、メモリセルＭＣ，のセンス動作終Ｔ　ｒ＆
、ＭＯＳ）ランジスタＱｔ及び＊ＱＴを高い抵抗成分を
有してオンさせ、メモリセルＭＣ，へのノストアを徐々
行い、ある程度の電圧まで充電してＢくことにより、ロ
ーアドレス制御信号＊ＲＡＳが立ち上がってＭＯＳ）ラ
ンジスタＱＴ及び＊Ｑｔが低抵抗にオンした時からメモ
リセルＸＩＣ、のノストアが完全になるまでの時間を短
縮できるのである。

尚、第２図において、センスアンプＳＡの動作終了後に
制御クロ７りφ丁が５．ＯＶに立ち上がる際に、破線で
示される如く、Ｏｖか６５　、　ＯＶまで穏やかに立ち
上がるようにすると、ＭＯＳトランジスタＱＴ及び＊Ｑ
Ｔが徐々にオンするため、センスアンプＳ　Ａの負担を
軽減でき、誤動作を排除することができる。

（１）発明の効果 上述の如く本発明によれば、サイクルタイムの短い高速
半導体記憶装置を実現できる共に誤動作も無くなり信頼
性が大幅に向上するものである。

特に、高集積化、大容量化によって実現された大容量メ
モリに於いてはその効果は大なるものがある。

【図面の簡単な説明】

第１図は、本発明の実施例に係わる半導体記憶装置の回
路図、第２図は、本発明の実施例を示す動作の波形図、
第３図は、従来例の動作を示す波形図である。 ＢＬ、　　京ＢＬ・・・ビット線、　　ＭＣ，、ＭＣ，
＋１・・メモリセル、　ｗｔ、４．ｗｔ、、。１・・・
ワード線、　ＱＴｌ　　＊　Ｑ　ｔ・・・Ｎ丁ＯＳトラ
ンジスタ、　　Ｓ　、Ａ・・・センスアンプ、φ丁、φ
ぐ、φＰ・・・制御クロック、　Ｒ、Ａ　ＳＣＫ・・・
制御回路。

Claims (1)

【特許請求の範囲】
1. （１）複数のメモリセルが接続された一対のビット線と
   、ローアドレス制御信号の変化を遅延して各種制御クロ
   ックを発生する制御回路と、該制御回路の制御クロック
   によって動作するセンスアンプと、前記ビット線と前記
   センスアンプのセンスノードの間に設けられた一対のＭ
   ＯＳトランジスタとを備えた半導体記憶装置におけるメ
   モリセルのリストア方法において、前記制御回路は、前
   記メモリセルの情報が前記ビット線に読み出された後前
   記ＭＯＳトランジスタをオフさせ、前記センスアンプの
   動作終了後前記ＭＯＳトランジスタを高抵抗にオンさせ
   、その後ローアドレス制御信号の変化により前記ＭＯＳ
   トランジスタを低抵抗にオンさせることを特徴とする半
   導体記憶装置。