JP2009032315A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2009032315A JP2009032315A JP2007193649A JP2007193649A JP2009032315A JP 2009032315 A JP2009032315 A JP 2009032315A JP 2007193649 A JP2007193649 A JP 2007193649A JP 2007193649 A JP2007193649 A JP 2007193649A JP 2009032315 A JP2009032315 A JP 2009032315A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sense amplifier
- signal
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 230000004044 response Effects 0.000 claims description 6
- 230000004913 activation Effects 0.000 abstract 2
- 230000007704 transition Effects 0.000 description 13
- 102100034058 Gypsy retrotransposon integrase-like protein 1 Human genes 0.000 description 9
- 101000926251 Homo sapiens Gypsy retrotransposon integrase-like protein 1 Proteins 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
【解決手段】メモリセルとセンスアンプとの間のビット線に設けられて、導通度が連続的に変化自在なスイッチと、アクセス要求信号に応じて該スイッチの導通度を変化せしめるスイッチ制御回路とを含む。これによりセンスアンプ活性初期におけるビット線電荷の放電に起因する内部電源電圧の降下を抑制されると共に、センスアンプ活性後期における再書き込み動作の高速化が可能となる。
【選択図】図3
Description
とが求められる。そのため、例えば、センスアンプSAと選択されていないワード線WL0側のメモリセルMLとの接続をトランスファゲートTG1を用いて一時切断する方法が知られている。
ット線BLをVDDA(ビット情報保持電位)レベルとすると共にビット線BLbをVSS(接地)レベルとするまでに時間を要するという問題や、センスラッチ時におけるビット線BL充放電によりピーク電流が増加しセンスアンプ電源が追従できずに供給すべき電源電圧としてのVDDAレベルからの落ち込みが激しくなるという問題がある。例えば、図2に示されるように、センスアンプ電源SLPの電位がセンスラッチ開始時においてVDDAレベルから落ち込む現象が発生する。
<第1の実施例>
図3は、第1の実施例を示し、本発明による半導体記憶装置の回路構成を示している。半導体記憶装置は、複数のワード線WL0及びWLnと2つのビット線BL及びBLbからなるビット線対の交差位置にメモリセルML及びMRを含む。ワード線WL0及びWLnは行(ロウ)を選択する制御信号線であり、ビット線BL及びBLbからなるビット線対は列(カラム)を選択する制御信号線である。シェアードセンスアンプ型のセンスアンプSAがビット線BL及びBLbと間に接続され、センスアンプ電源SLN及びSLPから供給される電圧に応じてビット線BL及びBLb間の充放電を行う。
は、ΔVが出力された後にセンスアンプ電源SLPがVDDAレベルに且つセンスアンプ電源SL
NがVSSレベルにされることで活性化されセンス動作を開始し、電位差ΔVを増幅する。
ビット線BLがVDDAレベルにビット線BLbがVSSレベルに到達した後に読出または書込が行われる。次いで、ワード線WL1にVSSレベルが入力されることでメモリセルMRは電荷を保持した状態のまま,電源SLPがVDDAよりオープン状態へ、電源SLNがVSSよりオープン状態となり、センス動作が停止となる。ブロックセレクト信号RにVSSレベルが入力されることでTGL信号がVPPレベルとなる。最後に、ビット線BL、ビット線BLb、電源SLP及び電源SLNの電位がイコライズ動作により電源VBLの電位にされる。
及びSLNにより活性化されてセンス動作が開始される。センス動作の開始とほぼ同時に、TGIN1端子にVPPレベルが入力され、NAND回路nand1がVSSレベルを出力し、トランジスタpmos1がONとなりTGR信号が短い遷移時間でVDDAレベルになる。TGR信号がVDDAレベル、TGL信号がVSSレベルになることにより、トランスファーゲートTG1、TG2間に閉じ込められたビット線BLとTG1よりセンスアンプ側とメモリセルR側のビット線BLbの電位を、センス動作により増幅する。その後、TGIN1端子にVSSレベルが入力されることで、NAND回路nand1がVPPレベルを出力する。それを受けて、スイッチとして動作するトランジスタnmos1とトランジスタpmos3とがONとなり、抵抗として動作するトランジスタpmos2を介して電流がTGR信号のラインに供給され、TGR信号の電位が徐々にVPPレベルになり、センス動作により、トランスファーゲートTG2を挟んでメモリセル側のBLも増幅される。このときのTGR信号電位の傾きはトランジスタpmos2の電流量+αに依存する。かかる電流量制御はトランジスタpmos2のゲート電圧やゲート幅調整の如きサイズ調整で行われ得る。
Vを増幅する。ビット線BLがVDDAレベルにビット線BLbがVSSレベルに到達した後に読出または書込が行われる。次いで、ワード線WL1にVSSレベルが入力されることでメモリセルMRは電荷を保持した状態のままセンス動作が停止となる。ブロックセレクト信号RにVSSレベルが入力されることでTGL信号がVPPレベルとなる。最後に、ビット線BL、ビット線BLb、電源SLP及び電源SLNの電位がイコライズ動作により電源VBLの電位にされる。
幅にかかる時間(RAS - CAS Delay Time)が短縮される。
<第2の実施例>
図6は、第2の実施例を示し、本発明による半導体記憶装置の回路構成を示している。ここで、第2の実施例は基本的に第1の実施例におけると同様の形態であるが、TG制御回路の構成においてTG信号遷移時間制御回路が追加される。以下、TG信号遷移時間制御回路についてのみ説明する。
より活性化されてセンス動作が開始される。センス動作の開始とほぼ同時に、TGIN1端子にVPPレベルが入力され、TGR信号が短い遷移時間でVDDAレベルになる。その後、初期状態がVPPレベルであったTGIN2端子にVSSレベルが入力されることで、TGR信号の電位が徐々にVPPレベルに向けて上昇する。以上は第1の実施例における動作と同様である。
<第3の実施例>
図8は、第3の実施例を示し、本発明による半導体記憶装置の回路構成を示している。ここで、第3の実施例は基本的に第1または第2の実施例におけると同様の形態であるが、電源短絡スイッチとTG短絡制御回路とが追加されている。そこで、以下、電源短絡スイッチとTG短絡制御回路とについてのみ説明する。
BL、BLb ビット線
C1R、C1L TG 制御回路
C2 TG信号遷移速度制御回路
C3 TG信号遷移時間制御回路
C4L、C4R 電源短絡スイッチ
C5L、C5R TG短絡制御回路
L、R ブロックセレクト信号
ML、MR メモリセル
SLN、SLP センスアンプ電源
VBL、VCP、VDDA、VPP、VSS 電源
WL0、WL1 ワード線
Claims (4)
- 少なくとも1つのビット線と、前記ビット線に接続されてこれに各々が自身の保持電位を供給する複数のメモリセルと、前記ビット線に接続されて前記保持電位を増幅して前記ビット線に供給するセンスアンプと、を含む半導体記憶装置であって、
前記メモリセルと前記センスアンプとの間のビット線に設けられて、導通度が連続的に変化自在なスイッチと、
アクセス要求信号に応じて前記スイッチの導通度を変化せしめるスイッチ制御回路と、
を含むことを特徴とする半導体記憶装置。 - 前記スイッチ制御回路は、前記導通度を高く変化せしめることで前記ビット線を介して前記メモリセルの保持電位を前記センスアンプに伝達せしめた後に前記導通度を低く変化せしめ、前記センスアンプが伝達された保持電圧を増幅してこれを前記ビット線に供給する時間経過につれて前記導通度を徐々に高くすることを特徴とする請求項1記載の半導体記憶装置。
- 前記スイッチ制御回路は、前記導通度を徐々に高くする途中において、前記導通度を急激に高く変化せしめることを特徴とする請求項2記載の半導体記憶装置。
- 前記スイッチはゲート入力される電位に応じて導通度を変化自在なトランジスタであり、前記トランジスタのゲートと前記導通度を低くするに足る電位を供給する電源ラインとを短絡する短絡スイッチをさらに含むことを特徴とする先行する請求項1〜3記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007193649A JP2009032315A (ja) | 2007-07-25 | 2007-07-25 | 半導体記憶装置 |
KR1020080033557A KR20090012034A (ko) | 2007-07-25 | 2008-04-11 | 반도체 기억장치 |
US12/136,830 US7782696B2 (en) | 2007-07-25 | 2008-06-11 | Semiconductor storage device |
CNA2008101256895A CN101354909A (zh) | 2007-07-25 | 2008-06-20 | 半导体存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007193649A JP2009032315A (ja) | 2007-07-25 | 2007-07-25 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009032315A true JP2009032315A (ja) | 2009-02-12 |
Family
ID=40295214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007193649A Pending JP2009032315A (ja) | 2007-07-25 | 2007-07-25 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7782696B2 (ja) |
JP (1) | JP2009032315A (ja) |
KR (1) | KR20090012034A (ja) |
CN (1) | CN101354909A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03222186A (ja) * | 1990-01-25 | 1991-10-01 | Sanyo Electric Co Ltd | メモリセルのリストア方法 |
JP2000195267A (ja) * | 1998-12-25 | 2000-07-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2000200489A (ja) * | 1999-01-07 | 2000-07-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004178738A (ja) * | 2002-11-28 | 2004-06-24 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10302469A (ja) * | 1997-04-25 | 1998-11-13 | Fujitsu Ltd | 半導体記憶装置 |
KR100329024B1 (ko) * | 1998-03-27 | 2002-03-18 | 아끼구사 나오유끼 | 파괴 읽기형 메모리 회로, 이를 위한 리스토어 회로 및 감지 증폭기 |
JP2003168294A (ja) | 2001-11-30 | 2003-06-13 | Elpida Memory Inc | センスアンプの駆動方法 |
-
2007
- 2007-07-25 JP JP2007193649A patent/JP2009032315A/ja active Pending
-
2008
- 2008-04-11 KR KR1020080033557A patent/KR20090012034A/ko not_active Application Discontinuation
- 2008-06-11 US US12/136,830 patent/US7782696B2/en active Active
- 2008-06-20 CN CNA2008101256895A patent/CN101354909A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03222186A (ja) * | 1990-01-25 | 1991-10-01 | Sanyo Electric Co Ltd | メモリセルのリストア方法 |
JP2000195267A (ja) * | 1998-12-25 | 2000-07-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2000200489A (ja) * | 1999-01-07 | 2000-07-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004178738A (ja) * | 2002-11-28 | 2004-06-24 | Toshiba Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
CN101354909A (zh) | 2009-01-28 |
KR20090012034A (ko) | 2009-02-02 |
US20090027985A1 (en) | 2009-01-29 |
US7782696B2 (en) | 2010-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6374136B1 (ja) | トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリおよびその読み取り方法 | |
JP4993912B2 (ja) | 半導体メモリ素子及び半導体メモリ素子のビットライン感知増幅器の駆動方法 | |
US20090147596A1 (en) | Method to improve the write speed for memory products | |
JP2001126478A (ja) | 半導体装置 | |
US7307901B2 (en) | Apparatus and method for improving dynamic refresh in a memory device | |
JP2011044214A (ja) | 半導体メモリ及び半導体装置 | |
JPH10312685A (ja) | 半導体記憶装置 | |
US20120188836A1 (en) | Semiconductor memory apparatus | |
TWI253650B (en) | Semiconductor storage device | |
JPH1116354A (ja) | 半導体記憶装置 | |
JP2013239222A (ja) | 半導体装置 | |
US6842388B2 (en) | Semiconductor memory device with bit line precharge voltage generating circuit | |
US7663952B2 (en) | Capacitor supported precharging of memory digit lines | |
US7876635B2 (en) | Sense amplifier driving control circuit and method | |
US7894279B2 (en) | Semiconductor storage device comprising reference cell discharge operation load reduction | |
KR100780633B1 (ko) | 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로 | |
JP2003272383A (ja) | Dramアレイ用ビット線プリチャージ手法およびセンスアンプ、ならびにdramアレイを組込んだ集積回路装置 | |
JP2016115376A (ja) | ビット線プリチャージ回路、スタティックram、電子デバイスおよびスタティックramのビット線プリチャージ方法 | |
JP2009032315A (ja) | 半導体記憶装置 | |
US7606094B2 (en) | Semiconductor memory device and control method thereof | |
JP2009020952A (ja) | 半導体記憶装置 | |
JP2008021371A (ja) | 半導体回路 | |
JP2002230997A (ja) | 半導体記憶装置 | |
KR20130070344A (ko) | 데이터 센싱 회로 및 이를 포함하는 메모리 장치 | |
JPH05234366A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081224 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090127 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100517 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120214 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120619 |