JPH05234366A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】 複数のブロック１０１〜１０８に分割されて
動作させられるＤＲＡＭにおいて、データ読出のため
の、入出力線対のイコライズ解除が、データを読出され
るべきメモリセルが存在するブロックにおいてのみ行な
われるように、各イコライズ回路４，１８が制御され
る。 【効果】 各入出力線対２を構成する２本の入出力線２
０１および２０２間にこれらのイコライズおよびその解
除のために設けられたＭＯＳトランジスタ４０が、無駄
にＯＮ状態からＯＦＦ状態に切換えられないので、この
ＭＯＳトランジスタ４０のゲートの充放電のために消費
される電流が従来に比べ大幅に軽減される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、入出力線対のイコライズ時の消費電流が低減
された半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の記憶容量の大容量化に
伴い、低消費電力化や、アクセスタイムの増大を回避す
るためなどの目的で、メモリセルアレイは複数のブロッ
クに分割され、これら複数のブロックの各々毎にデータ
書込およびデータ読出のための回路動作が行なわれる場
合が多い。

【０００３】図７は、このような半導体記憶装置の一例
である、ブロック分割構成のＤＲＡＭ（ダイナミックラ
ンダムアクセスメモリ）の全体構成を示す概略ブロック
図である。以下、図７を参照しながら、このＤＲＡＭの
全体構成および動作について説明する。

【０００４】メモリセルアレイ１は８個のブロック１０
１〜１０８に分割される。図８は、各ブロック１０１〜
１０８の具体構成を示す回路図である。これらのブロッ
ク１０１〜１０８の構成は同一であり、図８には、１つ
のブロックの構成のみが代表的に示される。

【０００５】図８を参照して、各ブロックは、複数の行
および複数の列のマトリクス状に配列された複数のメモ
リセルＭＣと、これら複数の行に対応して設けられた複
数のワード線ＷＬと、これら複数の列に対応して設けら
れた複数のビット線ＢＬ１，ＢＬ２とを、主要部分とし
て含む。

【０００６】各メモリセルＭＣは、これが配列された行
に対応するワード線ＷＬに接続されたゲートおよび、こ
れが配列された列に対応して設けられたビット線ＢＬ１
またはＢＬ２に接続されたドレインとを有するＭＯＳト
ランジスタＴｒと、このトランジスタＴｒとセルプレー
ト等の低電位源との間に接続されたキャパシタＣとを含
む。隣接する２本のビット線ＢＬ１，ＢＬ２の一方に接
続されたメモリセルＭＣと、他方に接続されたメモリセ
ルＭＣとには、異なるワード線ＷＬが接続される。隣接
する２本のビット線ＢＬ１，ＢＬ２は、１つのビット線
対ＢＬを構成する。

【０００７】キャパシタＣが充電された状態および、キ
ャパシタＣから電荷が放電された状態がそれぞれ、メモ
リセルＭＣの記憶データが“１”である状態および
“０”である状態に対応する。

【０００８】各ブロックは、さらに、すべてのビット線
対ＢＬにそれぞれ対応して設けられたセンスアンプ１４
と、１つの対を構成する２本の入出力線２０１，２０２
と、この対と各センスアンプ１４との間に設けられたト
ランスファゲート１５とを含む。

【０００９】トランスファゲート１５は、各センスアン
プ１４に対応して設けられた２つのＭＯＳトランジスタ
１５１，１５２を含む。

【００１０】各トランジスタ１５１は、対応するセンス
アンプ１４と、入出力線２０１との間に接続され、各ト
ランジスタ１５２は、対応するセンスアンプ１４と、入
出力線２０２との間に接続される。つまり、各センスア
ンプ１４には、このセンスアンプに２本のデータ線２０
１，２０２を電気的に接続するための１組のトランジス
タ対５００が接続される。

【００１１】各ブロックは、さらに、各ワード線ＷＬの
電位を制御するロウデコーダ１２と、トランスファゲー
ト１５を制御するコラムデコーダ１３とを含む。

【００１２】１つのセンスアンプ１４に接続された２つ
のトランジスタ１５１，１５２のゲート電位は、コラム
デコーダ１３によって一括して制御される。

【００１３】ロウデコーダ１２およびコラムデコーダ１
３にはそれぞれ、図７のＸプリデコーダ８の出力および
Ｙプリデコーダ９の出力が付与される。

【００１４】再度図７を参照して、Ｘアドレスバッファ
６は、コントロール回路１１によって制御されて、外部
アドレス信号φ１〜φｎをバッファリングしてＸプリデ
コーダ８に与える。Ｙアドレスバッファ７は、コントロ
ール回路１１によって制御されて、外部アドレス信号φ
１〜φｎをバッファリングして、Ｙプリデコーダ９およ
びアドレス変化検知回路１０に与える。

【００１５】Ｘプリデコーダ８は、Ｘアドレスバッファ
６からのアドレス信号をデコードして、デコードされた
信号を各ブロック１０１〜１０８内のロウデコーダ１２
（図８参照）に供給する。Ｙプリデコーダ９は、Ｙアド
レスバッファ７からのアドレス信号をデコードして、デ
コードされた信号を各ブロック１０１〜１０８内のコラ
ムデコーダ１３（図８参照）に供給する。

【００１６】外部アドレス信号φ１〜φｎは、データ書
込時およびデータ読出時の各々において、１つのブロッ
クにおいてのみロウデコーダ１２の出力信号のうちの１
つおよびコラムデコーダ１３の出力信号のうちの１つが
ハイレベルとなり、他のブロックにおいては、ロウデコ
ーダ１２およびコラムデコーダ１３の出力信号がすべて
ローレベルとなるように、設定される。

【００１７】したがって、いずれか１つのブロック（図
８参照）において、ロウデコーダ１２は、Ｘプリデコー
ダ８からの信号をさらにデコードして、いずれか１本の
ワード線ＷＬにのみハイレベルに対応する電源電位Ｖｃ
ｃを与え、他のワード線ＷＬにすべて、ロウレベルに対
応する接地電位を与える。これによって、この１本のワ
ード線ＷＬに接続された各メモリセルＭＣに対するデー
タ書込およびデータ読出が可能となる。

【００１８】ある１本のワード線ＷＬの電位がメモリセ
ルＭＣ内のトランジスタＴｒのしきい値電圧よりも高け
れば、この１本のワード線ＷＬに接続された各メモリセ
ルＭＣにおいてトランジスタＴｒがＯＮ状態となって、
キャパシタＣをこのメモリセルＭＣに接続されたビット
線ＢＬ１またはＢＬ２に電気的に接続する。したがっ
て、１本のビット線ＢＬ１またはＢＬ２の電位が高けれ
ば、キャパシタＣが充電されてこのメモリセルＭＣにデ
ータ“１”が書込まれる。逆に、このビット線ＢＬ１ま
たはＢＬ２の電位が低ければ、キャパシタＣは充電され
ないので、このメモリセルＭＣにデータ“０”が書込ま
れる。

【００１９】そこで、データ書込は、ビット線ＢＬ１ま
たはＢＬ２を、外部からの書込データＤｉｎに応じた電
位に強制することによって行なわれる。具体的には、各
センスアンプ１４が、データ書込時において、トランス
ファゲート１５からの２つの信号をそれぞれ、対応する
２本のビット線ＢＬ１，ＢＬ２に与える。

【００２０】一方、ビット線ＢＬ１，ＢＬ２がこのよう
な電位に強制されていなければ、トランジスタＴｒがＯ
Ｎ状態となることによって、このトランジスタＴｒに接
続されたビット線ＢＬ１またはＢＬ２に、キャパシタＣ
が充電されている場合に電位上昇が生じ、キャパシタＣ
が放電されている場合に電位降下が生じる。この結果、
ビット線対ＢＬを構成する２本のビット線ＢＬ１，ＢＬ
２間に微小な電位差が生じる。そこで、データ読出は、
ビット線ＢＬ１およびＢＬ２間に生じた電位差を検出し
て取出すことによって行なわれる。具体的には、データ
読出時に、各センスアンプ１４が、対応する２本のビッ
ト線ＢＬ１，ＢＬ２間の電位差を感知・増幅して、互い
に相補な電位を有する２つの信号をトランスファゲート
１５に与える。

【００２１】コラムデコーダ１３は、Ｙプリデコーダ９
からの信号をさらにデコードして、トランスファゲート
１５内のトランジスタ１５１，１５２のうち、いずれか
１つのセンスアンプ１４に接続された２つのトランジス
タのゲートにのみハイレベルの電位を与え、他のトラン
ジスタのゲートにはすべてローレベルの電位を与える。
これによって、１つのセンスアンプ１４に接続された２
つのトランジスタ１５１，１５２のみがＯＮ状態となる
ので、この１つのセンスアンプ１４のみが入出力線対２
に電気的に接続される。

【００２２】入出力線２０１および２０２は、データ書
込時に、外部からのデータ信号Ｄｉｎに応じた相補な電
位に強制される。データ読出時には、入出力線２０１お
よび２０２の電位が、１つの読出データ信号として図７
の入出力回路１６に与えられる。

【００２３】したがって、データ書込時には、外部デー
タ信号が、ハイレベルの電位にある１本のワード線ＷＬ
（以下、このワード線を選択されたワード線と呼ぶ）お
よび、ＯＮ状態とされたトランジスタ対５００に接続さ
れた１つのセンスアンプ１４に対応する２本のビット線
（以下、選択されたビット線と呼ぶ）ＢＬ１，ＢＬ２の
うちのいずれか一方に接続された１つのメモリセルＭＣ
に外部データが書込まれる。

【００２４】データ読出時には、選択されたワード線Ｗ
Ｌおよび選択されたビット線ＢＬ１またはＢＬ２に接続
された１つのメモリセルＭＣ（以下、選択されたメモリ
セルと呼ぶ）の記憶データによって、選択されたビット
線ＢＬ１およびＢＬ２間に生じた電位差が、センスアン
プ１４によって増幅されて、入出力線２０１および２０
２間に現れる。

【００２５】したがって、データ書込時には、いずれか
１つのブロックにのみ外部データが書込まれ、データ読
出時には、いずれか１つのブロックのみからデータが読
出される。アドレス信号φ１〜φｎを適当に切換えるこ
とによって、所望のブロックから所望の位置のメモリセ
ルに対してデータ書込およびデータ読出を行なうことが
できる。

【００２６】図７に示されるように、各ブロック１０１
〜１０８に対応して、イコライズ回路４およびプリアン
プ３が設けられる。

【００２７】図８に示されるように、各イコライズ回路
４および各プリアンプ３はいずれも、対応するブロック
の入出力線２０１，２０２に接続される。

【００２８】各プリアンプ３はアドレス変化検知回路１
０によって制御されて、データ書込時に、入出力回路１
６から与えられた信号を増幅して対応するブロックの入
出力線２０１および２０２に互いに相補な電位を供給
し、データ読出時に、対応するブロックの入出力線２０
１および２０２間の電位差をさらに増幅して入出力回路
１６に与える。

【００２９】各イコライズ回路４は、イコライズ制御信
号発生回路５によって制御されて、外部アドレス信号φ
１〜φｎが変化する度に、対応するブロックの入出力線
２０１および２０２を等電位に強制する。

【００３０】入出力回路１６はコントロール回路１１に
よって制御されて、データ書込時に、外部からの書込デ
ータＤｉｎに応じた信号を各プリアンプ３に供給し、デ
ータ読出時に、各プリアンプ３からの信号を読出データ
Ｄｏｕｔとして外部端子に供給する。

【００３１】アドレス変化検知回路１０は、Ｙアドレス
バッファ７からのアドレス信号の変化を検知して、すべ
てのプリアンプ３およびイコライズ制御信号発生回路５
に、検知信号を出力する。

【００３２】各プリアンプ３は、この検知信号に応答し
て活性化される。イコライズ制御信号発生回路５は、コ
ントロール回路１１によって制御されて、データ書込時
およびデータ読出時の各々において、この検知信号に応
答してイコライズ回路４を活性化するためのイコライズ
制御信号ＥＱを発生する。このイコライズ制御信号ＥＱ
は、すべてのイコライズ回路４に共通に与えられる。し
たがって、データ書込およびデータ読出の対象となるメ
モリセルが変わる度に、各入出力線対２がイコライズさ
れる。

【００３３】図９は、イコライズ回路４の構成を示す回
路図である。図９には、１つのイコライズ回路の構成の
みが代表的に示される。

【００３４】図９を参照して、各イコライズ回路４は、
対応するブロックの入出力線２０１および２０２間に接
続され、かつ、イコライズ制御信号ＥＱをゲートに受け
るＮチャネルＭＯＳトランジスタ４０を含む。データ読
出時およびデータ書込時の各々には、外部アドレス信号
φ１〜φｎが変化する度にイコライズ制御信号ＥＱがハ
イレベルとされる。これによって、トランジスタ４０が
ＯＮ状態となって、データ線２０１とデータ線２０２と
を短絡させるので、これらのデータ線２０１，２０２は
等電位となる。

【００３５】このような入出力線のイコライズは、異な
るメモリセルから連続してデータを読出す場合や異なる
メモリセルに連続してデータを書込む場合などに、先に
読出されたデータによって、対をなすデータ線２０１お
よび２０２の電位が次のデータ読出の対象となるメモリ
セルの記憶データに対応するレベルと逆であるときに、
この次回のデータ読出の際に入出力線２０１および２０
２に正しい電位が迅速に、かつ確実に現れるようにする
ために行なわれる。

【００３６】コントロール回路１１は、ローアクティブ
な、ロウアドレスストローブ信号ＲＡＳ，コラムアドレ
スストローブ信号ＣＡＳ，ライトイネーブル信号ＷＥ，
およびアウトプットイネーブル信号ＯＥなどの外部制御
信号に応答して、データ書込のための回路動作またはデ
ータ読出のための回路動作またはデータ書込およびデー
タ読出のいずれも実行されない状態（以下、オフタイム
または待機状態と呼ぶ）が実現されるように、所望の回
路部を制御する。

【００３７】以下の説明においては、ロウアクティブな
信号をそれぞれ／を付して示す。次に、図７ないし図１
０を参照しながら、このＤＲＡＭにおけるデータ読出時
の回路動作について、もう少し詳細に説明する。

【００３８】図１０は、データ読出時における主要な制
御信号および信号線の電位変化を示すタイミングチャー
ト図である。

【００３９】この説明において、データ読出は同じブロ
ック内の同一行の複数のメモリセルから連続して行なわ
れるものとする。

【００４０】まず、あるアドレスＡ１を指示する外部ア
ドレス信号φ１〜φｎ（図１０（ｂ））が供給された状
態で、ロウアドレスストローブ信号／ＲＡＳ（図１０
（ａ））が立下げられる。

【００４１】ロウアドレスストローブ信号／ＲＡＳの立
下がりに応答して、Ｘアドレスバッファ６が動作するの
で、メモリセルアレイ１を構成するブロック１０１〜１
０８のうちのいずれか１つにおいて、ロウデコーダ１２
によっていずれか１本のワード線ＷＬの電位が図１０
（ｃ）に示されるようにハイレベルに立上げられる。

【００４２】選択されたワード線ＷＬに接続されたメモ
リセルＭＣがビット線ＢＬ１に接続されていれば、この
立上がりに応答して、ビット線ＢＬ１の各々の電位が、
図１０（ｄ）に示されるように、この１本のワード線お
よびこの１本のビット線ＢＬ１に接続された１つのメモ
リセルＭＣの記憶データに応じてわずかに上昇または下
降する。一方、ビット線ＢＬ２の電位は変化しない。

【００４３】逆に、この１本のワード線に接続されたメ
モリセルＭＣがビット線ＢＬ２に接続されている場合に
は、この立上がりに応答して、各ビット線ＢＬ２に、こ
の１本のワード線ＷＬおよびこの１本のビット線ＢＬ２
に接続された１つのメモリセルＭＣの記憶データに応じ
てわずかな電位上昇またはわずかな電位低下が生じる。
一方、各ビット線ＢＬ１の電位は変化しない。

【００４４】各センスアンプ１４は、対応するビット線
対ＢＬを構成するビット線ＢＬ１およびＢＬ２間にこの
ようにして生じたわずかな電位差を図１０（ｄ）に示さ
れるような大きさｖまで広げる。この結果、各ビット線
ＢＬ１の電位と、このビット線ＢＬ１と対をなすビット
線ＢＬ２の電位とは互いに相補な論理レベルとなる。

【００４５】各ビット線対ＢＬ１およびこれと対をなす
ビット線ＢＬ２間の電位差が対応するセンスアンプ１４
によってある程度広げられた時点で、Ｙアドレスバッフ
ァ７が動作する。これによって、１つのブロックのコラ
ムデコーダ１３の出力信号線（以下、コラム選択線と呼
ぶ）ＣＳＬのうちのいずれか１本の電位が、図１０
（ｅ）に示されるように、対を構成するビット線ＢＬ１
およびＢＬ２間の電位差がある程度広がった時点でハイ
レベルに立上がる。

【００４６】したがって、選択されたビット線ＢＬ１お
よびＢＬ２の電位に応じて、データ線２０１の電位とデ
ータ線２０２の電位とが、図１０（ｆ）に示されるよう
に、コラム選択線の電位の立上がりに応答して相補的に
変化する。

【００４７】すなわち、選択されたビット線ＢＬ１の電
位がハイレベルであれば、データ線２０１および２０２
の電位はそれぞれ、コラム選択線ＣＳＬの電位の立上が
りに応答して上昇および低下し始める。逆に、選択され
たビット線ＢＬ１の電位がローレベルであれば、入出力
線２０１および２０２の電位はそれぞれ、コラム選択線
ＣＳＬの電位の立上がりに応答して低下および上昇し始
める。

【００４８】このようにして１つのブロックの入出力線
２０１および２０２間に表われた電位差が十分に大きく
なった時点で、入出力回路１６が動作する。この結果、
この入出力線対２に現われた電位変化、すなわち、アド
レスＡ１によって選択されたメモリセルの記憶データ
が、この変化に応じた論理値のデータ信号として確実に
外部に取出される。

【００４９】外部アドレス信号φ１〜φｎは、図１０
（ｂ）に示されるように、先程とは別のコラム選択線の
電位がハイレベルとなるようなアドレスＡ２を指示する
信号に切換えられる。

【００５０】この切換はアドレス変化検知回路１０によ
って検知されるので、この切換に応答して、図１０
（ｇ）に示されるように，イコライズ制御信号ＥＱが一
定期間τだけハイレベルとなる。

【００５１】外部アドレス信号φ１〜φｎの切換タイミ
ングは、データ読出が行なわれているブロックにおいて
データ線２０１および２０２間の電位差が最大値に達し
た時刻以降にイコライズ制御信号ＥＱがハイレベルとな
るように、設定される。

【００５２】イコライズ制御信号ＥＱがハイレベルであ
る期間各ブロック１０１〜１０８において、入出力線２
０１と入出力線２０２とが電気的に接続される。このた
め、データ読出が行なわれているブロックにおいて、電
位上昇が生じた入出力線２０１（または２０２）の電位
および電位低下が生じたデータ線２０２（または２０
１）の電位はそれぞれイコライズ制御信号ＥＱの立上が
りに応答して低下および上昇し始め、最終的に、電源電
位Ｖｃｃと接地電位０Ｖとの中間電位Ｖｃｃ／２（以
下、イコライズ電位と呼ぶ）にイコライズされる。

【００５３】一方、外部アドレス信号φ１〜φｎの切換
わりに応答して、先程データが読出されたブロックにお
いて、先程とは異なるコラム選択線ＣＳＬの電位がハイ
レベルとなる。これによって、先程とは異なる２本のビ
ット線ＢＬ１およびＢＬ２のそれぞれの電位によって、
入出力線２０１および２０２の電位が、イコライズ電位
から、図１０（ｆ）に示されるように変化し始める。

【００５４】イコライズ制御信号ＥＱがハイレベルであ
る期間τの長さは、１本のコラム選択線ＣＳＬの電位が
ハイレベルとなる前毎にイコライズ制御信号ＥＱがロー
レベルに立下がるように、設定される。したがって、前
述したような回路動作によって、アドレスＡ２によって
選択された１つのメモリセルＭＣの記憶データも、選択
されたビット線対ＢＬに接続されたセンスアンプ１４，
トランスファゲート１５，および入出力線対２を介して
プリアンプ３に導出される。

【００５５】このように、データ読出時には、外部アド
レス信号φ１〜φｎが切換わる度に各ブロックにおける
データ線２０１とデータ線２０２とのイコライズ，イコ
ライズの解除，１つのブロックにおける、１本のコラム
選択線ＣＳＬの電位の立上げによる１組のビット線対Ｂ
Ｌからデータ線対２への信号伝達が繰返される。

【００５６】このように、ブロック分割されたメモリセ
ルアレイを有する半導体記憶装置では、データ書込やデ
ータ読出などの半導体記憶装置の本来の機能が、外部ア
ドレス信号によって指示された特定のブロックにおいて
のみ活性化される。このため、この特定のブロック以外
のブロックのいずれも動作しないので、電力をほとんど
消費しない。それゆえ、この半導体記憶装置の動作時の
消費電力が低減される。

【００５７】以降の説明において、活性化されたブロッ
クを、選択状態のブロックと呼ぶ。非選択状態のブロッ
クにおいては、入出力線２０１および２０２はいずれの
ビット線ＢＬ１，ＢＬ２にも電気的に接続されないの
で、図１０（ｈ）に示されるようにイコライズ制御信号
ＥＱ（図１０（ｉ））の電位レベルの変化にかかわらず
イコライズ電位に保持される。

【００５８】上記説明では、選択状態のブロックの数は
１であったが、選択状態のブロックの数は複数でもよ
い。選択状態のブロックの数が複数である場合には、デ
ータ読出時において、これら複数のブロックのそれぞれ
からデータが読出され、データ書込時には、これら複数
のブロックのそれぞれにデータが書込まれる。

【００５９】

【発明が解決しようとする課題】以上のように、ブロッ
ク分割された従来のＤＲＡＭにおいて、データ線をイコ
ライズするためのイコライズ回路は各ブロックに対応し
て、すなわち、各入出力線対に対応して設けられるが、
すべてのイコライズ回路は同一のイコライズ制御信号に
よって一括して制御される。このため、データ読出時に
は、選択状態のブロック以外のブロック（以下、非選択
状態のブロックと呼ぶ）の各々においても、データ線の
イコライズおよびその解除が行なわれる。

【００６０】すなわち、図７ないし図１０を参照して、
データ読出時には、各イコライズ回路４に供給されるイ
コライズ制御信号ＥＱが、イコライズ制御信号ＥＱが外
部アドレス信号φ１〜φｎの切換わり毎に、一旦ハイレ
ベルに立上がった後一定期間τ後にローレベルに立下が
る。したがって、８個のブロック１０１〜１０８の各々
において、データ線２０１とデータ線２０２とが、外部
アドレス信号φ１〜φｎの切換わり毎に一定期間短絡さ
れた後、再び、電気的に切離される。

【００６１】このような各ブロックにおける、データ線
２０１とデータ線２０２との電気的接続状態の制御は、
このブロックに対応するイコライズ回路４内のトランジ
スタ４０のゲートにイコライズ制御信号ＥＱを付与する
ことによって行なわれている。ＭＯＳトランジスタのゲ
ート電極は、半導体基板上に絶縁膜を介してポリシリコ
ン等によって形成される。このため、ＭＯＳトランジス
タのゲートに印加される電位の変化は、このゲートに、
ゲート容量に応じた大きさの充放電電流を発生させる。

【００６２】したがって、各イコライズ回路４内のトラ
ンジスタ４０のゲートとイコライズ制御信号発生回路５
との間にゲートの充放電のための充放電電流が流れる。

【００６３】トランジスタ４０のゲート容量，イコライ
ズ制御信号ＥＱのハイレベルおよびローレベルにそれぞ
れ対応する電位，外部アドレス信号φ１〜φｎの切換わ
り周期，および、１回の読出サイクル（ロウアドレスス
トローブ信号／ＲＡＳがローレベルに立下がってから再
びハイレベルに戻るまでの期間）における外部アドレス
信号φ１〜φｎの切換わり回数をそれぞれ、ＣＧ，ＶＨ
およびＶＬ，ｔｃ，およびＮで表わし、ブロック数をＢ
で表わすと１サイクルのデータ読出期間において、イコ
ライズ回路４のイコライズ制御信号ＥＱによる生じる電
流の総和Ｉは次式で算出できる。 Ｉ＝［（ＣＧ×｜ＶＨ−ＶＬ｜×Ｂ）／ｔｃ］×Ｎ たとえば、ＣＧ，ＶＨ，ＶＬ，ｔｃをそれぞれ代表的な
値である０．４ｐＦ，５Ｖ，０Ｖ，４０ｎｓ，２回とす
ると、電流Ｉは、（０．１ｍＡ×Ｂ）となる。

【００６４】さて、近年の半導体記憶装置の高集積化の
進歩による各ブロック内のメモリセル数の増大に伴い、
より一層の高速化および低電力化の要求に答えるため、
メモリセルアレイの分割数、すなわち、ブロック数Ｂは
増大しつつある。すなわち、図７において、メモリセル
アレイ１はわずか８個のブロックに分割されているが、
最近では、さらに多くのブロックに分割される場合が多
い。たとえば、ブロック数Ｂが１００であれば、前述の
電流Ｉは、１０ｍＡにもなる。

【００６５】半導体記憶装置は、その動作時において、
このようなイコライズ回路以外の多くの回路部におい
て、電流を消費する。１０ｍＡは、半導体記憶装置全体
としての消費電流に対し比較的大きい割合に相当する。

【００６６】それゆえ、ブロック数の増大に伴いイコラ
イズ回路の充放電電流は、半導体記憶装置の動作時の消
費電流として無視できない大きさとなるので、半導体記
憶装置の消費電力を増大させる十分な原因となる。つま
り、イコライズ回路の充放電電流は、半導体記憶装置の
低電力化という近年の要求に相反する現象を生じさせ
る。

【００６７】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、消費電力の増大を伴うことなく、正
確かつ高速なデータ読出を実現できる半導体記憶装置を
提供することである。

【００６８】

【課題を解決するための手段】上記のような目的を達成
するために、本発明にかかる半導体記憶装置は、各々が
複数のメモリセルを含む複数のブロックと、これら複数
のブロックの各々対応して設けられた第１および第２の
出力線並びに、第１および第２の入出力線をイコライズ
するイコライズ手段と、アドレス信号に応答して複数の
ブロックのうちのいずれかを選択する選択手段と、選択
されたブロックに対応して設けられたイコライズ手段に
よるイコライズをデータ読出時にアドレス信号の切換わ
りに応答して解除するイコライズ制御手段とを備える。

【００６９】各ブロックに対応して設けられた第１およ
び第２の出力線は、そのブロックから外部へ相補データ
信号の伝達を担う。

【００７０】各イコライズ手段は対応するブロックの第
１および第２の出力線をイコライズする。

【００７１】好ましくは、各イコライズ手段は、対応す
るブロックの第１および第２の出力線にそれぞれ接続さ
れた第１および第２の導通端子と、制御端子とを有する
電界効果半導体素子を含み、イコライズ制御手段は、各
電界効果半導体素子のゲート電位を制御する。

【００７２】

【作用】本発明にかかる半導体記憶装置は上記のように
構成されるので、データ読出時に、アドレス信号の切換
わりに応答したイコライズ解除が、複数の出力線対のう
ち、選択状態のブロックに対応して設けられた対のみに
対して行なわれる。したがって、非選択状態のブロック
に対応して設けられた各イコライズ手段は、データ読出
時にアドレス信号が切換わっても、それまでと同じ状態
に制御される。

【００７３】各イコライズ手段が、対応する第１および
第２の出力線間に接続された電界効果半導体素子を含む
場合、非選択状態のブロックに対応して設けられたイコ
ライズ手段内の電界効果半導体素子は、アドレス信号が
切換わってもイコライズ制御手段によってゲート電位を
それまでと同じ電位に保持される。このため、非選択状
態のブロックに対応するイコライズ手段の制御端子の充
放電のために電流は消費されない。

【００７４】

【実施例】図１は、本発明の一実施例のＤＲＡＭの全体
構成を示す概略ブロック図である。

【００７５】図１を参照して、このＤＲＡＭは、図７に
示された従来のＤＲＡＭの構成に加えて、メモリセルア
レイ１に含まれるすべてのブロック１０１〜１０８にそ
れぞれ対応して設けられた８個の選択ブロック判別回路
１７を含む。さらに、従来と異なり、各イコライズ回路
１８は、対応するブロックに対応して設けられた選択ブ
ロック判別回路１７の出力信号と、イコライズ制御信号
発生回路５からのイコライズ制御信号ＥＱとの両方によ
って制御されるように構成される。本実施例のＤＲＡＭ
の他の部分の構成および動作は、図７のＤＲＡＭにおけ
るそれと同様であるので図８を参照し、説明は省略す
る。

【００７６】図２は、イコライズ回路１８の構成およ
び、選択ブロック判別回路１７周辺の具体構成を示す回
路図である。図２には、１つのブロックに対応する部分
のみが代表的に示される。

【００７７】図２を参照して、各選択ブロック判別回路
１７は、対応するブロック内のロウデコーダ１２および
コラムデコーダ１３にそれぞれＸプリデコーダ８および
Ｙプリデコーダ９から供給されると同じ信号を受ける。
各選択ブロック判別回路１７はこの受けた信号をデコー
ドして、対応するブロックが選択状態であるか否かを判
別して、判別信号ＢＳを対応するイコライズ回路１８に
与える。

【００７８】各イコライズ回路１８は対応するブロック
のデータ線２０１および２０２間に接続されたＮチャネ
ルＭＯＳトランジスタ４０に加えて、イコライズ制御信
号ＥＱを反転するインバータ１８１と、インバータ１８
１の出力信号および対応する選択ブロック判別回路１７
からの判別信号ＢＳとを入力として受けるＮＡＮＤゲー
ト１８２とを含む。ＮＡＮＤゲート１８２の出力信号Ｅ
ＱＩは、トランジスタ４０のゲートに与えられる。

【００７９】したがって、各ブロックの入出力線２０
１，２０２のイコライズおよびその解除は、イコライズ
制御信号ＥＱによって直接行なわれるのではなく対応す
るイコライズ回路１８内のＮＡＮＤゲート１８２の出力
信号ＥＱＩによって直接行なわれる。

【００８０】本実施例では、各選択ブロック判別回路１
７は、対応するブロックが選択状態であるときにハイレ
ベルの判別信号ＢＳを出力し、対応するブロックが非選
択状態のときにローレベルの判別信号ＢＳを出力するも
のとする。

【００８１】選択ブロック判別回路１７の出力信号ＢＳ
がハイレベルであれば、対応するイコライズ回路１８に
おいて、ＮＡＮＤゲート１８２がインバータ１８１の出
力信号を反転するインバータとして動作する。選択ブロ
ック判別回路１７の出力信号ＢＳがローレべルであれ
ば、対応するイコライズ回路１８においてＮＡＮＤゲー
ト１８２はインバータ１８１の出力信号レベルにかかわ
らずハイレベルの信号を出力する。このため、各イコラ
イズ回路１８内のトランジスタ４０は、対応するブロッ
クが選択状態であるときにのみ、イコライズ制御信号Ｅ
Ｑと同じ論理レベルの電位をゲートに受け、対応するブ
ロックが非選択状態のときには、イコライズ制御信号Ｅ
Ｑにかかわらず常にハイレベルの電位をゲートに受け
る。

【００８２】したがって、各ブロック１０１〜１０８に
おいて、データ線２０１および２０２のイコライズは、
そのブロックが選択状態であるときには、従来通り、外
部アドレス信号φ１〜φｎの切換わり毎に一定期間τだ
け行なわれた後解除されるが、そのブロックが選択され
ていないときには、外部アドレス信号φ１〜φｎが切換
わっても解除されない。

【００８３】図３は、本実施例のＤＲＡＭのデータ読出
時における主要な制御信号および信号線の電位変化を示
すタイミングチャート図である。図３には、同一ブロッ
ク内の同一行に配列された複数のメモリセルＭＣから連
続してデータが読出される場合が例示される。

【００８４】本実施例のＤＲＡＭにおいて、選択ブロッ
ク判別回路１７およびイコライズ回路１８以外の部分は
従来と同様に動作するので、ロウアドレスストローブ信
号／ＲＡＳ，外部アドレス信号φ１〜φｎ，選択状態の
ブロック内の１本のワード線ＷＬの電位，選択状態のブ
ロック内の各ビット線ＢＬ１およびこれと対をなすビッ
ト線ＢＬ２間の電位差，選択状態のブロック内のコラム
選択線ＣＳＬの電位，および選択状態のブロック内の入
出力線２０１および２０２の電位は、それぞれ、図３
（ａ），（ｂ），（ｃ），（ｄ），（ｅ），および
（ｆ）に示されるように、従来と同様の変化を示す。非
選択状態のブロックにおいて、データ線２０１および２
０２の電位（図３（ｉ））は変化しない。

【００８５】しかしながら、データ読出が行なわれるべ
き、すなわち選択状態のブロックに対応するイコライズ
回路１８においてのみ信号ＥＱＩが、図３（ｈ）に示さ
れるように、イコライズ制御信号ＥＱと同じ電位変化を
示し、データ読出が行なわれるべきでないブロック、す
なわち非選択状態のブロックに対応するイコライズ回路
１８において、信号ＥＱＩは図３（ｃ）に示されるよう
に、常にハイレベルである。

【００８６】したがって、選択状態のブロックにおいて
は、従来通り、入出力線２０１および２０２のイコライ
ズが、前回選択されたメモリセルとは異なるメモリセル
からのデータ読出のために、外部アドレス信号φ１〜φ
ｎが切換わってからある時間τだけ経過した後に解除さ
れる。、このため、選択状態のブロックにおいて、選択
されたメモリセルの記憶データは、従来通り、選択され
たビット線対ＢＬ，このビット線対ＢＬに接続されたセ
ンスアンプ１４，およびトランスファゲート１５を介し
て、入出力線対２に現われる。

【００８７】一方、非選択状態のブロックにおいては、
従来と異なり、入出力線２０１および２０２のイコライ
ズは、外部アドレス信号φ１〜φｎが切換わってからも
解除されない。しかしながら、非選択状態のブロックに
おいては、いずれのメモリセルＭＣの記憶データも入出
力線対２に現われる必要はない。したがって、非選択状
態のブロックの入出力線２０１および２０２のイコライ
ズが解除されなくとも、何ら問題は生じない。

【００８８】このように、本実施例では、データ線２０
１，２０２のイコライズのためにすべてのブロック１０
１〜１０８のそれぞれの入出力線対２に接続されたトラ
ンジスタ４０（以下、イコライズトランジスタと呼ぶ）
のうち、１回の読出サイクルにおいてゲート電位を切換
えられるのは、選択状態にある１つのブロックに対応し
て設けられた１つのみである。このため、データ読出時
においてイコライズトランジスタ４０のゲートの充放電
のために消費される電流は、従来に比べ大幅に減少す
る。

【００８９】上記実施例では、どのブロックが選択状態
とされるかを判別するために、各ブロックに対応して選
択ブロック判別回路１７が設けられ、各選択ブロック判
別回路１７の出力によって、対応するブロックのイコラ
イズトランジスタ４０が他のイコライズトランジスタと
は独立に制御されたが、各イコライズトランジスタ４０
を他のイコライズトランジスタと独立に制御するため
に、すべてのイコライズトランジスタ４０のゲートにそ
れぞれ供給されるべき複数の制御信号が、一括して発生
されてもよい。図４は、そのような場合のＤＲＡＭの全
体構成を示す概略ブロック図であり、本発明の他の実施
例を示す。

【００９０】図４を参照して、このＤＲＡＭは、図１に
示された実施例の場合と異なり、選択ブロック判別回路
１９の出力信号がイコライズ制御信号発生回路２０に入
力され、イコライズ制御信号発生回路２０からすべての
イコライズ回路４にそれぞれ別々のイコライズ制御信号
ＥＱ１〜ＥＱ８が供給される。

【００９１】本実施例のＤＲＡＭの、選択ブロック判別
回路１９およびイコライズ制御信号発生回路２０ならび
にイコライズ回路４以外の構成および動作は図１のＤＲ
ＡＭの場合と同様であるので説明は省略する。

【００９２】選択ブロック判別回路１９は、先に述べた
実施例の場合と異なり、Ｘプリデコーダ８およびＹプリ
デコーダ９の出力信号をデコードして、メモリセルアレ
イ１を構成するブロック１０１〜１０８がそれぞれ選択
状態であるか否かを示す８個の信号ＢＳ１〜ＢＳ８を発
生する。

【００９３】本実施例では、選択ブロック判別回路１９
の出力信号ＢＳ１〜ＢＳ８の各々は、ハイレベルである
ときに対応するブロックが選択状態であることを示し、
ローレベルであるときに対応するブロックが非選択状態
であることを示すものとする。

【００９４】イコライズ制御信号発生回路２０は、コン
トロール回路１１によって制御されて、データ読出時
に、アドレス変化検知回路１０からの検知信号に応答し
て、選択ブロック判別回路１９によって選択状態である
と判別された１つのブロックに対応するイコライズ回路
４に供給されるべきイコライズ制御信号のみをハイレベ
ルにし、他の７つのイコライズ制御信号をすべてローレ
ベルにする。

【００９５】図６は、各イコライズ回路４の構成を示す
回路図である。図６には、１つのイコライズ回路４の構
成のみが代表的に示される。

【００９６】図６を参照して、本実施例では、各イコラ
イズ回路４は、図７に示される従来のＤＲＡＭの場合と
同様に、対応するブロックの入出力線２０１および２０
２間に接続されたＮチャネルＭＯＳトランジスタ４０の
みによって構成される。

【００９７】イコライズ制御信号発生回路２０からのイ
コライズ制御信号ＥＱ１〜ＥＱ８の各々は、対応するイ
コライズトランジスタ４０のゲートに与えられる。

【００９８】図５は、イコライズ制御信号発生回路２０
の構成例を示す回路図である。図５を参照して、イコラ
イズ制御信号発生回路２０は、たとえば、イコライズ原
信号発生回路２１と、各ブロック１０１〜１０８に対応
して設けられたＮＡＮＤゲート２２およびインバータ２
３とを含む。

【００９９】イコライズ原信号発生回路２１は、コント
ロール回路１１によって制御されて、データ読出時に、
アドレス変化検知回路１０からの検知信号に応答して、
一定期間τだけハイレベルとなる信号を発生する。すな
わち、イコライズ原信号発生回路２１からは、図１にお
けるイコライズ制御信号発生回路５から発生されると同
じ信号、すなわち、イコライズ制御信号ＥＱが発生され
る。

【０１００】各インバータ２３は、イコライズ原信号発
生回路２１の出力信号ＥＱを反転して対応するＮＡＮＤ
ゲート２２に与える。

【０１０１】各ＮＡＮＤゲート２２は、対応するインバ
ータ２３の出力信号と、選択ブロック判別回路１９の出
力信号ＢＳ１〜ＢＳ８のうち、対応するブロックが選択
状態か非選択状態かを示す１つの信号とを受ける。それ
ぞれのＮＡＮＤゲート２２の出力信号が、８個のイコラ
イズ制御信号ＥＱ１〜ＥＱ８として用いられる。

【０１０２】したがって、各イコライズ制御信号ＥＱ１
〜ＥＱ８は、対応する判別信号ＢＳ〜ＢＳ８がハイレベ
ルであるときに、イコライズ制御信号ＥＱと同じ論理レ
ベルを示し、対応する判別信号がローレベルであるとき
に、イコライズ制御信号ＥＱの論理レベルにかかわらず
ハイレベルを示す。つまり、各イコライズ制御信号ＥＱ
１〜ＥＱ８は、データ読出時に、対応するブロックが選
択状態であるときにのみアドレス変化検知回路１０から
の検知信号に応答して一定期間後にローレベルとなる一
方、対応するブロックが非選択状態であるときには、ア
ドレス変化検知回路１０から検知信号が出力されてもロ
ーレベルとならない。

【０１０３】したがって、各イコライズトランジスタ４
０は、対応するブロックが選択状態でない限り、ゲート
電位をハイレベルのまま保持されて、対応するブロック
の入出力線２０１および２０２をイコライズし続ける。

【０１０４】それゆえ、本実施例においても、先に述べ
た実施例の場合と全く同様の効果が得られる。上記いず
れの実施例においても、イコライズトランジスタ４０
は、ＮチャネルＭＯＳトランジスタであったが、Ｐチャ
ネルＭＯＳトランジスタであってもよい。もちろん、こ
のような場合には、各イコライズトランジスタのゲート
に与えられる制御信号が、対応するブロックが選択状態
であるときに、アドレス変化検知回路１０からの検知信
号に応答して一定期間後にハイレベルとなり、対応する
ブロックが非選択状態であるときに、アドレス変化検知
回路１０からの検知信号の発生にかかわらず、ローレベ
ルのままであるように、選択ブロック判別回路１７，１
９およびイコライズ制御信号発生回路５，２０が構成さ
れる。

【０１０５】また、データ読出時およびデータ書込時に
同時に活性化されるブロックの数が複数であっても、上
記実施例の場合と同様の効果が得られる。

【０１０６】上記実施例では、データ書込み時に外部デ
ータを取り込むための入力線と、データ読出時に読出デ
ータを外部に伝達するための出力線とが、共通の信号線
（入出力線対２）で構成されたがこれらが別々の信号線
で構成される装置にも本発明は適用可能である。

【０１０７】なお、本発明は、メモリセルアレイが８個
のブロックに分割されたＤＲＡＭにのみ適用されるもの
ではなく、メモリセルアレイが複数のブロックに分割さ
れ、かつ、各出力線対をイコライズする必要のある半導
体記憶装置全般に適用可能である。

【０１０８】

【発明の効果】以上のように、本発明によれば、任意の
メモリセルからデータを読出すための入出力線のイコラ
イズ解除が、このメモリセルが存在するメモリセルアレ
イブロックにおいてのみ行なわれるので、出力線対のイ
コライズおよびその解除のために消費される充放電電流
が大幅に低減される。この結果、メモリセルアレイの分
割数の増大に伴う、出力線対のイコライズおよびその解
除の際に生じる充放電電流の増大によって半導体記憶装
置の消費電力の低減が妨げられることはない。

【図面の簡単な説明】

【図１】本発明の一実施例のＤＲＡＭの全体構成を示す
概略ブロック図である。

【図２】図１における任意の１つのイコライズ回路およ
びその付近の構成を示す回路図である。

【図３】図１のＤＲＡＭのデータ読出時の動作を説明す
るためのタイミングチャート図である。

【図４】本発明の他の実施例のＤＲＡＭの全体構成を示
す概略ブロック図である。

【図５】図４における選択ブロック判別回路の構成例を
示す回路図である。

【図６】図４における任意の１つのイコライズ回路の構
成を示す回路図である。

【図７】ブロック分割された従来のＤＲＡＭの全体構成
を示す概略ブロック図である。

【図８】図７における任意の１つのブロックの内部構成
を示す回路図である。

【図９】図７における任意の１つのイコライズ回路の構
成を示す回路図である。

【図１０】図７のＤＲＡＭのデータ読出時の動作を説明
するためのタイミングチャート図である。

【符号の説明】

１ メモリセルアレイ ２ 入出力線対 ３ プリアンプ ４，１８ イコライズ回路 ５ イコライズ制御信号発生回路 ６ Ｘアドレスバッファ ７ Ｙアドバッファ ８ Ｘプリデコーダ ９ Ｙプリデコーダ １０ アドレス変化検知回路 １１ コントロール回路 １７，１９ 選択ブロック判別回路 １０１〜１０８ メモリセルアレイブロック なお、図中、同一番号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 各々が複数のメモリセルを含む複数のブ
   ロックと、 前記複数のブロックに対応して設けられ、各々が、対応
   するブロックから外部への相補データ信号の伝達を担う
   第１および第２の出力線を含む複数の出力線対と、 アドレス信号に応答して、前期複数のブロックのうちの
   いずれかを選択する選択手段と、 前記複数のブロックに対応して設けられ、各々が、対応
   するブロックの第１および第２の出力線をイコライズす
   る、複数のイコライズ手段と、 データ読出時に、前記アドレス信号の切換りに応答し
   て、前記選択手段によって選択されたブロックに対応し
   て設けられたイコライズ手段によるイコライズを解除す
   るイコライズ制御手段とをさらに備えた、半導体記憶装
   置。
2. 【請求項２】 前記複数のイコライズ手段の各々は、対
   応する出力線対を構成する第１および第２の出力線にそ
   れぞれ接続された第１および第２の導通端子と、制御端
   子とを有する電界効果半導体素子を含み、 前記イコライズ制御手段は、前記電界効果半導体素子の
   制御端子の電位を制御する、請求項１記載の半導体記憶
   装置。
3. 【請求項３】 各々が複数のメモリセルを有する複数の
   メモリセルブロック、 前記複数のメモリセルブロックに対応して設けられ、各
   々が対応するメモリセルブロックの選択されたメモリセ
   ルから読み出されたデータに基づいた相補データ信号を
   伝達するための複数の出力線対、および前記複数の出力
   線対に対応して設けられ、各々が前記複数のメモリセル
   ブロックのいずれかを選択するためのブロック判別信号
   に基づいた制御信号に応答して、対応する出力線対をイ
   コライズするための複数のイコライズ手段を備えた半導
   体記憶装置。