JP2009055525A - アナログメモリ回路及び映像信号処理回路 - Google Patents

Abstract

【課題】入力信号の信号レベルに応じた電荷を精度良く保持する。
【解決手段】入力信号の信号レベルに応じた電荷を保持するためのキャパシタと、電荷の入力を制御する入力制御信号が電荷の入力を指示する一方の論理レベルの場合、入力信号をキャパシタの一端に入力する入力回路と、電荷の出力を制御する出力制御信号が電荷の出力を指示する一方の論理レベルの場合、キャパシタに蓄積された電荷を出力する出力回路と、出力制御信号が他方の論理レベルの場合、所定レベルの電圧をキャパシタの他端に印加する電荷保持回路と、を備える。
【選択図】図１

Description

本発明は、アナログメモリ回路及び映像信号処理回路に関する。

テレビ放送等の映像信号として、輝度信号及び色信号が合成されたコンポジット信号が用いられている。このような映像信号を処理する映像信号処理回路では、コンポジット信号から輝度信号及び色信号を抽出する処理が行われる。コンポジット信号から輝度信号及び色信号を抽出する際には、隣り合う水平走査線間等における輝度信号及び色信号の相関性が利用されることが多い。そのため、映像信号処理回路では、複数の水平走査線におけるコンポジット信号を生成するために、コンポジット信号を所定時間遅延させて出力するための回路が用いられることが多い。

図５は、コンポジット信号を遅延させて出力させるために用いられるアナログメモリ回路の一般的な構成を示す図である（例えば、特許文献１）。アナログメモリ回路１００は、コンポジット信号をサンプリングするためのキャパシタＣｎ（ｎ＝１，２，…，ｍ）と、キャパシタＣｎにおける映像信号の入出力を制御するためのＮチャネルＭＯＳＦＥＴ１１１−ｎ〜１１４−ｎ（ｎ＝１〜ｍ）と、オペアンプ１２０とを含んで構成されている。そして、ＮチャネルＭＯＳＦＥＴ１１１−ｎ〜１１４−ｎのオンオフのタイミングが制御回路１５０によって制御されることにより、オペアンプ１２０の出力端子から、コンポジット信号を遅延させた出力信号が出力されることとなる。

例えば、ＮチャネルＭＯＳＦＥＴ１１１−１，１１２−１がオンになると、コンポジット信号がキャパシタＣ１に入力され、コンポジット信号の信号レベルに応じた電荷がキャパシタＣ１に蓄積される。キャパシタＣ１への電荷蓄積が完了すると、ＮチャネルＭＯＳＦＥＴ１１１−１，１１２−１がオフになり、その後、ＮチャネルＭＯＳＦＥＴ１１１−２，１１２−２がオンになると、コンポジット信号がキャパシタＣ２に入力され、キャパシタＣ２に電荷が蓄積される。また、キャパシタＣ１への電荷蓄積が行われている際には、ＮチャネルＭＯＳＦＥＴ１１３−２，１１４−２がオンとなってキャパシタＣ２に蓄積されている電荷が出力され、キャパシタＣｍへの電荷蓄積が行われている際には、ＮチャネルＭＯＳＦＥＴ１１３−１，１１４−１がオンとなってキャパシタＣ１に蓄積されている電荷が出力される。つまり、キャパシタＣｎに蓄積された電荷は、その後、ｎ−１回目のサンプリングのタイミングに、遅延されたコンポジット信号として出力されることとなる。
特開２００７−３６８７２号公報

このようなアナログメモリ回路１００では、キャパシタＣｎに電荷が蓄積された後、その電荷が出力されるまでの間、ＮチャネルＭＯＳＦＥＴ１１１−ｎ〜１１４−ｎはオフであり、キャパシタＣｎの両端はフローティングの状態となる。

ここで、キャパシタＣｎは、例えば図６に示す構成とすることができる。図６に示すキャパシタＣｎにおいては、ｐ型半導体基板１６０の上に形成されたｎ型不純物拡散領域１６２が下部電極となり、ｎ型不純物拡散領域１６２の上に絶縁膜としてシリコン酸化膜１６４が形成され、シリコン酸化膜１６４の上に形成されたポリシリコン層１６６が上部電極となっている。そして、キャパシタＣｎを用いてアナログメモリ回路１００を構成する場合、上部電極がＮチャネルＭＯＳＦＥＴ１１１−ｎ，１１３−ｎのソースと接続され、下部電極がＮチャネルＭＯＳＦＥＴ１１２−ｎ，１１４−ｎのドレインと接続される。

図６に示した構成のキャパシタＣｎの両端がフローティングの状態になると、ｎ型不純物拡散領域１６２と、ｐ型半導体基板１６０との間が、仮想的な抵抗１７０を介して電気的に接続された状態となり、蓄積された電荷がリークすることとなる。そして、キャパシタＣｎに蓄積された電荷がリークによって減少すると、入力されるコンポジット信号の信号レベルに応じた電荷を精度良く保持することができなくなり、再生される映像の品質劣化を招くこととなる。

本発明は上記課題を鑑みてなされたものであり、入力信号の信号レベルに応じた電荷を精度良く保持することを目的とする。

上記目的を達成するため、本発明のアナログメモリ回路は、入力信号の信号レベルに応じた電荷を保持するためのキャパシタと、前記電荷の入力を制御する入力制御信号が前記電荷の入力を指示する一方の論理レベルの場合、前記入力信号を前記キャパシタの一端に入力する入力回路と、前記電荷の出力を制御する出力制御信号が前記電荷の出力を指示する一方の論理レベルの場合、前記キャパシタに蓄積された電荷を出力する出力回路と、前記出力制御信号が他方の論理レベルの場合、所定レベルの電圧を前記キャパシタの他端に印加する電荷保持回路と、を備えることとする。

入力信号の信号レベルに応じた電荷を精度良く保持することができる。

図１は、本発明の一実施形態であるテレビ受信システムの構成を示す図である。テレビ受信システム１０は、アンテナ１２、チューナ１４、ＳＡＷ（Surface Acoustic Wave）フィルタ１６、中間周波フィルタ１８、映像検波回路２０、映像信号処理回路２２、及びディスプレイ２４を含んで構成されている。

チューナ１４は、アンテナ１２を介して受信されるテレビ放送の信号から受信対象のチャンネルの信号を抽出して出力する。ＳＡＷフィルタ１６は、チューナ１４から出力される信号に含まれる隣接チャンネルの信号を抑圧して出力する。中間周波フィルタ１８は、ＳＡＷフィルタ１６から出力される信号を中間周波数の信号に変換して出力する。映像検波回路２０は、中間周波フィルタ１８から出力される中間周波数の信号を検波し、コンポジット信号として出力する。

映像信号処理回路２２は、映像検波回路２０からの入力信号であるコンポジット信号（映像信号）に基づいてＲＧＢ信号を生成してディスプレイ２４に出力する回路であり、メモリ回路２６、比較回路２８、Ｙ／Ｃ分離回路３０、及びＲＧＢドライバ３２を含んで構成されている。メモリ回路２６は、映像検波回路２０から出力されるコンポジット信号を、水平走査線の周期に応じた所定時間遅延させる遅延回路であり、複数の水平走査線のコンポジット信号を出力することができる。比較回路２８は、メモリ回路２６から出力される複数の水平走査線のコンポジット信号を互いに比較することにより、これらの水平走査線間の相関関係を示す信号を出力する。Ｙ／Ｃ分離回路３０は、比較回路２８から出力される信号に基づいて、メモリ回路２６から出力される複数の水平走査線のコンポジット信号から輝度信号（Ｙ）及び色信号（Ｃ）を生成して出力する。ＲＧＢドライバ３２は、Ｙ／Ｃ分離回路３０から出力される輝度信号及び色信号からＲＧＢ信号を生成して出力する。

図２は、メモリ回路２６の構成例を示す図である。メモリ回路２６は、アナログメモリユニット４０，４２を含んで構成されている。アナログメモリユニット４０，４２は、それぞれ、水平同期パルスやクロックパルス等の制御信号に基づいて、入力されるコンポジット信号を１水平走査線分遅延させて出力する。したがって、アナログメモリユニット４０から出力されるＨ１信号は、メモリ回路２６に入力されるコンポジット信号（Ｈ２信号）の１つ前の水平走査線の信号となり、アナログメモリユニット４２から出力されるＨ０信号は、Ｈ１信号の１つ前の水平走査線の信号となっている。

図３は、アナログメモリユニット４０の構成例を示す図である。アナログメモリユニット４０は、アナログメモリ回路５０及び制御回路５２を含んで構成されている。アナログメモリ回路５０は、入力されるコンポジット信号をサンプリングして保持する回路であり、キャパシタＣｎ（ｎ＝１〜ｍ）、ＮチャネルＭＯＳＦＥＴ６１−ｎ〜６４−ｎ（ｎ＝１〜ｍ）、ＮＯＴ回路６６−ｎ（ｎ＝１〜ｍ）、及びオペアンプ６８を含んで構成されている。また、制御回路５２は、Ｄ型フリップフロップ（Ｄ−ＦＦ）７０−ｎ（ｎ＝１〜ｍ）を含んで構成されている。なお、ｍは、所定周波数のクロックパルスによる１水平走査線分のコンポジット信号のサンプリング数に相当する。なお、アナログメモリユニット４２もアナログメモリユニット４０と同様に構成することができる。また、ＮチャネルＭＯＳＦＥＴ６１−ｎ（第１スイッチング素子）が本発明の入力回路に相当し、ＮチャネルＭＯＳＦＥＴ６２−ｎ（第２スイッチング素子）が本発明の電荷保持回路に相当し、ＮチャネルＭＯＳＦＥＴ６３−ｎ（第３スイッチング素子）、ＮチャネルＭＯＳＦＥＴ６４−ｎ（第４スイッチング素子）、及びオペアンプ６８が本発明の出力回路に相当する。

ＮチャネルＭＯＳＦＥＴ６１−１は、アナログメモリ回路５０に入力されるコンポジット信号がドレインに入力されており、キャパシタＣ１の一端（上部電極）とソースが接続され、Ｄ−ＦＦ７０−１から出力される制御信号Ｓ−１がゲートに入力されている。ＮチャネルＭＯＳＦＥＴ６２−１は、キャパシタＣ１の他端（下部電極）とドレインが接続され、所定レベルの基準電圧Ｖrefがソースに印加され、Ｄ−ＦＦ７０−ｍから出力される制御信号Ｓ−ｍがＮＯＴ回路６６−１を介してゲートに入力されている。ＮチャネルＭＯＳＦＥＴ６３−１は、オペアンプ６８の出力端子とドレインが接続され、キャパシタＣ１の一端（上部電極）とソースが接続され、制御信号Ｓ−ｍがゲートに入力されている。ＮチャネルＭＯＳＦＥＴ６４−１は、キャパシタＣ１の他端（下部電極）とドレインが接続され、オペアンプ６８の−入力端子とソースが接続され、制御信号Ｓ−ｍがゲートに入力されている。

したがって、制御信号Ｓ−１がＨレベル、制御信号Ｓ−ｍがＬレベルになると、ＮチャネルＭＯＳＦＥＴ６１−１，６２−１がオンとなって、コンポジット信号の信号レベルに応じた電荷がキャパシタＣ１に蓄積され、制御信号Ｓ−１がＬレベル、制御信号Ｓ−ｍがＨレベルになると、ＮチャネルＭＯＳＦＥＴ６３−１，６４−１がオンとなって、キャパシタＣ１に蓄積された電荷が出力される。また、その他のＮチャネルＭＯＳＦＥＴ６１−ｎ〜６４−ｎ（ｎ＝２〜ｍ）、キャパシタＣｎ（ｎ＝２〜ｍ）、及びＮＯＴ回路６６−ｎ（ｎ＝２〜ｍ）についても同様の構成となっている。なお、制御信号Ｓ−ｎ（ｎ＝１〜ｍ）が本発明の入力制御信号及び出力制御信号に相当する。

オペアンプ６８は、＋入力端子に所定レベルの基準電圧Ｖrefが印加され、−入力端子がＮチャネルＭＯＳＦＥＴ６４−ｎのソースと接続され、出力端子がＮチャネルＭＯＳＦＥＴ６３−ｎのドレインと接続されている。したがって、ＮチャネルＭＯＳＦＥＴ６３−ｎ，６４−ｎがオンの場合にオペアンプ６８の出力端子から出力される信号は、キャパシタＣｎに蓄積された電荷に応じた信号レベルとなる。つまり、ＮチャネルＭＯＳＦＥＴ６１−ｎ，６２−ｎがオンとなってキャパシタＣｎにサンプリングされたコンポジット信号が、ＮチャネルＭＯＳＦＥＴ６３−ｎ，６４−ｎがオンとなったタイミングでオペアンプ６８の出力端子から出力されることとなる。

Ｄ−ＦＦ７０−ｎ（ｎ＝１〜ｍ）はシフトレジスタを構成しており、先頭のＤ−ＦＦ７０−１のデータ入力端子Ｄに水平同期パルスが入力され、各Ｄ−ＦＦ７０−ｎのクロック入力端子Ｃにはサンプリング用のクロックパルスが入力されている。そして、Ｄ−ＦＦ７０−ｎのデータ出力端子Ｑから出力される信号が制御信号Ｓ−ｎとなっている。したがって、水平同期パルスが発生した後、クロックパルスが発生する度に、制御信号Ｓ−１，Ｓ−２，…，Ｓ−ｍの順にＨレベルとなっていく。なお、水平同期パルスのパルス幅はクロックパルスの１周期より短く、制御信号Ｓ−ｎ（ｎ＝１〜ｍ）のうち、あるタイミングにおいてＨレベルとなる信号は１つのみであることとする。

同期回路５２から出力される制御信号Ｓ−ｎがこのように変化することにより、アナログメモリ回路５０では、コンポジット信号がキャパシタＣ１，Ｃ２，…，Ｃｍの順にサンプリングされていくこととなる。そして、キャパシタＣ１にサンプリングされたコンポジット信号は、キャパシタＣｍにコンポジット信号がサンプリングされるタイミングで出力され、キャパシタＣ２にサンプリングされたコンポジット信号は、キャパシタＣ１にコンポジット信号がサンプリングされるタイミングで出力される。つまり、キャパシタＣｎにサンプリングされたコンポジット信号は、１水平走査線分だけ保持された後に出力されることとなる。

また、アナログメモリ回路５０では、ＮチャネルＭＯＳＦＥＴ６２−ｎのゲートには、ＮチャネルＭＯＳＦＥＴ６３−ｎ，６４−ｎのゲートに入力される制御信号をＮＯＴ回路６６−ｎで反転した信号が入力されている。したがって、ＮチャネルＭＯＳＦＥＴ６１−ｎ，６２−ｎがオンの状態でキャパシタＣｎにコンポジット信号がサンプリングされた後、ＮチャネルＭＯＳＦＥＴ６３−ｎ，６４−ｎがオンとなってサンプリングされたコンポジット信号が出力されるまでの間、ＮチャネルＭＯＳＦＥＴ６２−ｎはオンとなり、キャパシタＣｎの他端（下部電極）には所定レベルの基準電圧Ｖrefが印加されることとなる。つまり、コンポジット信号の信号レベルに応じた電荷がキャパシタＣｎに蓄積されている間に、キャパシタＣｎの下部電極（例えばｎ型不純物拡散領域）から基板（例えばｐ型半導体基板）へのリークが発生したとしても、キャパシタＣｎの下部電極に所定レベルの基準電圧Ｖrefが印加されているため、リークによる電荷の変動を抑制することが可能となる。

比較回路２８は、メモリ回路２６から出力される、基準となる水平走査線のコンポジット信号であるＨ１信号、Ｈ１信号の１つ前の水平走査線のコンポジット信号であるＨ０信号、Ｈ１信号の１つ後の水平走査線のコンポジット信号であるＨ２信号に基づいて、Ｈ１信号とＨ０信号との相関関係を示す信号、及び、Ｈ１信号とＨ２信号との相関関係を示す信号を出力する。

Ｈ１信号とＨ０信号との相関関係は、例えば、数式（１）に示す共分散Ｓ₀₁によって評価することができる。また、Ｈ１信号とＨ２信号との相関関係は、例えば、数式（２）に示す共分散Ｓ₂₁によって評価することができる。

なお、Ｈｋ（ｉ）はＨｋ信号のｉ番目のサンプリング値、Ｈｋ_aveはＨｋ信号の平均値を示すものであり（ｋ＝０，１，２）、ｍは１水平走査線分のコンポジット信号のサンプリング数である。

数式（１），（２）によって求められる共分散Ｓ₀₁，Ｓ₀₂は、対象となる信号の相関が強いほど大きくなり、相関が弱いほど小さくなる。そのため、比較回路２８は、共分散Ｓ₀₁，Ｓ₀₂に基づいて、相関が強い２つの信号の加減算によってＹ／Ｃ分離処理を行うように指示する信号を出力する。例えば、共分散Ｓ₀₁が共分散Ｓ₀₂より大きい場合、信号Ｈ１と信号Ｈ０との相関の方が、信号Ｈ１と信号Ｈ２との相関より強いため、信号Ｈ１と信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する信号が出力されることとなる。また、水平走査線間の相関が弱く、２つの水平走査線のコンポジット信号の加減算ではＹ／Ｃ分離処理を行うことができないほど共分散Ｓ₀₁，Ｓ₀₂が小さい場合には、比較回路２８は、信号Ｈ１に対するフィルタリング処理によってＹ／Ｃ分離処理を行うように指示する信号を出力する。

図４は、Ｙ／Ｃ分離回路３０の構成例を示す図である。Ｙ／Ｃ分離回路３０は、加減算フィルタ回路８０及びＣＲフィルタ回路８２を含んで構成されている。また、加減算フィルタ回路８０は、選択回路９０、加算回路９２、及び減算回路９４を含んで構成され、ＣＲフィルタ回路８２は、トラップフィルタ９６及びバンドパスフィルタ９８を含んで構成される。

加減算フィルタ回路８０は、比較回路２８からの信号が、相関が強い２つの信号の加減算によってＹ／Ｃ分離処理を行うように指示する信号である場合に、輝度信号（Ｙ）及び色信号（Ｃ）を生成する。具体的には、選択回路９０は、比較回路２８からの信号に基づいて、信号Ｈ１及び信号Ｈ０、または、信号Ｈ１及び信号Ｈ２のうち、相関の強い２つの信号を選択して出力する。加算回路９２は、比較回路９０から出力される２つの信号を加算することにより、コンポジット信号から輝度信号を抽出する。減算回路９４は、比較回路９０から出力される２つの信号を用いて、一方の信号から他方の信号を減算することにより、コンポジット信号から色信号を抽出する。

ＣＲフィルタ回路８２は、比較回路２８からの信号が、信号Ｈ１に対するフィルタリング処理によってＹ／Ｃ分離処理を行うように指示する信号である場合に、輝度信号（Ｙ）及び色信号（Ｃ）を生成する。トラップフィルタ９６は、入力される信号Ｈ１を、色信号の周波数帯域に応じた所定の中心周波数帯域を減衰させて出力することにより、コンポジット信号から輝度信号を抽出する。バンドパスフィルタ９８は、入力される信号Ｈ１のうち、色信号の周波数帯域に応じた所定の中心周波数帯域を通過させることにより、コンポジット信号から色信号を抽出する。

以上、本実施形態のテレビ受信システムについて説明した。前述したように、アナログメモリ回路５０におけるキャパシタＣｎ（ｎ＝１〜ｍ）では、コンポジット信号の信号レベルに応じた電荷が保持されている間、下部電極に所定レベルの基準電圧Ｖrefが印加されるため、キャパシタＣｎの下部電極から基板へのリークによる電荷の変動が抑制され、コンポジット信号の信号レベルに応じた電荷が精度良く保持されることとなる。

なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

例えば、本実施形態では、テレビ受信システムにおいてコンポジット信号を所定時間記憶するためにアナログメモリ回路を用いることとしたが、テレビ受信システムに限らず、入力信号の信号レベルに応じた電荷を精度良く記憶するための回路として、アナログメモリ回路を用いることが可能である。

本発明の一実施形態であるテレビ受信システムの構成を示す図である。 メモリ回路の構成例を示す図である。 アナログメモリユニットの構成例を示す図である。 Ｙ／Ｃ分離回路の構成例を示す図である。 アナログメモリ回路の一般的な構成を示す図である。 キャパシタの構成例を示す図である。

符号の説明

１０ 映像信号処理回路
１２ アンテナ
１４ チューナ
１６ ＳＡＷフィルタ
１８ 中間周波フィルタ
２０ 映像検波回路
２２ 映像信号処理回路
２４ ディスプレイ
２６ メモリ回路
２８ 比較回路
３０ Ｙ／Ｃ分離回路
３２ ＲＧＢドライバ
４０，４２ アナログメモリユニット
５０ アナログメモリ回路
５２ 制御回路
６１−ｎ〜６４−ｎ ＮチャネルＭＯＳＦＥＴ
６６−ｎ ＮＯＴ回路
６８ オペアンプ
７０−ｎ Ｄ型フリップフロップ
８０ 加減算フィルタ回路
８２ ＣＲフィルタ回路
９０ 選択回路
９２ 加算回路
９４ 減算回路
９６ トラップフィルタ
９８ バンドパスフィルタ

Claims (4)

1. 入力信号の信号レベルに応じた電荷を保持するためのキャパシタと、
   前記電荷の入力を制御する入力制御信号が前記電荷の入力を指示する一方の論理レベルの場合、前記入力信号を前記キャパシタの一端に入力する入力回路と、
   前記電荷の出力を制御する出力制御信号が前記電荷の出力を指示する一方の論理レベルの場合、前記キャパシタに蓄積された電荷を出力する出力回路と、
   前記出力制御信号が他方の論理レベルの場合、所定レベルの電圧を前記キャパシタの他端に印加する電荷保持回路と、
   を備えることを特徴とするアナログメモリ回路。
2. 請求項１に記載のアナログメモリ回路であって、
   前記入力回路は、
   前記入力制御信号が前記一方の論理レベルの場合にオンとなって前記入力信号を前記キャパシタの一端に入力する第１スイッチング素子であり、
   前記電荷保持回路は、
   前記出力制御信号が前記他方の論理レベルの場合にオンとなって前記所定レベルの電圧を前記キャパシタの他端に印加する第２スイッチング素子であり、
   前記出力回路は、
   一方の入力端子に前記所定レベルの電圧が印加されるオペアンプと、
   前記出力制御信号が前記一方の論理レベルの場合にオンとなって前記キャパシタの一端を前記オペアンプの出力端子と電気的に接続する第３スイッチング素子と、
   前記出力制御信号が前記一方の論理レベルの場合にオンとなって前記キャパシタの他端を前記オペアンプの他方の入力端子と電気的に接続する第４スイッチング素子と、
   を含んで構成されることを特徴とするアナログメモリ回路。
3. 輝度信号及び色信号が合成された映像信号の信号レベルに応じた電荷を保持するためのキャパシタと、
   前記電荷の入力を制御する入力制御信号が前記電荷の入力を指示する一方の論理レベルの場合、前記映像信号を前記キャパシタの一端に入力する入力回路と、
   前記電荷の出力を制御する出力制御信号が前記電荷の出力を指示する一方の論理レベルの場合、前記キャパシタに蓄積された電荷を出力する出力回路と、
   前記出力制御信号が他方の論理レベルの場合、所定レベルの電圧を前記キャパシタの他端に印加する電荷保持回路と、
   前記キャパシタに、前記映像信号をサンプリングさせ、サンプリングから所定時間後に前記映像信号を出力させるべく、前記入力制御信号及び前記出力制御信号を制御する制御回路と、
   前記キャパシタから出力される遅延された映像信号に基づいて、前記輝度信号又は前記色信号の少なくとも一方を生成するＹ／Ｃ分離回路と、
   を備えることを特徴とする映像信号処理回路。
4. 請求項３に記載の映像信号処理回路であって、
   前記入力回路は、
   前記入力制御信号が前記一方の論理レベルの場合にオンとなって前記映像信号を前記キャパシタの一端に入力する第１スイッチング素子であり、
   前記電荷保持回路は、
   前記出力制御信号が前記他方の論理レベルの場合にオンとなって前記所定レベルの電圧を前記キャパシタの他端に印加する第２スイッチング素子であり、
   前記出力回路は、
   一方の入力端子に前記所定レベルの電圧が印加されるオペアンプと、
   前記出力制御信号が前記一方の論理レベルの場合にオンとなって前記キャパシタの一端を前記オペアンプの出力端子と電気的に接続する第３スイッチング素子と、
   前記出力制御信号が前記一方の論理レベルの場合にオンとなって前記キャパシタの他端を前記オペアンプの他方の入力端子と電気的に接続する第４スイッチング素子と、
   を含んで構成されることを特徴とする映像信号処理回路。

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