JP5017199B2 - 遅延回路 - Google Patents

Description

本発明は、映像信号処理に用いられる遅延回路に関する。

テレビ受信システムにはアナログ信号を遅延させる遅延回路が種々用いられている。
遅延回路の一例としては、特許文献１に示す構成を有するものがある。以下、図５を参照して、色櫛形フィルタに含まれる、ＰＡＬ方式の色差信号を１Ｈ遅延させる遅延回路１００について説明する。

遅延回路１００は、サンプルホールド回路１０１と、クロック信号出力回路１０２とから構成される。
サンプルホールド回路１０１は、複数のメモリ単位１１１−１〜１１１−ｍ、及びオペアンプ１１２からなるアナログメモリ回路１１０と、フリップフロップ（ＦＦ１〜ＦＦｍ）を有するシフトレジスタからなる制御回路１２０とから構成される。かかる構成のサンプルホールド回路１０１は、スイッチドキャパシタと呼ばれている。

アナログメモリ回路１１０を構成するメモリ単位１１１−１〜１１−ｍは、１Ｈの色差信号に対するサンプリング数ｍ設けられる。これによって、アナログメモリ回路１１０に１Ｈ分の色差信号をサンプリングして保持できる。

メモリ単位１１１−１〜１１１−ｍの各々は、キャパシタＣと、色差信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子Ｔｉａ、Ｔｉｂと、キャパシタＣの両端をオペアンプ１１２のフィードバック回路に接続するためのスイッチング素子Ｔｏａ、Ｔｏｂとを含んで構成される。以下、メモリ単位１１１−１を採り上げて説明する。

メモリ単位１１１−１は、トランジスタＴｉａ、Ｔｏａ、Ｔｉｂ、Ｔｏｂ及びキャパシタＣを含んで構成される。
トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してキャパシタＣの一端へ色差信号の電圧値が入力される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ１１２の出力端子と、キャパシタＣの一端が接続される。

トランジスタＴｉｂのゲートがハイレベルになると、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの他端が接地される。また、トランジスタＴｏｂのゲートがハイレベルになると、トランジスタＴｏｂのドレイン−ソース間を介してオペアンプ１１２の反転入力端子と、キャパシタＣの他端が接続される。

メモリ単位１１１−２〜１１１−ｍについてもメモリ単位１１１−１と同様の構成を有する。メモリ単位１１１−１のトランジスタＴｉａ及びトランジスタＴｉｂのゲートは短絡され、次段のメモリ単位１１１−２のトランジスタＴｏａ及びトランジスタＴｏｂのゲートに共通に接続される。同様に、メモリ単位１１１−（ｎ−１）（ｎ＝１、２、…、ｍ）もそれぞれ次段のメモリ単位１１１−ｎに接続される。

制御回路１２０は、複数のメモリ単位１１１−１〜１１１−ｍの中から色差信号の電圧値を記憶させるメモリ単位と色差信号の電圧値を出力させるメモリ単位とを順に選択するために設けられる。制御回路１２０は、メモリ単位１１１−１〜１１１−ｍと等しい数ｍのＦＦ１〜ＦＦｍの直列回路であるシフトレジスタを含んで構成される。

ＦＦ（ｎ−１）のＱ端子はそれぞれ次段のＦＦｎのＤ端子に接続される。第１段目のＦＦ１のＤ端子には、１Ｈの開始を示す水平同期パルスが入力される。ＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通に、クロック信号出力回路１０２からサンプリング周期に同期したクロック信号のパルスが入力される。

また、ＦＦ（ｎ−１）のＱ端子は、第（ｎ−１）段のメモリ単位１１１−ｎのトランジスタＴｉａ、Ｔｉｂのゲート、及び第ｎ段のメモリ単位１１１−ｎのトランジスタＴｏａ、Ｔｏｂのゲートに共通に接続される。但し、第１段のメモリ単位１１１−１のトランジスタＴｏａ、ＴｏｂのゲートにはＦＦｍのＱ端子が接続される。

以上の構成によって、クロック信号出力回路１０２から制御回路１２０へ、クロック信号のパルスが入力されるたびに、シフトレジスタの次段に水平同期パルスがシフトされる。クロック信号のパルスが（ｎ−１）回入力されると、ＦＦ（ｎ−１）のＱ端子がハイレベルに維持され、メモリ単位１１１−（ｎ−１）のキャパシタＣに色差信号の電圧値が新たにサンプリングされて保持され、メモリ単位１１１−ｎのキャパシタＣに保持されていた色差信号の電圧値に応じた電圧がオペアンプ１１２から出力される。

但し、ｍ回目のパルスについては、ＦＦｍのＱ端子がハイレベルに維持され、メモリ単位１１１−ｍのキャパシタＣに色差信号の電圧値が新たにサンプリングされて保持され、メモリ単位１１１−１のキャパシタＣに保持されていた色差信号の電圧値に応じた電圧がオペアンプ１１２から出力される。よって、１Ｈのサンプリング数ｍに応じて設定された、制御回路１２０のシフトレジスタの段数及び、メモリ単位１１１の個数と、サンプリング周波数に一致させたクロック信号の周波数によって、遅延回路１００は、入力された色差信号を１Ｈ遅延させて出力させる。

以上より、遅延回路１００に色差信号が入力されてから出力されるまでの遅延時間は、主に、制御回路１２０のシフトレジスタの段数、及びメモリ単位１１１の個数と、遅延回路１００に供給されるクロック信号の周波数と、によって定められる。
特開２００７−３６８７２号公報

ところで、上記のような遅延回路を設計・製造して映像信号処理システムに組み込もうとした際に、アナログ信号が遅延回路に入力されるまでの間の配線インピーダンスや、遅延回路から出力される遅延信号を伝送するための伝送経路の配線インピーダンス等を考慮すると、遅延回路自体の遅延時間の微調整を必要とする場合がある。
この場合、例えば、遅延回路に供給されるクロック信号の周波数（サンプリング周波数）の変更をすることが考えられる。しかしながら、かかるクロック信号の周波数の変更は、セットアップタイムやホールドタイム等のクロック制約に基づき限界設計されている等の理由で、全ての面で最適なクロック信号の周波数を試行錯誤で検出する必要がある等、現実的には困難な場合が多い。
また、例えば、制御回路のシフトレジスタの段数及び、メモリ単位の個数を変更することが考えられる。しかしながら、かかる変更によって、遅延回路全体の設計変更が必要となり、特に、遅延回路が複数層の集積回路で構成されている場合には全層変更となる恐れがある。
上記のとおり、遅延回路自体の遅延時間の微調整を試みた場合、大規模な修正を要し、非効率的な試行錯誤の調整が必要となり、遅延回路ひいては当該遅延回路を用いた映像信号処理システムのコストアップを引き起こす恐れがある。

前記課題を解決するための主たる本発明は、映像信号の１走査期間あたり第１パルス数を有する第１のクロック信号を出力するクロック信号出力回路と、前記第１のクロック信号が入力され、前記映像信号の帰線消去期間内における所定周期の間に前記第１のクロック信号を停止し、前記１走査期間あたり前記第１パルス数より少ない第２パルス数を有した第２のクロック信号を出力するクロック信号調整回路と、前記第２のクロック信号によってサンプリングされた前記映像信号を、当該サンプリング開始から前記第２のクロック信号が前記第１パルス数分入力されるまでの間、遅延させて出力するサンプルホールド回路と、を有する遅延回路である。
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、遅延回路の遅延時間を簡易な構成によって延長できる。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＜＜遅延回路の構成＞＞
本実施形態に係る遅延回路３００は、テレビ受信システムにおける既存の水平偏向回路１８に含まれる構成を流用して構成されている。尚、遅延回路３００は、ＰＡＬ方式の色復調回路の色櫛形フィルタに適用され、色差信号を遅延させる用途に用いられる。

以下、図１を参照して、遅延回路３００の概略構成について説明する。尚、図１に示す構成のうち、図５に示すものと同一の構成については同一の番号を付し、その説明を省略する。遅延回路３００は、クロック信号出力回路３１０と、タイミングパルス発生回路３２０と、クロック信号調整回路３３０と、サンプルホールド回路１０１と、から構成される。

クロック信号出力回路３１０は、不図示の同期分離回路によってコンポジット映像信号から分離された水平同期信号が入力される。また、クロック信号出力回路３１０は、水平同期信号に同期する第１のクロック信号ＣＬＫ１（第１のクロック信号）を出力する。第１のクロック信号ＣＬＫ１は、水平同期信号の１周期である１水平走査期間（１Ｈ）あたりに、第１パルス数を有する。

タイミングパルス発生回路３２０は、第１のクロック信号ＣＬＫ１が入力され、タイミングパルスと、水平同期パルスを発生する。タイミングパルスは、コンポジット映像信号における後述の帰線消去期間内に発生され、第１のクロック信号ＣＬＫ１のパルス幅（第１のパルス幅）を自然数倍（１倍、２倍、・・・、ｎ倍）したパルス幅（第２のパルス幅）を有する。また、水平同期パルスは１Ｈの開始を示し、第１のクロック信号ＣＬＫ１の１周期より短いパルス幅を有する。

クロック信号調整回路３３０は、第１のクロック信号ＣＬＫ１及びタイミングパルスが入力され、第２のクロック信号ＣＬＫ２（第２のクロック信号）を出力する。第２のクロック信号ＣＬＫ２は、タイミングパルスのパルス幅の間、第１のクロック信号ＣＬＫ１のパルスの信号レベルが保持された信号である。よって、第２のクロック信号ＣＬＫ２は、１Ｈあたりに、第１パルス数より少ない第２パルス数を有する。尚、第２のクロック信号ＣＬＫ２は、サンプルホールド回路１０１において、サンプリング周期に同期したクロック信号となる。

以下、図２及び図３を参照して、水平偏向回路１８の構成と遅延回路３００の構成との関係、及び遅延回路３００の詳細な構成について説明する。図２及び図３に示す構成のうち、図５に示すものと同一の構成については同一番号を付し、その説明を省略する。

遅延回路３００は、クロック信号調整回路３３０と、サンプルホールド回路１０１と、水平偏向回路１８の一部であるクロック信号出力回路３１０及びタイミングパルス発生回路３２０とにより構成される。尚、水平偏向回路１８は、クロック信号出力回路３１０及びタイミングパルス発生回路３２０の他に、水平出力回路１８０を有する。

クロック信号出力回路３１０は、電圧制御発振器（ＶＣＯ）３１１と、ローパスフィルタ（ＬＰＦ）３１２と、位相比較器３１３とから構成される。ＶＣＯ３１１はｍ（ｍは１Ｈあたりのサンプリング数）×ｆＨ（ｆＨは水平同期信号周波数）の周波数で発振し、位相比較器３１３及びＬＰＦ３１２の出力電圧によりその周波数及び位相が制御される結果、第１のクロック信号ＣＬＫ１を出力する。

タイミングパルス発生回路３２０は、分周器３２１と、カウンタ部３２２とから構成される。分周器３２１は、ＶＣＯ３１１から出力される第１のクロック信号ＣＬＫ１をｍ分周し、周波数ｆＨのリセット信号を出力する。カウンタ部３２２は、第１のクロック信号ＣＬＫ１とリセット信号が入力される。そして、カウンタ部３２２は、第１のクロック信号ＣＬＫ１のパルス数をカウントし、リセット信号によって当該カウント値をリセットする。

また、カウンタ部３２２はカウントデータをデコードするデコーダを含み、第１のクロック信号ＣＬＫ１のカウント値が所定の閾値となると、所定パルス幅のパルス信号を発生させる。つまり、カウンタ部３２２は周波数ｆＨの様々なタイミングで、様々なパルス幅を有するパルス信号を発生する。本実施形態に係る、カウンタ部３２２は、タイミングパルスと、水平同期パルスと、水平ドライブパルスとを出力する。水平ドライブパルスは、水平同期信号に同期させて電子ビームに水平走査をさせるための信号であり、水平出力回路１８０へ入力される。

リセット信号は、水平同期信号と共に位相比較器３１３に入力され、位相比較器３１３によって、リセット信号の位相と水平同期信号の位相とが比較される。これによって、ＶＣＯ３１１と、分周器３２１と、位相比較器３１３と、ＬＰＦ３１２とによってＰＬＬ回路が構成されるため、クロック信号出力回路３１０は、水平同期信号と同期した第１のクロック信号ＣＬＫ１を出力する。また、タイミングパルス発生回路３２０は、それぞれ水平同期信号と同期した、タイミングパルスと、水平同期パルスと、水平ドライブパルスとを発生する。

水平出力回路１８０は、水平ドライブパルス信号をＤ／Ａ変換することで、水平同期信号と同期して電子ビーム（不図示）を水平走査させるための水平偏向波（水平駆動信号）を水平偏向コイル（不図示）に出力する。水平偏向波に応じて駆動される電子ビームは、ディスプレイ（不図示）に映像を表示するための有効走査、及び電子ビームを次の走査線の開始点まで戻す帰線走査を行う。

尚、帰線走査期間中のコンポジット映像信号は画像再現には不要である。よって、帰線走査期間中は、確実にコンポジット映像信号をカットオフして、ディスプレイの画面には不要な画像が再現されないように、帰線走査期間の前後を含んだ期間を帰線消去期間としている。帰線消去期間のコンポジット映像信号は、クランプ回路（不図示）によってペデスタルレベルを黒レベル以下に固定されるため、コンポジット映像信号のうち、帰線消去期間を除いた、有効走査期間のみディスプレイの画面に画像表示される。帰線消去期間中には水平同期信号が含まれ、帰線消去期間は、水平同期信号から前の部分であるフロントポーチと、水平同期信号から後ろの部分であるバックポーチとから構成される。

クロック信号調整回路３３０は、ＮＡＮＤゲートから構成され、第１のクロック信号ＣＬＫ１と、タイミングパルスとの否定論理積を第２のクロック信号ＣＬＫ２とし、サンプルホールド回路１０１へ出力する。

＜＜遅延回路の動作＞＞
以下、図４のタイミングチャートを基に、本実施形態に係る遅延回路の動作例について説明する。
テレビ受信システムの映像検波回路（不図示）より出力されたコンポジット映像信号から、同期分離回路によって分離された水平同期信号は、クロック信号出力回路３１０に入力される。クロック信号出力回路３１０から、水平同期信号に同期した、例えば、４ＭＨｚの周波数を有する第１のクロック信号ＣＬＫ１が出力される。

ところで、ＰＡＬ方式のコンポジット映像信号の水平走査周波数（水平同期信号周波数ｆＨ）は１５．６２５ｋＨｚである。よって、分周器３２１によって、第１のクロック信号ＣＬＫ１が２５６分周され、周波数ｆＨの水平同期信号と同一周波数のリセット信号が出力される。

また、カウンタ部３２２において、第１のクロック信号ＣＬＫ１のパルス数のカウント値がリセット信号によってリセットされる。つまり、カウンタ部３２２は、水平同期信号ごとに第１のクロック信号ＣＬＫ１のパルス数のカウントを開始する。よって、カウンタ部３２２は１Ｈごとに第１のクロック信号ＣＬＫ１の２５６パルス数（第１パルス数）をカウントする。そして、カウンタ部３２２のカウント値が、１Ｈ中の水平帰線消去期間にカウントされる所定のカウント値（所定の閾値）となると、カウンタ部３２２によって、第１のクロック信号ＣＬＫ１のパルス幅（第１のパルス幅）より大きく、第１のクロック信号ＣＬＫ１の１周期よりも小さいパルス幅（第２のパルス幅）のタイミングパルスが出力される。

尚、所定のカウント値とは、例えば、ＰＡＬ方式のコンポジット映像信号の場合１Ｈの周期のうち略１／６程度が水平帰線消去期間として規定されている。よって、２５６カウント／Ｈのうち、カウント開始から、水平同期信号のパルス幅の期間及びバックポーチ期間、又は２５６カウント終了直前のフロントポーチ期間に出力される、第１のクロック信号ＣＬＫ１の略４２パルス程度のうち、何れかのパルスのカウント値である。

タイミングパルス及び第１のクロック信号ＣＬＫ１から、クロック信号調整回路３３０によって、第２のクロック信号ＣＬＫ２が出力される。尚、タイミングパルスのパルス幅（第２パルス幅）の期間が、本願請求項に係る帰線消去期間内における所定周期に該当する。

ここでは、タイミングパルスのパルス幅（第２のパルス幅）を第１のクロック信号ＣＬＫ１のパルス幅（第１のパルス幅）より大きく、第１のクロック信号ＣＬＫ１の１周期よりも小さいパルス幅、としたので、第２のクロック信号ＣＬＫ２の１Ｈあたりのパルス数は、第１のクロック信号ＣＬＫ１の１Ｈあたりのパルス数よりも１パルス少ない２５５パルス数（第２パルス数）となる。

尚、タイミングパルスは、帰線消去期間中に出力される。よって、第２のクロック信号ＣＬＫ２において、ディスプレイの有効走査期間には、第１のクロック信号ＣＬＫ１のパルスの信号レベルは保持されていない。

サンプルホールド回路１０１によって、色差信号は、第２のクロック信号ＣＬＫ２の周波数に応じてサンプリングされる。尚、ここで、色差信号は４ＭＨｚのサンプリング周波数でサンプリングされ、水平走査周波数が１５．６２５ｋＨｚである。よって、１Ｈあたりのサンプリング数ｍ＝２５６個の、制御回路１２０のシフトレジスタＦＦ１〜ＦＦ２５６及びアナログメモリ回路１１０のメモリ単位１１１−１〜１１１−２５６が設けられる。

遅延回路３００は、具体的には、初期状態では、制御回路１２０を構成するシフトレジスタの各ＦＦ１〜ＦＦ２５６はリセットされており、各メモリ単位１１１−１〜１１１−２５６のキャパシタＣの両端はフローティング状態にあるものとする。制御回路１２０の第１段のＦＦ１のＤ端子に、水平同期パルスが入力される。さらに、第２のクロック信号ＣＬＫ２のパルスがＦＦ１〜ＦＦ２５６のＣ端子に入力されることによって、ＦＦ１がセットされ、ＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位１１１−１のトランジスタＴｉａ、Ｔｉｂが導通状態となり、メモリ単位１１１−１のキャパシタＣの端子電圧が入力される色差信号の電圧に等しくなる。従って、入力される色差信号の電圧に応じた電荷がメモリ単位１１１−１のキャパシタＣに蓄積される。すなわち、メモリ単位１１１−１に色差信号の電圧値がサンプリングされて保持される。

また、メモリ単位１１１−２のトランジスタＴｏａ、Ｔｏｂが導通状態となり、オペアンプ１１２の出力端子と反転入力端子とがメモリ単位１１１−２のキャパシタＣを介して接続される。これによって、オペアンプ１１２の出力端子と反転入力端子との間にメモリ単位１１１のキャパシタＣの端子電圧が印加され、オペアンプ１１２の出力端子からその端子電圧と等しい電圧が出力される。

次に、ＦＦ１〜ＦＦ２５６のＣ端子に、第２のクロック信号ＣＬＫ２のパルスが入力されると、ＦＦ１がリセットされてＦＦ１のＱ端子はローレベルとなり、ＦＦ２がセットされてＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位１１１−２のトランジスタＴｉａ、Ｔｉｂが導通状態となり、入力される色差信号の電圧値に応じた電荷がメモリ単位１１１−２のキャパシタＣに蓄積される。すなわち、メモリ単位１１１−２に色差信号の電圧値がサンプリングされて保持される。

また、メモリ単位１１１−３のトランジスタＴｏａ、Ｔｏｂが導通状態となり、オペアンプ１１２の出力端子と反転入力端子とがメモリ単位１１１−３のキャパシタＣを介して接続される。これによって、オペアンプ１１２の出力端子と反転入力端子との間にメモリ単位１１１のキャパシタＣの端子電圧が印加され、オペアンプ１１２の非反転入力端子は接地されているので、オペアンプ１１２の出力端子からその端子電圧と等しい電圧が出力される。

以下同様にＦＦ１〜ＦＦ２５６のＣ端子に第２のクロック信号ＣＬＫ２のパルスが入力されるたびにＦＦ１〜ＦＦ２５６のＱ端子のハイレベルが次段にシフトされる。ＦＦ１〜ＦＦ２５６に入力された第２のクロック信号ＣＬＫ２のパルスが２５６パルス（第１パルス数）となると、ＦＦ２５６のＱ端子がハイレベルに維持される。メモリ単位１１１−２５６のキャパシタＣに色差信号の電圧値が新たにサンプリングされて保持され、メモリ単位１１１−１のキャパシタＣに保持されていた色差信号の電圧値に応じた電圧がオペアンプ１１２から出力される。

ここで、第２のクロック信号ＣＬＫ２はクロック信号調整回路３３０によって、１Ｈあたりのパルス数が２５５パルス（第２パルス数）とされ、１Ｈの色差信号に対するサンプリング数２５６に対して１パルス少ないこととなる。また、第２のクロック信号ＣＬＫ２のパルスが２５６パルス（第１パルス数）ほど、サンプルホールド回路１０１に入力されるまで、メモリ単位１１１−１のキャパシタＣに保持されていた色差信号の電圧値に応じた電圧はオペアンプ１１２から出力されない。よって、サンプルホールド回路１０１に色差信号が入力されてから出力されるまでの遅延時間は、１Ｈよりも第２のクロック信号ＣＬＫ２の１パルス幅の期間、延長されることとなる。

以上より、本実施形態に係る遅延回路３００によれば、サンプルホールド回路１０１の構成単位を変更することなく、また、サンプリングのためのクロック信号を別途用意することなく、第１のクロック信号ＣＬＫ１の１Ｈあたりのパルス数を減らした第２のクロック信号ＣＬＫ２を生成して、第２のクロック信号ＣＬＫ２によってサンプリングを行うことができる。よって、大規模な修正を要さずに、サンプルホールド回路１０１自体の遅延時間を、サンプリングクロック信号のパルス幅単位で延長することができる。

さらに、本実施形態に係る遅延回路３００によれば、テレビ受信システムにおける既存の水平偏向回路１８の構成を流用することができる。また、クロック信号調整回路３３０としてＮＡＮＤゲートを１つ用いるのみで、容易にサンプルホールド回路１０１の遅延時間を第１のクロック信号ＣＬＫ１のパルス幅単位で延長することができる。

また、本実施形態に係る遅延回路３００のタイミングパルス発生回路３２０は、タイミングパルスをコンポジット映像信号の帰線消去期間に出力する。帰線消去期間のコンポジット映像信号は、ディスプレイに画像として再現されない。よって、タイミングパルスのパルス幅の期間、クロックのパルスのレベルが保持された第２のクロック信号ＣＬＫ２をサンプルホールド回路１０１におけるサンプリングのためのクロック信号としても、画像表示にノイズ等の影響が生じることがない。

以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。

例えば、本実施形態では、遅延回路３００のサンプルホールド回路１０１を、キャパシタとトランジスタから構成される、所謂スイッチドキャパシタからなる構成としたが、これに限られるものではなく、転送パルスによって入力信号に応じた電荷を転送するものであれば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）遅延素子などからなる構成としても同様の効果が得られる。

また、本実施形態では、１つのタイミングパルスのパルス幅を第１のクロック信号ＣＬＫ１のパルス幅より大きく、第１のクロック信号ＣＬＫ１の１周期よりも小さいパルス幅としたが、これに限られるものではない。入力パルスのレベル保持期間がサンプルホールド回路１０１の耐えうる期間であれば、タイミングパルスのパルス幅はこれよりも大きい場合であってもよい。また、タイミングパルス発生回路３２０によって複数のタイミングパルスが出力されるようにしてもよい。これによって、サンプルホールド回路１０１の遅延時間を、さらに第１のクロック信号ＣＬＫ１のパルス幅単位で調整することができる。

また、本実施形態における遅延回路３００のクロック信号調整回路３３０は、ＮＡＮＤ素子から構成されることとしたが、これに限られるものではなく、ＡＮＤ素子、ＯＲ素子、ＮＯＲ素子などのゲート素子から構成されても良い。

また、本実施形態における遅延回路３００では、水平偏向回路１８の構成を流用したが、これに限られるものではない。カウンタ及びデコーダからなるタイミングパルス発生回路、ゲート素子からなるクロック信号調整回路を用意し、サンプルホールド回路１０１に供給されるサンプリングクロックのパルス数を調整することによって、容易に遅延回路の遅延時間を調整することができる。尚、遅延回路がＩＣから構成されている場合、メタル層の調整のみで遅延回路の遅延時間を調整することが可能となる。

また、遅延回路３００は、ＰＡＬ方式における同期検波前の色信号を遅延させる用途や、ＳＥＣＡＭ方式の色復調回路の色櫛形フィルタに適用され、色信号を１Ｈ遅延させて、間欠した色信号を連続した色信号に変換する用途に用いられてもよい。若しくは、遅延回路３００を直列接続することで、２Ｈ遅延が必要なＰＡＬ方式のＹ／Ｃ分離回路の櫛形フィルタとして用いられてもよい。また、ＮＴＳＣ方式のコンポジット映像信号を遅延させる、Ｙ／Ｃ分離回路の櫛形フィルタとして用いられてもよい。この他にも、櫛形フィルタに限らず、アナログ信号の遅延回路として種々採用することができる。

本実施形態に係る遅延回路の概略構成を示す図である。 本実施形態に係る水平偏向回路の構成と遅延回路の構成との関係を示すブロック図である。 本実施形態に係る遅延回路の構成を示す図である。 本実施形態に係る遅延回路の動作を説明するタイミングチャートである。 遅延回路の構成を示す図である。

符号の説明

１８ 水平偏向回路
３００ 遅延回路
３１０ クロック信号出力回路
３１１ ＶＣＯ
３１２ ＬＰＦ
３１３ 位相比較器
３２０ タイミングパルス発生回路
３２１ 分周器
３２２ カウンタ部
３３０ クロック信号調整回路
１０１ サンプルホールド回路
１１０ アナログメモリ回路
１２０ 制御回路

Claims (6)

1. 映像信号の１走査期間あたり第１パルス数を有する第１のクロック信号を出力するクロック信号出力回路と、
   前記第１のクロック信号が入力され、前記映像信号の帰線消去期間内における所定周期の間に前記第１のクロック信号を停止し、前記１走査期間あたり前記第１パルス数より少ない第２パルス数を有した第２のクロック信号を出力するクロック信号調整回路と、
   前記第２のクロック信号によってサンプリングされた前記映像信号を、当該サンプリング開始から前記第２のクロック信号が前記第１パルス数分入力されるまでの間、遅延させて出力するサンプルホールド回路と、
   を有することを特徴とする遅延回路。
2. 前記第１のクロック信号の前記所定周期の長さに応じたパルス幅を有したタイミングパルスを、前記帰線消去期間内に出力するタイミングパルス発生回路を備え、
   前記クロック信号調整回路は、
   前記タイミングパルスが入力され、前記第１のクロック信号を前記タイミングパルスの前記パルス幅の間パルス停止することで、前記第２のクロック信号を出力することを特徴とする請求項１に記載の遅延回路。
3. 前記第１クロック信号は、前記映像信号にあって前記１走査期間の開始を示す同期パルスと同期し、
   前記タイミングパルスは、前記第１のクロック信号に同期し、且つ前記第１のクロック信号の１周期中の第１のパルス幅を自然数倍した第２のパルス幅を有し、
   前記クロック信号調整回路は、
   前記第１のクロック信号を前記タイミングパルスの前記第２のパルス幅の期間停止することで、前記第２のクロック信号を出力すること、
   を特徴とする請求項２に記載の遅延回路。
4. 前記タイミングパルス発生回路及び前記クロック信号出力回路は、前記同期パルスに具備された水平同期信号と同期して水平走査を行うための水平駆動信号を出力する水平偏向回路を用いて構成され、
   前記水平偏向回路は、
   前記第１のクロック信号を分周して１水平走査期間を１周期とするリセット信号を出力する分周器と、
   水平帰線消去期間内に出力される前記第１のクロック信号のパルス数をカウントしていき前記水平駆動信号を出力するとともに、カウント値が所定の閾値となるとき前記タイミングパルスを発生し、前記リセット信号によって当該カウント値がリセットされるカウンタと、
   前記リセット信号と前記水平同期信号との間の位相差をなくするように、前記第１のクロック信号を発振出力する発振回路と、
   を備えることを請求項３に記載の遅延回路。
5. 前記クロック信号調整回路は、前記第１のクロック信号と前記タイミングパルスとの否定論理積を前記第２のクロック信号として出力するＮＡＮＤゲートから成ること、
   を特徴とする請求項１乃至４のいずれかに記載の遅延回路。
6. 前記サンプルホールド回路は、
   キャパシタと、当該キャパシタにサンプリング値を保持させる第１のスイッチング素子と、当該キャパシタに保持されたサンプリング値を出力する第２のスイッチング素子と、を具備した複数のメモリ単位と、
   前記複数のメモリ単位の中から、サンプリング値を保持させるメモリ単位と、サンプリング値を出力させるメモリ単位と、を予め定められた順に選択する制御回路と、
   を備えること、を特徴とする請求項１乃至５のいずれかに記載の遅延回路。

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