JP2001211347A - タイミング発生器 - Google Patents
タイミング発生器Info
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- JP2001211347A JP2001211347A JP2000023296A JP2000023296A JP2001211347A JP 2001211347 A JP2001211347 A JP 2001211347A JP 2000023296 A JP2000023296 A JP 2000023296A JP 2000023296 A JP2000023296 A JP 2000023296A JP 2001211347 A JP2001211347 A JP 2001211347A
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Abstract
(57)【要約】
【課題】 回路規模の大型化や性能の劣化を回避しつ
つ、撮像素子を外部同期させるタイミング発生器を提供
する。 【解決手段】 原発振クロック11を撮像素子20の水平走
査位置としてカウントするＨカウンタ22と、Ｈカウンタ
22のリセット回数23b を撮像素子20の垂直走査位置とし
てカウントするＶカウンタ24と、Ｈカウンタ22およびＶ
カウンタ24のカウント値23a, 25 を受信して撮像素子20
用の駆動信号17を生成するロジック回路26とを含むタイ
ミング発生器18において、外部水平同期信号HDは、Ｈカ
ウンタ22およびロジック回路26にリセットパルスとして
入力され、外部垂直同期信号VDは、Ｖカウンタ24および
ロジック回路26にリセットパルスとして入力される。こ
れによって、ＶカウンタおよびＨカウンタは内部周期の
途中でリセットされ、安定した外部同期が得られる。
つ、撮像素子を外部同期させるタイミング発生器を提供
する。 【解決手段】 原発振クロック11を撮像素子20の水平走
査位置としてカウントするＨカウンタ22と、Ｈカウンタ
22のリセット回数23b を撮像素子20の垂直走査位置とし
てカウントするＶカウンタ24と、Ｈカウンタ22およびＶ
カウンタ24のカウント値23a, 25 を受信して撮像素子20
用の駆動信号17を生成するロジック回路26とを含むタイ
ミング発生器18において、外部水平同期信号HDは、Ｈカ
ウンタ22およびロジック回路26にリセットパルスとして
入力され、外部垂直同期信号VDは、Ｖカウンタ24および
ロジック回路26にリセットパルスとして入力される。こ
れによって、ＶカウンタおよびＨカウンタは内部周期の
途中でリセットされ、安定した外部同期が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、撮像素子を外部同
期させるタイミング発生器に関するものである。
期させるタイミング発生器に関するものである。
【０００２】
【従来の技術】たとえば、最近の電荷結合デバイス(CC
D) などの固体撮像素子を用いたカメラ等の撮像装置で
は、複数台のカメラを同期運転して使用することが多
い。そのため、外部から垂直・水平同期信号を受信し
て、それら外部同期信号に同期して撮像装置を駆動する
必要がある。
D) などの固体撮像素子を用いたカメラ等の撮像装置で
は、複数台のカメラを同期運転して使用することが多
い。そのため、外部から垂直・水平同期信号を受信し
て、それら外部同期信号に同期して撮像装置を駆動する
必要がある。
【０００３】従来、かかる外部同期方式を実現するため
には、特開平６-86134号公報などに示すように、位相同
期ループ(PLL) 回路を用いている。
には、特開平６-86134号公報などに示すように、位相同
期ループ(PLL) 回路を用いている。
【０００４】
【発明が解決しようとする課題】しかし、PLL 回路を用
いる場合、次のような欠点がある。第１に、PLL 回路が
アナログ回路であるため、回路規模が大きくなる。第２
に、ジッタの影響（電源電圧、温度、ノイズなど）を受
け、性能が劣化する。第３に、選択される発振周波数が
限られる。第４に、外部同期が実際にロックするまで
に、最低でも、垂直走査期間１Ｖの時間がかかる。した
がって、外部同期切替後のデータがすぐに使用できな
い。
いる場合、次のような欠点がある。第１に、PLL 回路が
アナログ回路であるため、回路規模が大きくなる。第２
に、ジッタの影響（電源電圧、温度、ノイズなど）を受
け、性能が劣化する。第３に、選択される発振周波数が
限られる。第４に、外部同期が実際にロックするまで
に、最低でも、垂直走査期間１Ｖの時間がかかる。した
がって、外部同期切替後のデータがすぐに使用できな
い。
【０００５】本発明はこのような従来技術の欠点を解消
し、PLL を使用せず、論理回路のみを用いて外部同期を
実現する撮像装置用タイミング発生器を提供することを
目的とする。
し、PLL を使用せず、論理回路のみを用いて外部同期を
実現する撮像装置用タイミング発生器を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明は上述の課題を解
決するために、基準周波数のクロックを通常は第１の所
定の値までカウントしてリセットされ撮像素子の水平走
査位置を示す第１のカウンタと、第１のカウンタのリセ
ット回数を通常は第２の所定の値までカウントしてリセ
ットされ撮像素子の垂直走査位置を示す第２のカウンタ
と、第１のカウンタおよび第２のカウンタのカウント値
を受信して撮像素子用の駆動信号を生成するロジック回
路とを含むタイミング発生器において、タイミング発生
器は、外部から外部同期信号を受ける入力端子を有し、
第１のカウンタ、第２のカウンタおよびロジック回路
は、外部同期信号によってリセットされる。
決するために、基準周波数のクロックを通常は第１の所
定の値までカウントしてリセットされ撮像素子の水平走
査位置を示す第１のカウンタと、第１のカウンタのリセ
ット回数を通常は第２の所定の値までカウントしてリセ
ットされ撮像素子の垂直走査位置を示す第２のカウンタ
と、第１のカウンタおよび第２のカウンタのカウント値
を受信して撮像素子用の駆動信号を生成するロジック回
路とを含むタイミング発生器において、タイミング発生
器は、外部から外部同期信号を受ける入力端子を有し、
第１のカウンタ、第２のカウンタおよびロジック回路
は、外部同期信号によってリセットされる。
【０００７】外部同期信号は、外部水平同期信号と外部
垂直同期信号とを含み、タイミング発生器はさらに、外
部水平同期信号と外部垂直同期信号とに同期してリセッ
トタイミングパルスを生成するリセット生成回路を含ん
でもよい。その場合、第１のカウンタ、第２のカウンタ
およびロジック回路は、リセットタイミングパルスに応
動してリセットされる。
垂直同期信号とを含み、タイミング発生器はさらに、外
部水平同期信号と外部垂直同期信号とに同期してリセッ
トタイミングパルスを生成するリセット生成回路を含ん
でもよい。その場合、第１のカウンタ、第２のカウンタ
およびロジック回路は、リセットタイミングパルスに応
動してリセットされる。
【０００８】また、外部水平同期信号および外部垂直同
期信号は、クロックから生成されることとしてもよい。
期信号は、クロックから生成されることとしてもよい。
【０００９】
【発明の実施の形態】次に添付図面を参照して本発明に
よるタイミング発生器の実施例を詳細に説明する。各図
において、本発明に関連のない要素は省略する。また、
同一の要素は同一の符号で表す。図１は本発明によるタ
イミング発生器の第１の実施例を示す機能ブロック図で
ある。撮像装置10には、外部同期生成システム16が接続
されている。外部同期生成システム16は、所定の基準周
波数を有する原発振クロックまたはそれを逓降した外部
同期用の画素クロック13を水晶発振器14から取得し、外
部同期用の水平同期信号HDおよび垂直同期信号VDを生成
する。撮像装置10は、水晶発振器12と、タイミング発生
器18と、固体撮像素子20とで構成される。水晶発振器12
は、内部同期用の画素クロックパルス11を原発振して出
力する自発振回路である。タイミング発生器18は、通常
は水晶発振器12からの画素クロックパルスにより内部同
期して固体撮像素子20用の駆動信号17を発生する。タイ
ミング発生器18は、外部同期生成システム16に接続さ
れ、外部同期信号VD、HDが入力されると、これらに同期
して駆動信号17を発生する。固体撮像素子20は、CCD (C
hargeCoupled Device) 等であり、駆動信号17に応動し
て被写界を撮像し撮像信号を出力21から出力する。
よるタイミング発生器の実施例を詳細に説明する。各図
において、本発明に関連のない要素は省略する。また、
同一の要素は同一の符号で表す。図１は本発明によるタ
イミング発生器の第１の実施例を示す機能ブロック図で
ある。撮像装置10には、外部同期生成システム16が接続
されている。外部同期生成システム16は、所定の基準周
波数を有する原発振クロックまたはそれを逓降した外部
同期用の画素クロック13を水晶発振器14から取得し、外
部同期用の水平同期信号HDおよび垂直同期信号VDを生成
する。撮像装置10は、水晶発振器12と、タイミング発生
器18と、固体撮像素子20とで構成される。水晶発振器12
は、内部同期用の画素クロックパルス11を原発振して出
力する自発振回路である。タイミング発生器18は、通常
は水晶発振器12からの画素クロックパルスにより内部同
期して固体撮像素子20用の駆動信号17を発生する。タイ
ミング発生器18は、外部同期生成システム16に接続さ
れ、外部同期信号VD、HDが入力されると、これらに同期
して駆動信号17を発生する。固体撮像素子20は、CCD (C
hargeCoupled Device) 等であり、駆動信号17に応動し
て被写界を撮像し撮像信号を出力21から出力する。
【００１０】タイミング発生器18は、Ｈカウンタ22と、
Ｖカウンタ24と、ロジック回路26とを含む。Ｈカウンタ
22は、水晶発振器12からの画素クロックパルス11をカウ
ントして、そのカウント値23a で撮像素子20の水平走査
位置を指示し、所定のカウント値に達するとリセットさ
れる。Ｖカウンタ24は、Ｈカウンタ22のカウント値23b
を受信し、Ｈカウンタ22のリセット回数をカウントし
て、そのカウント値25で撮像素子20の垂直走査位置を指
示し、所定のカウント値に達するとリセットされる。ロ
ジック回路26は、Ｈカウンタ22およびＶカウンタ24のカ
ウント値23a および25を受信して、撮像素子20用の駆動
信号17を生成する論理回路である。
Ｖカウンタ24と、ロジック回路26とを含む。Ｈカウンタ
22は、水晶発振器12からの画素クロックパルス11をカウ
ントして、そのカウント値23a で撮像素子20の水平走査
位置を指示し、所定のカウント値に達するとリセットさ
れる。Ｖカウンタ24は、Ｈカウンタ22のカウント値23b
を受信し、Ｈカウンタ22のリセット回数をカウントし
て、そのカウント値25で撮像素子20の垂直走査位置を指
示し、所定のカウント値に達するとリセットされる。ロ
ジック回路26は、Ｈカウンタ22およびＶカウンタ24のカ
ウント値23a および25を受信して、撮像素子20用の駆動
信号17を生成する論理回路である。
【００１１】また、Ｈカウンタ22は、外部同期する場合
には、水平同期信号HDによってリセットされる。これと
同様に、Ｖカウンタ24は、外部同期する場合には、垂直
同期信号VDによってリセットされる。さらに、ロジック
回路26は、前記信号HD、VDの両方を受信し、これらの外
部同期信号により論理演算を行って、生成する駆動信号
17を制御する。
には、水平同期信号HDによってリセットされる。これと
同様に、Ｖカウンタ24は、外部同期する場合には、垂直
同期信号VDによってリセットされる。さらに、ロジック
回路26は、前記信号HD、VDの両方を受信し、これらの外
部同期信号により論理演算を行って、生成する駆動信号
17を制御する。
【００１２】次に、図２を参照して、図１に示す撮像装
置10の動作を説明する。外部同期信号HD、VDが入力され
ると、これらの毎回の立ち下がりに同期して、Ｈカウン
タ22およびＶカウンタ24はリセットされる（以下、それ
ぞれ「Ｈリセット」または「Ｖリセット」と呼ぶ）。そ
して、ロジック回路26は、すべてのＨリセットおよびＶ
リセットを受信し、これらリセットのタイミングに基づ
いて、撮像素子20用の駆動信号17を制御する。
置10の動作を説明する。外部同期信号HD、VDが入力され
ると、これらの毎回の立ち下がりに同期して、Ｈカウン
タ22およびＶカウンタ24はリセットされる（以下、それ
ぞれ「Ｈリセット」または「Ｖリセット」と呼ぶ）。そ
して、ロジック回路26は、すべてのＨリセットおよびＶ
リセットを受信し、これらリセットのタイミングに基づ
いて、撮像素子20用の駆動信号17を制御する。
【００１３】本実施例の場合は、ロジック回路26は、た
とえば、最初に生じるＨリセット34、36までの期間42、
44と、必要な映像信号読み出し38が終了してから、次の
Ｖリセット32までの期間46とを、空読み出し期間とす
る。空読み出し期間とは、読み出し電荷の存在しない期
間である。ただし、本実施例ではＶリセット30、36が行
われ、このVDの立ち下がりから映像信号読み出しが行わ
れるため、空読み出し期間42、44はVDの立ち下がり30、
32でカットされている。図２に示す空読み出し期間42、
44、46の他にも、毎回のＨリセットごとに、空読み出し
期間を任意に設定して、出力モードに応じた必要な映像
信号の読み出しを実行できる。これにより、映像信号の
読み出し38、40は、ロジック回路26により制御され、た
とえばムービー出力等の撮像素子20からの映像信号の出
力形態に合わせて、位置を変更することができる。
とえば、最初に生じるＨリセット34、36までの期間42、
44と、必要な映像信号読み出し38が終了してから、次の
Ｖリセット32までの期間46とを、空読み出し期間とす
る。空読み出し期間とは、読み出し電荷の存在しない期
間である。ただし、本実施例ではＶリセット30、36が行
われ、このVDの立ち下がりから映像信号読み出しが行わ
れるため、空読み出し期間42、44はVDの立ち下がり30、
32でカットされている。図２に示す空読み出し期間42、
44、46の他にも、毎回のＨリセットごとに、空読み出し
期間を任意に設定して、出力モードに応じた必要な映像
信号の読み出しを実行できる。これにより、映像信号の
読み出し38、40は、ロジック回路26により制御され、た
とえばムービー出力等の撮像素子20からの映像信号の出
力形態に合わせて、位置を変更することができる。
【００１４】本実施例では、図３に示すように、内部同
期信号のＶ周期（以下「内部Ｖ周期」と呼び、符号IVで
図示する）は、外部垂直同期信号VDの垂直走査期間１Ｖ
より長く（図３(a) ）、これと同様に、内部同期信号の
Ｈ周期（以下「内部Ｈ周期」と呼び、符号IHで図示す
る）は、外部水平同期信号HDの水平走査期間１Ｈより長
く設定されている。したがって、ＶカウンタおよびＨカ
ウンタは、内部同期する場合の所定のリセット値に至る
前に、外部同期信号VDおよびHDによって、内部周期IVお
よびIHの途中でリセットされ、このため両カウンタの周
期は、期間50、52がカットされる。これにより、図２に
示すごとく、安定した外部同期が得られる。
期信号のＶ周期（以下「内部Ｖ周期」と呼び、符号IVで
図示する）は、外部垂直同期信号VDの垂直走査期間１Ｖ
より長く（図３(a) ）、これと同様に、内部同期信号の
Ｈ周期（以下「内部Ｈ周期」と呼び、符号IHで図示す
る）は、外部水平同期信号HDの水平走査期間１Ｈより長
く設定されている。したがって、ＶカウンタおよびＨカ
ウンタは、内部同期する場合の所定のリセット値に至る
前に、外部同期信号VDおよびHDによって、内部周期IVお
よびIHの途中でリセットされ、このため両カウンタの周
期は、期間50、52がカットされる。これにより、図２に
示すごとく、安定した外部同期が得られる。
【００１５】図４は本発明による撮像装置の第２の実施
例を示す機能ブロック図である。図１と同一の要素は、
同一符号で示す。本実施例における撮像装置60では、外
部同期信号HD、VDは、タイミング発生器62に含まれるリ
セット生成回路64に入力される。この点で、信号HD、VD
がリセットパルスとして直接にＨカウンタ22またはＶカ
ウンタ24には入力される第１の実施例（図１）と異な
る。リセット生成回路64は、外部同期信号HD、VDを受信
して、リセットタイミングパルスを生成し、その出力66
からＨカウンタ22、Ｖカウンタ24およびロジック回路26
に出力する回路である。
例を示す機能ブロック図である。図１と同一の要素は、
同一符号で示す。本実施例における撮像装置60では、外
部同期信号HD、VDは、タイミング発生器62に含まれるリ
セット生成回路64に入力される。この点で、信号HD、VD
がリセットパルスとして直接にＨカウンタ22またはＶカ
ウンタ24には入力される第１の実施例（図１）と異な
る。リセット生成回路64は、外部同期信号HD、VDを受信
して、リセットタイミングパルスを生成し、その出力66
からＨカウンタ22、Ｖカウンタ24およびロジック回路26
に出力する回路である。
【００１６】図５を参照して、図４に示す第２の実施例
の動作を説明する。リセット生成回路64は、外部垂直同
期信号VDの立ち下がり70に同期して、リセットタイミン
グパルス72を生成する。しかし、次の信号VDの立ち下が
り74では、リセットタイミングパルスは生成されない。
すなわち、本実施例では、外部垂直同期信号VDの２Ｖ期
間に対して１回のリセットタイミングパルスが生成され
る。リセットタイミングパルス72、76により、Ｈカウン
タ22およびＶカウンタ24はリセットされ、ロジック回路
26は駆動信号制御用のタイミングを得る。一方、外部水
平同期信号HDに同期した毎回のＨリセットは実行されな
い。
の動作を説明する。リセット生成回路64は、外部垂直同
期信号VDの立ち下がり70に同期して、リセットタイミン
グパルス72を生成する。しかし、次の信号VDの立ち下が
り74では、リセットタイミングパルスは生成されない。
すなわち、本実施例では、外部垂直同期信号VDの２Ｖ期
間に対して１回のリセットタイミングパルスが生成され
る。リセットタイミングパルス72、76により、Ｈカウン
タ22およびＶカウンタ24はリセットされ、ロジック回路
26は駆動信号制御用のタイミングを得る。一方、外部水
平同期信号HDに同期した毎回のＨリセットは実行されな
い。
【００１７】このように、内部Ｈ周期78は第１の実施例
と異り、Ｈリセットされないため、内部Ｈ周期につい
て、水平方向の自由な駆動パターンが設定できる。内部
Ｈ周期78による１フィールド（インタレース走査の場
合）または１フレーム（ノンインタレース走査の場合）
の画素の読み出し80が時刻t1で終わると、Ｖカウンタ24
の内部Ｈ周期によるカウンタ値は、例えば１フレームに
対応する値となり、１画面分の走査が終了したことを示
す。ロジック回路26は、このＶカウンタ値を検知する
と、その後は空読み出し期間82とする。そして次のリセ
ットタイミングパルス76により空読み出し期間82は終了
し、再び映像信号の読み出し84が行われる。
と異り、Ｈリセットされないため、内部Ｈ周期につい
て、水平方向の自由な駆動パターンが設定できる。内部
Ｈ周期78による１フィールド（インタレース走査の場
合）または１フレーム（ノンインタレース走査の場合）
の画素の読み出し80が時刻t1で終わると、Ｖカウンタ24
の内部Ｈ周期によるカウンタ値は、例えば１フレームに
対応する値となり、１画面分の走査が終了したことを示
す。ロジック回路26は、このＶカウンタ値を検知する
と、その後は空読み出し期間82とする。そして次のリセ
ットタイミングパルス76により空読み出し期間82は終了
し、再び映像信号の読み出し84が行われる。
【００１８】本実施例では、内部Ｈ周期78は外部水平同
期信号HDの水平走査期間１Ｈより長く設定されている
が、それより短くしてもよい。また、Ｖリセットは、外
部垂直同期信号VDの垂直走査期間１Ｖの２倍である２Ｖ
期間に対して１回となっているが、期間３Ｖや４Ｖに１
回など、任意の整数倍の周期でＶリセットを行ってもよ
い。このように、内部Ｈ周期による１画面の走査は、外
部垂直同期信号VDの垂直走査期間１Ｖの整数倍の期間に
行われる。
期信号HDの水平走査期間１Ｈより長く設定されている
が、それより短くしてもよい。また、Ｖリセットは、外
部垂直同期信号VDの垂直走査期間１Ｖの２倍である２Ｖ
期間に対して１回となっているが、期間３Ｖや４Ｖに１
回など、任意の整数倍の周期でＶリセットを行ってもよ
い。このように、内部Ｈ周期による１画面の走査は、外
部垂直同期信号VDの垂直走査期間１Ｖの整数倍の期間に
行われる。
【００１９】図６は本発明によるタイミング発生器の第
３の実施例を示す機能ブロック図である。本実施例によ
る撮像装置90は、第２の実施例（図４）の変形であり、
図４と同一要素は同一の符号で表す。本実施例では、外
部同期・内部同期に共通して、水晶発振器14を１個のみ
設けている。水晶発振器14は、外部同期生成システム16
と、Ｈカウンタ22とに接続され、それぞれに同一の周波
数を有する画素クロック13および15を発振して供給す
る。また、撮像装置90は、CPU (Central Processing Un
it) 92を備える。CPU 92は、タイミング発生器62に対し
て、外部同期命令94を発するほか、種々の制御を行う。
CPU 92による外部同期命令94は、外部垂直同期信号VDの
垂直走査期間１Ｖの任意の整数倍の周期で発生される。
本実施例では、リセット生成回路64は、CPU 92からの外
部同期命令94を受けると、その直後の外部垂直同期信号
VDの立ち下がり98に同期して、リセットタイミングパル
ス100 を生成する（図７）。
３の実施例を示す機能ブロック図である。本実施例によ
る撮像装置90は、第２の実施例（図４）の変形であり、
図４と同一要素は同一の符号で表す。本実施例では、外
部同期・内部同期に共通して、水晶発振器14を１個のみ
設けている。水晶発振器14は、外部同期生成システム16
と、Ｈカウンタ22とに接続され、それぞれに同一の周波
数を有する画素クロック13および15を発振して供給す
る。また、撮像装置90は、CPU (Central Processing Un
it) 92を備える。CPU 92は、タイミング発生器62に対し
て、外部同期命令94を発するほか、種々の制御を行う。
CPU 92による外部同期命令94は、外部垂直同期信号VDの
垂直走査期間１Ｖの任意の整数倍の周期で発生される。
本実施例では、リセット生成回路64は、CPU 92からの外
部同期命令94を受けると、その直後の外部垂直同期信号
VDの立ち下がり98に同期して、リセットタイミングパル
ス100 を生成する（図７）。
【００２０】本実施例の動作を図７に示す。本実施例で
は、外部同期は、外部同期信号HD、VDの受信によって自
動的に行われるのではない。タイミング発生器62が内部
または外部のいずれに同期するかを、図７の第２段に示
す。たとえば、最初、タイミング発生器62は内部同期状
態93にある。この場合、タイミング発生器62は、水晶発
振器14からのクロック15に応動して動作する。したがっ
て、Ｖカウンタ24は、図７に示す通り、外部垂直同期信
号VDには同期していない。しかし、水晶発振器14は外部
同期信号と共通であるため、外部垂直同期信号VDの垂直
走査期間１Ｖの整数倍の内部Ｖ周期IVを有する。CPU 92
からの外部同期命令94があると、タイミング発生器62
は、初めて外部同期に対して有効な状態96となる。する
と、外部同期命令94の直後の外部垂直同期信号VDの立ち
下がり98に同期して、リセットタイミングパルス100 が
リセット生成回路64で生成され、Ｖカウンタ24は内部Ｖ
周期の途中でリセットされる。水晶発振器14が共通であ
るから、この１回のみのリセットタイミングパルス100
により、Ｖカウンタ24は外部垂直同期信号VDの垂直走査
期間１Ｖの整数分の１の周期で外部同期し、以後、リセ
ットタイミングパルスを入力する必要がない。
は、外部同期は、外部同期信号HD、VDの受信によって自
動的に行われるのではない。タイミング発生器62が内部
または外部のいずれに同期するかを、図７の第２段に示
す。たとえば、最初、タイミング発生器62は内部同期状
態93にある。この場合、タイミング発生器62は、水晶発
振器14からのクロック15に応動して動作する。したがっ
て、Ｖカウンタ24は、図７に示す通り、外部垂直同期信
号VDには同期していない。しかし、水晶発振器14は外部
同期信号と共通であるため、外部垂直同期信号VDの垂直
走査期間１Ｖの整数倍の内部Ｖ周期IVを有する。CPU 92
からの外部同期命令94があると、タイミング発生器62
は、初めて外部同期に対して有効な状態96となる。する
と、外部同期命令94の直後の外部垂直同期信号VDの立ち
下がり98に同期して、リセットタイミングパルス100 が
リセット生成回路64で生成され、Ｖカウンタ24は内部Ｖ
周期の途中でリセットされる。水晶発振器14が共通であ
るから、この１回のみのリセットタイミングパルス100
により、Ｖカウンタ24は外部垂直同期信号VDの垂直走査
期間１Ｖの整数分の１の周期で外部同期し、以後、リセ
ットタイミングパルスを入力する必要がない。
【００２１】図４または図６における、リセット生成回
路を用いた第２または第３の実施例は、以下のように変
形することもできる。すなわち、外部同期信号入力から
実際に外部同期を実行するまでの、例えば数クロックの
時間、タイミング発生器からの出力17をフリーズさせる
ことができる。このフリーズ機能を有するタイミング発
生器110 の機能ブロック図を図８に示す。図８では、ロ
ジック回路26からＨカウンタ22およびＶカウンタ24へ接
続線116 を通してリセットパルスを入力することができ
る。
路を用いた第２または第３の実施例は、以下のように変
形することもできる。すなわち、外部同期信号入力から
実際に外部同期を実行するまでの、例えば数クロックの
時間、タイミング発生器からの出力17をフリーズさせる
ことができる。このフリーズ機能を有するタイミング発
生器110 の機能ブロック図を図８に示す。図８では、ロ
ジック回路26からＨカウンタ22およびＶカウンタ24へ接
続線116 を通してリセットパルスを入力することができ
る。
【００２２】このタイミング発生器110 の動作を図９に
示す。外部同期信号VDまたはHDが入力されるのと同時に
リセットタイミングパルス112 が生成される場合、リセ
ットタイミングパルス112 の発生時刻t3において、Ｈカ
ウンタ22またはＶカウンタ24はリセットされ、通常、ロ
ジック回路26も、これらのリセットに合わせて外部同期
する。しかし、ロジック回路26は、あらかじめ定められ
た数クロックのフリーズ期間113 において、出力信号の
極性を維持するフリーズパルス114 を生成し、自己の出
力を同一極性に保つ。その後、ロジック回路26は、Ｈカ
ウンタ22またはＶカウンタ24に、リセットパルス116 を
改めて入力する。そのため、リセットタイミングパルス
112 の発生時刻t3から、ロジック回路26が外部同期を実
行する時刻t5まで、数クロックの遅延が生じる。これに
より、同期制御動作中の予測不能な出力による接続素子
の誤動作や、ハードウェアの破壊を防止可能である。
示す。外部同期信号VDまたはHDが入力されるのと同時に
リセットタイミングパルス112 が生成される場合、リセ
ットタイミングパルス112 の発生時刻t3において、Ｈカ
ウンタ22またはＶカウンタ24はリセットされ、通常、ロ
ジック回路26も、これらのリセットに合わせて外部同期
する。しかし、ロジック回路26は、あらかじめ定められ
た数クロックのフリーズ期間113 において、出力信号の
極性を維持するフリーズパルス114 を生成し、自己の出
力を同一極性に保つ。その後、ロジック回路26は、Ｈカ
ウンタ22またはＶカウンタ24に、リセットパルス116 を
改めて入力する。そのため、リセットタイミングパルス
112 の発生時刻t3から、ロジック回路26が外部同期を実
行する時刻t5まで、数クロックの遅延が生じる。これに
より、同期制御動作中の予測不能な出力による接続素子
の誤動作や、ハードウェアの破壊を防止可能である。
【００２３】なお、ロジック回路26はＨカウンタ22およ
びＶカウンタ24のカウント値23a および25を固体撮像素
子20の駆動信号に展開するデコーダとして機能する。た
とえば、固体撮像素子20駆動用の３相駆動信号パターン
を、いくつか、ロジック回路26の内部メモリに記憶して
おくことができる。そして、Ｈカウンタ22から入力され
るカウント値23a およびＶカウンタ24から入力されるカ
ウント値25に基づき、前記パターンを読み出し、撮像素
子20の駆動信号17として出力する。かかるロジック回路
26として、特願平11-83514号に開示のロジック回路が適
用できる。
びＶカウンタ24のカウント値23a および25を固体撮像素
子20の駆動信号に展開するデコーダとして機能する。た
とえば、固体撮像素子20駆動用の３相駆動信号パターン
を、いくつか、ロジック回路26の内部メモリに記憶して
おくことができる。そして、Ｈカウンタ22から入力され
るカウント値23a およびＶカウンタ24から入力されるカ
ウント値25に基づき、前記パターンを読み出し、撮像素
子20の駆動信号17として出力する。かかるロジック回路
26として、特願平11-83514号に開示のロジック回路が適
用できる。
【００２４】
【発明の効果】このように本発明によれば、アナログ回
路（PLL ）を搭載しないで、論理回路だけで実現される
ため、回路規模を縮小することができる。PLL を使用し
ないので、ジッタの影響による性能劣化が発生しない。
被同期システムは、自由な原発振クロック、カウンタ長
が設定でき、したがって、システムの応用範囲が広が
る。ロジック動作なので、リセットと同時に同期化さ
れ、時間のロスなく次の動作を行うことができる。被同
期システムのＶ周期を外部同期より長く設定すること
で、例えば外部同期としてNTSC (National Television
System Committee) 方式や、PAL (Phase Alternation b
y Line) 方式を設定した場合に、被同期システムのＶ周
期として両者を兼用できる。被同期システムと外部同期
生成システムとで別々のクロックを使用した場合、両者
のばらつき（偏差、温度特性など）によるずれを吸収で
きる。
路（PLL ）を搭載しないで、論理回路だけで実現される
ため、回路規模を縮小することができる。PLL を使用し
ないので、ジッタの影響による性能劣化が発生しない。
被同期システムは、自由な原発振クロック、カウンタ長
が設定でき、したがって、システムの応用範囲が広が
る。ロジック動作なので、リセットと同時に同期化さ
れ、時間のロスなく次の動作を行うことができる。被同
期システムのＶ周期を外部同期より長く設定すること
で、例えば外部同期としてNTSC (National Television
System Committee) 方式や、PAL (Phase Alternation b
y Line) 方式を設定した場合に、被同期システムのＶ周
期として両者を兼用できる。被同期システムと外部同期
生成システムとで別々のクロックを使用した場合、両者
のばらつき（偏差、温度特性など）によるずれを吸収で
きる。
【図１】本発明によるタイミング発生器の第１の実施例
を示す機能ブロック図である。
を示す機能ブロック図である。
【図２】図１の実施例における外部同期の様子を示すタ
イミングチャートである。
イミングチャートである。
【図３】図２の外部同期信号の走査期間と内部周期とを
比較する図である。
比較する図である。
【図４】本発明によるタイミング発生器の第２の実施例
を示す機能ブロック図である。
を示す機能ブロック図である。
【図５】図４の実施例における外部同期の様子を示すタ
イミングチャートである。
イミングチャートである。
【図６】本発明によるタイミング発生器の第３の実施例
を示す機能ブロック図である。
を示す機能ブロック図である。
【図７】図６の実施例における外部同期の様子を示すタ
イミングチャートである。
イミングチャートである。
【図８】図４または図６の実施例に適用可能な、他のタ
イミング発生器を示す機能ブロック図である。
イミング発生器を示す機能ブロック図である。
【図９】図８のタイミング発生器を使用した場合のフリ
ーズ動作を示すタイミングチャートである。
ーズ動作を示すタイミングチャートである。
10、60、90 撮像装置 16 外部同期生成システム 18、62、110 タイミング発生器 20 固体撮像素子 22 Ｈカウンタ 24 Ｖカウンタ 26 ロジック回路 64 リセット生成回路
Claims (6)
- 【請求項１】 基準周波数のクロックを通常は第１の所
定の値までカウントしてリセットされ撮像素子の水平走
査位置を示す第１のカウンタと、第１のカウンタのリセ
ット回数を通常は第２の所定の値までカウントしてリセ
ットされ前記撮像素子の垂直走査位置を示す第２のカウ
ンタと、第１のカウンタおよび第２のカウンタのカウン
ト値を受信して前記撮像素子用の駆動信号を生成するロ
ジック回路とを含むタイミング発生器において、 該タイミング発生器は、外部から外部同期信号を受ける
入力端子を有し、 前記第１のカウンタ、第２のカウンタおよびロジック回
路は、前記外部同期信号によってリセットされることを
特徴とするタイミング発生器。 - 【請求項２】 請求項１に記載のタイミング発生器にお
いて、前記外部同期信号は、外部水平同期信号と外部垂
直同期信号とを含み、 該タイミング発生器は、前記入力端子から前記外部水平
同期信号を前記第１のカウンタおよびロジック回路に接
続して該第１のカウンタおよびロジック回路をリセット
させる第１の接続線と、 前記入力端子から前記外部垂直同期信号を前記第２のカ
ウンタおよびロジック回路に接続して該第２のカウンタ
およびロジック回路をリセットさせる第２の接続線とを
含むことを特徴とするタイミング発生器。 - 【請求項３】 請求項１または２に記載のタイミング発
生器において、前記第１のカウンタまたは第２のカウン
タが前記第１の所定の値または第２の所定の値をカウン
トしてリセットされる内部水平走査期間および内部垂直
走査期間は、それぞれ、前記外部同期信号によって前記
第１のカウンタまたは第２のカウンタがリセットされる
外部水平走査期間または外部垂直走査期間より長いこと
を特徴とするタイミング発生器。 - 【請求項４】 請求項１に記載のタイミング発生器にお
いて、前記外部同期信号は、外部水平同期信号と外部垂
直同期信号とを含み、前記タイミング発生器はさらに、
前記外部水平同期信号と外部垂直同期信号とに同期して
リセットタイミングパルスを生成するリセット生成回路
を含み、 前記第１のカウンタ、第２のカウンタおよびロジック回
路は、前記リセットタイミングパルスに応動してリセッ
トされることを特徴とするタイミング発生器。 - 【請求項５】 請求項３に記載のタイミング発生器にお
いて、第１のカウンタに設定された内部水平走査期間の
長さは、外部水平走査期間の長さに係らず、可変に設定
可能であることを特徴とするタイミング発生器。 - 【請求項６】 請求項４に記載のタイミング発生器にお
いて、前記外部水平同期信号および外部垂直同期信号は
前記クロックから生成されることを特徴とするタイミン
グ発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000023296A JP2001211347A (ja) | 2000-01-27 | 2000-01-27 | タイミング発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000023296A JP2001211347A (ja) | 2000-01-27 | 2000-01-27 | タイミング発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001211347A true JP2001211347A (ja) | 2001-08-03 |
Family
ID=18549470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000023296A Withdrawn JP2001211347A (ja) | 2000-01-27 | 2000-01-27 | タイミング発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001211347A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295854A (ja) * | 2005-04-15 | 2006-10-26 | Sony Corp | マルチカメラシステム、撮像装置およびコントローラ、並びに、撮像制御方法、撮像装置制御方法および撮像方法 |
| US7256829B2 (en) | 2002-01-07 | 2007-08-14 | Fujifilm Corporation | Imaging apparatus with a timing generator having a rewritable storage and a method of supplying an imaging device with drive pulses from the timing generator |
| CN100426832C (zh) * | 2005-05-23 | 2008-10-15 | 索尼株式会社 | 成像系统、成像控制器以及垂直同步的方法 |
| JP2018006959A (ja) * | 2016-06-30 | 2018-01-11 | キヤノン株式会社 | 通信システム、通信機器および通信方法 |
| JP2020088609A (ja) * | 2018-11-26 | 2020-06-04 | キヤノン株式会社 | 撮像素子および撮像装置 |
-
2000
- 2000-01-27 JP JP2000023296A patent/JP2001211347A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256829B2 (en) | 2002-01-07 | 2007-08-14 | Fujifilm Corporation | Imaging apparatus with a timing generator having a rewritable storage and a method of supplying an imaging device with drive pulses from the timing generator |
| JP2006295854A (ja) * | 2005-04-15 | 2006-10-26 | Sony Corp | マルチカメラシステム、撮像装置およびコントローラ、並びに、撮像制御方法、撮像装置制御方法および撮像方法 |
| JP4501758B2 (ja) * | 2005-04-15 | 2010-07-14 | ソニー株式会社 | マルチカメラシステムおよび撮像装置、並びに、撮像制御方法および撮像方法 |
| US7889238B2 (en) | 2005-04-15 | 2011-02-15 | Sony Corporation | Multicamera system, image pickup apparatus, controller, image pickup control method, image pickup apparatus control method, and image pickup method |
| KR101209497B1 (ko) | 2005-04-15 | 2012-12-07 | 소니 주식회사 | 멀티 카메라 시스템, 촬상 제어 방법, 촬상 장치 및 촬상 방법 |
| CN100426832C (zh) * | 2005-05-23 | 2008-10-15 | 索尼株式会社 | 成像系统、成像控制器以及垂直同步的方法 |
| US7889239B2 (en) | 2005-05-23 | 2011-02-15 | Sony Corporation | Imaging system, imaging controller, and method and program for vertical synchronization |
| JP2018006959A (ja) * | 2016-06-30 | 2018-01-11 | キヤノン株式会社 | 通信システム、通信機器および通信方法 |
| JP2020088609A (ja) * | 2018-11-26 | 2020-06-04 | キヤノン株式会社 | 撮像素子および撮像装置 |
| JP7183009B2 (ja) | 2018-11-26 | 2022-12-05 | キヤノン株式会社 | 撮像素子および撮像装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070403 |