JP6051500B2 - 画像読取装置及び電子機器 - Google Patents
画像読取装置及び電子機器 Download PDFInfo
- Publication number
- JP6051500B2 JP6051500B2 JP2011056726A JP2011056726A JP6051500B2 JP 6051500 B2 JP6051500 B2 JP 6051500B2 JP 2011056726 A JP2011056726 A JP 2011056726A JP 2011056726 A JP2011056726 A JP 2011056726A JP 6051500 B2 JP6051500 B2 JP 6051500B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- delay
- sampling clock
- circuit
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000005070 sampling Methods 0.000 claims description 72
- 230000003111 delayed effect Effects 0.000 claims description 5
- 239000000872 buffer Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 101100108136 Drosophila melanogaster Adck1 gene Proteins 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
- H04N1/047—Detection, control or error compensation of scanning velocity or position
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
- H04N1/19—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N2201/00—Indexing scheme relating to scanning, transmission or reproduction of documents or the like, and to details thereof
- H04N2201/04—Scanning arrangements
- H04N2201/047—Detection, control or error compensation of scanning velocity or position
- H04N2201/04753—Control or error compensation of scanning position or velocity
- H04N2201/04758—Control or error compensation of scanning position or velocity by controlling the position of the scanned image area
- H04N2201/04767—Control or error compensation of scanning position or velocity by controlling the position of the scanned image area by controlling the timing of the signals, e.g. by controlling the frequency o phase of the pixel clock
- H04N2201/04781—Controlling the phase of the signals
- H04N2201/04786—Controlling a start time, e.g. for output of a line of data
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
- Studio Devices (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
本発明は、例えばディジタルカメラ又は複写機などの撮像装置のアパーチャディレイ調整機能を有するサンプリングクロック生成回路、上記サンプリングクロック生成回路を用いた画像読取装置、及び上記画像読取装置を用いた電子機器に関する。
ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal-Oxide Semiconductor）センサなど固体撮像装置を駆動するには各種の駆動パルスが必要であり、それらパルスの相対的な位相関係が所定の関係を満たしていないと適正な撮像信号が得られない。このことは、撮像信号中のノイズを抑制するためのサンプリング処理においても同様であり、各サンプリングパルスの相対的な位相関係が所定の関係を満たしていないと適正な雑音抑制処理ができない（例えば特許文献１を参照。）。
例えば、特許文献１においては、ＣＣＤを駆動する駆動パルスやＣＤＳ処理用のサンプリングパルスの位置を適正に調整するために、レンズをオープンもしくはＣＣＤの読み出し間隔を長くすることにより、十分な露光時間を確保し、ＣＣＤからの出力が規定の飽和レベルになるようにする。ＡＧＣの設定はＣＣＤ飽和出力がＡＤ変換のフルスケールになるよう設定しておく。このときの水平駆動パルスは理想的な位相関係になるように算出し、位相調整回路を設定する。初期状態からＳＨＰ／ＳＨＤ（サンプリングパルス）を別々に走査し、ＣＣＤから信号が出ている範囲を決め、出力が最大になる箇所を記憶保存することを特徴としている。
ところで、画像読取装置において、ＣＣＤを駆動するときに、いわゆるアパーチャディレイが問題となる。図２は一般的なアパーチャディレイを説明するためのタイミングチャートである。ここで、アパーチャディレイとは、サンプリングエッジをアナログフロントエンド回路（以下、ＡＦＥ回路という。）に与えられてから入力信号のサンプルが実際に保持されるまでの時間（Ｔａｄ）をいう。ＣＣＤからの入力信号は、図２に示すように、リセットレベル３１と、ペデスタル（黒）レベル３２と、画像信号レベル３３との領域に大別され、アナログフロントエンド回路では、画像レベル３３をサンプリングしてＡＤ変換を行って出力する。
画像レベルのサンプリングは、なるべく安定したリセットレベルに近い画像レベルをサンプリングした方が、ダイナミックレンジをより大きくすることができ、また、ジッタの影響を少なくすることができる。
しかし、ＣＣＤの処理速度が高速になるとこの領域が狭くなり、また、アパーチャディレイが大きいと電源電圧や温度やプロセスの振れ等を考慮したときに、より安定したレベルをサンプリングしづらくなるという問題点があった。
本発明の目的は以上の問題点を解決し、上記アパーチャディレイをより小さくするアパーチャディレイ調整機能を有するサンプリングクロック生成回路、上記サンプリングクロック生成回路を備えた画像読取装置、及び、上記画像読取装置を備えた電子機器を提供することにある。
第１の発明に係るサンプリングクロック生成回路は、
基準クロック発生器からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給するサンプリングクロック生成手段と、
上記基準クロック発生器の出力クロック信号に基づいて生成された画像読取部用駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する位相判別手段と、
上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御手段を備えたことを特徴とする。
基準クロック発生器からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給するサンプリングクロック生成手段と、
上記基準クロック発生器の出力クロック信号に基づいて生成された画像読取部用駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する位相判別手段と、
上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御手段を備えたことを特徴とする。
上記サンプリングクロック生成回路において、上記サンプリングクロック生成手段は、
所定の複数の第１の遅延タップを有してタップ選択により入力される出力クロック信号を遅延する第１の遅延回路と、
上記各第１の遅延タップの遅延量よりも小さい遅延量をそれぞれ有する所定の複数の第２の遅延タップを有してタップ選択により入力される出力クロック信号を遅延する第２の遅延回路とを備え、
上記制御手段は、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記第１の遅延回路のタップ選択を行って粗調整した後、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記第２の遅延回路のタップ選択を行って微調整することを特徴とする。
所定の複数の第１の遅延タップを有してタップ選択により入力される出力クロック信号を遅延する第１の遅延回路と、
上記各第１の遅延タップの遅延量よりも小さい遅延量をそれぞれ有する所定の複数の第２の遅延タップを有してタップ選択により入力される出力クロック信号を遅延する第２の遅延回路とを備え、
上記制御手段は、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記第１の遅延回路のタップ選択を行って粗調整した後、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記第２の遅延回路のタップ選択を行って微調整することを特徴とする。
第２の発明に係る画像読取装置は、画像読取部と、上記サンプリングクロック生成回路とを備えたことを特徴とする。
第３の発明に係る電子機器は、上記画像読取装置を備えたことを特徴とする。
従って、本発明によれば、基準クロック発生器からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給するサンプリングクロック生成手段と、
上記基準クロック発生器の出力クロック信号に基づいて生成された画像読取部用駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する位相判別手段と、
上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御手段を備えたので、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように制御でき、これにより、アパーチャディレイが小さくなるように制御できる。
上記基準クロック発生器の出力クロック信号に基づいて生成された画像読取部用駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する位相判別手段と、
上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御手段を備えたので、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように制御でき、これにより、アパーチャディレイが小さくなるように制御できる。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
図１は本発明の実施形態に係るＡＦＥ回路１０を備えた画像読取装置の構成を示す回路図である。本発明の実施形態に係るＡＦＥ回路１０は例えば１つのＩＣの半導体回路で構成され、上述の問題点を解決するために、上記アパーチャディレイをより少なくする機能（以下、ＡＰＤＣ（Aperture Delay Calibration）機能という。）を有することを特徴としている。
図１において、画像読取部のＣＣＤ１からのＲＧＢ信号はサンプルホールド回路４に入力され、サンプルホールド回路４はクロック発生器２３からのクロックに基づいてサンプルホールドし、ＡＤ変換器５はサンプルホールドされた信号をＡＤ変換して例えばＬＶＤＳ信号の形式で画像信号処理回路３に出力する。位相同期ループ回路（以下、ＰＬＬ回路という。）を用いて構成された基準クロック発生器であるスペクトル拡散クロック発生器（以下、ＳＳＣＧという。）１１は所定のスペクトル拡散クロックを発生してＤＬＬ回路１２に出力し、ＤＬＬ回路１２は複数段の遅延回路で構成され、入力されるクロックに基づいて互いに異なる複数の遅延クロックを発生し、バッファ１３，１４を介してＣＣＤ駆動クロックであるＸＳＰＬ信号として外部のドライバ回路２に出力する。なお、ＳＳＣＧ１１はＳＳＣＧ付きＰＬＬ回路として構成してもよく、その場合、ＳＳＣＧ機能をオフすることで通常のＰＬＬクロックを発生して出力することができる。バッファ１３からの出力クロックは、遅延時間を微調整する第２の遅延回路２２と、遅延時間を粗調整する第１の遅延回路２１とを介して、基準クロックＡＤＣＫとしてクロック発生器２３に供給される。クロック発生器２３は基準クロックＡＤＣＫに基づいて所定のクロックを発生してサンプルホールド回路４及び遅延型フリップフロップ２４のクロック端子に出力する。一方、ＸＳＰＬ信号はドライバ回路２により増幅、分周等された後、ＳＡＭ端子に戻された後、遅延型フリップフロップ２４に入力される。遅延型フリップフロップ２４は入力される、ＳＡＭ端子へのクロック信号を、クロック発生器２３からのクロックのタイミングでラッチしてロジック回路２０に出力する。そして、制御ロジック回路２０は入力される信号に基づいて詳細後述するように上記第１及び第２の遅延回路２１，２２の遅延量を制御することによりアパーチャディレイを調整する。ここで、第１の遅延回路２１は、ＤＬＬ回路１２においてその遅延セルを制御した電流に基づいて動作する遅延回路であって、ＤＬＬ回路１２と同様に入力信号を遅延させる。また、第２の遅延回路２２は、上記制御した電流を制御してさらに細分化した微調整用の遅延回路を構成する。
以上のように構成されたＡＦＥ回路１０においては、ＳＡＭ端子へのクロック信号のクロックタイミングでサンプルホールド回路４において入力される画像信号をサンプリングできるように、ＡＦＥ回路１０の内部ＰＬＬクロックを基準として、実際の内部サンプリングクロック信号（ＳＳＣＧ１１から回路１２，１３，２２，２１を介してクロック発生器２３により発生される）と、ＸＳＰＬ信号から外部ドライバ２及びＳＡＭ端子を介して入力されるＣＣＤ駆動信号（判定信号）を生成する。
上記内部サンプリングクロック信号及び上記ＣＣＤ駆動信号ともに、ＰＬＬ回路であるＳＳＣＧ１１からの出力信号を基準信号としたＤＬＬ回路１２において、画素クロック１周期を５６個のタップで分割したクロック信号を生成し、これを元にＣＣＤの駆動信号と共にＸＳＰＬ信号を生成して、内部サンプリングクロック信号も生成する。
上記ＡＰＤＣのキャリブレーションの方法としては、内部サンプリングクロック信号とＳＡＭ端子への入力信号であるＣＣＤ駆動信号との位相差を遅延型フリップフロップ２４及び制御ロジック回路２０により測定して、内部サンプリングクロック信号を第１の遅延回路２１（画素クロック周期を例えば５６個のタップに分割してタップ選択によりタップ遅延量単位ｔｄ１で遅延する）を第０タップから走査して上記位相差ができるかぎり０に近い値となるように第１の遅延回路２１のタップ単位で粗調整を行う。次いで、第２の遅延回路２２（第１の遅延回路２１の１つのタップをさらに例えば１６分割するタップを有し、タップ選択によりタップ遅延量単位ｔｄ２（＜ｔｄ１）で遅延する）の遅延時間を第０タップ走査して第２の遅延回路２２のタップ単位で上記位相差が実質的に０となるように微調整を行う。こうすることで、ＳＡＭ端子に入力されるＣＣＤ駆動信号のクロックタイミングと、サンプルホールド回路４で用いる内部サンプリングクロック信号のクロックタイミングを第２の遅延回路２２でそのタップ単位まで合わせることができる。これにより、アパーチャディレイが小さくなるようにＡＰＤＣ制御することができる。
なお、内部サンプリングクロック信号を第１及び第２の遅延回路２１，２２で各タップを走査してＡＰＤＣ機能を実現するために、バッファ１３の出力端子でのクロック信号からＳＡＭ端子でのクロック信号の遅延量を、バッファ１３の出力端子でのクロック信号からクロック発生器２３からの内部サンプリングクロック信号の遅延量よりも大きくする必要があり、内部サンプリングクロック信号とＣＣＤ駆動信号との位相差を最小限の誤差で測定するため、ＳＡＭ端子でのクロック信号から遅延型フリップフロップ２４の入力端子でのクロック信号の遅延量と、クロック発生器２３からの内部サンプリングクロック信号から遅延型フリップフロップ２４への内部サンプリングクロック信号の遅延量とが実質的に等しくなるように設定する必要がある。
以上説明したように、ＳＳＣＧ１１（基準クロック発生器）からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給する、遅延回路２１，２２及びクロック発生器２３からなるサンプリングクロック生成手段と、ＳＳＣＧ１１の出力クロック信号に基づいて生成されたＣＣＤ駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する遅延型フリップフロップ２４と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御ロジック回路２０とを備えたので、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように制御でき、これにより、アパーチャディレイが小さくなるように制御できる。
以上の実施形態に係る画像読取装置は、例えばディジタルカメラ、携帯電話機や複合機などの電子機器に内蔵して設けられる。
以上詳述したように、本発明によれば、基準クロック発生器からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給するサンプリングクロック生成手段と、上記基準クロック発生器の出力クロック信号に基づいて生成された画像読取部用駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する位相判別手段と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御手段を備えたので、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように制御でき、これにより、アパーチャディレイが小さくなるように制御できる。
１…ＣＣＤ、
２…ドライバ回路、
３…画像信号処理回路、
４…サンプルホールド回路、
５…ＡＤ変換回路、
１０…アナログフロントエンド回路（ＡＦＥ回路）、
１１…スペクトル拡散クロック発生器（ＳＳＣＧ）、
１２…遅延同期ループ回路（ＤＬＬ回路）、
１３，１４…バッファ、
２０…制御ロジック回路、
２１…第１の遅延回路、
２２…第２の遅延回路、
２３…クロック発生器、
２４…遅延型フリップフロップ。
２…ドライバ回路、
３…画像信号処理回路、
４…サンプルホールド回路、
５…ＡＤ変換回路、
１０…アナログフロントエンド回路（ＡＦＥ回路）、
１１…スペクトル拡散クロック発生器（ＳＳＣＧ）、
１２…遅延同期ループ回路（ＤＬＬ回路）、
１３，１４…バッファ、
２０…制御ロジック回路、
２１…第１の遅延回路、
２２…第２の遅延回路、
２３…クロック発生器、
２４…遅延型フリップフロップ。
Claims (2)
- 画像読取部と、
サンプリングクロック生成回路とを備える画像読取装置であって、
上記サンプリングクロック生成回路は、
基準クロック発生器からの出力クロック信号に対して所定の遅延量だけ遅延して第１のサンプリングクロック信号を発生してサンプリングホールド回路に供給するサンプリングクロック生成手段と、
上記基準クロック発生器の出力クロック信号に基づいて生成された画像読取部用駆動クロック信号と、上記第１のサンプリングクロック信号とを位相比較して位相比較結果を出力する位相判別手段と、
上記位相比較結果に基づいて、上記駆動クロック信号と上記第１のサンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御手段を備え、
上記サンプリングクロック生成手段は、
所定の複数の第１の遅延タップを有してタップ選択により入力される出力クロック信号を遅延する第１の遅延回路と、
上記各第１の遅延タップの遅延量よりも小さい遅延量をそれぞれ有する所定の複数の第２の遅延タップを有してタップ選択により入力される出力クロック信号を遅延する第２の遅延回路とを備え、
上記制御手段は、上記位相比較結果に基づいて、上記駆動クロック信号と上記第１のサンプリングクロック信号との位相差が実質的にゼロとなるように上記第１の遅延回路のタップ選択を行って粗調整した後、上記位相比較結果に基づいて、上記駆動クロック信号と上記第１のサンプリングクロック信号との位相差が実質的にゼロとなるように上記第２の遅延回路のタップ選択を行って微調整することにより、第２のサンプリングクロック信号のエッジが上記サンプリングクロック生成回路を備えるアナログフロントエンド回路に与えられてから、上記画像読取部からの入力信号のサンプルが実際に保持されるまでの時間であるアパーチャディレイが小さくなるように制御することを特徴とする画像読取装置。 - 請求項１記載の画像読取装置を備えたことを特徴とする電子機器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011056726A JP6051500B2 (ja) | 2011-03-15 | 2011-03-15 | 画像読取装置及び電子機器 |
| PCT/JP2012/057245 WO2012124819A1 (en) | 2011-03-15 | 2012-03-14 | Sampling clock generator circuit, and image reader and electronic device incorporating the same |
| US14/004,202 US8957720B2 (en) | 2011-03-15 | 2012-03-14 | Sampling clock generator circuit, and image reader and electronic device incorporating the same |
| EP12757210.5A EP2686956A4 (en) | 2011-03-15 | 2012-03-14 | SAMPLE CLOCK GENERATING CIRCUIT, AND IMAGE READER AND ELECTRONIC DEVICE INCORPORATING SAME |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011056726A JP6051500B2 (ja) | 2011-03-15 | 2011-03-15 | 画像読取装置及び電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012195681A JP2012195681A (ja) | 2012-10-11 |
| JP6051500B2 true JP6051500B2 (ja) | 2016-12-27 |
Family
ID=46830875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011056726A Expired - Fee Related JP6051500B2 (ja) | 2011-03-15 | 2011-03-15 | 画像読取装置及び電子機器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8957720B2 (ja) |
| EP (1) | EP2686956A4 (ja) |
| JP (1) | JP6051500B2 (ja) |
| WO (1) | WO2012124819A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7045055B2 (ja) | 2018-03-23 | 2022-03-31 | 株式会社サンセイアールアンドディ | 遊技機 |
| JP7045056B2 (ja) | 2018-03-23 | 2022-03-31 | 株式会社サンセイアールアンドディ | 遊技機 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6549366B2 (ja) | 2014-09-19 | 2019-07-24 | 株式会社リコー | 光電変換素子、画像読取装置及び画像形成装置 |
| JP6612492B2 (ja) | 2014-10-16 | 2019-11-27 | 株式会社リコー | 光電変換素子、画像読取装置及び画像形成装置 |
| US9866208B2 (en) | 2015-06-15 | 2018-01-09 | Microsoft Technology Lincensing, LLC | Precision measurements and calibrations for timing generators |
| JP2017168531A (ja) | 2016-03-14 | 2017-09-21 | 株式会社リコー | 固体撮像装置及び固体撮像装置の製造方法 |
| WO2018116587A1 (ja) * | 2016-12-21 | 2018-06-28 | オリンパス株式会社 | 撮像装置及び内視鏡システム |
| CN111159788B (zh) * | 2020-01-02 | 2023-04-25 | 飞腾信息技术有限公司 | 基于mmcsd控制器的安全设备区域访问方法、装置及介质 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3454369B2 (ja) * | 1993-11-18 | 2003-10-06 | 株式会社日立製作所 | 撮像装置 |
| US6151071A (en) * | 1996-02-29 | 2000-11-21 | Eastman Kodak Company | Circuit for generating control signals |
| US6259467B1 (en) | 1999-02-09 | 2001-07-10 | International Business Machines Corporation | Multi stage oscillator phase alignment scheme |
| JP4443728B2 (ja) * | 2000-06-09 | 2010-03-31 | 株式会社ルネサステクノロジ | クロック発生回路 |
| JP2004280558A (ja) | 2003-03-17 | 2004-10-07 | Ricoh Co Ltd | インタフェース回路及びインタフェース回路を有する光ディスク装置 |
| JP4059500B2 (ja) * | 2003-11-18 | 2008-03-12 | 株式会社リコー | 画像読取装置 |
| JP5262414B2 (ja) | 2007-09-05 | 2013-08-14 | 株式会社リコー | 信号発生器、画像読取装置および画像形成装置 |
| JP5017199B2 (ja) * | 2008-07-10 | 2012-09-05 | オンセミコンダクター・トレーディング・リミテッド | 遅延回路 |
| JP2010062902A (ja) | 2008-09-04 | 2010-03-18 | Sony Corp | 撮像装置のパルス位相調整装置、撮像装置の製造方法、撮像装置 |
| JP2011044795A (ja) * | 2009-08-19 | 2011-03-03 | Renesas Electronics Corp | 入力インターフェース回路 |
-
2011
- 2011-03-15 JP JP2011056726A patent/JP6051500B2/ja not_active Expired - Fee Related
-
2012
- 2012-03-14 WO PCT/JP2012/057245 patent/WO2012124819A1/en active Application Filing
- 2012-03-14 US US14/004,202 patent/US8957720B2/en not_active Expired - Fee Related
- 2012-03-14 EP EP12757210.5A patent/EP2686956A4/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7045055B2 (ja) | 2018-03-23 | 2022-03-31 | 株式会社サンセイアールアンドディ | 遊技機 |
| JP7045056B2 (ja) | 2018-03-23 | 2022-03-31 | 株式会社サンセイアールアンドディ | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012195681A (ja) | 2012-10-11 |
| US20140002170A1 (en) | 2014-01-02 |
| US8957720B2 (en) | 2015-02-17 |
| EP2686956A4 (en) | 2014-08-20 |
| EP2686956A1 (en) | 2014-01-22 |
| WO2012124819A1 (en) | 2012-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6051500B2 (ja) | 画像読取装置及び電子機器 | |
| JP4974930B2 (ja) | タイミング信号発生器及びそれを備えた画像読取装置 | |
| US7859583B2 (en) | Solid-state image capture device, analog/digital conversion method for solid state image capture device, and image capture device | |
| TWI389562B (zh) | Solid state camera device and camera device | |
| TWI393438B (zh) | 固態攝像裝置 | |
| US20070120989A1 (en) | Image processing apparatus, image reading apparatus, and image forming apparatus | |
| JP2008288953A (ja) | 固体撮像装置、撮像装置、電子機器 | |
| US7605359B2 (en) | Light source frequency detection circuit for image sensor | |
| US8976272B2 (en) | Imaging apparatus which corrects effects of flash | |
| JP6355397B2 (ja) | 固体撮像素子その制御方法、電子機器、プログラム、記憶媒体 | |
| US11240442B2 (en) | Signal processing apparatus and signal processing method | |
| JP4182071B2 (ja) | 撮像装置 | |
| KR20170107819A (ko) | 홀 센서 옵셋 보정 회로 및 이를 갖는 카메라 모듈 | |
| JP2005142713A (ja) | 固体撮像装置と固体撮像装置の調整方法 | |
| JP2006222688A (ja) | 画像読取装置及び画像形成装置 | |
| JP2010178197A (ja) | 固体撮像装置の駆動方法、固体撮像装置およびカメラ | |
| US8692914B2 (en) | Image sensor | |
| JP2008034942A (ja) | 画像処理装置 | |
| US20100026857A1 (en) | Imaging device, method for controlling the imaging device, and recording medium recording the method | |
| JP6057630B2 (ja) | 撮像装置 | |
| JP2008117304A (ja) | 電源装置及び電力制御方法 | |
| JP2008160369A (ja) | 撮像装置 | |
| JP2014057189A5 (ja) | ||
| JP2006245632A (ja) | パルス生成回路、撮像装置及びカメラ | |
| JP2022134411A (ja) | 半導体集積回路、画像読取装置、画像形成装置およびカメラシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151007 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20160212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160315 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160516 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161101 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161114 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6051500 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| LAPS | Cancellation because of no payment of annual fees |