JP2008160369A - 撮像装置 - Google Patents

Abstract

【課題】サンプルホールドタイミングを高精度に決定しながらも消費電力を抑えることが可能な撮像装置を提供する。
【解決手段】撮像素子と、撮像素子から出力される撮像信号ＯＳに相関二重サンプリング処理等を行うＡＦＥとを有するデジタルカメラであって、ＤＬＬ回路４０と、ＡＦＥを制御するための制御信号（サンプルホールドタイミングパルスｓｈｐ）をＤＬＬ回路４０から出力されるクロックｐｕｌｓｅに基づいて生成するパルス発生回路と、ブランキング期間中、ＤＬＬ回路４０を、そのロック状態を維持させたまま停止させる制御を行うＤＬＬ制御部５１とを備える。
【選択図】図３

Description

本発明は、撮像素子と、前記撮像素子から出力される撮像信号に相関二重サンプリング処理を行う相関二重サンプリング手段とを有する撮像装置に関する。

ＣＣＤ型の撮像素子を搭載する撮像装置には、撮像素子に含まれる垂直ＣＣＤを駆動するための駆動パルスＶ、水平ＣＣＤを駆動するための駆動パルスＨ、電子シャッタ制御を行うためのオーバーフロードレインパルスＯＦＤ、及び出力アンプのリセット動作を制御するためのリセットパルスＲＳを撮像素子に供給するドライバと、駆動パルスＶの出力タイミングを決定するためのタイミング信号ｘｖ、駆動パルスＨの出力タイミングを決定するためのタイミング信号ｘｈ、オーバーフロードレインパルスＯＦＤの出力タイミングを決定するためのタイミング信号ｘｏｆｄ、リセットパルスＲＳの出力タイミングを決定するためのタイミング信号ｘｒｓ、及び撮像素子から出力されるアナログの撮像信号に相関二重サンプリング処理を行うＣＤＳ回路でのサンプルホールドタイミングを決定するサンプルホールドタイミングパルスｓｈｐを生成するタイミングジェネレータ（ＴＧ）とが内蔵される（例えば特許文献１参照）。

近年、撮像素子の画素数が増大し、それに伴って出力のデータレートが高くなっているため、撮像素子から出力される画素データを正確にサンプリングするためにＤＬＬ（Delay Locked Loop）回路を利用してサンプルホールドタイミングパルスｓｈｐを高精度に生成する回路（ＰＴＧ回路）が用いられるようになっている（例えば特許文献２参照）。

特開平９―１５４０６５号公報 特開２００１−１２７６０６号公報

ＰＴＧ回路は、撮像素子の出力データレートが高くなることで消費電流が大きくなってしまい、撮像装置の低消費電力化を阻害する要因となってしまう。これは、ＣＣＤ型の撮像素子に限らず、ＭＯＳ型の撮像素子にも共通の課題である。

本発明は、上記事情に鑑みてなされたものであり、サンプルホールドタイミングを高精度に決定しながらも消費電力を抑えることが可能な撮像装置を提供することを目的とする。

本発明の撮像装置は、撮像素子と、前記撮像素子から出力される撮像信号に相関二重サンプリング処理を行う相関二重サンプリング手段とを有する撮像装置であって、ＤＬＬ回路と、前記相関二重サンプリング手段を制御するための制御信号を前記ＤＬＬ回路から出力されるＤＬＬ出力信号に基づいて生成する制御信号生成手段と、ブランキング期間中、前記ＤＬＬ回路を、そのロック状態を維持させたまま停止させる制御を行うＤＬＬ制御手段とを備える。

本発明の撮像装置は、前記ＤＬＬ回路が、前記ＤＬＬ制御手段から出力される基準信号を前記ＤＬＬ出力信号を出力する複数の遅延素子によって遅延する遅延手段と、前記遅延手段で遅延された信号と前記基準信号とを比較する比較手段と、前記比較手段による比較結果に応じて前記複数の遅延素子に供給する電圧を制御する電圧制御手段とを含み、ブランキング期間中、前記ＤＬＬ制御手段が、前記基準信号の出力を停止すると共に、前記比較手段を停止する制御を行う。

本発明の撮像装置は、前記撮像素子が電荷転送型であり、前記撮像素子に含まれる水平電荷転送部及び信号出力部の駆動パルスの出力タイミングを決定するタイミング信号を出力するタイミング信号出力手段を備え、前記タイミング信号出力手段は、非ブランキング期間中は前記ＤＬＬ出力信号に基づいて前記タイミング信号を生成して出力し、ブランキング期間中は前記ＤＬＬ出力信号以外の信号に基づいて前記タイミング信号を生成して出力する。

本発明によれば、サンプルホールドタイミングを高精度に決定しながらも消費電力を抑えることが可能な撮像装置を提供することができる。

以下、本発明の実施形態について図面を参照して説明する。

図１は、本発明の実施形態である撮像装置の一例としてのデジタルカメラの概略構成を示す図である。
図１に示すデジタルカメラは、撮像素子１と、アナログフロントエンド（ＡＦＥ）２と、ドライバ（ＤＲＶ）３と、ＴＧ４と、ＰＴＧ５とを備える。

撮像素子１は、例えば電荷転送型の固体撮像素子であり、複数の光電変換素子と、複数の光電変換素子の各々で発生した電荷を垂直方向に転送する垂直電荷転送部と、垂直電荷転送部を転送されてきた電荷を垂直方向と直交する水平方向に転送する水平電荷転送部と、水平電荷転送部を転送されてきた電荷に応じた信号を出力する信号出力部であるフローティングディフュージョン（ＦＤ）アンプとを備えて構成される。

ＡＦＥ２は、撮像素子１から出力されたアナログの撮像信号ＯＳに相関二重サンプリング処理を行うＣＤＳ回路（不図示)と、ＣＤＳ回路から出力された撮像信号をデジタル信号に変換するＡ／Ｄ変換部（不図示）等を含み、ここからはデジタルの撮像信号Ｄが出力され、後段のデジタル信号処理部にて画像データが生成される。

ドライバ３は、撮像素子１に含まれる垂直電荷転送部を駆動するための駆動パルスＶ、水平電荷転送部を駆動するための駆動パルスＨ、電子シャッタ制御を行うためのオーバーフロードレインパルスＯＦＤ、及びＦＤアンプのリセット動作を制御するためのリセットパルスＲＳを撮像素子１に供給する。

ＴＧ４は、駆動パルスＶの出力タイミングを決定するためのタイミング信号ｘｖと、オーバーフロードレインパルスＯＦＤの出力タイミングを決定するためのタイミング信号ｘｏｆｄとを入力クロックＣＬＫから生成し、ドライバ３に入力する。ドライバ３は、タイミング信号ｘｖにしたがって所定のタイミングで所定レベルの駆動パルスＶを出力し、タイミング信号ｘｏｆｄにしたがって所定のタイミングで所定レベルのオーバーフロードレインパルスＯＦＤを出力する。又、ＴＧ４は、水平ブランキング期間と垂直ブランキング期間において有効（ローレベル）となるブランキング信号ｐｂｌｋを生成し、これをＡＦＥ２とＰＴＧ５に入力する。入力クロックＣＬＫは、デジタルカメラ全体を統括制御するシステム制御部から供給される。

ＰＴＧ５は、駆動パルスＨの出力タイミングを決定するためのタイミング信号ｘｈと、リセットパルスＲＳの出力タイミングを決定するためのタイミング信号ｘｒｓと、ＡＦＥ２に含まれるＣＤＳ回路のサンプルホールドタイミングを決定するタイミング信号ｓｈｐとを生成し、タイミング信号ｘｈ，ｘｒｓをドライバ３に入力し、タイミング信号ｓｈｐをＡＦＥ２のＣＤＳ回路に入力する。

ドライバ３は、タイミング信号ｘｈにしたがって所定のタイミングで所定レベルの駆動パルスＨを出力し、タイミング信号ｘｒｓにしたがって所定のタイミングで所定レベルのリセットパルスＲＳを出力する。ＡＦＥ２は、タイミング信号ｓｈｐにしたがったタイミングで撮像信号ＯＳのサンプルホールドを行う。

図２は、図１に示したＰＴＧ５の構成例を示すブロック図である。図３は、図２に示すパルス生成部５０の内部構成を示す図である。
ＰＴＧ５は、パルス生成部５０と、エッジ検出回路６０と、パルス発生回路７０，８０，９０と、出力選択回路１００，１１０とを備える。

図３に示すように、パルス生成部５０は、ＤＬＬ回路４０と、ＤＬＬ回路４０を制御するＤＬＬ制御部５１とを備える。

ＤＬＬ制御部５１は、入力クロックＣＬＫから基準クロックｃｋを生成し、これを出力する。又、ＤＬＬ制御部５１は、ブランキング信号ｐｂｌｋが有効となったとき、即ち、撮像素子１がブランキング期間になったときに、基準クロックｃｋの出力を停止すると共に、ＤＬＬ回路４０の位相比較部５２の動作を停止するための動作停止信号ｓｔｂｙを生成し、これを出力する。

ＤＬＬ回路４０は、ＤＬＬ制御部５１から出力される基準クロックｃｋを遅延した遅延クロックｃｋｄを出力する遅延装置５４と、遅延クロックｃｋｄと基準クロックｃｋとの位相を比較し、その比較結果に応じた信号ｕｐ，ｄｎを出力する位相比較部５２と、位相比較部５２から出力された信号ｕｐ，ｄｎに基づいて遅延装置５４の遅延時間を制御するための電圧ＬＦを制御するチャージポンプ回路（ＣＰ）５３とを含む。

位相比較部５２は、基準クロックｃｋの立ち上がりエッジの位相と、遅延クロックｃｋｄの立ち上がりエッジの位相とを比較し、基準クロックｃｋの立ち上がりエッジの位相よりも遅延クロックｃｋｄの立ち上がりエッジの位相の方が早い場合は信号ｄｎを出力し、基準クロックｃｋの立ち上がりエッジの位相よりも遅延クロックｃｋｄの立ち上がりエッジの位相の方が遅い場合は信号ｕｐを出力する。位相比較部５２は、基準クロックｃｋの立ち上がりエッジの位相と、遅延クロックｃｋｄの立ち上がりエッジの位相とが一致している場合、信号ｕｐ及び信号ｄｎのいずれも出力しない。

位相比較部５２は、ＤＬＬ制御部５１から動作停止信号ｓｔｂｙが出力されると、これに応じて位相比較動作を停止する。

ＣＰ５３は、信号ｕｐが入力された場合には、電圧ＬＦを上げる制御を行い、信号ｄｎが入力された場合には、電圧ＬＦを下げる制御を行う。

遅延装置５４は、カスケード接続された複数段の遅延素子５５を含み、初段の遅延素子５５に基準クロックｃｋが入力され、これが順次遅延されて最終段の遅延素子５５から遅延クロックｃｋｄが出力される。又、各遅延素子５５は、入力されたクロックを自回路に設定された遅延時間で遅延したクロックｐｕｌｓｅをＤＬＬ回路４０外部に出力する。又、各遅延素子５５には、ＣＰ５３によって制御された電圧ＬＦが入力される。

このような構成により、ＤＬＬ回路４０は、遅延装置５４の遅延時間が基準クロックｃｋの周期と一致するように制御する。例えば遅延素子５５の数が１０個あった場合、各遅延素子５５の遅延時間が、基準クロックｃｋの周期の１／１０となるように制御する。これにより、基準クロックｃｋの周期の１／１０ずつ位相をずらした１０個のクロックｐｕｌｓｅをタイミングクロックとして出力することができる。

又、ＤＬＬ回路４０は、ロック状態になった後、撮像素子１がブランキング期間に入ると、基準クロックｃｋの供給が停止し、位相比較部５２の動作が停止するため、ロック状態を維持したまま動作を停止することになり、ブランキング期間終了後に、基準クロックｃｋの供給が再開され、位相比較部５２の動作が再開された後も、動作停止前の状態に即座に復帰することができる。

図２に戻り、エッジ検出回路６０は、パルス発生部５０から出力される各クロックｐｕｌｓｅの立ち上がりエッジを抽出する回路であり、例えば図４（ａ）に示すように、位相差の隣り合うｐｕｌｓｅ［ｉ］とｐｕｌｓｅ［ｉ＋１］との差分からエッジパルスｅｄｇｅ［ｉ］を抽出する。図４（ｂ）は、エッジ検出回路６０の回路構成の具体例を示す図である。図４（ｂ）に示すように、エッジ検出回路６０は、ＮＯＴ回路２０１とＮＯＲ回路２０２とを含み、ＮＯＴ回路２０１にはｐｕｌｓｅ［ｉ］が入力され、ＮＯＲ回路２０２にはｐｕｌｓｅ［ｉ＋１］と、ＮＯＴ回路２０１の出力とが入力されて、ＮＯＲ回路２０２からエッジパルスｅｄｇｅ［ｉ］が出力される。

パルス発生回路７０は、タイミング信号ｓｈｐを生成して出力するものであり、エッジ検出回路６０から入力されたエッジパルスから信号shpposloc（タイミング信号ｓｈｐの立ち上がり位相を設定する信号）で設定された位相のエッジパルス（Ａとする）を選択して出力する第１のエッジパルス選択回路（不図示）と、エッジ検出回路６０から入力されたエッジパルスから信号shpnegloc（タイミング信号ｓｈｐの立ち下がり位相を設定する信号）で設定された位相のエッジパルス（Ｂとする）を選択して出力する第２のエッジパルス選択回路（不図示）と、エッジパルスＡの立ち上がりエッジをラッチし、エッジパルスＢの立ち下がりエッジをラッチしてタイミング信号ｓｈｐを出力するラッチ回路（不図示）とを含む。信号shpposloc，shpneglocは、それぞれシステム制御部から入力される。

パルス発生回路８０は、タイミング信号ｘｈを生成して出力するものであり、パルス発生回路７０と同様に、エッジ検出回路６０から入力されたエッジパルスと、信号hposloc（タイミング信号ｘｈの立ち上がり位相を設定する信号）と、信号hnegloc（タイミング信号ｘｈの立ち下がり位相を設定する信号）とに基づいて、タイミング信号ｘｈを生成する。信号hposloc，hneglocは、それぞれシステム制御部から入力される。

パルス発生回路９０は、タイミング信号ｘｒｓを生成して出力するものであり、パルス発生回路７０と同様に、エッジ検出回路６０から入力されたエッジパルスと、信号rsposloc（タイミング信号ｘｒｓの立ち上がり位相を設定する信号）と、信号rsnegloc（タイミング信号ｘｒｓの立ち下がり位相を設定する信号）とに基づいて、タイミング信号ｘｒｓを生成する。信号rsposloc，rsneglocは、それぞれシステム制御部から入力される。

出力選択回路１００は、ブランキング信号ｐｂｌｋに基づき、パルス発生回路８０で生成された信号と、入力クロックＣＬＫとのいずれかを選択して出力する。出力選択回路１００は、ブランキング信号ｐｂｌｋが有効のときは、入力クロックＣＬＫそのものをタイミング信号ｘｈとして出力し、ブランキング信号ｐｂｌｋが無効のときは、パルス発生回路８０で生成された信号をタイミング信号ｘｈとして出力する。

出力選択回路１１０は、ブランキング信号ｐｂｌｋに基づき、パルス発生回路９０で生成された信号と、入力クロックＣＬＫとのいずれかを選択して出力する。出力選択回路１１０は、ブランキング信号ｐｂｌｋが有効のときは、入力クロックＣＬＫそのものをタイミング信号ｘｒｓとして出力し、ブランキング信号ｐｂｌｋが無効のときは、パルス発生回路９０で生成された信号をタイミング信号ｘｒｓとして出力する。

次に、以上のように構成されたデジタルカメラの撮像時の動作を説明する。
図５は、非ブランキング期間中における各信号波形（ＲＳ、Ｈ、ＯＳ、ｓｈｐ）を示した図である。図６は、非ブランキング期間からブランキング期間に移行するときの各信号波形（ＣＬＫ、ｐｂｌｋ、ｓｔｂｙ、ｃｋ、ｃｋｄ）を示した図である。図７は、ブランキング期間中における各信号波形（ＣＬＫ、ＲＳ、Ｈ、ＯＳ、ｓｈｐ）を示した図である。

非ブランキング期間中は、ブランキング信号ｐｂｌｋが無効（ハイレベル）となっているため、ＰＴＧ５からは、パルス発生回路７０，８０，９０でそれぞれ生成されたタイミング信号ｓｈｐ，ｘｈ，ｘｒｓが出力され、ＴＧ４からはタイミング信号ｘｖ，ｘｏｆｄが出力されて、従来と同様の撮像動作が行われる。

ブランキング信号ｐｂｌｋが有効（ローレベル）になってブランキング期間に入ると、基準クロックｃｋの供給が停止されると共に、動作停止信号ｓｔｂｙが出力されて位相比較動作が停止される。基準クロックｃｋの供給停止と位相比較動作の停止により、遅延クロックｃｋｄも停止する。これにより、ＤＬＬ回路４０はロック状態を維持したまま動作を停止する。ＤＬＬ回路４０が停止すると、ＰＴＧ５からは、タイミング信号ｓｈｐが出力されなくなるが、入力クロックＣＬＫがそのままタイミング信号ｘｈ，ｘｒｓとして出力される。このため、撮像素子１の駆動は継続して行われる。

ブランキング信号ｐｂｌｋが無効になってブランキング期間が終了すると、基準クロックｃｋの供給が再開され、その後に動作停止信号ｓｔｂｙの出力が停止されて位相比較動作が再開される。ＤＬＬ回路４０はロック状態を維持しているため、位相比較動作を再開した時点で、ＤＬＬ回路４０は動作停止前と同様の状態に即座に復帰して、クロックｐｕｌｓｅを出力する。これにより、タイミング信号ｓｈｐの出力が再開されると共に、パルス発生回路８０，９０で生成されたタイミング信号ｘｈ，ｘｒｓが出力される。

以上のように、本実施形態のデジタルカメラによれば、ブランキング期間中にＤＬＬ回路４０の動作を停止させることで、ブランキング期間中もＤＬＬ回路を動作させていた従来に比べて消費電力を削減することができる。ブランキング期間中、撮像素子１から出力される撮像信号にアナログ信号処理を行う必要はないため、タイミング信号ｓｈｐがＡＦＥ２に入力されなくても、デジタルカメラを問題なく動作させることができる。

又、本実施形態のデジタルカメラによれば、ブランキング期間中にＤＬＬ回路４０を停止させた場合でも、入力クロックＣＬＫをそのままタイミング信号ｘｈ，ｘｒｓとして出力することができるため、ブランキング期間中でも撮像素子１を問題なく駆動することができる。

又、以上の説明では、ブランキング期間中、出力選択回路１００，１１０が、それぞれ入力クロックＣＬＫをそのまま出力する構成としたが、入力クロックＣＬＫに加工処理を施した信号、例えば入力クロックＣＬＫを分周した信号を出力する構成としても良い。

又、以上の説明では、撮像素子１が電荷転送型の場合を例にしたが、これはＭＯＳ型であっても良い。ＭＯＳ型の撮像素子であっても、ＡＦＥにて相関二重サンプリングを行う必要があるため、タイミング信号ｓｈｐの生成は必須であり、ブランキング期間中はＤＬＬ回路を停止させて、タイミング信号ｓｈｐの生成を行わないようにすることが消費電力低減のために有効となる。

本発明の実施形態である撮像装置の一例としてのデジタルカメラの概略構成を示す図 図１に示したＰＴＧの構成例を示すブロック図 図２に示すＤＬＬ回路の内部構成を示す図 エッジ検出回路のエッジ検出原理と構成例を示す図 非ブランキング期間中における各信号波形（ＲＳ、Ｈ、ＯＳ、ｓｈｐ）を示した図 非ブランキング期間からブランキング期間に移行するときの各信号波形（ＣＬＫ、ｐｂｌｋ、ｓｔｂｙ、ｃｋ、ｃｋｄ）を示した図 ブランキング期間中における各信号波形（ＣＬＫ、ＲＳ、Ｈ、ＯＳ、ｓｈｐ）を示した図

符号の説明

１ 撮像素子
２ アナログフロントエンド
４０ ＤＬＬ回路
７０ パルス発生回路
５１ ＤＬＬ制御部

Claims (3)

1. 撮像素子と、前記撮像素子から出力される撮像信号に相関二重サンプリング処理を行う相関二重サンプリング手段とを有する撮像装置であって、
   ＤＬＬ回路と、
   前記相関二重サンプリング手段を制御するための制御信号を前記ＤＬＬ回路から出力されるＤＬＬ出力信号に基づいて生成する制御信号生成手段と、
   ブランキング期間中、前記ＤＬＬ回路を、そのロック状態を維持させたまま停止させる制御を行うＤＬＬ制御手段とを備える撮像装置。
2. 請求項１記載の撮像装置であって、
   前記ＤＬＬ回路が、前記ＤＬＬ制御手段から出力される基準信号を前記ＤＬＬ出力信号を出力する複数の遅延素子によって遅延する遅延手段と、前記遅延手段で遅延された信号と前記基準信号とを比較する比較手段と、前記比較手段による比較結果に応じて前記複数の遅延素子に供給する電圧を制御する電圧制御手段とを含み、
   ブランキング期間中、前記ＤＬＬ制御手段が、前記基準信号の出力を停止すると共に、前記比較手段を停止する制御を行う撮像装置。
3. 請求項１又は２記載の撮像装置であって、
   前記撮像素子が電荷転送型であり、
   前記撮像素子に含まれる水平電荷転送部及び信号出力部の駆動パルスの出力タイミングを決定するタイミング信号を出力するタイミング信号出力手段を備え、
   前記タイミング信号出力手段は、非ブランキング期間中は前記ＤＬＬ出力信号に基づいて前記タイミング信号を生成して出力し、ブランキング期間中は前記ＤＬＬ出力信号以外の信号に基づいて前記タイミング信号を生成して出力する撮像装置。

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