JP3792441B2 - 信号処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電荷結合素子（以下、ＣＣＤと呼ぶ）が出力する撮像信号から画像信号成分を取り出す信号処理装置に係り、より詳細には、低雑音化対策を施した信号処理装置に関するものである。
【０００２】
【従来の技術】
ＣＣＤを備えた撮像素子（ＣＣＤ撮像素子）は、半導体技術の進歩を背景にチップサイズの縮小化や多画素化が急速に進み、業務用や民生用の殆どのテレビジョンカメラの撮像素子として利用されている。最近のＣＣＤとしては、高性能の電子スチルカメラに搭載される、１００万画素以上の電子スチルカメラ用ＣＣＤも開発されている。しかし、ＣＣＤ撮像素子は、多画素化及び小型化に伴って個々の画素サイズも縮小し、出力される撮像信号がより微弱になるので、撮像信号から画像信号成分を取り出す信号処理装置には低雑音化対策が必要になる。
【０００３】
図５は、特開平９−２０５５８７号公報に記載の撮像装置のブロック図と各信号のタイミングチャートである。この撮像装置は、ＣＣＤ信号６１を出力する撮像素子５１、ＣＣＤ信号６１を入力して出力信号を出力するＡＤ変換回路５２、インターフェ−ス回路５３、ＣＣＤクロック信号６２を撮像素子５１に供給しＡＤクロック信号６３をＡＤ変換回路５２に供給するタイミング信号発生回路５４、システムコントローラ５５で構成される。ＡＤ変換回路５２は、基準電圧クランプ部、サンプルホールド部、ＡＤ変換部、デジタルＣＤＳ回路、及び、デジタルＡＧＣ回路で構成される。
【０００４】
同図（ｂ）に示すように、ＡＤ変換回路５２のＡＤ変換部は、ＡＤクロック信号６３に同期して、ＡＤ出力信号６４をデジタルＣＤＳ回路に出力する。ＡＤ出力信号６４は、期間ｆ０、ｆ１、ｆ２がフィードスルー信号成分であり、期間ｓ０、ｓ１、ｓ２が画像信号成分である。
【０００５】
図６は、図５のデジタルＣＤＳ回路のブロック図と各信号のタイミングチャートである。このデジタルＣＤＳ回路は、ＡＤ出力信号６４をラッチし第１ラッチ信号６５を出力するラッチ回路５６、第１ラッチ信号６５をラッチし第２ラッチ信号６６を出力するラッチ回路５７、第２ラッチ信号６６から第１ラッチ信号６５を減算し減算信号６７を出力する減算器５９、減算信号６７をラッチし第３ラッチ信号６８を出力するラッチ回路５８で構成される。
【０００６】
同図（ｂ）に示すように、ラッチ回路５６及び５７はＡＤクロック信号６３と同一の周期を持つＡＤクロック信号６３Ａに同期してラッチし、ラッチ回路５８はＡＤクロック信号６３の２倍の周期を持つＣＣＤクロック信号６２Ａに同期してラッチする。第３ラッチ信号６８は、フィードスルー信号レベルと画像信号レベルとの差になる。ＣＤＳ回路は、フィードスルー信号レベルと画像信号レベルとの差を出力することで、ＣＣＤ信号６１に存在する１／ｆノイズやリセットノイズ等を除去する。
【０００７】
【発明が解決しようとする課題】
上記公報に記載の技術は、アナログ回路で構成されていたアナログＣＤＳ回路をデジタルＣＤＳ回路に換えることで、撮像装置の小型化、低消費電力化、及び、低コスト化を実現しようとするものである。
【０００８】
しかし、この撮像装置は、ＡＤ変換回路５２がＣＣＤクロック信号６２の２倍の周波数を持つＡＤクロック信号６３に同期して動作するので、周波数の異なる各クロック信号を供給するクロック信号供給源の回路構成が複雑になる。また、ＡＤ変換回路５２のＡＤ変換部及びデジタルＣＤＳ回路は、通常のクロック信号に対して２倍の周波数を持つクロック信号で動作できる高速化対応の回路が必要とされ低消費電力化や低コスト化が十分に図れない。
【０００９】
本発明は、上記したような従来の技術が有する問題点を解決するためになされたものであり、クロック信号供給源の回路構成が容易で回路規模が小さく低消費電力化及び低コスト化を実現する低雑音化対策用の信号処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の信号処理装置は、撮像装置が出力する、フィードスルー信号及び画像信号を交互に含む撮像信号から画像信号成分を取り出す信号処理装置であって、前記撮像信号を増幅するバッファ回路と、入力が前記バッファ回路の出力に接続され第１のクロック信号に応答して前記フィードスルー信号をＡＤ変換しデジタルフィードスルー信号を出力する第１のＡＤ変換回路と、入力が前記バッファ回路の出力に接続され第２のクロック信号に応答して前記画像信号をＡＤ変換しデジタル画像信号を出力する第２のＡＤ変換回路と、前記第１のＡＤ変換器の出力が被減数入力に接続され、前記第２のＡＤ変換器の出力が減数入力に接続され、前記デジタルフィードスルー信号から対応するデジタル画像信号を減算し減算信号を出力する減算器と、入力が前記減算器の出力に接続され前記減算信号を所定のタイミングでラッチするラッチ回路とを備えることを特徴とする。
【００１１】
また、本発明の信号処理装置は、撮像装置が出力する、フィードスルー信号及び画像信号を交互に含む撮像信号から画像信号成分を取り出す信号処理装置であって、前記撮像信号を増幅するバッファ回路と、入力が前記バッファ回路の出力に接続され第１のクロック信号に応答して前記フィードスルー信号をＡＤ変換しデジタルフィードスルー信号を出力する第１のＡＤ変換回路と、入力が前記バッファ回路の出力に接続され第２のクロック信号に応答して前記画像信号をＡＤ変換しデジタル画像信号を出力する第２のＡＤ変換回路と、入力が前記第１のＡＤ変換回路の出力に接続され前記デジタルフィードスルー信号を所定のタイミングでラッチし中間フィードスルー信号を出力する第１のラッチ回路と、入力が前記第２のＡＤ変換回路の出力に接続され前記デジタル画像信号を所定のタイミングでラッチし中間画像信号を出力する第２のラッチ回路と、前記第１のラッチ回路の出力が被減数入力に接続され、前記第２のラッチ回路の出力が減数入力に接続され、前記中間フィードスルー信号から対応する中間画像信号を減算する減算器とを備えることを特徴とする。
【００１２】
本発明の信号処理装置は、ＣＤＳ回路機能をデジタル回路で構成するので、回路規模が小さくなると共に、クロック信号の周波数をＣＣＤ撮像装置を駆動するＣＣＤクロック信号と同じ周波数にしたので、信号処理装置の低消費電力化が可能になる。
【００１３】
本発明の信号処理装置では、前記第１のクロック信号は、前記ＣＣＤ撮像装置を駆動するＣＣＤクロック信号と同じ周期をもち且つ所定の位相差をもつ信号であり、前記第２のクロック信号は前記第１のクロック信号の反転信号であることが好ましい。
【００１４】
この場合、各クロック信号は、全て同一の周波数であるので、信号処理装置は、クロック信号供給源の回路構成が容易で低消費電力化及び低コスト化が可能になる。
【００１５】
また、ラッチ回路がクロック信号に基づいてラッチすることも本発明の好ましい態様である。この場合、後段の回路で行われる処理が確実になる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態例の信号処理装置について図面を参照して説明する。図１は、本発明の第１実施形態例の信号処理装置のブロック図である。本実施形態例の信号処理装置は、撮像信号３１を出力するＣＣＤ撮像素子１、撮像信号３１を増幅しＣＣＤ信号２３を出力するバッファ回路２、ＣＣＤ信号２３をＡＤ変換しデジタルフィードスルー信号２４を出力するＡＤ変換回路３、ＣＣＤ信号２３をＡＤ変換しデジタル画像信号２５を出力するＡＤ変換回路４、被減数入力にデジタルフィードスルー信号２４を入力し減数入力にデジタル画像信号２５を入力して減算信号２６を出力する減算器５、減算信号２６をラッチし出力信号２７を出力端子６に出力するラッチ回路７、及び、ＣＣＤクロック信号３２と第１クロック信号２１と第２クロック信号２２とを供給するタイミング信号発生回路９で構成される。
【００１７】
ＡＤ変換回路３及びラッチ回路７は、第１クロック信号２１の立上りエッジに同期して動作する。ＡＤ変換回路４は、第２クロック信号２２の立上りエッジに同期して動作する。ＣＣＤ撮像素子１は、ＣＣＤクロック信号３２の立上りエッジに同期して、撮像信号３１を出力する。
減算器５は、デジタルフィードスルー信号２４のＡＤ変換値からデジタル画像信号２５のＡＤ変換値を減算し、減算値である減算信号２６を出力する。
【００１８】
図２は、図１の信号処理装置の各信号のタイムチャートである。ＣＣＤ信号２３は、期間ｆ０、・・、ｆ４がフィードスルー信号成分であり、期間ｓ０、・・、ｓ４が画像信号成分である。ＣＣＤ信号２３は、ＣＣＤクロック信号３２に同期している。第１クロック信号２１は、期間ｆ０、・・、ｆ４に立上りエッジがあり、ＣＣＤクロック信号３２に対して所定の遅れがある。第２クロック信号２２は、期間ｓ０、・・、ｓ４に立上りエッジがあり、第１クロック信号２１の反転信号である。
ＣＣＤクロック信号３２、第１クロック信号２１、及び、第２クロック信号２２は、全て同一周波数である。デジタルフィードスルー信号２４は、ＡＤ変換回路３によって、ＣＣＤ信号２３の期間ｆ０、・・、ｆ４のフィードスルー信号成分が、第１クロック信号２１の立ち上がりエッジに応答してＡＤ変換され、所定の遅延時間を持って出力された信号である。同様にデジタル画像信号２５は、ＣＣＤ信号２３の期間ｓ０、・・、ｓ４の画像信号成分が、ＡＤ変換回路５によって、第２クロック信号２２の立ち上がりエッジに応答してＡＤ変換され、所定の遅延時間を持って出力された信号である。減算信号２６は、減算器５によって、上記デジタルフィードスルー信号２４からデジタル画像信号２５が減算された信号である。この減算信号２６は、図２に示すように、時間経過と共に、ｆ１−ｓ０、ｆ１−ｓ１、ｆ２−ｓ１、ｆ２−ｓ２．．．ｆ（ｎ）−ｓ（ｎ−１）、ｆ（ｎ）−ｓ（ｎ）というように変化する。出力信号２７は、ラッチ回路７によって、第１クロック信号２１の立ち上がり時の減算信号２６をラッチした信号であり、デジタルフィードスルー信号２４から、対応する期間のデジタル画像信号２５を減算した信号である。このように、出力信号２７が、フィードスルー信号成分ｆ（ｎ）から対応する期間の画像信号成分ｓ（ｎ）を減算した信号であるため、ＣＣＤ信号２３の全期間に一様に存在するノイズに対してノイズ低減の効果がある。
【００１９】
上記実施形態例によれば、ＡＤ変換回路やラッチ回路や減算器等の各回路が同一周波数のクロック信号で動作するので、クロック信号供給源の回路構成が容易で回路規模が小さく低消費電力化及び低コスト化を実現できる低雑音化対策用の信号処理装置を提供することができる。
【００２０】
図３は、本発明の第２実施形態例の信号処理装置のブロック図である。本実施形態例の信号処理装置では、デジタルフィードスルー信号２４とデジタル画像信号２５のタイミングを揃えてから減算器５が減算する点において、先の実施形態例とは異なる。
【００２１】
本実施形態例の信号処理装置では、デジタルフィードスルー信号２４をラッチし中間フィードスルー信号２８を出力するラッチ回路７、デジタル画像信号２５をラッチし中間画像信号２９を出力するラッチ回路８、中間フィードスルー信号２８から中間画像信号２９を減算し出力信号２７を出力端子６に出力する減算器５を有する。
【００２２】
ラッチ回路７及び８は第１クロック信号２１の立上りエッジに同期して動作する。減算器５は、中間フィードスルー信号２８から中間画像信号２９を減算した減算値である出力信号２７を出力する。
【００２３】
図４は、図３の信号処理装置の各信号のタイムチャートである。ＣＣＤ信号２３、第１クロック信号２１、第２クロック信号２２、デジタルフィードスルー信号２４、及び、デジタル画像信号２５は、それぞれ、図２に示す第１実施形態例と同様である。中間フィードスルー信号２８は、デジタルフィードスルー信号２４が、ラッチ回路７によって、第１クロック信号２１の立ち上がりエッジに応答してラッチされた信号である。中間画像信号２９は、デジタル画像信号２５が、ラッチ回路８によって、第１クロック信号２１の立ち上がりエッジに応答してラッチされた信号である。出力信号２７は、減算器５によって、中間フィードスルー信号２８から中間画像信号２９が減算された信号である。第１実施形態例と同様に、出力信号２７が、フィードスルー信号成分ｆ（ｎ）から対応する期間の画像信号成分ｓ（ｎ）を減算した信号であるため、ＣＣＤ信号２３の全期間に一様に存在するノイズに対してノイズ低減の効果がある。
【００２４】
上記実施形態例によれば、減算器５は、中間フィードスルー信号２８及び中間画像信号２９が同時にデータの確定期間にある際に減算するので、確実な減算動作を行うことができる。
【００２５】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の信号処理装置は、上記実施形態例の構成にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した信号処理装置も、本発明の範囲に含まれる。
【００２６】
【発明の効果】
以上説明したように、本発明の信号処理装置では、クロック信号供給源の回路構成が容易で回路規模が小さく低消費電力化及び低コスト化を実現する低雑音化対策用の信号処理装置を提供することができるので、多画素化及び小型化が要求される電子スチルカメラ等の画像装置への利用が容易になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の信号処理装置のブロック図である。
【図２】図１の信号処理装置の各信号のタイムチャートである。
【図３】本発明の第２実施形態例の信号処理装置のブロック図である。
【図４】図３の信号処理装置の各信号のタイムチャートである。
【図５】特開平９−２０５５８７号公報に記載の撮像装置のブロック図と各信号のタイミングチャートである。
【図６】図５のデジタルＣＤＳ回路のブロック図と各信号のタイミングチャートである。
【符号の説明】
１ ＣＣＤ撮像素子
２ バッファ回路
３，４，５２ ＡＤ変換回路
５ 減算器
６ 出力端子
７，８，５６，５７，５８ ラッチ回路
９，５４ タイミング信号発生回路
２１ 第１クロック信号
２２ 第２クロック信号
２３ ＣＣＤクロック信号
２４ デジタルフィードスルー信号
２５ デジタル画像信号
２６，６７ 減算信号
２７ 出力信号
２８ 中間フィードスルー信号
２９ 中間画像信号
５１ 撮像素子
５３ インターフェース回路
５５ システムコントローラ
６１ ＣＣＤ信号
６２ ＣＣＤクロック信号
６３ ＡＤクロック信号
６４ ＡＤ出力信号
６５ 第１ラッチ信号
６６ 第２ラッチ信号
６８ 第３ラッチ信号
【発明の属する技術分野】
本発明は、電荷結合素子（以下、ＣＣＤと呼ぶ）が出力する撮像信号から画像信号成分を取り出す信号処理装置に係り、より詳細には、低雑音化対策を施した信号処理装置に関するものである。
【０００２】
【従来の技術】
ＣＣＤを備えた撮像素子（ＣＣＤ撮像素子）は、半導体技術の進歩を背景にチップサイズの縮小化や多画素化が急速に進み、業務用や民生用の殆どのテレビジョンカメラの撮像素子として利用されている。最近のＣＣＤとしては、高性能の電子スチルカメラに搭載される、１００万画素以上の電子スチルカメラ用ＣＣＤも開発されている。しかし、ＣＣＤ撮像素子は、多画素化及び小型化に伴って個々の画素サイズも縮小し、出力される撮像信号がより微弱になるので、撮像信号から画像信号成分を取り出す信号処理装置には低雑音化対策が必要になる。
【０００３】
図５は、特開平９−２０５５８７号公報に記載の撮像装置のブロック図と各信号のタイミングチャートである。この撮像装置は、ＣＣＤ信号６１を出力する撮像素子５１、ＣＣＤ信号６１を入力して出力信号を出力するＡＤ変換回路５２、インターフェ−ス回路５３、ＣＣＤクロック信号６２を撮像素子５１に供給しＡＤクロック信号６３をＡＤ変換回路５２に供給するタイミング信号発生回路５４、システムコントローラ５５で構成される。ＡＤ変換回路５２は、基準電圧クランプ部、サンプルホールド部、ＡＤ変換部、デジタルＣＤＳ回路、及び、デジタルＡＧＣ回路で構成される。
【０００４】
同図（ｂ）に示すように、ＡＤ変換回路５２のＡＤ変換部は、ＡＤクロック信号６３に同期して、ＡＤ出力信号６４をデジタルＣＤＳ回路に出力する。ＡＤ出力信号６４は、期間ｆ０、ｆ１、ｆ２がフィードスルー信号成分であり、期間ｓ０、ｓ１、ｓ２が画像信号成分である。
【０００５】
図６は、図５のデジタルＣＤＳ回路のブロック図と各信号のタイミングチャートである。このデジタルＣＤＳ回路は、ＡＤ出力信号６４をラッチし第１ラッチ信号６５を出力するラッチ回路５６、第１ラッチ信号６５をラッチし第２ラッチ信号６６を出力するラッチ回路５７、第２ラッチ信号６６から第１ラッチ信号６５を減算し減算信号６７を出力する減算器５９、減算信号６７をラッチし第３ラッチ信号６８を出力するラッチ回路５８で構成される。
【０００６】
同図（ｂ）に示すように、ラッチ回路５６及び５７はＡＤクロック信号６３と同一の周期を持つＡＤクロック信号６３Ａに同期してラッチし、ラッチ回路５８はＡＤクロック信号６３の２倍の周期を持つＣＣＤクロック信号６２Ａに同期してラッチする。第３ラッチ信号６８は、フィードスルー信号レベルと画像信号レベルとの差になる。ＣＤＳ回路は、フィードスルー信号レベルと画像信号レベルとの差を出力することで、ＣＣＤ信号６１に存在する１／ｆノイズやリセットノイズ等を除去する。
【０００７】
【発明が解決しようとする課題】
上記公報に記載の技術は、アナログ回路で構成されていたアナログＣＤＳ回路をデジタルＣＤＳ回路に換えることで、撮像装置の小型化、低消費電力化、及び、低コスト化を実現しようとするものである。
【０００８】
しかし、この撮像装置は、ＡＤ変換回路５２がＣＣＤクロック信号６２の２倍の周波数を持つＡＤクロック信号６３に同期して動作するので、周波数の異なる各クロック信号を供給するクロック信号供給源の回路構成が複雑になる。また、ＡＤ変換回路５２のＡＤ変換部及びデジタルＣＤＳ回路は、通常のクロック信号に対して２倍の周波数を持つクロック信号で動作できる高速化対応の回路が必要とされ低消費電力化や低コスト化が十分に図れない。
【０００９】
本発明は、上記したような従来の技術が有する問題点を解決するためになされたものであり、クロック信号供給源の回路構成が容易で回路規模が小さく低消費電力化及び低コスト化を実現する低雑音化対策用の信号処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の信号処理装置は、撮像装置が出力する、フィードスルー信号及び画像信号を交互に含む撮像信号から画像信号成分を取り出す信号処理装置であって、前記撮像信号を増幅するバッファ回路と、入力が前記バッファ回路の出力に接続され第１のクロック信号に応答して前記フィードスルー信号をＡＤ変換しデジタルフィードスルー信号を出力する第１のＡＤ変換回路と、入力が前記バッファ回路の出力に接続され第２のクロック信号に応答して前記画像信号をＡＤ変換しデジタル画像信号を出力する第２のＡＤ変換回路と、前記第１のＡＤ変換器の出力が被減数入力に接続され、前記第２のＡＤ変換器の出力が減数入力に接続され、前記デジタルフィードスルー信号から対応するデジタル画像信号を減算し減算信号を出力する減算器と、入力が前記減算器の出力に接続され前記減算信号を所定のタイミングでラッチするラッチ回路とを備えることを特徴とする。
【００１１】
また、本発明の信号処理装置は、撮像装置が出力する、フィードスルー信号及び画像信号を交互に含む撮像信号から画像信号成分を取り出す信号処理装置であって、前記撮像信号を増幅するバッファ回路と、入力が前記バッファ回路の出力に接続され第１のクロック信号に応答して前記フィードスルー信号をＡＤ変換しデジタルフィードスルー信号を出力する第１のＡＤ変換回路と、入力が前記バッファ回路の出力に接続され第２のクロック信号に応答して前記画像信号をＡＤ変換しデジタル画像信号を出力する第２のＡＤ変換回路と、入力が前記第１のＡＤ変換回路の出力に接続され前記デジタルフィードスルー信号を所定のタイミングでラッチし中間フィードスルー信号を出力する第１のラッチ回路と、入力が前記第２のＡＤ変換回路の出力に接続され前記デジタル画像信号を所定のタイミングでラッチし中間画像信号を出力する第２のラッチ回路と、前記第１のラッチ回路の出力が被減数入力に接続され、前記第２のラッチ回路の出力が減数入力に接続され、前記中間フィードスルー信号から対応する中間画像信号を減算する減算器とを備えることを特徴とする。
【００１２】
本発明の信号処理装置は、ＣＤＳ回路機能をデジタル回路で構成するので、回路規模が小さくなると共に、クロック信号の周波数をＣＣＤ撮像装置を駆動するＣＣＤクロック信号と同じ周波数にしたので、信号処理装置の低消費電力化が可能になる。
【００１３】
本発明の信号処理装置では、前記第１のクロック信号は、前記ＣＣＤ撮像装置を駆動するＣＣＤクロック信号と同じ周期をもち且つ所定の位相差をもつ信号であり、前記第２のクロック信号は前記第１のクロック信号の反転信号であることが好ましい。
【００１４】
この場合、各クロック信号は、全て同一の周波数であるので、信号処理装置は、クロック信号供給源の回路構成が容易で低消費電力化及び低コスト化が可能になる。
【００１５】
また、ラッチ回路がクロック信号に基づいてラッチすることも本発明の好ましい態様である。この場合、後段の回路で行われる処理が確実になる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態例の信号処理装置について図面を参照して説明する。図１は、本発明の第１実施形態例の信号処理装置のブロック図である。本実施形態例の信号処理装置は、撮像信号３１を出力するＣＣＤ撮像素子１、撮像信号３１を増幅しＣＣＤ信号２３を出力するバッファ回路２、ＣＣＤ信号２３をＡＤ変換しデジタルフィードスルー信号２４を出力するＡＤ変換回路３、ＣＣＤ信号２３をＡＤ変換しデジタル画像信号２５を出力するＡＤ変換回路４、被減数入力にデジタルフィードスルー信号２４を入力し減数入力にデジタル画像信号２５を入力して減算信号２６を出力する減算器５、減算信号２６をラッチし出力信号２７を出力端子６に出力するラッチ回路７、及び、ＣＣＤクロック信号３２と第１クロック信号２１と第２クロック信号２２とを供給するタイミング信号発生回路９で構成される。
【００１７】
ＡＤ変換回路３及びラッチ回路７は、第１クロック信号２１の立上りエッジに同期して動作する。ＡＤ変換回路４は、第２クロック信号２２の立上りエッジに同期して動作する。ＣＣＤ撮像素子１は、ＣＣＤクロック信号３２の立上りエッジに同期して、撮像信号３１を出力する。
減算器５は、デジタルフィードスルー信号２４のＡＤ変換値からデジタル画像信号２５のＡＤ変換値を減算し、減算値である減算信号２６を出力する。
【００１８】
図２は、図１の信号処理装置の各信号のタイムチャートである。ＣＣＤ信号２３は、期間ｆ０、・・、ｆ４がフィードスルー信号成分であり、期間ｓ０、・・、ｓ４が画像信号成分である。ＣＣＤ信号２３は、ＣＣＤクロック信号３２に同期している。第１クロック信号２１は、期間ｆ０、・・、ｆ４に立上りエッジがあり、ＣＣＤクロック信号３２に対して所定の遅れがある。第２クロック信号２２は、期間ｓ０、・・、ｓ４に立上りエッジがあり、第１クロック信号２１の反転信号である。
ＣＣＤクロック信号３２、第１クロック信号２１、及び、第２クロック信号２２は、全て同一周波数である。デジタルフィードスルー信号２４は、ＡＤ変換回路３によって、ＣＣＤ信号２３の期間ｆ０、・・、ｆ４のフィードスルー信号成分が、第１クロック信号２１の立ち上がりエッジに応答してＡＤ変換され、所定の遅延時間を持って出力された信号である。同様にデジタル画像信号２５は、ＣＣＤ信号２３の期間ｓ０、・・、ｓ４の画像信号成分が、ＡＤ変換回路５によって、第２クロック信号２２の立ち上がりエッジに応答してＡＤ変換され、所定の遅延時間を持って出力された信号である。減算信号２６は、減算器５によって、上記デジタルフィードスルー信号２４からデジタル画像信号２５が減算された信号である。この減算信号２６は、図２に示すように、時間経過と共に、ｆ１−ｓ０、ｆ１−ｓ１、ｆ２−ｓ１、ｆ２−ｓ２．．．ｆ（ｎ）−ｓ（ｎ−１）、ｆ（ｎ）−ｓ（ｎ）というように変化する。出力信号２７は、ラッチ回路７によって、第１クロック信号２１の立ち上がり時の減算信号２６をラッチした信号であり、デジタルフィードスルー信号２４から、対応する期間のデジタル画像信号２５を減算した信号である。このように、出力信号２７が、フィードスルー信号成分ｆ（ｎ）から対応する期間の画像信号成分ｓ（ｎ）を減算した信号であるため、ＣＣＤ信号２３の全期間に一様に存在するノイズに対してノイズ低減の効果がある。
【００１９】
上記実施形態例によれば、ＡＤ変換回路やラッチ回路や減算器等の各回路が同一周波数のクロック信号で動作するので、クロック信号供給源の回路構成が容易で回路規模が小さく低消費電力化及び低コスト化を実現できる低雑音化対策用の信号処理装置を提供することができる。
【００２０】
図３は、本発明の第２実施形態例の信号処理装置のブロック図である。本実施形態例の信号処理装置では、デジタルフィードスルー信号２４とデジタル画像信号２５のタイミングを揃えてから減算器５が減算する点において、先の実施形態例とは異なる。
【００２１】
本実施形態例の信号処理装置では、デジタルフィードスルー信号２４をラッチし中間フィードスルー信号２８を出力するラッチ回路７、デジタル画像信号２５をラッチし中間画像信号２９を出力するラッチ回路８、中間フィードスルー信号２８から中間画像信号２９を減算し出力信号２７を出力端子６に出力する減算器５を有する。
【００２２】
ラッチ回路７及び８は第１クロック信号２１の立上りエッジに同期して動作する。減算器５は、中間フィードスルー信号２８から中間画像信号２９を減算した減算値である出力信号２７を出力する。
【００２３】
図４は、図３の信号処理装置の各信号のタイムチャートである。ＣＣＤ信号２３、第１クロック信号２１、第２クロック信号２２、デジタルフィードスルー信号２４、及び、デジタル画像信号２５は、それぞれ、図２に示す第１実施形態例と同様である。中間フィードスルー信号２８は、デジタルフィードスルー信号２４が、ラッチ回路７によって、第１クロック信号２１の立ち上がりエッジに応答してラッチされた信号である。中間画像信号２９は、デジタル画像信号２５が、ラッチ回路８によって、第１クロック信号２１の立ち上がりエッジに応答してラッチされた信号である。出力信号２７は、減算器５によって、中間フィードスルー信号２８から中間画像信号２９が減算された信号である。第１実施形態例と同様に、出力信号２７が、フィードスルー信号成分ｆ（ｎ）から対応する期間の画像信号成分ｓ（ｎ）を減算した信号であるため、ＣＣＤ信号２３の全期間に一様に存在するノイズに対してノイズ低減の効果がある。
【００２４】
上記実施形態例によれば、減算器５は、中間フィードスルー信号２８及び中間画像信号２９が同時にデータの確定期間にある際に減算するので、確実な減算動作を行うことができる。
【００２５】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の信号処理装置は、上記実施形態例の構成にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した信号処理装置も、本発明の範囲に含まれる。
【００２６】
【発明の効果】
以上説明したように、本発明の信号処理装置では、クロック信号供給源の回路構成が容易で回路規模が小さく低消費電力化及び低コスト化を実現する低雑音化対策用の信号処理装置を提供することができるので、多画素化及び小型化が要求される電子スチルカメラ等の画像装置への利用が容易になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の信号処理装置のブロック図である。
【図２】図１の信号処理装置の各信号のタイムチャートである。
【図３】本発明の第２実施形態例の信号処理装置のブロック図である。
【図４】図３の信号処理装置の各信号のタイムチャートである。
【図５】特開平９−２０５５８７号公報に記載の撮像装置のブロック図と各信号のタイミングチャートである。
【図６】図５のデジタルＣＤＳ回路のブロック図と各信号のタイミングチャートである。
【符号の説明】
１ ＣＣＤ撮像素子
２ バッファ回路
３，４，５２ ＡＤ変換回路
５ 減算器
６ 出力端子
７，８，５６，５７，５８ ラッチ回路
９，５４ タイミング信号発生回路
２１ 第１クロック信号
２２ 第２クロック信号
２３ ＣＣＤクロック信号
２４ デジタルフィードスルー信号
２５ デジタル画像信号
２６，６７ 減算信号
２７ 出力信号
２８ 中間フィードスルー信号
２９ 中間画像信号
５１ 撮像素子
５３ インターフェース回路
５５ システムコントローラ
６１ ＣＣＤ信号
６２ ＣＣＤクロック信号
６３ ＡＤクロック信号
６４ ＡＤ出力信号
６５ 第１ラッチ信号
６６ 第２ラッチ信号
６８ 第３ラッチ信号
Claims (2)
- ＣＣＤクロック信号に基づいて駆動される撮像装置が出力する、フィードスルー信号及び画像信号を交互に含む撮像信号から画像信号成分を取り出す信号処理装置であって、
前記撮像信号を増幅するバッファ回路と、
入力が前記バッファ回路の出力に接続され、前記ＣＣＤクロック信号と同じ周期をもち且つ所定の位相差をもつ第１のクロック信号に応答して前記フィードスルー信号をＡＤ変換しデジタルフィードスルー信号を出力する第１のＡＤ変換回路と、
入力が前記バッファ回路の出力に接続され、前記第１のクロック信号の反転信号である第２のクロック信号に応答して前記画像信号をＡＤ変換しデジタル画像信号を出力する第２のＡＤ変換回路と、
前記第１のＡＤ変換器の出力が被減数入力に接続され、前記第２のＡＤ変換器の出力が減数入力に接続され、前記デジタルフィードスルー信号から対応するデジタル画像信号を減算し減算信号を出力する減算器と、
入力が前記減算器の出力に接続され前記減算信号を、相互に対応するデジタル画像信号及びデジタルフィードスルー信号が出力されている所定のタイミングでラッチするラッチ回路とを備えることを特徴とする信号処理装置。 - ＣＣＤクロック信号に基づいて駆動される撮像装置が出力する、フィードスルー信号及び画像信号を交互に含む撮像信号から画像信号成分を取り出す信号処理装置であって、
前記撮像信号を増幅するバッファ回路と、
入力が前記バッファ回路の出力に接続され、前記ＣＣＤクロック信号と同じ周期をもち且つ所定の位相差をもつ第１のクロック信号に応答して前記フィードスルー信号をＡＤ変換しデジタルフィードスルー信号を出力する第１のＡＤ変換回路と、
入力が前記バッファ回路の出力に接続され、前記第１のクロック信号の反転信号である第２のクロック信号に応答して前記画像信号をＡＤ変換しデジタル画像信号を出力する第２のＡＤ変換回路と、
入力が前記第１のＡＤ変換回路の出力に接続され前記デジタルフィードスルー信号を、対応するデジタル画像信号が出力されている所定のタイミングでラッチし中間フィードスルー信号を出力する第１のラッチ回路と、
入力が前記第２のＡＤ変換回路の出力に接続され前記デジタル画像信号を、前記第１のラッチ回路における所定のタイミングと同じタイミングでラッチし中間画像信号を出力する第２のラッチ回路と、
前記第１のラッチ回路の出力が被減数入力に接続され、前記第２のラッチ回路の出力が減数入力に接続され、前記中間フィードスルー信号から対応する中間画像信号を減算する減算器とを備えることを特徴とする信号処理装置。
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