JP2001016503A - 信号処理装置 - Google Patents
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Abstract
(57)【要約】
【課題】 クロック信号供給源の回路構成が容易で回路
規模が小さく低消費電力化及び低コスト化を実現する低
雑音化対策用の信号処理装置を提供する。 【解決手段】 信号処理装置は、ＣＣＤ信号２３をＡＤ
変換しデジタルフィードスルー信号２４を出力するＡＤ
変換回路３、ＣＣＤ信号２３をＡＤ変換しデジタル画像
信号２５を出力するＡＤ変換回路４、デジタルフィード
スルー信号２４からデジタル画像信号２５を減算して減
算信号２６を出力する減算器５、及び、減算信号２６を
ラッチし出力信号２７を出力端子６に出力するラッチ回
路７を有する。ＡＤ変換回路３、ＡＤ変換回路４、ラッ
チ回路７、及び、減算器５は、撮像素子に供給されるク
ロック信号と同一周波数の各クロック信号で動作するの
で、高速動作用の回路構成が不要となる。
規模が小さく低消費電力化及び低コスト化を実現する低
雑音化対策用の信号処理装置を提供する。 【解決手段】 信号処理装置は、ＣＣＤ信号２３をＡＤ
変換しデジタルフィードスルー信号２４を出力するＡＤ
変換回路３、ＣＣＤ信号２３をＡＤ変換しデジタル画像
信号２５を出力するＡＤ変換回路４、デジタルフィード
スルー信号２４からデジタル画像信号２５を減算して減
算信号２６を出力する減算器５、及び、減算信号２６を
ラッチし出力信号２７を出力端子６に出力するラッチ回
路７を有する。ＡＤ変換回路３、ＡＤ変換回路４、ラッ
チ回路７、及び、減算器５は、撮像素子に供給されるク
ロック信号と同一周波数の各クロック信号で動作するの
で、高速動作用の回路構成が不要となる。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷結合素子（以
下、ＣＣＤと呼ぶ）が出力する撮像信号から画像信号成
分を取り出す信号処理装置に係り、より詳細には、低雑
音化対策を施した信号処理装置に関するものである。
下、ＣＣＤと呼ぶ）が出力する撮像信号から画像信号成
分を取り出す信号処理装置に係り、より詳細には、低雑
音化対策を施した信号処理装置に関するものである。
【０００２】
【従来の技術】ＣＣＤを備えた撮像素子（ＣＣＤ撮像素
子）は、半導体技術の進歩を背景にチップサイズの縮小
化や多画素化が急速に進み、業務用や民生用の殆どのテ
レビジョンカメラの撮像素子として利用されている。最
近のＣＣＤとしては、高性能の電子スチルカメラに搭載
される、１００万画素以上の電子スチルカメラ用ＣＣＤ
も開発されている。しかし、ＣＣＤ撮像素子は、多画素
化及び小型化に伴って個々の画素サイズも縮小し、出力
される撮像信号がより微弱になるので、撮像信号から画
像信号成分を取り出す信号処理装置には低雑音化対策が
必要になる。
子）は、半導体技術の進歩を背景にチップサイズの縮小
化や多画素化が急速に進み、業務用や民生用の殆どのテ
レビジョンカメラの撮像素子として利用されている。最
近のＣＣＤとしては、高性能の電子スチルカメラに搭載
される、１００万画素以上の電子スチルカメラ用ＣＣＤ
も開発されている。しかし、ＣＣＤ撮像素子は、多画素
化及び小型化に伴って個々の画素サイズも縮小し、出力
される撮像信号がより微弱になるので、撮像信号から画
像信号成分を取り出す信号処理装置には低雑音化対策が
必要になる。
【０００３】図５は、特開平９−２０５５８７号公報に
記載の撮像装置のブロック図と各信号のタイミングチャ
ートである。この撮像装置は、ＣＣＤ信号６１を出力す
る撮像素子５１、ＣＣＤ信号６１を入力して出力信号を
出力するＡＤ変換回路５２、インターフェ−ス回路５
３、ＣＣＤクロック信号６２を撮像素子５１に供給しＡ
Ｄクロック信号６３をＡＤ変換回路５２に供給するタイ
ミング信号発生回路５４、システムコントローラ５５で
構成される。ＡＤ変換回路５２は、基準電圧クランプ
部、サンプルホールド部、ＡＤ変換部、デジタルＣＤＳ
回路、及び、デジタルＡＧＣ回路で構成される。
記載の撮像装置のブロック図と各信号のタイミングチャ
ートである。この撮像装置は、ＣＣＤ信号６１を出力す
る撮像素子５１、ＣＣＤ信号６１を入力して出力信号を
出力するＡＤ変換回路５２、インターフェ−ス回路５
３、ＣＣＤクロック信号６２を撮像素子５１に供給しＡ
Ｄクロック信号６３をＡＤ変換回路５２に供給するタイ
ミング信号発生回路５４、システムコントローラ５５で
構成される。ＡＤ変換回路５２は、基準電圧クランプ
部、サンプルホールド部、ＡＤ変換部、デジタルＣＤＳ
回路、及び、デジタルＡＧＣ回路で構成される。
【０００４】同図（ｂ）に示すように、ＡＤ変換回路５
２のＡＤ変換部は、ＡＤクロック信号６３に同期して、
ＡＤ出力信号６４をデジタルＣＤＳ回路に出力する。Ａ
Ｄ出力信号６４は、期間ｆ０、ｆ１、ｆ２がフィードス
ルー信号成分であり、期間ｓ０、ｓ１、ｓ２が画像信号
成分である。
２のＡＤ変換部は、ＡＤクロック信号６３に同期して、
ＡＤ出力信号６４をデジタルＣＤＳ回路に出力する。Ａ
Ｄ出力信号６４は、期間ｆ０、ｆ１、ｆ２がフィードス
ルー信号成分であり、期間ｓ０、ｓ１、ｓ２が画像信号
成分である。
【０００５】図６は、図５のデジタルＣＤＳ回路のブロ
ック図と各信号のタイミングチャートである。このデジ
タルＣＤＳ回路は、ＡＤ出力信号６４をラッチし第１ラ
ッチ信号６５を出力するラッチ回路５６、第１ラッチ信
号６５をラッチし第２ラッチ信号６６を出力するラッチ
回路５７、第２ラッチ信号６６から第１ラッチ信号６５
を減算し減算信号６７を出力する減算器５９、減算信号
６７をラッチし第３ラッチ信号６８を出力するラッチ回
路５８で構成される。
ック図と各信号のタイミングチャートである。このデジ
タルＣＤＳ回路は、ＡＤ出力信号６４をラッチし第１ラ
ッチ信号６５を出力するラッチ回路５６、第１ラッチ信
号６５をラッチし第２ラッチ信号６６を出力するラッチ
回路５７、第２ラッチ信号６６から第１ラッチ信号６５
を減算し減算信号６７を出力する減算器５９、減算信号
６７をラッチし第３ラッチ信号６８を出力するラッチ回
路５８で構成される。
【０００６】同図（ｂ）に示すように、ラッチ回路５６
及び５７はＡＤクロック信号６３と同一の周期を持つＡ
Ｄクロック信号６３Ａに同期してラッチし、ラッチ回路
５８はＡＤクロック信号６３の２倍の周期を持つＣＣＤ
クロック信号６２Ａに同期してラッチする。第３ラッチ
信号６８は、フィードスルー信号レベルと画像信号レベ
ルとの差になる。ＣＤＳ回路は、フィードスルー信号レ
ベルと画像信号レベルとの差を出力することで、ＣＣＤ
信号６１に存在する１／ｆノイズやリセットノイズ等を
除去する。
及び５７はＡＤクロック信号６３と同一の周期を持つＡ
Ｄクロック信号６３Ａに同期してラッチし、ラッチ回路
５８はＡＤクロック信号６３の２倍の周期を持つＣＣＤ
クロック信号６２Ａに同期してラッチする。第３ラッチ
信号６８は、フィードスルー信号レベルと画像信号レベ
ルとの差になる。ＣＤＳ回路は、フィードスルー信号レ
ベルと画像信号レベルとの差を出力することで、ＣＣＤ
信号６１に存在する１／ｆノイズやリセットノイズ等を
除去する。
【０００７】
【発明が解決しようとする課題】上記公報に記載の技術
は、アナログ回路で構成されていたアナログＣＤＳ回路
をデジタルＣＤＳ回路に換えることで、撮像装置の小型
化、低消費電力化、及び、低コスト化を実現しようとす
るものである。
は、アナログ回路で構成されていたアナログＣＤＳ回路
をデジタルＣＤＳ回路に換えることで、撮像装置の小型
化、低消費電力化、及び、低コスト化を実現しようとす
るものである。
【０００８】しかし、この撮像装置は、ＡＤ変換回路５
２がＣＣＤクロック信号６２の２倍の周波数を持つＡＤ
クロック信号６３に同期して動作するので、周波数の異
なる各クロック信号を供給するクロック信号供給源の回
路構成が複雑になる。また、ＡＤ変換回路５２のＡＤ変
換部及びデジタルＣＤＳ回路は、通常のクロック信号に
対して２倍の周波数を持つクロック信号で動作できる高
速化対応の回路が必要とされ低消費電力化や低コスト化
が十分に図れない。
２がＣＣＤクロック信号６２の２倍の周波数を持つＡＤ
クロック信号６３に同期して動作するので、周波数の異
なる各クロック信号を供給するクロック信号供給源の回
路構成が複雑になる。また、ＡＤ変換回路５２のＡＤ変
換部及びデジタルＣＤＳ回路は、通常のクロック信号に
対して２倍の周波数を持つクロック信号で動作できる高
速化対応の回路が必要とされ低消費電力化や低コスト化
が十分に図れない。
【０００９】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、クロ
ック信号供給源の回路構成が容易で回路規模が小さく低
消費電力化及び低コスト化を実現する低雑音化対策用の
信号処理装置を提供することを目的とする。
する問題点を解決するためになされたものであり、クロ
ック信号供給源の回路構成が容易で回路規模が小さく低
消費電力化及び低コスト化を実現する低雑音化対策用の
信号処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の信号処理装置は、撮像装置が出力する、フ
ィードスルー信号及び画像信号を交互に含む撮像信号か
ら画像信号成分を取り出す信号処理装置であって、前記
撮像信号を増幅するバッファ回路と、入力が前記バッフ
ァ回路の出力に接続され第１のクロック信号に応答して
前記フィードスルー信号をＡＤ変換しデジタルフィード
スルー信号を出力する第１のＡＤ変換回路と、入力が前
記バッファ回路の出力に接続され第２のクロック信号に
応答して前記画像信号をＡＤ変換しデジタル画像信号を
出力する第２のＡＤ変換回路と、前記第１のＡＤ変換器
の出力が被減数入力に接続され、前記第２のＡＤ変換器
の出力が減数入力に接続され、前記デジタルフィードス
ルー信号から対応するデジタル画像信号を減算し減算信
号を出力する減算器と、入力が前記減算器の出力に接続
され前記減算信号を所定のタイミングでラッチするラッ
チ回路とを備えることを特徴とする。
め、本発明の信号処理装置は、撮像装置が出力する、フ
ィードスルー信号及び画像信号を交互に含む撮像信号か
ら画像信号成分を取り出す信号処理装置であって、前記
撮像信号を増幅するバッファ回路と、入力が前記バッフ
ァ回路の出力に接続され第１のクロック信号に応答して
前記フィードスルー信号をＡＤ変換しデジタルフィード
スルー信号を出力する第１のＡＤ変換回路と、入力が前
記バッファ回路の出力に接続され第２のクロック信号に
応答して前記画像信号をＡＤ変換しデジタル画像信号を
出力する第２のＡＤ変換回路と、前記第１のＡＤ変換器
の出力が被減数入力に接続され、前記第２のＡＤ変換器
の出力が減数入力に接続され、前記デジタルフィードス
ルー信号から対応するデジタル画像信号を減算し減算信
号を出力する減算器と、入力が前記減算器の出力に接続
され前記減算信号を所定のタイミングでラッチするラッ
チ回路とを備えることを特徴とする。
【００１１】また、本発明の信号処理装置は、撮像装置
が出力する、フィードスルー信号及び画像信号を交互に
含む撮像信号から画像信号成分を取り出す信号処理装置
であって、前記撮像信号を増幅するバッファ回路と、入
力が前記バッファ回路の出力に接続され第１のクロック
信号に応答して前記フィードスルー信号をＡＤ変換しデ
ジタルフィードスルー信号を出力する第１のＡＤ変換回
路と、入力が前記バッファ回路の出力に接続され第２の
クロック信号に応答して前記画像信号をＡＤ変換しデジ
タル画像信号を出力する第２のＡＤ変換回路と、入力が
前記第１のＡＤ変換回路の出力に接続され前記デジタル
フィードスルー信号を所定のタイミングでラッチし中間
フィードスルー信号を出力する第１のラッチ回路と、入
力が前記第２のＡＤ変換回路の出力に接続され前記デジ
タル画像信号を所定のタイミングでラッチし中間画像信
号を出力する第２のラッチ回路と、前記第１のラッチ回
路の出力が被減数入力に接続され、前記第２のラッチ回
路の出力が減数入力に接続され、前記中間フィードスル
ー信号から対応する中間画像信号を減算する減算器とを
備えることを特徴とする。
が出力する、フィードスルー信号及び画像信号を交互に
含む撮像信号から画像信号成分を取り出す信号処理装置
であって、前記撮像信号を増幅するバッファ回路と、入
力が前記バッファ回路の出力に接続され第１のクロック
信号に応答して前記フィードスルー信号をＡＤ変換しデ
ジタルフィードスルー信号を出力する第１のＡＤ変換回
路と、入力が前記バッファ回路の出力に接続され第２の
クロック信号に応答して前記画像信号をＡＤ変換しデジ
タル画像信号を出力する第２のＡＤ変換回路と、入力が
前記第１のＡＤ変換回路の出力に接続され前記デジタル
フィードスルー信号を所定のタイミングでラッチし中間
フィードスルー信号を出力する第１のラッチ回路と、入
力が前記第２のＡＤ変換回路の出力に接続され前記デジ
タル画像信号を所定のタイミングでラッチし中間画像信
号を出力する第２のラッチ回路と、前記第１のラッチ回
路の出力が被減数入力に接続され、前記第２のラッチ回
路の出力が減数入力に接続され、前記中間フィードスル
ー信号から対応する中間画像信号を減算する減算器とを
備えることを特徴とする。
【００１２】本発明の信号処理装置は、ＣＤＳ回路機能
をデジタル回路で構成するので、回路規模が小さくなる
と共に、クロック信号の周波数をＣＣＤ撮像装置を駆動
するＣＣＤクロック信号と同じ周波数にしたので、信号
処理装置の低消費電力化が可能になる。
をデジタル回路で構成するので、回路規模が小さくなる
と共に、クロック信号の周波数をＣＣＤ撮像装置を駆動
するＣＣＤクロック信号と同じ周波数にしたので、信号
処理装置の低消費電力化が可能になる。
【００１３】本発明の信号処理装置では、前記第１のク
ロック信号は、前記ＣＣＤ撮像装置を駆動するＣＣＤク
ロック信号と同じ周期をもち且つ所定の位相差をもつ信
号であり、前記第２のクロック信号は前記第１のクロッ
ク信号の反転信号であることが好ましい。
ロック信号は、前記ＣＣＤ撮像装置を駆動するＣＣＤク
ロック信号と同じ周期をもち且つ所定の位相差をもつ信
号であり、前記第２のクロック信号は前記第１のクロッ
ク信号の反転信号であることが好ましい。
【００１４】この場合、各クロック信号は、全て同一の
周波数であるので、信号処理装置は、クロック信号供給
源の回路構成が容易で低消費電力化及び低コスト化が可
能になる。
周波数であるので、信号処理装置は、クロック信号供給
源の回路構成が容易で低消費電力化及び低コスト化が可
能になる。
【００１５】また、ラッチ回路がクロック信号に基づい
てラッチすることも本発明の好ましい態様である。この
場合、後段の回路で行われる処理が確実になる。
てラッチすることも本発明の好ましい態様である。この
場合、後段の回路で行われる処理が確実になる。
【００１６】
【発明の実施の形態】以下、本発明の一実施形態例の信
号処理装置について図面を参照して説明する。図１は、
本発明の第１実施形態例の信号処理装置のブロック図で
ある。本実施形態例の信号処理装置は、撮像信号３１を
出力するＣＣＤ撮像素子１、撮像信号３１を増幅しＣＣ
Ｄ信号２３を出力するバッファ回路２、ＣＣＤ信号２３
をＡＤ変換しデジタルフィードスルー信号２４を出力す
るＡＤ変換回路３、ＣＣＤ信号２３をＡＤ変換しデジタ
ル画像信号２５を出力するＡＤ変換回路４、被減数入力
にデジタルフィードスルー信号２４を入力し減数入力に
デジタル画像信号２５を入力して減算信号２６を出力す
る減算器５、減算信号２６をラッチし出力信号２７を出
力端子６に出力するラッチ回路７、及び、ＣＣＤクロッ
ク信号３２と第１クロック信号２１と第２クロック信号
２２とを供給するタイミング信号発生回路９で構成され
る。
号処理装置について図面を参照して説明する。図１は、
本発明の第１実施形態例の信号処理装置のブロック図で
ある。本実施形態例の信号処理装置は、撮像信号３１を
出力するＣＣＤ撮像素子１、撮像信号３１を増幅しＣＣ
Ｄ信号２３を出力するバッファ回路２、ＣＣＤ信号２３
をＡＤ変換しデジタルフィードスルー信号２４を出力す
るＡＤ変換回路３、ＣＣＤ信号２３をＡＤ変換しデジタ
ル画像信号２５を出力するＡＤ変換回路４、被減数入力
にデジタルフィードスルー信号２４を入力し減数入力に
デジタル画像信号２５を入力して減算信号２６を出力す
る減算器５、減算信号２６をラッチし出力信号２７を出
力端子６に出力するラッチ回路７、及び、ＣＣＤクロッ
ク信号３２と第１クロック信号２１と第２クロック信号
２２とを供給するタイミング信号発生回路９で構成され
る。
【００１７】ＡＤ変換回路３及びラッチ回路７は、第１
クロック信号２１の立上りエッジに同期して動作する。
ＡＤ変換回路４は、第２クロック信号２２の立上りエッ
ジに同期して動作する。ＣＣＤ撮像素子１は、ＣＣＤク
ロック信号３２の立上りエッジに同期して、撮像信号３
１を出力する。減算器５は、デジタルフィードスルー信
号２４のＡＤ変換値からデジタル画像信号２５のＡＤ変
換値を減算し、第１クロック信号２１の立上りエッジに
同期して、減算値である減算信号２６を出力する。
クロック信号２１の立上りエッジに同期して動作する。
ＡＤ変換回路４は、第２クロック信号２２の立上りエッ
ジに同期して動作する。ＣＣＤ撮像素子１は、ＣＣＤク
ロック信号３２の立上りエッジに同期して、撮像信号３
１を出力する。減算器５は、デジタルフィードスルー信
号２４のＡＤ変換値からデジタル画像信号２５のＡＤ変
換値を減算し、第１クロック信号２１の立上りエッジに
同期して、減算値である減算信号２６を出力する。
【００１８】図２は、図１の信号処理装置の各信号のタ
イムチャートである。ＣＣＤ信号２３は、期間ｆ０、・
・、ｆ４がフィードスルー信号成分であり、期間ｓ０、
・・、ｓ４が画像信号成分である。ＣＣＤ信号２３は、
ＣＣＤクロック信号３２に同期している。第１クロック
信号２１は、期間ｆ０、・・、ｆ４に立上りエッジがあ
り、ＣＣＤクロック信号３２に対して所定の遅れがあ
る。第２クロック信号２２は、期間ｓ０、・・、ｓ４に
立上りエッジがあり、第１クロック信号２１の反転信号
である。ＣＣＤクロック信号３２、第１クロック信号２
１、及び、第２クロック信号２２は、全て同一周波数で
ある。デジタルフィードスルー信号２４は、期間ｆ０、
・・、ｆ４のフィードスルー信号成分のＡＤ変換値であ
り、デジタル画像信号２５は、期間ｓ０、・・、ｓ４の
画像信号成分のＡＤ変換値である。減算信号２６は、フ
ィードスルー信号成分のＡＤ変換値から画像信号成分の
ＡＤ変換値を減算した減算値であり、出力信号２７は、
減算信号２６を第１クロック信号２１に同期させたもの
である。フィードスルー信号成分から画像信号成分を減
算することで、ＣＣＤ信号２３の全期間に一様に存在す
るノイズに対してノイズ低減の効果がある。
イムチャートである。ＣＣＤ信号２３は、期間ｆ０、・
・、ｆ４がフィードスルー信号成分であり、期間ｓ０、
・・、ｓ４が画像信号成分である。ＣＣＤ信号２３は、
ＣＣＤクロック信号３２に同期している。第１クロック
信号２１は、期間ｆ０、・・、ｆ４に立上りエッジがあ
り、ＣＣＤクロック信号３２に対して所定の遅れがあ
る。第２クロック信号２２は、期間ｓ０、・・、ｓ４に
立上りエッジがあり、第１クロック信号２１の反転信号
である。ＣＣＤクロック信号３２、第１クロック信号２
１、及び、第２クロック信号２２は、全て同一周波数で
ある。デジタルフィードスルー信号２４は、期間ｆ０、
・・、ｆ４のフィードスルー信号成分のＡＤ変換値であ
り、デジタル画像信号２５は、期間ｓ０、・・、ｓ４の
画像信号成分のＡＤ変換値である。減算信号２６は、フ
ィードスルー信号成分のＡＤ変換値から画像信号成分の
ＡＤ変換値を減算した減算値であり、出力信号２７は、
減算信号２６を第１クロック信号２１に同期させたもの
である。フィードスルー信号成分から画像信号成分を減
算することで、ＣＣＤ信号２３の全期間に一様に存在す
るノイズに対してノイズ低減の効果がある。
【００１９】上記実施形態例によれば、ＡＤ変換回路や
ラッチ回路や減算器等の各回路が同一周波数のクロック
信号で動作するので、クロック信号供給源の回路構成が
容易で回路規模が小さく低消費電力化及び低コスト化を
実現できる低雑音化対策用の信号処理装置を提供するこ
とができる。
ラッチ回路や減算器等の各回路が同一周波数のクロック
信号で動作するので、クロック信号供給源の回路構成が
容易で回路規模が小さく低消費電力化及び低コスト化を
実現できる低雑音化対策用の信号処理装置を提供するこ
とができる。
【００２０】図３は、本発明の第２実施形態例の信号処
理装置のブロック図である。本実施形態例の信号処理装
置では、デジタルフィードスルー信号２４とデジタル画
像信号２５のタイミングを揃えてから減算器５が減算す
る点において、先の実施形態例とは異なる。
理装置のブロック図である。本実施形態例の信号処理装
置では、デジタルフィードスルー信号２４とデジタル画
像信号２５のタイミングを揃えてから減算器５が減算す
る点において、先の実施形態例とは異なる。
【００２１】本実施形態例の信号処理装置では、デジタ
ルフィードスルー信号２４をラッチし中間フィードスル
ー信号２８を出力するラッチ回路７、デジタル画像信号
２５をラッチし中間画像信号２９を出力するラッチ回路
８、中間フィードスルー信号２８から中間画像信号２９
を減算し出力信号２７を出力端子６に出力する減算器５
を有する。
ルフィードスルー信号２４をラッチし中間フィードスル
ー信号２８を出力するラッチ回路７、デジタル画像信号
２５をラッチし中間画像信号２９を出力するラッチ回路
８、中間フィードスルー信号２８から中間画像信号２９
を減算し出力信号２７を出力端子６に出力する減算器５
を有する。
【００２２】ラッチ回路７及び８は第２クロック信号２
２の立上りエッジに同期して動作する。減算器５は、第
１クロック信号２１の立上りエッジに同期して、減算値
である出力信号２７を出力する。
２の立上りエッジに同期して動作する。減算器５は、第
１クロック信号２１の立上りエッジに同期して、減算値
である出力信号２７を出力する。
【００２３】図４は、図３の信号処理装置の各信号のタ
イムチャートである。中間フィードスルー信号２８は、
デジタルフィードスルー信号２４を第２クロック信号２
２に同期してラッチした信号である。中間画像信号２９
は、デジタル画像信号２５を第２クロック信号２２に同
期してラッチした信号である。出力信号２７は、中間フ
ィードスルー信号２８のＡＤ変換値から中間画像信号２
９のＡＤ変換値を減算した減算値である。
イムチャートである。中間フィードスルー信号２８は、
デジタルフィードスルー信号２４を第２クロック信号２
２に同期してラッチした信号である。中間画像信号２９
は、デジタル画像信号２５を第２クロック信号２２に同
期してラッチした信号である。出力信号２７は、中間フ
ィードスルー信号２８のＡＤ変換値から中間画像信号２
９のＡＤ変換値を減算した減算値である。
【００２４】上記実施形態例によれば、減算器５は、中
間フィードスルー信号２８及び中間画像信号２９が同時
にデータの確定期間にある際に減算するので、確実な減
算動作を行うことができる。
間フィードスルー信号２８及び中間画像信号２９が同時
にデータの確定期間にある際に減算するので、確実な減
算動作を行うことができる。
【００２５】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の信号処理装置は、上記実施
形態例の構成にのみ限定されるものでなく、上記実施形
態例の構成から種々の修正及び変更を施した信号処理装
置も、本発明の範囲に含まれる。
づいて説明したが、本発明の信号処理装置は、上記実施
形態例の構成にのみ限定されるものでなく、上記実施形
態例の構成から種々の修正及び変更を施した信号処理装
置も、本発明の範囲に含まれる。
【００２６】
【発明の効果】以上説明したように、本発明の信号処理
装置では、クロック信号供給源の回路構成が容易で回路
規模が小さく低消費電力化及び低コスト化を実現する低
雑音化対策用の信号処理装置を提供することができるの
で、多画素化及び小型化が要求される電子スチルカメラ
等の画像装置への利用が容易になる。
装置では、クロック信号供給源の回路構成が容易で回路
規模が小さく低消費電力化及び低コスト化を実現する低
雑音化対策用の信号処理装置を提供することができるの
で、多画素化及び小型化が要求される電子スチルカメラ
等の画像装置への利用が容易になる。
【図１】本発明の第１実施形態例の信号処理装置のブロ
ック図である。
ック図である。
【図２】図１の信号処理装置の各信号のタイムチャート
である。
である。
【図３】本発明の第２実施形態例の信号処理装置のブロ
ック図である。
ック図である。
【図４】図３の信号処理装置の各信号のタイムチャート
である。
である。
【図５】特開平９−２０５５８７号公報に記載の撮像装
置のブロック図と各信号のタイミングチャートである。
置のブロック図と各信号のタイミングチャートである。
【図６】図５のデジタルＣＤＳ回路のブロック図と各信
号のタイミングチャートである。
号のタイミングチャートである。
１ ＣＣＤ撮像素子 ２ バッファ回路 ３，４，５２ ＡＤ変換回路 ５ 減算器 ６ 出力端子 ７，８，５６，５７，５８ ラッチ回路 ９，５４ タイミング信号発生回路 ２１ 第１クロック信号 ２２ 第２クロック信号 ２３ ＣＣＤクロック信号 ２４ デジタルフィードスルー信号 ２５ デジタル画像信号 ２６，６７ 減算信号 ２７ 出力信号 ２８ 中間フィードスルー信号 ２９ 中間画像信号 ５１ 撮像素子 ５３ インターフェース回路 ５５ システムコントローラ ６１ ＣＣＤ信号 ６２ ＣＣＤクロック信号 ６３ ＡＤクロック信号 ６４ ＡＤ出力信号 ６５ 第１ラッチ信号 ６６ 第２ラッチ信号 ６８ 第３ラッチ信号
Claims (6)
- 【請求項１】 撮像装置が出力する、フィードスルー信
号及び画像信号を交互に含む撮像信号から画像信号成分
を取り出す信号処理装置であって、 前記撮像信号を増幅するバッファ回路と、入力が前記バ
ッファ回路の出力に接続され第１のクロック信号に応答
して前記フィードスルー信号をＡＤ変換しデジタルフィ
ードスルー信号を出力する第１のＡＤ変換回路と、入力
が前記バッファ回路の出力に接続され第２のクロック信
号に応答して前記画像信号をＡＤ変換しデジタル画像信
号を出力する第２のＡＤ変換回路と、前記第１のＡＤ変
換器の出力が被減数入力に接続され、前記第２のＡＤ変
換器の出力が減数入力に接続され、前記デジタルフィー
ドスルー信号から対応するデジタル画像信号を減算し減
算信号を出力する減算器と、入力が前記減算器の出力に
接続され前記減算信号を所定のタイミングでラッチする
ラッチ回路とを備えることを特徴とする信号処理装置。 - 【請求項２】 前記第１のクロック信号は、前記ＣＣＤ
撮像装置を駆動するＣＣＤクロック信号と同じ周期をも
ち且つ所定の位相差をもつ信号であり、前記第２のクロ
ック信号は前記第１のクロック信号の反転信号である、
請求項１に記載の信号処理装置。 - 【請求項３】 前記ラッチ回路は、前記第１のクロック
信号に基づいて前記減算信号をラッチする、請求項２に
記載の信号処理装置。 - 【請求項４】 撮像装置が出力する、フィードスルー信
号及び画像信号を交互に含む撮像信号から画像信号成分
を取り出す信号処理装置であって、 前記撮像信号を増幅するバッファ回路と、入力が前記バ
ッファ回路の出力に接続され第１のクロック信号に応答
して前記フィードスルー信号をＡＤ変換しデジタルフィ
ードスルー信号を出力する第１のＡＤ変換回路と、入力
が前記バッファ回路の出力に接続され第２のクロック信
号に応答して前記画像信号をＡＤ変換しデジタル画像信
号を出力する第２のＡＤ変換回路と、入力が前記第１の
ＡＤ変換回路の出力に接続され前記デジタルフィードス
ルー信号を所定のタイミングでラッチし中間フィードス
ルー信号を出力する第１のラッチ回路と、入力が前記第
２のＡＤ変換回路の出力に接続され前記デジタル画像信
号を所定のタイミングでラッチし中間画像信号を出力す
る第２のラッチ回路と、前記第１のラッチ回路の出力が
被減数入力に接続され、前記第２のラッチ回路の出力が
減数入力に接続され、前記中間フィードスルー信号から
対応する中間画像信号を減算する減算器とを備えること
を特徴とする信号処理装置。 - 【請求項５】 前記第１のクロック信号は、前記ＣＣＤ
撮像装置を駆動するＣＣＤクロック信号と同じ周期をも
ち且つ所定の位相差をもつ信号であり、前記第２のクロ
ック信号は前記第１のクロック信号の反転信号である、
請求項４に記載の信号処理装置。 - 【請求項６】 前記第１のラッチ回路は、前記第２のク
ロック信号に基づいて前記デジタルフィードスルー信号
をラッチし、前記第２のラッチ回路は、前記第２のクロ
ック信号に基づいて前記デジタル画像信号をラッチす
る、請求項５に記載の信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18137099A JP3792441B2 (ja) | 1999-06-28 | 1999-06-28 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18137099A JP3792441B2 (ja) | 1999-06-28 | 1999-06-28 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001016503A true JP2001016503A (ja) | 2001-01-19 |
| JP3792441B2 JP3792441B2 (ja) | 2006-07-05 |
Family
ID=16099549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18137099A Expired - Fee Related JP3792441B2 (ja) | 1999-06-28 | 1999-06-28 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3792441B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205530A (ja) * | 2007-02-16 | 2008-09-04 | Seiko Epson Corp | 撮像装置、撮像システム及び撮像方法 |
| JP2010057194A (ja) * | 2009-12-07 | 2010-03-11 | Canon Inc | 光電変換装置 |
| US11825223B2 (en) | 2019-08-01 | 2023-11-21 | Panasonic Intellectual Property Management Co., Ltd. | Imaging device and driving method thereof |
-
1999
- 1999-06-28 JP JP18137099A patent/JP3792441B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205530A (ja) * | 2007-02-16 | 2008-09-04 | Seiko Epson Corp | 撮像装置、撮像システム及び撮像方法 |
| JP2010057194A (ja) * | 2009-12-07 | 2010-03-11 | Canon Inc | 光電変換装置 |
| US11825223B2 (en) | 2019-08-01 | 2023-11-21 | Panasonic Intellectual Property Management Co., Ltd. | Imaging device and driving method thereof |
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| Publication number | Publication date |
|---|---|
| JP3792441B2 (ja) | 2006-07-05 |
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