JP5569760B2

JP5569760B2 - イメージセンサおよび制御方法

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Publication number: JP5569760B2
Application number: JP2013043913A
Authority: JP
Inventors: 健一高宮; 賢小関
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2013-03-06
Filing date: 2013-03-06
Publication date: 2014-08-13
Anticipated expiration: 2027-09-10
Also published as: JP2013118698A

Description

本開示は、イメージセンサおよび制御方法に関し、特に、簡単な構成で、良質な画像を得ることができるようにしたイメージセンサおよび制御方法に関する。

一般に、CMOS（complementary metal oxide semiconductor）センサでは、フォトダイオードを有する複数の画素が行列状に配置されており、フォトダイオードにより光電変換された電荷に応じた画素信号が、各画素から出力される。

また、CMOSセンサの各画素は、画素信号の出力を制御するためのトランジスタをそれぞれ有しており、行および列のアドレスを指定する制御信号に応じて、ライン（行）ごとあるいは画素ごとに、画素信号を出力する。

例えば、画素は、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、および選択トランジスタの４つのトランジスタを有して構成される。また、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの接続点は、フォトダイオードにより光電変換された電荷を蓄積して電圧に変換するフローティングディフュージョンを構成する。

転送トランジスタは、フォトダイオードにより光電変換された電荷をフローティングディフュージョンに転送する。リセットトランジスタは、フローティングディフュージョンに蓄積された電荷をリセットする。増幅トランジスタは、フローティングディフュージョンに蓄積された電荷に応じた電圧を増幅する。選択トランジスタは、増幅トランジスタにより増幅された電圧、即ち、画素信号を、垂直信号線に出力する。

そして、CMOSセンサでは、各トランジスタを制御することで、行ごと、または画素ごとに、フォトダイオードに蓄積された電荷をフローティングディフュージョンに転送する処理や、画素信号を出力する処理が行われる。また、CMOSセンサでは、画素の露光の開始時に、それ以前にフォトダイオードに蓄積されている電荷をリセットするとともに、画素の露光の終了時に、露光によりフォトダイオードおよびフローティングディフュージョンに蓄積された電荷をリセットする処理（以下、適宜、ローリングシャッタと称する）が行われる。

また、CMOSセンサでは、全ての画素の画素数よりも少ない画素数の画像を撮像するときには、画角の切り出し処理や、間引き処理が行われる。例えば、間引き処理においては、画素信号を読み出す画素が、数行および数列ずつ間引かれ、一部の画素から読み出される画素信号により画像が撮像される。

このような間引き処理などにおいては、画素信号が読み出されない画素が発生し、その画素信号が読み出されない画素である非読み出し画素には、電荷の蓄積の開始および終了を制御するローリングシャッタがかからないため、ブルーミング現象が発生する。ブルーミング現象とは、フォトダイオードが蓄積することができる最大の電荷量以上の電荷が光電変換されたときに、その電荷がフォトダイオードから溢れ出し（滲み出て）、転送トランジスタやチャネルストップ領域を通過して、フローティングディフュージョンや隣接する他の画素に流出する現象である。

ブルーミング現象が発生すると、画像に白い帯状または白い円状のパターンが発生し、これにより、画質が劣化する恐れがある。

ブルーミング現象に対する対策としては、画素信号が読み出されない画素に対し、フォトダイオードに蓄積される電荷をリセットするための、ブルーミング現象の回避のためのシャッタをかけることが考えられる。

しかしながら、ブルーミング現象の回避のためのシャッタをかけるためには、その処理を行うための専用回路や専用のアドレス線をCMOSセンサに追加する必要がある。様々な撮像モードに対応するためには、それぞれの撮像モードに対応した画角の切り出し処理や間引き処理に対応しなければならないため、ブルーミング現象の回避のためのシャッタをかけるための専用回路は複雑となるとともに、その回路規模が大きくなる。

さらに、この専用回路は、特定の撮像モードに特化したものとなり、撮像モードを修正や追加したときには、回路を修正したり、新たに追加する必要があり、撮像モードの修正や追加に対応することが困難である。また、専用のアドレス線を準備する場合は、アドレス線が多数必要になるとともに、専用のアドレスデコード回路も必要となる。そのため、多数の撮像モードがある場合には、ブルーミング現象の回避のためのシャッタ用のアドレス線と、専用回路とを組み合わせる手法が用いられるが、回路が複雑となるとともに、その回路規模が大きくなる。また、シャッタ位置を管理するアドレス制御装置において、管理することが必要なシャッタ位置が多くなるとともに、複雑になり、その結果、アドレス制御装置の回路規模も大きくなる。

また、画素信号が読み出される画素においても、ローリングシャッタがかかるまでに、強い光がフォトダイオードに入射したときには、フォトダイオードから電荷が溢れ出し、ブルーミング現象が発生する。そして、隣接する画素が露光中である場合、その画素に不要な電荷が蓄積され、これにより、画質が劣化する。

ここで、デコーダが選択するアドレスを時分割多重化し、１つのデコーダで複数の電子シャッタ行、または読み出し行を選択する技術が開示されている（例えば、特許文献１参照）。

特開２００４−１６６２６９号公報

上述したように、従来のCMOSセンサでは、ブルーミング現象を回避し、ブルーミング現象による画質の劣化のない良質な画像を得るには、複雑な構成の回路を用いる必要があった。

本開示は、このような状況に鑑みてなされたものであり、簡単な構成で、良質な画像を得ることができるようにするものである。

本発明の一側面のイメージセンサは、画像を撮像するイメージセンサにおいて、入射光を光電変換する光電変換手段と、前記光電変換手段により光電変換される電荷を蓄積し、前記電荷に応じた電圧に変換する変換手段と、前記光電変換手段により光電変換される電荷を前記変換手段へ転送する転送手段と、前記変換手段に蓄積されている電荷を排出する排出手段とを有し、前記電荷に応じた画素信号を出力する画素と、前記画素を制御し、前記画素に蓄積されている不要な電荷を排出させるシャッタ処理、所定の露光時間で光電変換された電荷を前記画素に蓄積させる電荷蓄積処理、および、前記電荷蓄積処理で前記画素に蓄積されている電荷に応じた画素信号を出力させるリード処理を行わせ、所定数の前記画素が少なくとも前記変換手段および前記排出手段を共有して構成される画素共有構造である場合に、前記画素共有構造を構成する所定数の前記画素のうち、いずれか１の前記画素でリード処理が行われていることを示す共有画素判定信号を生成する共有画素判定信号生成部を、前記画素共有構造を構成する所定数の前記画素が配置される行ごとに有する制御手段とを備え、前記制御手段は、前記シャッタ処理が行われる期間、前記電荷蓄積処理が行われる期間、および前記リード処理が行われる期間以外の期間である非蓄積期間に、前記画素で光電変換される電荷を排出させ、前記共有画素判定信号生成部により生成された前記共有画素判定信号に基づいて、いずれか１の前記画素でリード処理が行われている期間において、前記画素共有構造を構成する他の前記画素からの電荷の排出を停止させる。

本発明の一側面の制御方法は、入射光を光電変換して電荷を蓄積する光電変換手段と、前記光電変換手段により光電変換される電荷を蓄積し、前記電荷に応じた電圧に変換する変換手段と、前記光電変換手段により光電変換される電荷を前記変換手段へ転送する転送手段と、前記変換手段に蓄積されている電荷を排出する排出手段とを有し、前記電荷に応じた画素信号を出力する画素と、前記画素を制御し、前記画素に蓄積されている不要な電荷を排出させるシャッタ処理、所定の露光時間で光電変換された電荷を前記画素に蓄積させる電荷蓄積処理、および、前記電荷蓄積処理で前記画素に蓄積されている電荷に応じた画素信号を出力させるリード処理を行わせ、所定数の前記画素が少なくとも前記変換手段および前記排出手段を共有して構成される画素共有構造である場合に、前記画素共有構造を構成する所定数の前記画素のうち、いずれか１の前記画素でリード処理が行われていることを示す共有画素判定信号を生成する共有画素判定信号生成部を、前記画素共有構造を構成する所定数の前記画素が配置される行ごとに有する制御手段とを備え、画像を撮像するイメージセンサの制御方法であって、前記制御手段が、前記シャッタ処理が行われる期間、前記電荷蓄積処理が行われる期間、および前記リード処理が行われる期間以外の期間である非蓄積期間に、前記画素で光電変換される電荷を排出させる制御を行い、前記共有画素判定信号に基づいて、いずれか１の前記画素でリード処理が行われている期間において、前記画素共有構造を構成する他の前記画素からの電荷の排出を停止させる制御を行う。

本発明の一側面においては、画素により、入射光を光電変換して電荷を蓄積し、電荷に応じた画素信号が出力される。制御手段により、画素は制御され、画素に蓄積されている不要な電荷を排出させるシャッタ処理、所定の露光時間で光電変換された電荷を画素に蓄積させる電荷蓄積処理、および、電荷蓄積処理で画素に蓄積されている電荷に応じた画素信号を出力させるリード処理が行われる。また、画素は、入射光を光電変換する光電変換手段と、光電変換手段により光電変換される電荷を蓄積し、電荷に応じた電圧に変換する変換手段と、光電変換手段により光電変換される電荷を変換手段へ転送する転送手段と、変換手段に蓄積されている電荷を排出する排出手段とを有する。そして、所定数の画素が少なくとも変換手段および排出手段を共有して構成される画素共有構造である場合に、画素共有構造を構成する所定数の画素のうち、いずれか１の画素でリード処理が行われていることを示す共有画素判定信号を生成する共有画素判定信号生成部を、前記画素共有構造を構成する所定数の前記画素が配置される行ごとに有する制御手段により、シャッタ処理が行われる期間、電荷蓄積処理が行われる期間、およびリード処理が行われる期間以外の期間である非蓄積期間に、画素で光電変換される電荷が排出され、共有画素判定信号に基づいて、いずれか１の画素でリード処理が行われている期間において、画素共有構造を構成する他の画素からの電荷の排出が停止される。

本開示の一側面によれば、簡単な構成で、良質な画像を得ることができる。

本技術を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。画素２１の構成例を示す回路図である。従来のCMOSセンサの垂直走査回路の構成例を示すブロック図である。従来のCMOSセンサにおいて、画素２１に供給される各信号を説明するタイミングチャートである。本技術を適用した垂直走査回路の一実施の形態の構成例を示すブロック図である。画素２１の動作について説明するタイミングチャートである。間引き処理が行われる場合の画素２１の動作について説明するタイミングチャートである。画素２１’の構成例を示す回路図である。画素２１’に各信号を供給する垂直走査回路の構成例を示すブロック図である。タイミング制御回路５１が出力する信号について説明するタイミングチャートである。間引き処理が行われる場合に、タイミング制御回路５１が出力する信号について説明するタイミングチャートである。画素共有判定回路５２および出力制御回路５３_０の構成例を示す回路図である。画素共有判定回路５２および出力制御回路５３_０における各信号のタイミングチャートである。 CMOSセンサ１１の起動時における、垂直走査回路５０の各信号のタイミングチャートである。制御信号生成回路８１の構成例を示す図である。制御信号生成回路８１の動作を説明するタイミングチャートである。フォトダイオード３１に蓄積される不要な電荷の排出時のポテンシャルについて説明する。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

図１は、本技術を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。

図１において、CMOSセンサ１１は、システム制御ユニット１２、垂直走査回路１３、ピクセルアレイ１４、参照電圧回路１５、カラムADC（Analog to Digital Converter）１６、および水平走査回路１７から構成される。

システム制御ユニット１２は、ロジック制御回路、PLL回路（CLK分周）、タイミング制御回路、および通信インタフェースなどを備えている。システム制御ユニット１２には、図示しない外部の回路からメインクロックが供給され、システム制御ユニット１２は、CMOSセンサ１１を構成する各ブロックの制御や、外部の回路との通信を行う。

垂直走査回路１３は、システム制御ユニット１２の制御に従って、ピクセルアレイ１４の垂直方向に並ぶ画素を、順次、所定のタイミングで制御し、各画素から画素信号を出力させる。

ピクセルアレイ１４は、横×縦の個数がＭ×Ｎ個である画素２１_１１乃至２１_ＭＮ、Ｎ本の行制御線２２_１乃至２２_Ｎ、およびＭ本の垂直信号線２３_１乃至２３_Ｍから構成される。画素２１_１１乃至２１_ＭＮは、行制御線２２_１乃至２２_Ｎを介して垂直走査回路１３に接続され、垂直信号線２３_１乃至２３_Ｍを介してカラムADC１６に接続されている。

画素２１_１１乃至２１_ＭＮは、例えば、ベイヤ配列に従って、３色の光（R,G,B）を受光するように配置されており、垂直走査回路１３から行制御線２２_１乃至２２_Ｎを介して供給される駆動信号に従って駆動し、垂直信号線２３_１乃至２３_Ｍに画素信号を出力する。

参照電圧回路１５には、システム制御ユニット１２から、ゲインやオフセットを制御する制御信号や、所定の周波数のクロック信号などが供給される。参照電圧回路１５は、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成し、カラムADC１６に供給する。

カラムADC１６は、電圧比較部２５、A/D変換部２６、および感度増幅部２７から構成される。

電圧比較部２５は、Ｍ個の比較器２８_１乃至２８_Ｍを有し、比較器２８_１乃至２８_Ｍには、垂直信号線２３_１乃至２３_Ｍを介して、画素２１_１１乃至２１_ＭＮから画素信号がそれぞれ供給されるとともに、参照電圧回路１５からランプ信号が供給される。

比較器２８_１乃至２８_Ｍは、垂直信号線２３_１乃至２３_Ｍを介して供給される画素信号と、参照電圧回路１５からのランプ信号を比較し、その比較結果を表す比較結果信号を、A/D変換部２６に供給する。

即ち、比較器２８_１は、垂直信号線２３_１を介して、１列目の画素２１_１１乃至２１_１Ｎから順次供給される画素信号と、参照電圧回路１５から供給されるランプ信号とを比較し、その比較した結果得られる比較結果信号を、A/D変換部２６のA/D変換器２９_１に供給する。比較器２８_２は、比較器２８_１と同様に、２列目の画素２１_２１乃至２１_２Ｎの画素信号とランプ信号とを比較した結果得られる比較結果信号を、A/D変換部２６のA/D変換器２９_２に供給する。以下、同様に、比較器２８_Ｍは、Ｍ列目の画素２１_Ｍ１乃至２１_ＭＮの画素信号とランプ信号とを比較した結果得られる比較結果信号を、A/D変換部２６のA/D変換器２９_Ｍに供給する。

A/D変換部２６は、Ｍ個のA/D変換器２９_１乃至２９_Ｍを有しており、A/D変換器２９_１乃至２９_Ｍには、比較結果信号が、電圧比較部２５の比較器２８_１乃至２８_Ｍからそれぞれ供給される。

A/D変換器２９_１乃至２９_Ｍは、ラッチ（Latch）と、１３個のTFF（Toggle Flip-Flop）とにより、それぞれ構成されており、１３ビットの画素データを出力する。

即ち、A/D変換器２９_１乃至２９_Ｍには、比較器２８_１乃至２８_Ｍから比較結果信号が供給されるとともに、システム制御ユニット１２から、所定の周波数のカウンタクロック信号と、所定の制御信号とが供給される。そして、A/D変換器２９_１乃至２９_Ｍは、比較器２８_１乃至２８_Ｍから供給される比較結果信号と、システム制御ユニット１２から供給される制御信号に応じて、システム制御ユニット１２から供給されるカウンタクロック信号をカウントすることで、ピクセルアレイ１４の画素２１_１１乃至２１_ＭＮが出力するアナログの画素信号をA/D変換し、その結果得られる画素データを出力する。

感度増幅部２７は、A/D変換部２６から出力される画素データを増幅し、システム制御ユニット１２を介して、後段の画像処理回路などに出力する。

水平走査回路１７は、システム制御ユニット１２からの制御信号に従って、カラムADC１６の水平方向に並ぶ複数のA/D変換器２９_１乃至２９_Ｍを、順次、所定のタイミングで制御し、画素データを出力させる。

次に、図２は、図１の画素２１の構成例を示す回路図である。

図１において、画素２１は、フォトダイオード（PD）３１、転送トランジスタ（TR）３２、リセットトランジスタ（RST）３３、増幅トランジスタ（AMP）３４、選択トランジスタ（SEL）３５、およびフローティングディフュージョン（FD）３６から構成される。

フォトダイオード３１のアノードは接地されており、フォトダイオード３１のカソードは、転送トランジスタ３２のソースに接続されている。転送トランジスタ３２のドレインは、リセットトランジスタ３３のドレインおよび増幅トランジスタ３４のゲートに接続されており、この接続点が、フローティングディフュージョン３６を構成する。

リセットトランジスタ３３のソース、および増幅トランジスタ３４のソースは、所定の電源電圧VDDに接続されている。増幅トランジスタ３４のドレインは、選択トランジスタ３５のソースに接続されており、選択トランジスタ３５のドレインは、垂直信号線２３に接続されている。

転送トランジスタ３２のゲート、リセットトランジスタ３３のゲート、および選択トランジスタ３５のゲートは、図１の行制御線２２を介して、垂直走査回路１３にそれぞれ接続されており、垂直走査回路１３から駆動信号がそれぞれ供給される。

フォトダイオード３１は、入射光を光電変換し、その光量に応じた電荷を生成し、蓄積する。

転送トランジスタ３２は、垂直走査回路１３から供給される駆動信号TR_OUTに従って、フォトダイオード３１からフローティングディフュージョン３６への電荷の転送をオン／オフする。例えば、転送トランジスタ３２は、Ｈレベルの駆動信号TR_OUTが供給されると、フォトダイオード３１に蓄積されている電荷を、フローティングディフュージョン３６に転送し、Ｌレベルの駆動信号TR_OUTが供給されると、電荷の転送を停止する。また、転送トランジスタ３２が、フローティングディフュージョン３６への電荷の転送を停止している間、フォトダイオード３１が光電変換した電荷は、フォトダイオード３１に蓄積される。

リセットトランジスタ３３は、垂直走査回路１３から供給される駆動信号RST_OUTに従って、フローティングディフュージョン３６に蓄積されている電荷の排出をオン／オフする。例えば、リセットトランジスタ３３は、Ｈレベルの駆動信号RST_OUTが供給されると、フローティングディフュージョン３６を電源電圧VDDにクランプし、フローティングディフュージョン３６に蓄積されている電荷を排出（リセット）する。また、リセットトランジスタ３３は、Ｌレベルの駆動信号RST_OUTが供給されると、フローティングディフュージョン３６を電気的に浮遊状態にする。

増幅トランジスタ３４は、フローティングディフュージョン３６に蓄積されている電荷に応じた電圧を増幅する。増幅トランジスタ３４により増幅された電圧は、画素信号として、選択トランジスタ３５を介して出力される。

選択トランジスタ３５は、垂直走査回路１３から供給される駆動信号SEL_OUTに従って、増幅トランジスタ３４からの画素信号の垂直信号線２３への出力をオン／オフする。例えば、選択トランジスタ３５は、Ｈレベルの駆動信号SEL_OUTが供給されると、画素信号を垂直信号線２３に出力し、Ｌレベルの駆動信号SEL_OUTが供給されると、画素信号の出力を停止する。

フローティングディフュージョン３６は、フォトダイオード３１から転送トランジスタ３２を介して転送されてくる電荷を蓄積し、電圧に変換する。

このように、画素２１は、垂直走査回路１３から供給される駆動信号TR_OUT、駆動信号RST_OUT、および駆動信号SEL_OUTに従って駆動する。

次に、画素２１の駆動タイミングについて説明するが、本技術を適用したCMOSセンサ１１における駆動タイミングを説明する前に、従来のCMOSセンサにおける駆動タイミングについて説明する。

なお、従来のCMOSセンサにおいて、図１のCMOSセンサ１１の垂直走査回路１３以外のブロックは、CMOSセンサ１１と共通しており、以下では、CMOSセンサ１１と共通するブロックについては、同一の符号で説明する。

図３は、従来のCMOSセンサの垂直走査回路の構成例を示すブロック図である。

図３において、垂直走査回路１３’は、タイミング制御回路４１’、および駆動回路４２から構成される。

また、垂直走査回路１３’では、タイミング制御回路４１’および駆動回路４２が、画素２１の各行ごとに設けられており、図３の例では、ｎ行目のタイミング制御回路４１’および駆動回路４２が示されている。なお、以下、適宜、ｎ行目の画素２１_１N乃至２１_MNを、画素２１ｎと称する。

タイミング制御回路４１’には、システム制御ユニット１２から、画素２１ｎの転送トランジスタ３２、リセットトランジスタ３３、および選択トランジスタ３５の駆動のタイミングをとるためのタイミング信号が供給される。なお、タイミング信号は、各行のタイミング制御回路４１’において共通して用いられる。例えば、ｎ行目のタイミング制御回路４１’には、タイミング信号が、ｎ−１行目のタイミング制御回路４１’を介して供給され、ｎ行目のタイミング制御回路４１’は、そのタイミング信号を、ｎ＋１行目のタイミング制御回路４１’に供給する。

また、タイミング制御回路４１’には、画素２１ｎが画素信号を出力する画素として選択されているか否かを表すアドレス選択信号［ｎ］が、システム制御ユニット１２から供給される。

タイミング制御回路４１’は、システム制御ユニット１２から、画素２１ｎが画素信号を出力する画素として選択されていること表すアドレス選択信号［ｎ］が供給されると、タイミング信号に従って、駆動タイミング信号を生成し、駆動回路４２に供給する。即ち、タイミング制御回路４１’は、転送トランジスタ３２の駆動タイミングを示す駆動タイミング信号TR［ｎ］、リセットトランジスタ３３の駆動タイミングを示す駆動タイミング信号RST［ｎ］、および、選択トランジスタ３５の駆動タイミングを示す駆動タイミング信号SEL［ｎ］を生成する。

駆動回路４２は、タイミング制御回路４１’から供給される駆動タイミング信号TR［ｎ］に従って、転送トランジスタ３２を駆動させる駆動信号TR_OUT［ｎ］を生成し、画素２１ｎに供給する。また、駆動回路４２は、タイミング制御回路４１’から供給される駆動タイミング信号RST［ｎ］に従って、リセットトランジスタ３３を駆動させる駆動信号RST_OUT［ｎ］を生成し、画素２１ｎに供給する。また、駆動回路４２は、タイミング制御回路４１’から供給される駆動タイミング信号SEL［ｎ］に従って、選択トランジスタ３５を駆動させる駆動信号SEL_OUT［ｎ］を生成し、画素２１ｎに供給する。

次に、図４は、従来のCMOSセンサにおいて、画素２１に供給される各信号を説明するタイミングチャートである。図４を参照して、ｎ行目の画素２１ｎからｎ＋３行目の画素２１ｎ＋３までの４行の画素について説明する。

図４の上から１番目には、水平走査期間の同期に用いられるＨ同期信号が示されており、図４においては、１番目の水平走査期間１Ｈから２１番目の水平走査期間２１Ｈが示されている。

Ｈ同期信号の下方には、画素２１ｎ乃至２１ｎ＋３にそれぞれ供給される駆動信号TR_OUT［ｎ］乃至TR_OUT［ｎ＋３］、駆動信号RST_OUT［ｎ］乃至RST_OUT［ｎ＋３］、および駆動信号SEL_OUT［ｎ］乃至SEL_OUT［ｎ＋３］が、上から順に示されている。

図４に示すように、画素２１ｎに供給される駆動信号TR_OUT［ｎ］および駆動信号RST_OUT［ｎ］は、水平走査期間６Ｈにおいてパルス状にＨレベルとなり、画素２１ｎの転送トランジスタ３２およびリセットトランジスタ３３が同時にオンになる。これにより、画素２１ｎでは、水平走査期間５Ｈまでにフォトダイオード３１に蓄積されていた電荷が排出される。このように、フォトダイオード３１に蓄積されていた電荷を排出させる処理を、以下、適宜、シャッタ処理と称する。

その後、画素２１ｎに供給される駆動信号TR_OUT［ｎ］は、水平走査期間７Ｈ乃至１６ＨにおいてＬレベルとなり、これにより、フォトダイオード３１には、受光量に応じて光電変換された電荷が蓄積される。なお、水平走査期間７Ｈ乃至１６Ｈにおいて、駆動信号RST_OUT［ｎ］もＬレベルとなる。ここで、水平走査期間７Ｈ乃至１６Ｈの時間は、画素２１ｎが露光される露光時間であり、駆動信号TR_OUT［ｎ］の水平走査期間７Ｈ乃至１６Ｈに示されている矢印は、画素２１ｎの露光時間であることを表している。このように、フォトダイオード３１に電荷を蓄積させる処理を、以下、適宜、電荷蓄積処理と称する。

そして、水平走査期間１７Ｈで、駆動信号RST_OUT［ｎ］がパルス状にＨレベルとなった後、駆動信号TR_OUT［ｎ］がパルス状にＨレベルとなり、駆動信号RST_OUT［ｎ］および駆動信号TR_OUT［ｎ］がパルス状にＨレベルとなっている間、駆動信号SEL_OUT［ｎ］がＨレベルとなる。これにより、画素２１ｎの画素信号が垂直信号線２３に出力される。このように、画素２１ｎの画素信号を垂直信号線２３に出力させる処理を、以下、適宜、リード処理と称する。

なお、画素２１ｎの画素信号は、リセットレベルの電圧に応じた信号と、フォトダイオード３１からフローティングディフュージョン３６に転送された電荷に応じた信号からなる。即ち、駆動信号RST_OUT［ｎ］がパルス状にＨレベルとなり、画素２１ｎのリセットトランジスタ３３がオンになることにより、フローティングディフュージョン３６がリセットされて、リセットレベルの電圧（即ち、電源電圧VDD）に応じた信号が出力される。その後、駆動信号TR_OUT［ｎ］がパルス状にＨレベルとなり、画素２１ｎの転送トランジスタ３２がオンになることにより、フォトダイオード３１により露光時間で光電変換された電荷がフローティングディフュージョン３６に転送されて電圧に変換され、その電荷に応じた信号が出力される。

また、画素２１ｎ＋１は、画素２１ｎと同様に、駆動信号TR_OUT［ｎ＋１］、駆動信号RST_OUT［ｎ＋１］、および駆動信号SEL_OUT［ｎ＋１］に従って駆動し、水平走査期間７Ｈでシャッタ処理を行い、水平走査期間８Ｈ乃至１７Ｈで電荷蓄積処理を行い、水平走査期間１８Ｈでリード処理を行う。以下、同様に、画素２１ｎ＋２は、水平走査期間８Ｈでシャッタ処理を行い、水平走査期間９Ｈ乃至１８Ｈで電荷蓄積処理を行い、水平走査期間１９Ｈでリード処理を行う。また、画素２１ｎ＋３は、水平走査期間９Ｈでシャッタ処理を行い、水平走査期間１０Ｈ乃至１９Ｈで電荷蓄積処理を行い、水平走査期間２０Ｈでリード処理を行う。

なお、露光時間は、各行で揃える必要があり、図４の例では、水平走査期間１０Ｈ分の時間である。また、この露光時間は、被写体の明るさなどに応じて、任意の時間に設定することができる。

このように、画素２１は、垂直走査回路１３’が出力する駆動信号に従って駆動する。そして、例えば、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、およびリード処理が行われる水平走査期間以外の水平走査期間（以下、適宜、非蓄積期間と称する。）において、フォトダイオード３１に強い光が入射したとする。このとき、フォトダイオード３１が、自身が蓄積することができる最大の電荷量以上の電荷を光電変換すると、フォトダイオード３１から電荷が溢れ出して、ブルーミング現象が発生する。

そこで、このようなブルーミング現象が発生しないような対策が行われる。

ここで、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、およびリード処理が行われる水平走査期間以外の水平走査期間を、以下、適宜、非蓄積期間と称する。

次に、図５は、本技術を適用した垂直走査回路の一実施の形態の構成例を示すブロック図である。

図５において、垂直走査回路１３は、タイミング制御回路４１、駆動回路４２、および出力制御回路４３から構成される。

なお、図５では、図３の垂直走査回路１３’と共通する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。即ち、図５の垂直走査回路１３は、駆動回路４２を備える点で、図３の垂直走査回路１３’と共通する。但し、垂直走査回路１３は、タイミング制御回路４１および出力制御回路４３を備える点で、垂直走査回路１３’と異なっている。

タイミング制御回路４１には、図３のタイミング制御回路４１’と同様に、システム制御ユニット１２から、タイミング信号およびアドレス選択信号［ｎ］が供給され、タイミング制御回路４１は、駆動タイミング信号TR［ｎ］、駆動タイミング信号RST［ｎ］、および駆動タイミング信号SEL［ｎ］を生成し、出力制御回路４３に供給する。

また、タイミング制御回路４１は、画素２１の電荷の読み出し動作にあわせて、後述する図１５を参照して説明するように、制御信号１［ｎ］を生成し、出力制御回路４３に供給する。また、前段の回路から、タイミング制御回路４１に供給される信号を、制御信号１［ｎ］として使用することができる場合には、タイミング制御回路４１は、その制御信号１［ｎ］をスルーして、出力制御回路４３に供給する。

出力制御回路４３には、タイミング制御回路４１から、制御信号１［ｎ］、駆動タイミング信号TR［ｎ］、駆動タイミング信号RST［ｎ］、および駆動タイミング信号SEL［ｎ］が供給されるとともに、システム制御ユニット１２から、制御信号２が供給される。

出力制御回路４３に供給される制御信号２は、例えば、出力制御回路４３を初期化（内部状態をクリア）するためのクリア信号や、通常の駆動と不要電荷の排出を行うための駆動とを切り替えるためのイネーブル信号などである。なお、制御信号２は、各行の出力制御回路４３において共通して用いられ、例えば、ｎ行目の出力制御回路４３には、制御信号２が、ｎ−１行目の出力制御回路４３を介して供給され、ｎ行目の出力制御回路４３は、その制御信号２を、ｎ＋１行目の出力制御回路４３に供給する。

出力制御回路４３は、制御信号１［ｎ］および制御信号２に基づいて、駆動タイミング信号TR［ｎ］、駆動タイミング信号RST［ｎ］、および駆動タイミング信号SEL［ｎ］を変更して、駆動回路４２に供給する。

例えば、出力制御回路４３は、非蓄積期間において、駆動回路４２から出力される駆動信号TR_OUT［ｎ］が反転されるように、駆動タイミング信号TR［ｎ］を変更する。また、例えば、出力制御回路４３は、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、および非蓄積期間において、駆動回路４２から出力される駆動信号RST_OUT［ｎ］が反転されるように、駆動タイミング信号RST［ｎ］を変更する。

そして、駆動回路４２は、出力制御回路４３から供給される駆動タイミング信号TR［ｎ］、駆動タイミング信号RST［ｎ］、および駆動タイミング信号SEL［ｎ］に従って、駆動信号TR_OUT［ｎ］、駆動信号RST_OUT［ｎ］、および駆動信号SEL_OUT［ｎ］を、画素２１ｎにそれぞれ供給する。

次に、図６は、画素２１に供給される各信号を説明するタイミングチャートである。

図６には、図４と同様に、Ｈ同期信号、駆動信号TR_OUT［ｎ］乃至TR_OUT［ｎ＋３］、駆動信号RST_OUT［ｎ］乃至RST_OUT［ｎ＋３］、および駆動信号SEL_OUT［ｎ］乃至SEL_OUT［ｎ＋３］が、上から順に示されている。

図６に示すように、駆動信号TR_OUT［ｎ］乃至TR_OUT［ｎ＋３］は、シャッタ処理、電荷蓄積処理、およびリード処理が行われる水平走査期間では、図４のタイミングチャートの駆動信号TR_OUT［ｎ］乃至TR_OUT［ｎ＋３］と同様である。但し、図６において、駆動信号TR_OUT［ｎ］乃至TR_OUT［ｎ＋３］は、非蓄積期間においてＨレベルである点で、図４のタイミングチャートの駆動信号TR_OUT［ｎ］乃至TR_OUT［ｎ＋３］と異なっている。

即ち、駆動信号TR_OUT［ｎ］は、水平走査期間１Ｈ乃至５ＨにおいてＨレベルであり、水平走査期間６ＨにおいてＬレベルになった後に、パルス状にＨレベルとなる。その後、駆動信号TR_OUT［ｎ］は、水平走査期間７Ｈ乃至１６ＨにおいてＬレベルとなり、水平走査期間１７Ｈでパルス状にＨレベルになった後に、水平走査期間１８Ｈ以降において、Ｈレベルとなる。即ち、駆動信号TR_OUT［ｎ］は、非蓄積期間である水平走査期間１Ｈ乃至５Ｈおよび水平走査期間１８Ｈ乃至２１Ｈにおいて、Ｈレベルとなる。

駆動信号TR_OUT［ｎ＋１］は、駆動信号TR_OUT［ｎ］と同様に、非蓄積期間である水平走査期間１Ｈ乃至６Ｈおよび水平走査期間１９Ｈ乃至２１Ｈにおいて、Ｈレベルとなる。以下、同様に、駆動信号TR_OUT［ｎ＋２］は、水平走査期間１Ｈ乃至７Ｈおよび水平走査期間２０Ｈ乃至２１Ｈにおいて、Ｈレベルとなり、駆動信号TR_OUT［ｎ＋３］は、水平走査期間１Ｈ乃至８Ｈおよび水平走査期間２１Ｈにおいて、Ｈレベルとなる。

また、駆動信号RST_OUT［ｎ］乃至RST_OUT［ｎ＋３］は、リード処理が行われる水平走査期間では、図４のタイミングチャートの駆動信号TR_OUT［ｎ］乃至TR_OUT［ｎ＋３］と同様である。但し、駆動信号RST_OUT［ｎ］乃至RST_OUT［ｎ＋３］は、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、および非蓄積期間においてＨレベルである点で、図４のタイミングチャートの駆動信号RST_OUT［ｎ］乃至RST_OUT［ｎ＋３］と異なっている。

即ち、駆動信号RST_OUT［ｎ］は、水平走査期間１Ｈ乃至１６ＨにおいてＨレベルであり、水平走査期間１７ＨにおいてＬレベルになった後に、パルス状にＨレベルとなる。その後、駆動信号RST_OUT［ｎ］は、水平走査期間１８Ｈ乃至２１ＨにおいてＨレベルとなっている。即ち、駆動信号RST_OUT［ｎ］は、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、および非蓄積期間である水平走査期間１Ｈ乃至１６Ｈおよび水平走査期間１９Ｈ乃至２１ＨにおいてＨレベルとなる。

駆動信号RST_OUT［ｎ＋１］は、駆動信号RST_OUT［ｎ］と同様に、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、および非蓄積期間である水平走査期間１Ｈ乃至１７Ｈおよび水平走査期間１９Ｈ乃至２１ＨにおいてＨレベルとなる。以下、同様に、駆動信号RST_OUT［ｎ＋２］は、水平走査期間１Ｈ乃至１８Ｈおよび水平走査期間２０Ｈ乃至２１ＨにおいてＨレベルとなり、駆動信号RST_OUT［ｎ＋３］は、水平走査期間１Ｈ乃至１８Ｈおよび水平走査期間２１ＨにおいてＨレベルとなる。

また、駆動信号SEL_OUT［ｎ］乃至SEL_OUT［ｎ＋３］は、図４のタイミングチャートの駆動信号SEL_OUT［ｎ］乃至SEL_OUT［ｎ＋３］と同様である。

画素２１は、駆動信号TR_OUTと駆動信号RST_OUTとが同時にＨレベルであるときに、フォトダイオード３１により光電変換される電荷を排出するので、図６のタイミングチャートに示した駆動信号に従って動作することで、非蓄積期間では、電荷を常に排出する。これにより、非蓄積期間において、フォトダイオード３１に強い光が入射しても、フォトダイオード３１により光電変換された電荷は、フォトダイオード３１に蓄積されることなく排出される。従って、画素２１は、図４のタイミングチャートを参照して説明したようなブルーミング現象が生じることを回避することができる。

また、駆動信号RST_OUTは、シャッタ処理が行われる水平走査期間、および電荷蓄積処理が行われる水平走査期間おいてもＨレベルである。従って、画素２１では、電荷蓄積処理において、フォトダイオード３１に強い光が入射し、フォトダイオード３１から電荷が溢れ出したとしても、その電荷がフローティングディフュージョン３６に蓄積されることはなく、ブルーミング現象が生じることは回避される。

また、シャッタ処理、電荷蓄積処理、およびリード処理について、図６のタイミングチャートに示した駆動信号と、図４のタイミングチャートに示した駆動信号とは、同様であるので、画素２１は、従来と同様に、画素信号を出力することができる。

次に、図７は、図１のCMOSセンサ１１において、間引き処理が行われる場合に、垂直走査回路１３から出力される各信号を説明するタイミングチャートである。

例えば、ピクセルアレイ１４の全画素数のうちの、３／４の画素数の画像を撮像するときには、４行ごとに１行の画素からの画素信号の読み出しを行わずに、残りの３行の画素から画素信号が読み出される。図７の例においては、ｎ＋２行目の画素ｎ＋２の画素信号の読み出しが行われない。

画素信号の読み出しが行われない画素ｎ＋２では、シャッタ処理、電荷蓄積処理、およびリード処理が行われないので、図７に示すように、駆動信号TR_OUT［ｎ＋２］およびRST_OUT［ｎ＋２］は、常にＨレベルとされる。

このように画素信号の読み出しが行われない画素ｎ＋２の駆動信号TR_OUT［ｎ＋２］およびRST_OUT［ｎ＋２］を、常にＨレベルとすることで、画素ｎ＋２のフォトダイオード３１が光電変換した電荷は常に排出される。従って、画素２１は、画素ｎ＋２のフォトダイオード３１に強い光が入射しても、フォトダイオード３１やフローティングディフュージョン３６には電荷が常に蓄積されないので、ブルーミング現象が生じることを回避することができる。

また、従来のCMOSセンサでは、ブルーミング現象が生じることを回避するためのシャッタ処理を行う必要があり、そのシャッタ処理を行う回路を設ける必要があった。ブルーミング現象が生じることを回避するためのシャッタ処理を行う回路は、間引き処理の種類に応じて画素信号が読み出されない画素を記憶するメモリや、シャッタ処理を行うタイミングを決定する手段などが必要であり、その回路の構成が複雑になる。

これに対し、CMOSセンサ１１では、ブルーミング現象が生じることを回避するためのシャッタ処理を行う回路が不要になる。また、出力制御回路４３は、例えば、非蓄積期間における駆動信号TR_OUTおよび駆動信号RST_OUTを反転させたり、シャッタ処理が行われる水平走査期間、および電荷蓄積処理が行われる水平走査期間における駆動信号RST_OUTを反転させるだけでよいので、その回路構成をシンプルにすることができる。

ところで、CMOSセンサ１１では、図２に示したように、１つの画素２１が、１つのフォトダイオード３１を有する他、例えば、１つの画素で、複数のフォトダイオードを有することができる。１つの画素で、複数のフォトダイオードを有する場合には、画素を構成するトランジスタのうちの、いくつかのトランジスタを共有することとで、全体的な画素サイズを小さくすることができる。

次に、図８は、画素の他の構成例を示す回路図である。

図８において、画素２１’は、４つのフォトダイオード３１_０乃至３１_３、４つの転送トランジスタ３２_０乃至３２_３、リセットトランジスタ３３、増幅トランジスタ３４、選択トランジスタ３５、およびフローティングディフュージョン３６から構成される。

なお、図８では、図２の画素２１と共通する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。即ち、図８の画素２１’は、リセットトランジスタ３３、増幅トランジスタ３４、選択トランジスタ３５、およびフローティングディフュージョン３６を備える点で、図２の画素２１と共通する。但し、画素２１’は、４つのフォトダイオード３１_０乃至３１_３、４つの転送トランジスタ３２_０乃至３２_３を備える点で、画素２１と異なっている。

図８に示すように、フォトダイオード３１_０乃至３１_３は、転送トランジスタ３２_０乃至３２_３をそれぞれ介して、フローティングディフュージョン３６に接続されている。画素２１’では、転送トランジスタ３２_０乃至３２_３が、順次、Ｈレベルとされることにより、フォトダイオード３１_０乃至３１_３により光電変換された電荷が、フローティングディフュージョン３６に、順次、蓄積される。

画素２１’では、４つのフォトダイオード３１_０乃至３１_３で、リセットトランジスタ３３、増幅トランジスタ３４、選択トランジスタ３５、およびフローティングディフュージョン３６を共有して使用するため、駆動タイミングに制約が生じる。なお、垂直方向（列）の４つの画素により、リセットトランジスタ３３、増幅トランジスタ３４、選択トランジスタ３５、およびフローティングディフュージョン３６を共有する方式を、垂直４画素共有方式と称する。

次に、図９は、図８の画素２１’に各信号を供給する垂直走査回路の構成例を示すブロック図である。

図９において、垂直走査回路５０は、タイミング制御回路５１、画素共有判定回路５２、４つの出力制御回路５３_０乃至５３_３、４つの転送トランジスタ駆動回路５４_０乃至５４_３、リセットトランジスタ駆動回路５５、および選択トランジスタ駆動回路５６から構成される。

垂直走査回路５０は、画素２１’が有する４つの転送トランジスタ３２_０乃至３２_３を駆動するために、それぞれ独立した駆動信号TR_OUT［４ｎ］乃至TR_OUT［４ｎ＋３］が必要であり、４つの出力制御回路５３_０乃至５３_３と、４つの転送トランジスタ駆動回路５４_０乃至５４_３が設けられる。また、画素２１’は、リセットトランジスタ３３と、選択トランジスタ３５とをそれぞれ１つずつ有するので、垂直走査回路５０には、リセットトランジスタ駆動回路５５と、選択トランジスタ駆動回路５６とが１つずつ設けられる。

即ち、垂直走査回路５０では、出力制御回路と転送トランジスタ駆動回路とが、各行ごとに設けられ、リセットトランジスタ駆動回路５５と、選択トランジスタ駆動回路５６とが、４行ごとに設けられている。

タイミング制御回路５１には、システム制御ユニット１２から、アドレス選択信号［４ｎ］乃至［４ｎ＋３］、およびタイミング信号が供給される。

タイミング制御回路５１は、アドレス選択信号［４ｎ］乃至［４ｎ＋３］、およびタイミング信号を用いて、駆動タイミング信号TR［４ｎ］乃至TR［４ｎ＋３］、制御信号１［４ｎ］乃至１［４ｎ＋３］、駆動タイミング信号RST［ｎ］、制御信号３［ｎ］、および駆動タイミング信号SEL［ｎ］を生成する。

タイミング制御回路５１は、駆動タイミング信号TR［４ｎ］乃至TR［４ｎ＋３］、および制御信号１［４ｎ］乃至１［４ｎ＋３］を、出力制御回路５３_０乃至５３_３にそれぞれ供給する。また、タイミング制御回路５１は、駆動タイミング信号RST［ｎ］、および制御信号３［ｎ］を画素共有判定回路５２に供給し、駆動タイミング信号SEL［ｎ］を選択トランジスタ駆動回路５６に供給する。

画素共有判定回路５２および出力制御回路５３_０乃至５３_３には、システム制御ユニット１２から、制御信号２が供給される。制御信号２は、各行の画素共有判定回路５２および出力制御回路５３_０乃至５３_３に共通して用いられる。

画素共有判定回路５２は、フローティングディフュージョン３６を共有するフォトダイオード３１_０乃至３１_３のうちの１つのフォトダイオードのリード処理が行われているときに、他のフォトダイオードの電荷がフローティングディフュージョン３６に転送されないように、フォトダイオード３１_０乃至３１_３のいずれかでリード処理が行われていることを示す信号を、転送トランジスタ駆動回路５４_０乃至５４_３に供給する回路である。画素共有判定回路５２については、図１２を参照して後述する。

出力制御回路５３_０乃至５３_３は、図５の出力制御回路４３と同様に、転送トランジスタ駆動回路５４_０乃至５４_３から出力される駆動信号TR_OUT［４ｎ］乃至TR_OUT［４ｎ＋３］の一部の期間が反転されるように、駆動タイミング信号TR［４ｎ］乃至TR［４ｎ＋３］の期間をそれぞれ変更して、転送トランジスタ駆動回路５４_０乃至５４_３に供給する。

転送トランジスタ駆動回路５４_０乃至５４_３は、駆動タイミング信号TR［４ｎ］乃至TR［４ｎ＋３］に従って、転送トランジスタ３２_０乃至３２_３を駆動させる駆動信号TR_OUT［４ｎ］乃至TR_OUT［４ｎ＋３］を生成して出力する。

リセットトランジスタ駆動回路５５は、画素共有判定回路５２から供給される駆動タイミング信号RST［ｎ］に従って、駆動回路４２と同様に、リセットトランジスタ３３を駆動させる駆動信号RST_OUT［ｎ］を生成して出力する。

選択トランジスタ駆動回路５６は、タイミング制御回路５１から供給される駆動タイミング信号SEL［ｎ］に従って、駆動回路４２と同様に、選択トランジスタ３５を駆動させる駆動信号SEL_OUT［ｎ］を生成して出力する。

次に、図１０のタイミングチャートを参照して、タイミング制御回路５１が出力する信号について説明する。

駆動信号TR_OUT［４ｎ］乃至TR_OUT［４ｎ＋３］は、シャッタ処理、電荷蓄積処理、およびリード処理が行われる水平走査期間では、図６の駆動信号TR_OUT［ｎ］乃至TR_OUT［ｎ＋３］と同様である。駆動信号TR_OUT［４ｎ］乃至TR_OUT［４ｎ＋２］は、リード処理が行われる水平走査期間の次の水平走査期間から、駆動信号TR_OUT［４ｎ＋３］のリード処理が行われる水平走査期間まで、Ｌレベルとなる点が、図６の駆動信号TR_OUT［ｎ］乃至TR_OUT［ｎ＋３］と異なっている。

画素２１’では、フォトダイオード３１_０乃至３１_３が、フローティングディフュージョン３６を共有しているため、あるフォトダイオードのリード処理が行われているときは、他のフォトダイオードからの電荷の排出を停止しなければならない。

即ち、フォトダイオード３１_１のリード処理が行われる水平走査期間１８Ｈにおいて、駆動信号TR_OUT［４ｎ］はＬレベルとなり、フォトダイオード３１_２のリード処理が行われる水平走査期間１９Ｈにおいて、駆動信号TR_OUT［４ｎ］およびTR_OUT［４ｎ＋１］は、Ｌレベルとなる。また、フォトダイオード３１_３のリード処理が行われる水平走査期間２０Ｈにおいて、駆動信号TR_OUT［４ｎ］乃至TR_OUT［４ｎ＋２］は、Ｌレベルとなる。

そして、駆動信号TR_OUT［４ｎ］乃至TR_OUT［４ｎ＋２］は、水平走査期間２１Ｈで、同時にＨレベルとなる。

駆動信号RST_OUT［ｎ］および駆動信号SEL_OUT［ｎ］は、水平走査期間１７Ｈ乃至２０Ｈにおいて、フォトダイオード３１_０乃至３１_３が、順次、リード処理を行うので、それらの期間において、連続的に、駆動パルスを出力する。

図１０に示すような信号を出力することで、画素２１’において、フォトダイオード３１_０乃至３１_３でフローティングディフュージョン３６を共有していても、読み出しの対象となっているフォトダイオード３１_０乃至３１_３からの電荷に、他のフォトダイオード３１_０乃至３１_３からの電荷が流れ込むことはなく、正常に対象の画素信号を出力することができる。

次に、図１１は、間引き処理が行われる場合に、転送トランジスタ駆動回路５４_０乃至５４_３、リセットトランジスタ駆動回路５５、選択トランジスタ駆動回路５６が出力する信号について説明するタイミングチャートである。

図１１では、図７のタイミングチャートと同様に、ｎ＋２行目の画素ｎ＋２に対応するフォトダイオード３１_２からの画素信号が読み出されない場合について説明する。

上述したように、フォトダイオード３１_０乃至３１_３のいずれかのリード処理が行われているときには、リード処理の対象となっていないフォトダイオードに供給する駆動信号TR_OUT［４ｎ］乃至TR_OUT［４ｎ＋３］をＬレベルとする。これは、画素信号が読み出されないフォトダイオード３１_２の駆動信号TR_OUT［４ｎ＋２］についても同様である。

即ち、図１１に示すように、フォトダイオード３１_０のリード処理が水平走査期間１７Ｈで行われ、フォトダイオード３１_１のリード処理が水平走査期間１８Ｈで行われ、フォトダイオード３１_３のリード処理が水平走査期間１９Ｈで行われるとき、駆動信号TR_OUT［４ｎ＋２］は、水平走査期間１７Ｈ乃至１９ＨにおいてＬレベルとなる。

また、駆動信号TR_OUT［４ｎ＋２］は、水平走査期間１７Ｈ乃至１９Ｈ以外の水平走査期間では、Ｈレベルとなるので、フォトダイオード３１_２から画素信号が読み出されない場合でも、フォトダイオード３１_２が光電変換した電荷は、水平走査期間１７Ｈ乃至１９Ｈ以外の水平走査期間において常に排出される。これにより、ブルーミング現象が発生することを回避することができる。

また、例えば、間引きをする行の位置や行数が変更されたとき、ブルーミング現象が生じることを回避するためのシャッタ処理を行う回路が設けられていた場合には、その変更に応じて、回路の修正や追加が必要であったが、垂直走査回路５０では、各行における出力制御回路５３が、それぞれの行の制御信号に基づいて、駆動信号TR_OUTを生成することができるので、そのような回路の修正や追加をする必要がない。

また、画角の切り出し処理が行われた場合に、ピクセルアレイ１４の上部分や下部分において画素信号が読み出されない画素２１が発生するが、そのような画素２１に対しても、図１１を参照して説明した処理により、ブルーミング現象が発生することを回避することができる。

次に、図１２は、図９の画素共有判定回路５２および出力制御回路５３_０の構成例を示す回路図である。なお、出力制御回路５３_０乃至５３_３は、それぞれ同様に構成されており、それぞれ同様に動作し、以下では、出力制御回路５３_１乃至５３_３についての説明は、省略する。

図１２において、画素共有判定回路５２は、NANDゲート６１、インバータ６２、NORゲート６３および６４、並びに、インバータ６５から構成される。

画素共有判定回路５２には、タイミング制御回路５１から駆動タイミング信号RST［ｎ］が供給されるとともに、制御信号３として、リードアドレス選択信号RD_ADD_INF［４ｎ］乃至RD_ADD_INF［４ｎ＋３］が供給される。また、画素共有判定回路５２には、システム制御ユニット１２から、各行の画素共有判定回路５２や出力制御回路５３を介して、制御信号２として、イネーブル（Enable）信号が供給される。

NANDゲート６１の４つの入力端子は、リードアドレス選択信号RD_ADD_INF［４ｎ］乃至RD_ADD_INF［４ｎ＋３］を供給する信号線にそれぞれ接続されており、NORゲート６４の２つの入力端子の一方は、駆動タイミング信号RST［ｎ］を供給する信号線（RST通常ライン）に接続されている。また、インバータ６２の入力端子は、イネーブル信号を供給する信号線に接続されている。

NANDゲート６１の出力端子は、NORゲート６３の２つの入力端子の一方に接続されている。NANDゲート６１から出力される信号を、共有画素判定信号PX_SHR_RD［ｎ］と称する。また、NANDゲート６１の出力端子は、出力制御回路５３_０のNORゲート７５の入力端子にも接続されている。

インバータ６２の出力端子は、NORゲート６３の２つの入力端子の他方に接続されている。NORゲート６３の出力端子は、NORゲート６４の２つの入力端子の他方に接続されており、NORゲート６３の出力端子とNORゲート６４の入力端子とを接続する信号線を、RST電荷排出制御ラインと称する。NORゲート６４の出力端子は、インバータ６５の入力端子に接続されている。インバータ６５は、図９のリセットトランジスタ駆動回路５５に接続されており、インバータ６５から変更された駆動タイミング信号RST'［ｎ］が出力される。

出力制御回路５３_０は、NANDゲート７１、インバータ７２、メモリ７３、NANDゲート７４、NORゲート７５および７６、並びに、インバータ７７から構成される。

出力制御回路５３_０には、タイミング制御回路５１から駆動タイミング信号TR［４ｎ］が供給されるとともに、制御信号１［４ｎ］として、リードアドレス選択信号RD_ADD_INF［４ｎ］およびシャッタアドレス選択信号SH_ADD_INF［４ｎ］が供給される。また、出力制御回路５３_０には、システム制御ユニット１２から、各行の画素共有判定回路５２や出力制御回路５３を介して、制御信号２として、イネーブル（Enable）信号とクリア（Clear）信号が供給される。

NANDゲート７１の２つの入力端子の一方は、シャッタアドレス選択信号SH_ADD_INF［４ｎ］を供給する信号線に接続されており、その他方は、クリア信号を供給する信号線に接続されている。NANDゲート７１の出力端子は、インバータ７２を介して、メモリ７３に接続されており、メモリ７３には、また、リードアドレス選択信号RD_ADD_INF［４ｎ］を供給する信号線が接続されている。

メモリ７３は、NANDゲート７８および７９からなるラッチ回路により構成されており、その出力端子が、NANDゲート７４の２つの入力端子の一方に接続されている。また、NANDゲート７４の２つの入力端子の他方は、イネーブル信号を供給する信号線に接続されている。

NANDゲート７４の出力端子は、NORゲート７５の２つの入力端子の一方に接続されており、その他方には、NANDゲート６１から共有画素判定信号PX_SHR_RD［ｎ］が供給される。NORゲート７５の出力端子は、NORゲート７６の２つの入力端子の一方に接続されており、NORゲート７５の出力端子とNORゲート７６の入力端子とを接続する信号線を、TR電荷排出制御ラインと称する。NORゲート７６の２つの入力端子の他方には、駆動タイミング信号TR［４ｎ］を供給する信号線（TR通常ライン）に接続されている。

NORゲート７６の出力端子は、インバータ７７の入力端子に接続されている。インバータ７７は、図９の転送トランジスタ駆動回路５４_０に接続されており、インバータ７７から変更された駆動タイミング信号TR’［４ｎ］が出力される。

ここで、リードアドレス選択信号RD_ADD_INF［４ｎ］乃至RD_ADD_INF［４ｎ＋３］は、図８のフォトダイオード３１_０乃至３１_３のそれぞれが、露光時間に光電変換した電荷を読み出すリード処理を行うことが選択されたときに有効となる信号で、リード処理を行う１水平走査期間だけ有効となる。シャッタアドレス選択信号SH_ADD_INF［４ｎ］は、フォトダイオード３１_０に蓄積された不要な電荷を排出するシャッタ処理を行うことが選択されたときに有効となる信号で、シャッタ処理を行う１水平走査期間だけ有効となる。

イネーブル信号は、通常の駆動タイミングと、不要な電荷を排出することが可能な駆動タイミングとを切り替えるための信号である。クリア信号は、出力制御回路５３_０のメモリ７３のクリアを行うための信号であり、例えば、電源投入時に、メモリ７３が不定となることがあり、その状態が出力制御回路５３_０の外部からクリアされる。なお、クリア信号の変わりに、メモリ７３の値をセットするセット信号を用いることもできる。

上述したように、出力制御回路５３_１乃至５３_３は、出力制御回路５３_０と同様に構成されており、出力制御回路５３_１乃至５３_３も、それぞれメモリを内蔵している。このように、各行の出力制御回路にメモリが内蔵されており、そのメモリを各行のアドレス選択信号で制御することで、出力制御回路５３_１乃至５３_３から出力される信号に応じて、転送トランジスタ駆動回路５４_０乃至５４_３が、駆動信号TR_OUT［４ｎ］乃至TR_OUT［４ｎ＋３］を出力する。

また、TR通常ラインは、タイミング制御回路５１からの駆動タイミング信号TR［４ｎ］を出力する経路であり、TR電荷排出制御ラインは、不要な電荷の排出が可能な期間を表すタイミング信号を出力する経路である。そして、駆動タイミング信号TR［４ｎ］と、不要な電荷の排出が可能な期間を表すタイミング信号との論理和をとった信号（即ち、NORゲート７６から出力される信号）に応じて、変更された駆動タイミング信号TR’［４ｎ］が決定される。

また、画素共有判定回路５２のNANDゲート６１で、リードアドレス選択信号RD_ADD_INF［４ｎ］乃至RD_ADD_INF［４ｎ＋３］のNAND（否定論理積）をとることで生成される共有画素判定信号PX_SHR_RD［ｎ］により、出力制御回路５３_０は、フォトダイオード３１_０乃至３１_３のいずれか１つのフォトダイオードのリード処理が行われているときに、他の３つのフォトダイオードから電荷が排出されないような制御をすることができる。

次に、図１３は、画素共有判定回路５２および出力制御回路５３_０における各信号のタイミングチャートである。図１３を参照して、フォトダイオード３１_０を駆動させる駆動信号TR_OUT［４ｎ］について説明する。

初期状態で、メモリ７３はＨレベルとされており、水平走査期間１Ｈ乃至５Ｈにおいて、リードアドレス選択信号RD_ADD_INF［４ｎ］とシャッタアドレス選択信号SH_ADD_INF［４ｎ］とは、Ｈレベルであるので、この期間において、メモリ７３はＨレベルである。

また、水平走査期間１Ｈ乃至５Ｈにおいて、リードアドレス選択信号RD_ADD_INF［４ｎ］乃至RD_ADD_INF［４ｎ＋３］はＨレベルであるので、共有画素判定信号PX_SHR_RD［ｎ］はＬレベルとなり、TR電荷排出制御ラインは、Ｈレベルとなる。従って、この期間において、駆動信号TR_OUT［４ｎ］はＨレベルとなり、フォトダイオード３１_０により光電変換される不要な電荷は排出される。

水平走査期間６Ｈにおいて、フォトダイオード３１_０のシャッタ処理が行われるので、シャッタアドレス選択信号SH_ADD_INF［４ｎ］がＬレベルになる。

これにより、メモリ７３はＬレベルになるので、TR電荷排出制御ラインがＬレベルとなり、駆動信号TR_OUT［４ｎ］として、TR通常ラインのレベル、即ち、駆動タイミング信号TR［４ｎ］が出力される。これにより、駆動信号TR_OUT［４ｎ］は、水平走査期間６Ｈにおいて、パルス状にＨレベルとなる。

水平走査期間７Ｈ乃至１６Ｈにおいて、駆動タイミング信号TR［４ｎ］はＬレベル、リードアドレス選択信号RD_ADD_INF［４ｎ］は、Ｈレベルであるので、この期間において、駆動信号TR_OUT［４ｎ］はＬレベルとなり、これにより、フォトダイオード３１_０に電荷が蓄積される。また、メモリ７３は、Ｌレベルを保持している。

水平走査期間１７Ｈにおいて、フォトダイオード３１_０のリード処理が行われるので、リードアドレス選択信号RD_ADD_INF［４ｎ］がＬレベルとなり、これにより、メモリ７３がＨレベルになるが、同時に共有画素判定信号PX_SHR_RD［ｎ］がＨレベルになるので、TR電荷排出制御ラインはＬレベルのままである。従って、駆動信号TR_OUT［４ｎ］として、TR通常ラインのレベル、即ち、駆動タイミング信号TR［４ｎ］が出力されるので、駆動信号TR_OUT［４ｎ］は、水平走査期間１７Ｈにおいて、パルス状にＨレベルとなる。また、メモリ７３は、Ｈレベルを保持している。

また、水平走査期間１７Ｈにおいて、共有画素判定信号PX_SHR_RD［ｎ］がＨレベルになることにより、RST電荷排出制御ラインがＬレベルとなる。これにより、駆動信号RST_OUT［ｎ］として、RST通常ラインのレベル、即ち、駆動タイミング信号RST［ｎ］が出力されるので、駆動信号RST_OUT［ｎ］は、水平走査期間１７Ｈにおいて、パルス状にＨレベルとなる。

さらに、図１０に示されているように、水平走査期間１７Ｈにおいて、駆動信号SEL_OUT［ｎ］がＨレベルになるので、フォトダイオード３１_０により光電変換された電荷に応じた画素信号が読み出される。

水平走査期間１８Ｈ乃至２０Ｈにおいて、リードアドレス選択信号RD_ADD_INF［４ｎ＋１］乃至RD_ADD_INF［４ｎ＋３］が、順次、Ｌレベルとなるので、この期間において、共有画素判定信号PX_SHR_RD［ｎ］がＨレベルになる。従って、この期間において、駆動信号TR_OUT［４ｎ］として、駆動タイミング信号TR［４ｎ］のＬレベルが出力される。

水平走査期間２１Ｈにおいて、リードアドレス選択信号RD_ADD_INF［４ｎ］乃至RD_ADD_INF［４ｎ＋３］はＨレベルとなるので、共有画素判定信号PX_SHR_RD［ｎ］がＬレベルになり、これにより、TR電荷排出制御ラインがＨレベルとなる。従って、駆動信号TR_OUT［４ｎ］がＨレベルになり、フォトダイオード３１_０により光電変換される不要な電荷は排出される。

このように、フォトダイオード３１_０により光電変換される不要な電荷の排出を行うことができる。また、フォトダイオード３１_１乃至３１_３においても、フォトダイオード３１_０と同様に、不要な電荷の排出を行うことができる。

ここで、例えば、画角の切り出し処理や間引き処理などが行われ、画素２１’のフォトダイオード３１_０から画素信号が読み出されないとき、出力制御回路５３_０に入力されるリードアドレス選択信号RD_ADD_INF［４ｎ］とシャッタアドレス選択信号SH_ADD_INF［４ｎ］は変化せず、メモリ７３の状態は初期状態から変化しない。

そのため、画素信号を読み出す処理を開始する前に、メモリ７３をＨレベルにする必要がある。これにより、画素信号が読み出されないフォトダイオード３１_０は、不要な電荷の排出する期間と、その排出の停止する期間（即ち、画素信号が読み出されるフォトダイオード３１_１乃至３１_３のリード処理が行われている期間）とを繰り返すことができる。

メモリ７３をＨレベルにするタイミングとしては、CMOSセンサ１１の起動の直後が最適である。

次に、図１４は、CMOSセンサ１１の起動時における、垂直走査回路５０の各信号のタイミングチャートである。

図１４において、Ｈ同期信号の下に示されているスタンバイ（STBY）信号は、CMOSセンサ１１を起動させる信号であり、このスタンバイ信号を、クリア信号として、例えば、図１２の出力制御回路５３_０のNANDゲート７１に入力することにより、メモリ７３がＬレベルになる。また、スタンバイ信号は、各行の全ての出力制御回路５３に供給される。

なお、メモリ７３をＨレベルにするには、図１４において、スタンバイ信号の下に示されているように、CMOSセンサ１１の起動後に、Ｈレベルとなるセット（SET）信号を、制御信号３に追加したり、CMOSセンサ１１の起動後に、Ｈレベルとなるリードアドレス選択信号RD_ADD_INFを、全行の出力制御回路５３_０に供給する方法がある。

また、メモリ７３をＨレベルにしただけでは、駆動信号RST_OUTおよび駆動信号TR_OUTは、Ｈレベルとならないため、メモリ７３を起動時にＨレベルにした後、画素信号の読み出し動作を開始する直前に、イネーブル信号をＨレベルにし、これにより、駆動信号RST_OUTおよび駆動信号TR_OUTをＨレベルにすることができ、不要な電荷の排出が開始される。そして、その後、シャッタ処理などが行われる。

次に、例えば、リードアドレス選択信号RD_ADD_INFの信号線と、シャッタアドレス選択信号SH_ADD_INFの信号線とを共有し、その信号線を時分割で使用した場合、信号線の数や、デコーダ回路などを削減することができる。この場合、タイミング制御回路５１が、時分割で送信されてくる信号から、制御信号１を生成する制御信号生成回路を備える。なお、このように、信号線を時分割で使用する撮像装置を、ラッチ式アドレス型撮像装置という。

図１５は、タイミング制御回路５１が備える制御信号生成回路８１の構成例を示す図である。

図１５において、制御信号生成回路８１は、６個のNORゲート８２乃至８７から構成される。

制御信号生成回路８１には、時分割されたアドレス選択信号ADD_INF［４ｎ］、シャッタ用メモリの制御信号SLRSTおよびSLSET、リード用メモリの制御信号RLRSTおよびRLSETが、図１のシステム制御ユニット１２から供給される。

NORゲート８２の２つの入力端子の一方は、アドレス選択信号ADD_INF［４ｎ］を供給する信号線に接続されており、その他方は、リード用メモリの制御信号RLSETを供給する信号線に接続されている。

NORゲート８３および８４は、ラッチ回路を構成しており、リード用メモリとなる。NORゲート８３の入力端子には、NORゲート８２の出力端子が接続されており、NORゲート８４の入力端子には、リード用メモリの制御信号RLRSTを供給する信号線に接続されている。そして、リード用メモリから、即ち、NORゲート８３の出力端子から、リードアドレス選択信号RD_LAT_INF［４ｎ］が出力される。

即ち、リード用メモリは、アドレス選択信号ADD_INF［４ｎ］を記憶し、リード用メモリの制御信号RLRSTおよびRLSETに従って、１水平走査期間だけ有効となるリードアドレス選択信号RD_LAT_INF［４ｎ］が生成される。

NORゲート８５の２つの入力端子の一方は、アドレス選択信号ADD_INF［４ｎ］を供給する信号線に接続されており、その他方は、シャッタ用メモリの制御信号SLSETを供給する信号線に接続されている。

NORゲート８６および８７は、ラッチ回路を構成しており、シャッタ用メモリとなる。NORゲート８６の入力端子には、NORゲート８５の出力端子が接続されており、NORゲート８７の入力端子には、シャッタ用メモリの制御信号SLRSTを供給する信号線に接続されている。そして、シャッタ用メモリから、即ち、NORゲート８６の出力端子から、シャッタアドレス選択信号SH_LAT_INF［４ｎ］が出力される。

即ち、リード用メモリは、アドレス選択信号ADD_INF［４ｎ］を記憶し、シャッタ用メモリの制御信号SLRSTおよびSLSETに従って、１水平走査期間だけ有効となるシャッタアドレス選択信号SH_LAT_INF［４ｎ］が生成される。

なお、リードアドレス選択信号RD_LAT_INF［４ｎ］およびシャッタアドレス選択信号SH_LAT_INF［４ｎ］は、制御信号１として、即ち、それぞれリードアドレス選択信号RD_ADD_INF［４ｎ］およびシャッタアドレス選択信号SH_ADD_INF［４ｎ］として、図１２の出力制御回路５３_０に供給される。

次に、図１６は、制御信号生成回路８１の動作を説明するタイミングチャートである。

図１６の上側には、リードアドレス選択信号RD_LAT_INF［４ｎ］のレベルを遷移させるタイミングチャートが示されており、図１６の下側には、シャッタアドレス選択信号SH_LAT_INF［４ｎ］のレベルを遷移させるタイミングチャートが示されている。

また、図１６には、１水平走査期間の信号が示されており、一番上に示されているXHS信号が、Ｈ同期信号を表している。

アドレス選択信号ADD_INF［４ｎ］は、時分割して使用されるため、アドレスが選択されたときに、１水平走査期間のうちの時分割されたタイミングのいずれかで、Ｈレベル（有効）となる。

リードアドレス選択信号RD_LAT_INF［４ｎ］のレベルを遷移させるタイミングチャートについて説明すると、アドレス選択信号ADD_INF［４ｎ］がＨレベルである間に、リード用メモリの制御信号RLSETをＨレベルにすることで、制御信号生成回路８１のNORゲート８３および８４からなるリード用メモリに、アドレス選択信号ADD_INF［４ｎ］が格納され、リードアドレス選択信号RD_LAT_INF［４ｎ］がＬレベルとなる。

その後、アドレス選択信号ADD_INF［４ｎ］がＬレベルになった場合でも、NORゲート８３および８４からなるリード用メモリに、アドレス選択信号ADD_INF［４ｎ］が格納されているので、リードアドレス選択信号RD_LAT_INF［４ｎ］をＬレベルで出力することができる。そして、次の１水平走査期間において、リード用メモリの制御信号RLRSTがＨレベルとなることにより、リードアドレス選択信号RD_LAT_INF［４ｎ］はＨレベルにリセットされる。

また、リードアドレス選択信号RD_LAT_INF［４ｎ］は、１水平走査期間ごとに更新されるので、リード用メモリの制御信号RLRSTは、１水平走査期間に１回供給される。そのため、リード用メモリの制御信号RLSETをＨレベルとする前に、リード用メモリの制御信号RLRSTをＨレベルとするタイミングとなっている。

制御信号生成回路８１から出力されるリードアドレス選択信号RD_LAT_INF［４ｎ］は、水平走査期間の開始時刻からシフトして遷移する信号となっている。このシフト量は、リード用メモリの制御信号RLSETがＨレベルになるタイミングに依存する。

そして、リードアドレス選択信号RD_LAT_INF［４ｎ］は、制御信号１として、即ち、図１３のリードアドレス選択信号RD_ADD_INF［４ｎ］として、出力制御回路５３_０に供給される。

また、図１６の下側に示されているように、シャッタアドレス選択信号SH_LAT_INF［４ｎ］は、リードアドレス選択信号RD_LAT_INF［４ｎ］と同様に、シャッタ用メモリの制御信号SLRSTおよびSLSETに従って、レベルが遷移する。そして、シャッタアドレス選択信号SH_LAT_INF［４ｎ］は、図３のシャッタアドレス選択信号SH_ADD_INF［４ｎ］として、出力制御回路５３_０に供給される。

このようなタイミングチャートに従って、制御信号生成回路８１は、リードアドレス選択信号RD_LAT_INF［４ｎ］とシャッタアドレス選択信号SH_LAT_INF［４ｎ］を生成することができる。

次に、図１７を参照して、図２のフォトダイオード３１に蓄積される不要な電荷の排出時のポテンシャルについて説明する。

図１７では、SELゲート、Ampゲート、RSTゲート、およびTRゲートにおける電位（ポテンシャル）が縦方向に表されており、縦方向の上方に向かうに従い、ポテンシャルが高くなっている。

図１７の上側には、電荷排出時に、転送トランジスタ３２に供給される駆動信号TR_OUTをＨレベルにするとともに、リセットトランジスタ３３に供給される駆動信号RST_OUTをＨレベルにすることにより、RSTゲートおよびTRゲートが完全に開いている状態が示されている。

このような状態で、フォトダイオード（PD）３１で光電変換された電荷は、TRゲートを介して、フローティングディフュージョン（FD）３６に転送され、RSTゲートを介して、電源電圧VDD（不要電荷ドレイン部）に排出される。このとき、TRゲートは、完全に開いているので、フォトダイオード３１で電荷が生成され次第、フローティングディフュージョン３６に転送される。

このようにして、不要な電荷を排出することができるが、TRゲートおよびRSTゲートを完全に開かなくても、不要な電荷を排出して、ブルーミング現象が発生することを回避することができる。

図１７の下側には、電荷排出時に、TRゲートおよびRSTゲートを半開きにした状態が示されている。即ち、転送トランジスタ３２およびリセットトランジスタ３３に供給される信号の電位を中間電位にすることにより、TRゲートおよびRSTゲートが半開きにされる。

TRゲートを半開きにすることで、フォトダイオード３１で光電変換された電荷は、ある程度の電荷が蓄積されるが、フォトダイオード３１から溢れた電荷は、基板側のポテンシャルが高いために基板側には流れずに、フローティングディフュージョン３６に流れる。従って、図１７の上側に示した状態と同様に、フォトダイオード３１から溢れ出した電荷は、RSTゲートを介して、電源電圧VDDに排出される。

また、TRゲートおよびRSTゲートを半開きにしたときにフォトダイオード３１やフローティングディフュージョン３６に蓄積される電荷は、露光時間に応じた電荷蓄積処理が開始される前に、シャッタ処理が行われることにより排出され、電荷蓄積処理では、フォトダイオード３１に電荷が蓄積されていない状態から開始される。

なお、TRゲートだけを半開きにしても、TRゲートおよびRSTゲートを半開きにした状態と同様に、フォトダイオード３１から溢れ出した電荷は、フローティングディフュージョン３６に流れ、RSTゲートを介して、電源電圧VDDに排出される。

このように、TRゲートおよびRSTゲートを完全に開かなくても、不要な電荷を排出することができる。

なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

１１ CMOSセンサ，１２システム制御ユニット，１３垂直走査回路，１４ピクセルアレイ，１５参照電圧回路，１６カラムADC，１７水平走査回路，２１_１１乃至２１_Ｍｎ画素，２２_１乃至２２_ｎ行制御線，２３_１乃至２３_Ｍ垂直信号線，２５電圧比較部，２６ A/D変換部，２７感度増幅部，２８_１乃至２８_Ｍ比較器，２９_１乃至２９_Ｍ A/D変換器，３１フォトダイオード，３２転送トランジスタ，３３リセットトランジスタ，３４増幅トランジスタ，３５選択トランジスタ，３６フローティングディフュージョン，４１タイミング制御回路４１，４２駆動回路４２，４３出力制御回路

Claims

画像を撮像するイメージセンサにおいて、
入射光を光電変換する光電変換手段と、前記光電変換手段により光電変換される電荷を蓄積し、前記電荷に応じた電圧に変換する変換手段と、前記光電変換手段により光電変換される電荷を前記変換手段へ転送する転送手段と、前記変換手段に蓄積されている電荷を排出する排出手段とを有し、前記電荷に応じた画素信号を出力する画素と、
前記画素を制御し、前記画素に蓄積されている不要な電荷を排出させるシャッタ処理、所定の露光時間で光電変換された電荷を前記画素に蓄積させる電荷蓄積処理、および、前記電荷蓄積処理で前記画素に蓄積されている電荷に応じた画素信号を出力させるリード処理を行わせ、所定数の前記画素が少なくとも前記変換手段および前記排出手段を共有して構成される画素共有構造である場合に、前記画素共有構造を構成する所定数の前記画素のうち、いずれか１の前記画素でリード処理が行われていることを示す共有画素判定信号を生成する共有画素判定信号生成部を、前記画素共有構造を構成する所定数の前記画素が配置される行ごとに有する制御手段と
を備え、
前記制御手段は、
前記シャッタ処理が行われる期間、前記電荷蓄積処理が行われる期間、および前記リード処理が行われる期間以外の期間である非蓄積期間に、前記画素で光電変換される電荷を排出させ、
前記共有画素判定信号生成部により生成された前記共有画素判定信号に基づいて、いずれか１の前記画素でリード処理が行われている期間において、前記画素共有構造を構成する他の前記画素からの電荷の排出を停止させる
イメージセンサ。
前記画素共有構造を構成する任意の前記画素が、前記画素信号を出力する画素として選択されていないとき、前記制御手段は、その選択されていない前記画素からの電荷の排出を、前記画素共有構造を構成する他の画素で前記リード処理が行われている期間において停止させる
請求項１に記載のイメージセンサ。
入射光を光電変換して電荷を蓄積する光電変換手段と、前記光電変換手段により光電変換される電荷を蓄積し、前記電荷に応じた電圧に変換する変換手段と、前記光電変換手段により光電変換される電荷を前記変換手段へ転送する転送手段と、前記変換手段に蓄積されている電荷を排出する排出手段とを有し、前記電荷に応じた画素信号を出力する画素と、前記画素を制御し、前記画素に蓄積されている不要な電荷を排出させるシャッタ処理、所定の露光時間で光電変換された電荷を前記画素に蓄積させる電荷蓄積処理、および、前記電荷蓄積処理で前記画素に蓄積されている電荷に応じた画素信号を出力させるリード処理を行わせ、所定数の前記画素が少なくとも前記変換手段および前記排出手段を共有して構成される画素共有構造である場合に、前記画素共有構造を構成する所定数の前記画素のうち、いずれか１の前記画素でリード処理が行われていることを示す共有画素判定信号を生成する共有画素判定信号生成部を、前記画素共有構造を構成する所定数の前記画素が配置される行ごとに有する制御手段とを備え、画像を撮像するイメージセンサの制御方法であって、
前記制御手段が、
前記シャッタ処理が行われる期間、前記電荷蓄積処理が行われる期間、および前記リード処理が行われる期間以外の期間である非蓄積期間に、前記画素で光電変換される電荷を排出させる制御を行い、
前記共有画素判定信号に基づいて、いずれか１の前記画素でリード処理が行われている期間において、前記画素共有構造を構成する他の前記画素からの電荷の排出を停止させる制御を行う
制御方法。