WO2023042455A1 - Ｄｌｌ回路、発光装置 - Google Patents

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WO2023042455A1
WO2023042455A1 PCT/JP2022/013544 JP2022013544W WO2023042455A1 WO 2023042455 A1 WO2023042455 A1 WO 2023042455A1 JP 2022013544 W JP2022013544 W JP 2022013544W WO 2023042455 A1 WO2023042455 A1 WO 2023042455A1
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WO
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delay
output
clock signal
dll circuit
signal
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PCT/JP2022/013544
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学 小菅
美穂 赤木
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ソニーセミコンダクタソリューションズ株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted

Definitions

  • This technology relates to the technical field of DLL circuits and light emitting devices that add a predetermined amount of delay to an input signal.
  • DLL Delay Locked Loop
  • a DLL circuit is required to save power in consideration of being mounted on a mobile terminal such as a mobile phone.
  • Japanese Unexamined Patent Application Publication No. 2002-200002 discloses a technique of suppressing power consumption when a clock synchronization circuit is inactive by providing a control circuit that activates a clock generation circuit for a specific period.
  • Patent Document 1 it is necessary to keep operating each part of the DLL circuit in a delay lock state controlled to a predetermined delay amount, and it is difficult to say that sufficient power saving is achieved. .
  • This technology was created in view of such problems, and aims to reduce the power consumption of the DLL circuit.
  • a DLL circuit includes a first delay buffer that delays an input clock signal according to a control voltage, a first delay line that outputs an output clock signal via the first delay buffer, and a control voltage generation unit having a phase comparator for performing phase comparison between an input clock signal and the output clock signal, and generating the control voltage based on the output of the phase comparator;
  • a charge storage unit in which charges are stored, and a drive control unit that outputs a drive control signal for stopping the operation of the phase comparator based on the determination result of the delay lock state are provided.
  • FIG. 1 is a diagram illustrating a configuration example of a DLL circuit according to a first embodiment
  • FIG. FIG. 4 is a diagram showing a configuration example of a control voltage generator
  • FIG. 4 is a diagram showing a configuration example of a master delay line
  • FIG. 4 is a diagram illustrating a configuration example of a delay buffer
  • FIG. 4 is a diagram showing a configuration example of a slave delay line
  • 1 is a configuration example of a DLL circuit in the first embodiment, and is a diagram showing a DLL circuit in a dynamic holding state
  • FIG. FIG. 4 is a diagram for explaining state transitions of a DLL circuit
  • FIG. 10 is a diagram illustrating a configuration example of a DLL circuit in a second embodiment
  • FIG. 10 is a configuration example of a DLL circuit in a second embodiment, and shows a DLL circuit in a dynamic hold state
  • FIG. 11 is a diagram illustrating a configuration example of a DLL circuit in a third embodiment
  • FIG. 12 is a configuration example of a DLL circuit in a third embodiment, and shows a DLL circuit in a dynamic holding state
  • FIG. 13 is a diagram illustrating a configuration example of a DLL circuit in a fourth embodiment
  • FIG. FIG. 11 is a configuration example of a DLL circuit according to a fourth embodiment, and is a diagram showing a DLL circuit in a dynamic holding state
  • FIG. 4 is a diagram showing a configuration example of a light emission pulse generator provided in the light emitting device
  • FIG. 4 is a diagram for explaining the relationship between an input data signal, an output data signal, and an output signal of an AND circuit;
  • FIG. 1 shows a configuration example of the DLL circuit 1 in this embodiment.
  • the DLL circuit 1 has a master delay line 2 , a slave delay line 3 and a control voltage generator 4 .
  • the master delay line 2 delays the input clock signal CLKin according to the control voltage Vcont to generate the output clock signal CLKout.
  • the master delay line 2 is configured by serially connecting a plurality of delay buffers DB that add a delay to the input clock signal CLKin.
  • the master delay line 2 propagates the input clock signal CLKin through a delay buffer DB (described later) and outputs it as an output clock signal CLKout.
  • the control voltage generator 4 generates the control voltage Vcont based on the phase difference between the input clock signal CLKin and the output clock signal CLKout from the master delay line 2 .
  • the control voltage generation unit 4 sets the voltage value of the control voltage Vcont so that the delay given to the input clock signal CLKin by the delay buffer DB group of the master delay line 2 is one cycle (2 ⁇ ), that is, so that the stationary phase error is eliminated. to control.
  • a state in which the steady-state phase error is eliminated or a state in which the steady-state phase error is less than a predetermined value is referred to as a "delay lock state".
  • the delay lock state can also be rephrased as a state in which the difference between the voltage value of the control voltage Vcont and the target voltage value (voltage value V1) is less than a predetermined value.
  • the control voltage generation unit 4 has a phase comparison circuit 5, a charge pump circuit 6, and a low-pass filter 7.
  • the phase comparison circuit 5 detects the phase difference between the input clock signal CLKin and the output clock signal CLKout, and generates control signals Vup and Vdown for manipulating the phase of the output clock signal CLKout.
  • the charge pump circuit 6 generates a control current Icont according to the control signals Vup and Vdown.
  • the low-pass filter 7 functions as a loop filter in a feedback loop forming the DLL circuit 1, and generates a control voltage Vcont based on the control current Icont.
  • the output clock signal CLKout obtained through the master delay line 2 is a signal obtained by adding a delay caused by the delay buffer DB constituting the master delay line 2 to the input clock signal CLKin.
  • phase comparator 8 is used to compare the phases of the input clock signal CLKin and the output clock signal CLKout.
  • the phase comparator 8 outputs control signals Vup and Vdown to the subsequent charge pump circuit 6 according to the phase comparison result.
  • the phase comparator 8 operates at the post-stage charge pump. It outputs a control signal Vup to the circuit 6 .
  • the phase comparator 8 outputs the control signal Vdown to the charge pump circuit 6 in the subsequent stage.
  • control signal Vdown may be output when the phase is too delayed, and the control signal Vin may be output when the phase delay is insufficient.
  • the phase comparator 8 When the phase delay of the output clock signal CLKout with respect to the input clock signal CLKin is appropriate, that is, when the stationary phase error is eliminated, the phase comparator 8 outputs a control signal to the subsequent charge pump circuit 6.
  • the time for outputting Vup and the time for outputting the control signal Vdopwn are made substantially the same.
  • the control signal Vup and the control signal Vdown may have the same pulse width.
  • a constant current source Iup on the power supply side and a constant current source Idown on the ground side are connected in series, and two switches SWup and SWdown are connected in series between the constant current source Iup and the constant current source Idown. It is connected to the.
  • the switches SWup and SWdown are composed of, for example, MOSFETs (Metal Oxide Semiconductor Field Effect Transistor).
  • the switch SWup on the power supply side is controlled to be ON when the control signal Vup is output, and is controlled to be OFF when the control signal Vdown is output.
  • the switch SWdown on the ground side is controlled to be ON when the control signal Vdown is output, and is controlled to be OFF when the control signal Vup is output.
  • the ON control and OFF control of each switch may be performed so that the ON time of the switch SWup and the switch SWdown substantially match. Both SWdown may be controlled to be OFF.
  • a switch SWk is connected between the connection point of the switch SWup and the switch SWdown and the low-pass filter 7 .
  • the switch SWk is controlled to be ON until the delay time of the output clock signal CLKout becomes appropriate, and is controlled to be OFF when the delay time becomes appropriate. Specifically, it will be described later.
  • the charge pump circuit 6 supplies the control current Icont to the low-pass filter 7 according to the control signal Vup or the control signal Vdown.
  • control current Icont is controlled such that the current flows from the constant current source Iup to the low-pass filter 7 via the switch SWup and the switch SWk.
  • control current Icont is controlled so that the current flows from the low-pass filter 7 to the constant current source Idown via the switches SWk and SWdown.
  • the low-pass filter 7 is configured with a capacitor Clpf.
  • a control current Icont output from the charge pump circuit 6 is smoothed by a low-pass filter 7 .
  • the output of the charge pump circuit 6 is a control voltage Vcont having a voltage value corresponding to the current value of the control current Icont.
  • the control voltage Vcont is input to the master delay line 2.
  • control voltage Vcont is adjusted according to the delay time of the output clock signal CLKout output from the master delay line 2 with respect to the input clock signal CLKin, and is set to a predetermined voltage value when the delay time becomes appropriate. Determined by At this time, the delay added to the input clock signal CLKin is also determined to be a constant amount of delay.
  • a control voltage Vcont adjusted to a predetermined voltage value is input to the slave delay line 3 .
  • the slave delay line 3 is configured by connecting a plurality of stages of delay buffers DB having the same configuration as the master delay line 2 in series.
  • the master delay line 2 and the slave delay line 3 can match the delay given in one delay buffer DB.
  • the number of stages of the delay buffers DB provided in the master delay line 2 and the number of stages of the delay buffers DB provided in the slave delay line 3 may be different.
  • the number of stages of the delay buffers DB of the master delay line 2 is determined by the step size of the delay time. For example, when the delay time is equivalent to 1/2 ⁇ when converted in terms of phase, the master delay line 2 includes four stages of delay buffers DB. In the case where dummy delay buffers DB are provided at the front and last stages of the master delay line 2, the master delay line 2 may have five or more stages of delay buffers DB.
  • the number of stages of the delay buffer DB of the slave delay line 3 is determined according to the desired delay time. For example, if one delay buffer DB is adjusted to give a delay of 10 ps (picoseconds) and the slave delay line 3 is configured to give a delay of 50 ps, then the slave delay line 3 , the number of stages of the delay buffer DB is set to "5".
  • the slave delay line 3 may have six or more stages of delay buffers DB.
  • the slave delay line 3 outputs an output data signal Dout obtained by delaying the inputted input data signal Din by a predetermined time.
  • the DLL circuit 1 has a function of stopping the operation of a predetermined part of the DLL circuit 1 in order to save power.
  • the DLL circuit 1 includes a drive control section 9 (see FIG. 1).
  • the drive control unit 9 can output a high level signal (H signal) for operating the circuit and a low level signal (L signal) for stopping the operation of the circuit.
  • H signal high level signal
  • L signal low level signal
  • the drive control signal Scont output from the drive control section 9 is input to the phase comparison circuit 5 , the charge pump circuit 6 and the master delay line 2 . Therefore, the drive control unit 9 can stop the driving of the phase comparator circuit 5 , the charge pump circuit 6 and the master delay line 2 .
  • the drive control unit 9 outputs an L signal as the drive control signal Scont, for example, when the phase comparator 8 has no stationary phase error.
  • the state in which the steady-state phase error has disappeared may be detected by detecting that the control voltage Vcont has changed to a predetermined value, or by detecting that the change in the control voltage Vcont has become smaller. Alternatively, it may be performed by detecting that the ratio of the time for outputting the control signal Vup and the time for outputting the control signal Vdopwn have become substantially the same.
  • the control signals Vup and Vdown output from the phase comparator 8 are both L signals when the stationary phase error is eliminated, and it is detected that both the control signals Vup and Vdown are L signals. good too.
  • the drive control unit 9 may output an L signal as the drive control signal Scont when the adjustment of the control voltage Vcont (delay lock control) is started and a predetermined period of time has elapsed.
  • Various signals are input to the drive control unit 9 for detecting a state in which the steady-state phase error is eliminated.
  • the drive control unit 9 may have the function of the switch SWk shown in FIG. That is, the switch SWk is conceptually shown in FIG. 2, and the switching element may not actually be provided.
  • the drive control unit 9 is configured to be able to turn off the constant current source Iup and the constant current source Idown. may be controlled to be all OFF.
  • the master delay line 2 is configured with a plurality of delay buffers DB (DB1 to DBM).
  • a drive control signal Scont output from the drive control unit 9 is input to the master delay line 2 .
  • the master delay line 2 stops operating when the drive control signal Scont is an L signal.
  • a control voltage Vcont is input to each delay buffer DB.
  • the delay buffer DB has a variable delay time according to the voltage value of the control voltage Vcont. Specifically, increasing the voltage value shortens the delay time, and decreasing the voltage value lengthens the delay time.
  • the voltage value of the control voltage Vcont input to the delay buffer DB is increased by the phase comparator circuit 5 and the charge pump circuit 6 until the total delay time applied in the master delay line 2 reaches one cycle of the input clock signal CLKin. adjusted.
  • the input clock signal CLKin is input to the delay buffer DB1, which is the first-stage delay buffer DB of the master delay line 2.
  • a signal obtained by delaying the input clock signal CLKin by a predetermined time is output from the delay buffer DB1 as the delayed clock signal DCLK ( ⁇ 1).
  • the delayed clock signal DCLK ( ⁇ 1) is input to the next-stage delay buffer DB2.
  • the delay buffer DB2 outputs a delayed clock signal DCLK (.theta.2) obtained by further delaying the delayed clock signal DCLK (.theta.1) by a predetermined time.
  • a delayed clock signal DCLK( ⁇ M) is output from the final-stage delay buffer DBM of the master delay line 2 .
  • the delayed clock signal DCLK( ⁇ M) is the output clock signal CLKout output from the master delay line 2 .
  • the delay buffer DB has a BIAS circuit and inverters IV1 and IV2.
  • the inverter IV1 includes two PMOS transistors PT1 and PT2 which are P-channel MOSFETs and two NMOS transistors NT1 and NT2 which are N-channel MOSFETs.
  • the inverter IV2 includes two PMOS transistors PT3 and PT4 which are P-channel MOSFETs and two NMOS transistors NT3 and NT4 which are N-channel MOSFETs. Since the inverter IV1 and the inverter IV2 have the same configuration, the inverter IV1 will be mainly described.
  • a power supply voltage VDD is applied to the source terminal of the PMOS transistor PT1.
  • the drain terminal of the PMOS transistor PT1 is connected to the source terminal of the PMOS transistor PT2.
  • a drain terminal of the PMOS transistor PT2 is connected to a drain terminal of the NMOS transistor NT2.
  • the source terminal of the NMOS transistor NT2 is connected to the drain terminal of the NMOS transistor NT1.
  • a ground voltage GND is applied to the source terminal of the NMOS transistor NT1.
  • a control voltage Vcont is inverted by the BIAS circuit BI and applied to the gate terminal of the PMOS transistor PT1.
  • the BIAS circuit BI includes a PMOS transistor PT5 that is a P-channel MOSFET and an NMOS transistor NT5 that is an N-channel MOSFET, thereby outputting a signal obtained by inverting the analog signal Vcont.
  • a power supply voltage VDD' is applied to the source terminal of the PMOS transistor PT5.
  • the power supply voltage VDD' may be the same voltage as the power supply voltage VDD, or may be a different voltage.
  • the drain terminal of the PMOS transistor PT5 is connected to the drain terminal of the NMOS transistor NT5 and the gate terminal of the PMOS transistor PT5.
  • a ground voltage GND is applied to the source terminal of the NMOS transistor NT5.
  • the drain terminal of the PMOS transistor PT5 and the drain terminal of the NMOS transistor NT5 output a signal obtained by inverting the input signal of the BIAS circuit, that is, a signal obtained by inverting the control voltage Vcont.
  • a control voltage Vcont is applied to the gate terminal of the NMOS transistor NT1.
  • a signal that is subject to delay control is applied to each gate terminal of the PMOS transistor PT2 and the NMOS transistor NT2.
  • An input clock signal CLKin is applied to the master delay line 2 .
  • the input data signal Din is applied as a signal subject to delay control to the gate terminals of the PMOS transistor PT2 and the NMOS transistor NT2.
  • a signal output from the inverter IV1 is applied to each gate terminal of the PMOS transistor PT4 and the NMOS transistor NT4 of the inverter IV2.
  • the current values of the PMOS transistor PT1 and NMOS transistor NT1 are limited by the control voltage Vcont. Therefore, the PMOS transistor PT2 and the NMOS transistor NT2 function as an inverter that delays the input clock signal CLKin.
  • the inverter IV2 restores the signal inverted by the inverter IV1 and adds a delay to the input signal. That is, in the delay buffer DB, delays are added by inverters IV1 and IV2.
  • the delay buffer DB adds a delay corresponding to the voltage value of the control voltage Vcont to the input signal.
  • the configuration of the slave delay line 3 is shown in FIG.
  • the slave delay line 3 has substantially the same configuration as the master delay line 2 .
  • the slave delay line 3 is configured with a plurality of delay buffers DB (DB1 to DBN).
  • the number of delay buffers DB is M for the master delay line 2 and N for the slave delay line 3 .
  • M pieces and N pieces may be the same number, or may be different numbers.
  • a control voltage Vcont is input to each delay buffer DB.
  • the input data signal Din is input to the delay buffer DB1, which is the first-stage delay buffer DB of the slave delay line 3.
  • a signal obtained by delaying the input data signal Din by a predetermined time is output from the delay buffer DB1 as the delayed input data signal DDin( ⁇ 1).
  • a delayed input data signal DDin( ⁇ N) is output from the final-stage delay buffer DBN of the slave delay line 3 .
  • the delayed input data signal DDin( ⁇ N) is used as the output data signal Dout output from the slave delay line 3 .
  • the configuration of the delay buffer DB included in the slave delay line 3 is the same as the configuration of FIG. 4 described above, so the description thereof is omitted. Note that the drive control signal Scont is not input to the slave delay line 3 .
  • a "stop period” is provided in which the operations of the phase comparator circuit 5 and the master delay line 2 are stopped.
  • a switch SWj is provided between the low-pass filter 7 and the master delay line 2, and the control voltage Vcont is applied only to the slave delay line 3 by controlling the switch SWj to be OFF.
  • the capacitor Clpf functions as a charge storage section for maintaining the control voltage Vcont.
  • an L signal is input from the drive control section 9 to the phase comparison circuit 5, the charge pump circuit 6 and the master delay line 2 as the drive control signal Scont.
  • the phase comparator circuit 5, the charge pump circuit 6 and the master delay line 2 stop the operation by stopping the supply of the drive voltage.
  • FIG. 6 schematically shows a state in which the operations of the phase comparator circuit 5, the charge pump circuit 6 and the master delay line 2 are stopped.
  • the drive control signal Scont input to the phase comparison circuit 5, the charge pump circuit 6 and the master delay line 2 is set to the L signal, thereby stopping the operation of each circuit.
  • Power consumption can be reduced by stopping the operations of the phase comparator circuit 5, the charge pump circuit 6, and the master delay line 2.
  • the DLL circuit 1 adopts a "start” state, a "dynamic hold” state, and a "phase comparison” state.
  • the DLL circuit 1 starts delay lock control by starting phase comparison between the input clock signal CLKin and the output clock signal CLKout, and the control voltage Vcont is adjusted to the voltage value V1.
  • the "activation” state lasts for a first time T1.
  • the first time T1 may be a variable that is determined by detecting that the steady phase error has disappeared in the phase comparator 8, or it may be a fixed time that can ensure that the steady phase error has disappeared. good.
  • the detection that the steady-state phase error has disappeared may be performed, for example, by detecting that the amount of change in the control voltage Vcont per unit time has become less than a predetermined value, as described above, or by detecting that the control voltage Vcont It may be performed by detecting that the difference between the voltage value of and the target voltage value is less than a predetermined value, or the ratio of the time to output the control signal Vup and the time to output the control signal Vdopwn is substantially the same. This may be done by detecting that These processes are executed by the drive control unit 9 .
  • the DLL circuit 1 After adjusting the control voltage Vcont, the DLL circuit 1 transitions to the "dynamic hold" state.
  • the “dynamic hold” state is a state in which the phase difference is exactly one period, and is one aspect of the delay lock state described above. Also, the “dynamic hold” state corresponds to the above-described “suspension period”. In the “dynamic hold” state, phase comparator circuit 5, charge pump circuit 6 and master delay line 2 stop operating, and control voltage Vcont is maintained at voltage value V1.
  • the DLL circuit 1 transitions to the "phase comparison" state before the predetermined accuracy of the delay time cannot be maintained, that is, before the control voltage Vcont becomes too low.
  • a transition to the "phase comparison" state is performed in response to the establishment of a predetermined condition. For example, it may be determined that the predetermined condition is established when the second time T2 has elapsed after transitioning to the "dynamic hold" state.
  • the predetermined condition is established when the control voltage Vcont changes to a predetermined value, specifically, when it falls below the voltage value V2.
  • the drive control signal Scont output from the drive control unit 9 is set to an H signal, thereby restarting the operations of the phase comparison circuit 5, the charge pump circuit 6, and the master delay line 2, and the phase comparison result is , the control voltage Vcont is again adjusted to the voltage value V1.
  • the DLL circuit 1 alternately repeats the "phase comparison” state and the “dynamic hold” state after transitioning to the “dynamic hold” state through the "start” state, thereby reducing the power consumption while ensuring the control accuracy of the delay time. to reduce
  • the DLL circuit 1A includes a master delay line 2A and a control voltage generator 4. FIG. That is, it differs from the first embodiment in that the slave delay line 3 is not provided.
  • control voltage generator 4 is the same as that of the first embodiment. However, the control voltage Vcont output from the low-pass filter 7 is input only to the master delay line 2A.
  • FIG. 8 shows the DLL circuit 1A in the "activation" state or the "phase comparison” state. Therefore, the drive control signal Scont output from the drive control section 9 is set to the H signal.
  • the master delay line 2A outputs an output clock signal CLKout obtained by delaying the input clock signal CLKin by one cycle. Also, the master delay line 2A outputs one or more kinds of output signals Sout obtained by delaying the input clock signal CLKin.
  • the output signal Sout is a plurality of types of signals with different delay times with respect to the input clock signal CLKin.
  • a signal output from each delay buffer DB of the master delay line 2A is output as the output signal Sout.
  • the master delay line 2A has M delay buffers DB1 to DBM, the output signal of the delay buffer DB1 is output as the output signal Sout1, and the output signal of the delay buffer DB2 is output as the output signal Sout2. , the output signal of the delay buffer DBM is output as the output signal SoutM.
  • N is a natural number.
  • the output signal SoutN is the same signal as the output clock signal CLKout.
  • each output signal Sout for example, one output signal Sout can be selected by being input to a selector (not shown).
  • the present embodiment is a configuration used when it is desired to use a signal obtained by delaying the input clock signal CLKin.
  • FIG. 9 shows the DLL circuit 1A in the "dynamic hold" state.
  • the switch SWk is controlled to be OFF, and the drive control section 9 outputs an L signal as the drive control signal Scont, thereby stopping the operations of the phase comparator circuit 5 and the charge pump circuit 6 .
  • control voltage Vcont applied to the master delay line 2A is maintained at the voltage value in the delay lock state, and power consumption in the "dynamic hold" state is reduced.
  • the DLL circuit 1B in the third embodiment does not have the slave delay line 3, like the DLL circuit 1A in the second embodiment. Also, unlike the DLL circuit 1A of the second embodiment, it outputs a signal obtained by delaying the input data signal Din different from the input clock signal CLKin.
  • the DLL circuit 1B includes a selector SEL for switching input signals, a control voltage generator 4, and a master delay line 2B.
  • control voltage generation unit 4 The configuration of the control voltage generation unit 4 is the same as that of the other embodiments described above, so description thereof will be omitted.
  • FIG. 10 shows the DLL circuit 1B in the "activation" state or the "phase comparison” state.
  • a drive control signal Scont output from the drive control unit 9 is an H signal.
  • the selector SEL switches between the input clock signal CLKin and the input data signal Din. In the "activation" state and the “phase comparison” state, the input clock signal CLKin is selected by the selector SEL.
  • control voltage Vcont is adjusted by turning ON the switch SWk of the control voltage generator 4 .
  • An output clock signal CLKout obtained by delaying the input clock signal CLKin is output from the master delay line 2B.
  • the master delay line 2B includes M delay buffers DB1 to DBM, and a signal output from a predetermined delay buffer DB is the output data signal Dout.
  • M is a natural number.
  • the output data signal Dout is output from a position subsequent to the delay buffer DB3 at the third stage and prior to the delay buffer DBM at the Mth stage.
  • the signal output from the delay buffer DB1 may be used as the output data signal Dout
  • the signal output from the second-stage delay buffer DB2 may be used as the output data signal Dout
  • the M-th stage delay buffer may be used.
  • a signal output from the DBM may be used as the output data signal Dout.
  • the signal output as the output data signal Dout in the "activation" state and the "phase comparison” state is a delayed version of the input clock signal CLKin.
  • FIG. 11 shows the DLL circuit 1B in the "dynamic hold" state.
  • control voltage Vcont applied to the master delay line 2B is maintained at the voltage value in the delay lock state by turning off the switch SWk of the control voltage generator 4 . Further, when the drive control signal Scont output from the drive control section 9 is set to L signal, the operations of the phase comparison circuit 5 and the charge pump circuit 6 are stopped. This reduces the power consumption of the DLL circuit 1B.
  • selector SEL By providing the selector SEL in this way, it is possible to switch between a signal selected when setting a reference delay time and a signal to which a predetermined delay is given based on the set delay time.
  • the DLL circuit 1C includes a selector SEL, a master delay line 2B, and a control voltage generator 4, similar to the DLL circuit 1B. Furthermore, the DLL circuit 1C has an additional delay line 10. FIG.
  • FIG. 12 shows the DLL circuit 1C in the "activation" state or the "phase comparison” state. Therefore, the drive control signal Scont output from the drive control section 9 is set to the H signal.
  • the additional delay line 10 is provided in series after the master delay line 2B and has one or more delay buffers DB.
  • M' delay buffers DB1' to DBM' are provided.
  • a control voltage Vcont is applied to each delay buffer DB of the additional delay line 10 .
  • a connection point between the master delay line 2B and the additional delay line 10 outputs an output clock signal CLKout.
  • control voltage generation unit 4 The configuration of the control voltage generation unit 4 is the same as that of the other embodiments described above, so description thereof will be omitted.
  • the selector SEL switches between the input clock signal CLKin and the input data signal Din.
  • the input clock signal CLKin is selected by the selector SEL in the "activation” state or the "phase comparison” state.
  • control voltage Vcont is adjusted by turning on the switch SWk of the control voltage generator 4 .
  • An output clock signal CLKout obtained by delaying the input clock signal CLKin is output from the master delay line 2B.
  • FIG. 13 shows the DLL circuit 1C in the "dynamic hold” state.
  • control voltage Vcont applied to the master delay line 2B and the additional delay line 10 is maintained at the voltage value in the delay lock state by turning off the switch SWk of the control voltage generator 4 . Further, when the drive control signal Scont output from the drive control section 9 is set to L signal, the operations of the phase comparison circuit 5 and the charge pump circuit 6 are stopped. This reduces the power consumption of the DLL circuit 1C.
  • the light emission pulse generation unit PG generates a light emission pulse signal to be supplied to the light emission unit in dToF. Let this pulse signal be a light emission pulse signal PSem.
  • the light emission pulse generator PG includes an oscillator 100, a PLL (Phase Locked Loop) 101, a frequency divider 102, an LVDS (Low Voltage Differential Signaling) receiver 103, an AND circuit 104, and a DLL circuit 1.
  • PLL Phase Locked Loop
  • LVDS Low Voltage Differential Signaling
  • the oscillator 100 is configured with, for example, a crystal oscillator that oscillates using the piezoelectric effect of crystal.
  • a high-frequency signal output from oscillator 100 is synchronized by PLL 101, frequency-divided by frequency divider 102, and input to DLL circuit 1 as input clock signal CLKin.
  • the master delay line 2 is adjusted so as to provide a reference delay based on the input clock signal CLKin, and the slave delay line 3 provides an arbitrary delay based on the reference delay.
  • a delay is applied to the input data signal Din.
  • the LVDS receiver 103 receives laser pulse control signals Slp and Sln, which are differential signals, and generates a reference pulse signal PS.
  • the reference pulse signal PS is used to generate a light emission pulse signal PSem to be supplied to the light emitting section.
  • the reference pulse signal PS output from the LVDS receiver 103 is input to the AND circuit 104 . Also, the AND circuit 104 receives an inverted signal (output data signal Dout described above) obtained by delaying the reference pulse signal PS through the slave delay line 3 .
  • the AND circuit 104 logically operates the reference pulse signal PS and the inverted output data signal Dout to output the light emission pulse signal PSem.
  • a light emitting unit (not shown) provided in the rear stage of the light emitting pulse generating unit PG performs pulse light emission based on the light emitting pulse signal PSem.
  • FIG. 15 shows the relationship between the reference pulse signal PS and the delay signal output from the slave delay line 3 (the output data signal Dout and the light emission pulse signal PSem.
  • the output data signal Dout output from the slave delay line 3 is delayed by time d with respect to the reference pulse signal PS of width Ton.
  • the light emission pulse signal PSem output from the AND circuit 104 to which the inverted signal Dout' of the output data signal Dout and the reference pulse signal PS are input is a pulse signal having a width d, as shown. That is, the light emission pulse signal PSem is a pulse signal having a shorter width as the delay given by the slave delay line 3 is shorter.
  • the DLL circuit 1 (1A, 1B, 1C) can be used not only for dToF but also for iToF (indirect ToF) emission pulse signal generation.
  • the DLL circuit 1 (1A, 1B, 1C) described above can be used as a DLL included in various memory products such as a DDR (Double Data Rate) standard SDRAM (Synchronous Dynamic Random Access Memory). .
  • DDR Double Data Rate
  • SDRAM Synchronous Dynamic Random Access Memory
  • the DLL circuit 1 (1A, 1B, 1C) has a first delay buffer (delay buffer DB) that delays the input clock signal CLKin according to the control voltage Vcont. , a first delay line (master delay lines 2, 2A, 2B) that outputs an output clock signal CLKout via a first delay buffer, and a phase comparator 8 that compares the phases of the input clock signal CLKin and the output clock signal CLKout.
  • delay buffer DB delay buffer that delays the input clock signal CLKin according to the control voltage Vcont.
  • a first delay line master delay lines 2, 2A, 2B
  • phase comparator 8 that compares the phases of the input clock signal CLKin and the output clock signal CLKout.
  • control voltage generation unit 4 that generates a control voltage Vcont based on the output (control signals Vup, Vdown) of the phase comparator 8, and a charge accumulation unit ( and a drive control section 9 for outputting a drive control signal Scont for stopping the operation of the phase comparator 8 based on the determination result of the delay lock state.
  • the electronic device when the electronic device is a device equipped with a battery or the like, the operating time of the electronic device can be extended. Further, in the dynamic holding state, the supply of the input clock signal CLKin to the phase comparator 8 and the master delay line 2 can be stopped. As a result, the degree of freedom in designing the block for generating the input clock signal CLKin can be improved.
  • the drive control section 9 may determine the delay lock state when the first time T1 has elapsed from the start of the delay lock control. As a result, there is no need to provide a circuit for monitoring the control voltage Vcont, a circuit for comparing voltages, or the like, and the circuit scale of the DLL circuit 1 can be kept small.
  • the drive control section 9 may determine the delay lock state when the difference between the control voltage Vcont and the target voltage (voltage value V1) is less than a predetermined value. Determination errors can be prevented by determining whether or not the delay lock state is established based on the difference between the control voltage Vcont and the target voltage.
  • the operation of the charge pump circuit 6 may be stopped based on the result. Thereby, power consumption in the DLL circuit 1 can be further reduced.
  • the drive control section 9 may stop the operation of the first delay lines (master delay lines 2, 2A, 2B) based on the determination result of the delay lock state. Thereby, power consumption in the DLL circuit 1 can be further reduced.
  • the drive control section 9 may restart the operation of the phase comparator 8 in response to the establishment of a predetermined condition after stopping the operation of the phase comparator 8 .
  • the control voltage Vcont it is possible to prevent the control voltage Vcont from deviating too much from the target voltage (voltage value V1) due to the leakage component, thereby preventing the accuracy of the delay time from deteriorating too much.
  • the predetermined condition may be elapse of the second time T2. This eliminates the need to provide a circuit for monitoring the voltage value or the like.
  • the predetermined condition may be that the absolute value of the control voltage Vcont is lower than the predetermined voltage (voltage value V2). As a result, it is possible to prevent the control voltage Vcont from being too low or too high.
  • the charge storage section may retain charges using the capacitor Clpf included in the low-pass filter 7 .
  • the function As described with reference to FIG. 2 and the like, the charge storage section may retain charges using the capacitor Clpf included in the low-pass filter 7 .
  • the capacitance value of the capacitor Clpf included in the low-pass filter 7 it is possible to have the function as a charge storage section.
  • the DLL circuit 1 (1A, 1B, 1C) includes a second delay buffer (delay buffer DB) and a second delay line (slave delay line 3) that outputs the output data signal Dout via the second delay buffer. Provision of the slave delay line 3 makes it possible to give a predetermined delay to the input data signal Din other than the input clock signal CLKin. Therefore, the DLL circuit 1 can be used for various purposes.
  • the first delay line (master delay line 2) includes a plurality of first delay buffers (delay buffers DB) and N first delay buffers.
  • the output clock signal CLKout may be a signal output through M first delay buffers different from the N delay buffers.
  • the slave delay line 3 is not required, and the circuit scale can be kept small.
  • the DLL circuits 1B and 1C include the selector SEL for switching between the input clock signal CLKin and the input data signal Din, and the first delay line (master delay line).
  • line 2B) includes a plurality of first delay buffers (delay buffers DB), and outputs an output clock signal CLKout through M first delay buffers when the input clock signal CLKin is selected by the selector SEL;
  • the output data signal Dout may be output via N first delay buffers different from M when the input data signal Din is selected by the selector SEL.
  • the master delay line 2B also has the function of the slave delay line 3 in the first embodiment, it is possible to reduce the number of electronic parts constituting the slave delay line 3, thereby reducing the cost and reducing the size of the circuit. can be planned. Also, by sharing the delay lines, it is no longer necessary to consider variations in the characteristics of the master delay line 2 and the slave delay lines 3, and the precision of the delay time can be improved. Furthermore, since one of the two signals (the input clock signal CLKin and the input data signal Din) input to the DLL circuits 1B and 1C is selected by the selector SEL, there is no need to care about interference between the two signals. The degree of freedom in circuit design can be improved.
  • N is a larger number than M, and at least (NM) first delay buffers (delay buffers DB1' to DBM' ) may be provided.
  • NM first delay buffers
  • a delay amount larger than the delay amount applied to input clock signal CLKin can be applied to input data signal Din. Therefore, the DLL circuit 1C can be used in a wide variety of situations.
  • the drive control section 9 may stop the operation of the phase comparator 8 while the input data signal Din is selected by the selector SEL. As a result, the power consumption of the DLL circuit 1C can be reduced in a state where a predetermined amount of delay is given to the input data signal Din.
  • the DLL circuit 1 may be provided to generate the light emission pulse signal PSem used for light emission control of the light emitting device. That is, the light-emitting device includes a light-emitting section and a light-emitting pulse generating section PG that generates a light-emitting pulse signal PSem to be supplied to the light-emitting section and has a DLL circuit 1.
  • the DLL circuit 1 provides a delay according to the control voltage Vcont.
  • a control voltage generator 4 that has a phase comparator 8 that compares the phases of an input clock signal CLKin and an output clock signal CLKout, generates a control voltage Vcont based on the output of the phase comparator 8, and holds the control voltage Vcont.
  • a charge storage unit (capacitor Clpf) in which charge is stored for the delay lock state;
  • a drive control unit 9 that outputs a drive control signal Scont for stopping the operation of the phase comparator 8 based on the determination result of the delay lock state; Prepare. In such a light emitting device, various effects described above can be obtained.
  • the present technology can also adopt the following configuration.
  • a DLL circuit comprising: a drive control unit that outputs a drive control signal for stopping the operation of the phase comparator based on a determination result about a delay lock state.
  • the DLL circuit according to (1) above wherein the drive control unit determines the delay lock state when a first time has elapsed from the start of the delay lock control.
  • the drive control unit determines the delay lock state when a difference between the control voltage and the target voltage is less than a predetermined value.
  • the control voltage generation unit includes a charge pump circuit that performs current control according to the output of the phase comparator, The DLL circuit according to any one of (1) to (3) above, wherein the drive control unit stops the operation of the charge pump circuit based on the determination result of the delay lock state.
  • the first delay line is comprising a plurality of the first delay buffers; outputting an output data signal through the N first delay buffers; any of the above (1) to (4) or (6) to (9) above, wherein the output clock signal is a signal output via M first delay buffers different from the N DLL circuit according to claim 1.
  • the first delay line is comprising a plurality of the first delay buffers; outputting the output clock signal through the M first delay buffers when the input clock signal is selected by the selector; When the input data signal is selected by the selector, the output data signal is output via the N first delay buffers different from the M delay buffers. (1) to (4) to (6) above. ) to (9) above. (13)
  • the N number is a larger numerical value than the M number,
  • the DLL circuit according to any one of (12) to (13) above, wherein the drive control section stops the operation of the phase comparator in a state where the input data signal is selected by the selector.
  • a light emitting unit a light emission pulse generation unit that generates a light emission pulse signal to be supplied to the light emission unit and has a DLL circuit;
  • the DLL circuit is a first delay line having a first delay buffer that delays an input clock signal according to a control voltage, and outputting an output clock signal via the first delay buffer; a control voltage generation unit having a phase comparator for performing phase comparison between the input clock signal and the output clock signal, and generating the control voltage based on the output of the phase comparator; a charge storage unit in which charges for holding the control voltage are stored;
  • a light-emitting device comprising: a drive control section that outputs a drive control signal for stopping the operation of the phase comparator based on a determination result of a delay lock state.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

ＤＬＬ回路は、制御電圧に応じた遅延を入力クロック信号に付与する第１遅延バッファを有し、前記第１遅延バッファを介して出力クロック信号を出力する第１ディレイラインと、前記入力クロック信号と前記出力クロック信号との位相比較を行う位相比較器を有し、前記位相比較器の出力に基づいて前記制御電圧を生成する制御電圧生成部と、前記制御電圧を保持するための電荷が蓄積される電荷蓄積部と、遅延ロック状態についての判定結果に基づいて前記位相比較器の動作を停止させるための駆動制御信号を出力する駆動制御部と、を備える。

Description

ＤＬＬ回路、発光装置
　本技術は、入力信号に対して所定の遅延量を付加するＤＬＬ回路及び発光装置の技術分野に関する。
　高速動作が要求される機器においては、タイミング制御を高精度に行う必要があり、そのための回路構成としてＤＬＬ（Delay Locked Loop）回路を搭載しているものがある。
　ＤＬＬ回路においては、携帯電話などの携帯端末への搭載を考慮すると、省電力化が求められている。
　下記特許文献１においては、クロック発生回路を特定期間活性化させる制御回路を備えることにより、クロック同期回路が非活性状態のときの消費電力を抑制する技術が開示されている。
特開２００２－１８４８６４号公報
　しかし、特許文献１の手法では、所定の遅延量に制御された遅延ロック状態においては、ＤＬＬ回路が備える各部が動作し続ける必要があり、十分な省電力化がなされているとは言いがたい。
　本技術はこのような問題に鑑みて為されたものであり、ＤＬＬ回路の消費電力を削減することを目的とする。
　本技術に係るＤＬＬ回路は、制御電圧に応じた遅延を入力クロック信号に付与する第１遅延バッファを有し、前記第１遅延バッファを介して出力クロック信号を出力する第１ディレイラインと、前記入力クロック信号と前記出力クロック信号との位相比較を行う位相比較器を有し、前記位相比較器の出力に基づいて前記制御電圧を生成する制御電圧生成部と、前記制御電圧を保持するための電荷が蓄積される電荷蓄積部と、遅延ロック状態についての判定結果に基づいて前記位相比較器の動作を停止させるための駆動制御信号を出力する駆動制御部と、を備えるものとした。
　これにより、遅延ロック状態において遅延バッファに印加される制御電圧が保持されると共に、位相比較器の動作が停止される。
第１の実施の形態におけるＤＬＬ回路の構成例を示す図である。 制御電圧生成部の構成例を示す図である。 マスタディレイラインの構成例を示す図である。 遅延バッファの構成例を示す図である。 スレイブディレイラインの構成例を示す図である。 第１の実施の形態におけるＤＬＬ回路の構成例であり、ダイナミック保持状態のＤＬＬ回路を示す図である。 ＤＬＬ回路の状態遷移を説明するための図である。 第２の実施の形態におけるＤＬＬ回路の構成例を示す図である。 第２の実施の形態におけるＤＬＬ回路の構成例であり、ダイナミック保持状態のＤＬＬ回路を示す図である。 第３の実施の形態におけるＤＬＬ回路の構成例を示す図である。 第３の実施の形態におけるＤＬＬ回路の構成例であり、ダイナミック保持状態のＤＬＬ回路を示す図である。 第４の実施の形態におけるＤＬＬ回路の構成例を示す図である。 第４の実施の形態におけるＤＬＬ回路の構成例であり、ダイナミック保持状態のＤＬＬ回路を示す図である。 発光装置が備える発光パルス生成部の構成例を示す図である。 入力データ信号と出力データ信号とアンド回路の出力信号の関係を説明するための図である。
　以下、添付図面を参照し、本技術に係る実施の形態を次の順序で説明する。
＜１．システム構成＞
＜２．マスタディレイラインの構成＞
＜３．スレイブディレイラインの構成＞
＜４．省電力化＞
＜５．第２の実施の形態＞
＜６．第３の実施の形態＞
＜７．第４の実施の形態＞
＜８．適用例＞
＜９．まとめ＞
＜１０．本技術＞
＜１．システム構成＞
　第１の実施の形態におけるＤＬＬ（Delay Locked Loop）回路１について、添付図を参照して説明する。
　本実施の形態におけるＤＬＬ回路１の構成例を図１に示す。
　ＤＬＬ回路１は、マスタディレイライン２とスレイブディレイライン３と制御電圧生成部４を有している。
　マスタディレイライン２は、入力クロック信号ＣＬＫｉｎに対して制御電圧Ｖｃｏｎｔに応じた遅延を与えて出力クロック信号ＣＬＫｏｕｔとして生成する。具体的には、マスタディレイライン２は、入力クロック信号ＣＬＫｉｎに対して遅延を付加する複数の遅延バッファＤＢが直列に接続されて構成される。そして、マスタディレイライン２は、入力クロック信号ＣＬＫｉｎを遅延バッファＤＢ（後述）で伝搬させて出力クロック信号ＣＬＫｏｕｔとして出力する。
　制御電圧生成部４は、入力クロック信号ＣＬＫｉｎとマスタディレイライン２からの出力クロック信号ＣＬＫｏｕｔの位相差に基づいて制御電圧Ｖｃｏｎｔを生成する。
　制御電圧生成部４は、マスタディレイライン２の遅延バッファＤＢ群が入力クロック信号ＣＬＫｉｎに与える遅延が１周期分（２π）となるように、即ち定常位相誤差が無くなるように制御電圧Ｖｃｏｎｔの電圧値を制御する。
　定常位相誤差が無くなった状態、或いは、定常位相誤差が所定値未満となった状態を「遅延ロック状態」と記載する。また、遅延ロック状態は、制御電圧Ｖｃｏｎｔの電圧値と目標電圧値（電圧値Ｖ１）との差分が所定値未満となった状態と換言することもできる。
　制御電圧生成部４は、位相比較回路５、チャージポンプ回路６、ローパスフィルタ７を有する。
  位相比較回路５は、入力クロック信号ＣＬＫｉｎと出力クロック信号ＣＬＫｏｕｔとの位相差を検出して、出力クロック信号ＣＬＫｏｕｔの位相を操作するための制御信号Ｖｕｐ、Ｖｄｏｗｎを生成する。チャージポンプ回路６は、制御信号Ｖｕｐ、Ｖｄｏｗｎに応じて、制御電流Ｉｃｏｎｔを生成する。ローパスフィルタ７は、ＤＬＬ回路１を構成するフィードバックループにおけるループフィルタとして機能し、制御電流Ｉｃｏｎｔに基づき制御電圧Ｖｃｏｎｔを生成する。
　ここで、制御電圧生成部４の動作について説明する。
　先ず、マスタディレイライン２を介して得られる出力クロック信号ＣＬＫｏｕｔは、入力クロック信号ＣＬＫｉｎに対してマスタディレイライン２を構成する遅延バッファＤＢにより生じる遅延が付加された信号である。
　制御電圧生成部４の位相比較回路５では、図２に示すように、位相比較器８を用いて入力クロック信号ＣＬＫｉｎと出力クロック信号ＣＬＫｏｕｔとの位相を比較する。
　位相比較器８は、位相比較の結果に応じて後段のチャージポンプ回路６に対して制御信号Ｖｕｐ、Ｖｄｏｗｎを出力する。
　具体的に、入力クロック信号ＣＬＫｉｎに対して、出力クロック信号ＣＬＫｏｕｔの位相が遅れすぎている場合、即ち、入力クロック信号ＣＬＫｉｎに付与する遅延が大きい場合には、位相比較器８は後段のチャージポンプ回路６に対して制御信号Ｖｕｐを出力する。
　一方、位相の遅れが足りない場合、即ち、入力クロック信号ＣＬＫｉｎに付与する遅延が小さい場合には、位相比較器８は後段のチャージポンプ回路６に対して制御信号Ｖｄｏｗｎを出力する。
　なお、後段の回路構成によっては、位相が遅れすぎている場合に制御信号Ｖｄｏｗｎを出力し、位相の遅れが足りない場合に制御信号Ｖｉｎを出力するようにしてもよい。
　また、入力クロック信号ＣＬＫｉｎに対する出力クロック信号ＣＬＫｏｕｔの位相遅れが適正である場合、即ち定常位相誤差が無くなった状態である場合には、位相比較器８は後段のチャージポンプ回路６に対して制御信号Ｖｕｐを出力する時間と制御信号Ｖｄｏｐｗｎを出力する時間が略同じとなるようにする。例えば、制御信号Ｖｕｐと制御信号Ｖｄｏｗｎのパルス幅が同じとされてもよい。
　チャージポンプ回路６は、例えば、電源側の定電流源Ｉｕｐと接地側の定電流源Ｉｄｏｗｎが直列に接続され、定電流源Ｉｕｐと定電流源Ｉｄｏｗｎの間には二つのスイッチＳＷｕｐ、ＳＷｄｏｗｎが直列に接続されている。
　スイッチＳＷｕｐ、ＳＷｄｏｗｎは、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。
　電源側のスイッチＳＷｕｐは、制御信号Ｖｕｐが出力されている場合にＯＮに制御され、制御信号Ｖｄｏｗｎが出力されている場合にＯＦＦに制御される。
　反対に、接地側のスイッチＳＷｄｏｗｎは、制御信号Ｖｄｏｗｎが出力されている場合にＯＮに制御され、制御信号Ｖｕｐが出力されている場合にＯＦＦに制御される。
　なお、出力クロック信号ＣＬＫｏｕｔの遅延時間が適正である場合には、スイッチＳＷｕｐとスイッチＳＷｄｏｗｎのＯＮ時間が略一致するように各スイッチのＯＮ制御とＯＦＦ制御がなされてもよいし、スイッチＳＷｕｐとスイッチＳＷｄｏｗｎの双方がＯＦＦに制御されてもよい。
　スイッチＳＷｕｐとスイッチＳＷｄｏｗｎの接続点と、ローパスフィルタ７の間には、スイッチＳＷｋが接続されている。
　スイッチＳＷｋは、出力クロック信号ＣＬＫｏｕｔの遅延時間が適正となるまでＯＮに制御され、遅延時間が適正となった場合にＯＦＦに制御される。具体的には後述する。
　チャージポンプ回路６は、制御信号Ｖｕｐまたは制御信号Ｖｄｏｗｎに応じてローパスフィルタ７に制御電流Ｉｃｏｎｔを供給する。
　具体的には、制御信号Ｖｕｐが入力されている間は、定電流源ＩｕｐからスイッチＳＷｕｐ、スイッチＳＷｋを介してローパスフィルタ７に電流が流れるように制御電流Ｉｃｏｎｔが制御される。
　一方、制御信号Ｖｄｏｗｎが入力されている間は、ローパスフィルタ７からスイッチＳＷｋ、スイッチＳＷｄｏｗｎを介して定電流源Ｉｄｏｗｎに電流が流れるように制御電流Ｉｃｏｎｔが制御される。
　ローパスフィルタ７は、コンデンサＣｌｐｆを有して構成される。チャージポンプ回路６が出力する制御電流Ｉｃｏｎｔは、ローパスフィルタ７で平滑化される。チャージポンプ回路６の出力は、制御電流Ｉｃｏｎｔの電流値に応じた電圧値を有する制御電圧Ｖｃｏｎｔとされる。
　制御電圧Ｖｃｏｎｔは、マスタディレイライン２に入力される。
　このように、制御電圧Ｖｃｏｎｔは、マスタディレイライン２から出力される出力クロック信号ＣＬＫｏｕｔの入力クロック信号ＣＬＫｉｎに対する遅延時間に応じて調整され、遅延時間が適正となったことに応じて所定の電圧値に定まる。このとき、入力クロック信号ＣＬＫｉｎに付加される遅延も一定の遅延量に定まる。
　所定の電圧値に調整された制御電圧Ｖｃｏｎｔはスレイブディレイライン３に対して入力される。
　スレイブディレイライン３は、マスタディレイライン２と同様の構成とされた遅延バッファＤＢが複数段直列に接続されて構成されている。
　各遅延バッファＤＢに調整された制御電圧Ｖｃｏｎｔが入力されることにより、一つの遅延バッファＤＢにおいて付与される遅延をマスタディレイライン２とスレイブディレイライン３とで一致させることができる。
　なお、マスタディレイライン２が備える遅延バッファＤＢの段数とスレイブディレイライン３が備える遅延バッファＤＢの段数は異なっていてもよい。
　マスタディレイライン２の遅延バッファＤＢの段数は、遅延時間の刻み幅によって決められる。例えば、位相で換算したときの１／２πに相当する遅延時間とする場合には、マスタディレイライン２は４段の遅延バッファＤＢを備える。
　なお、マスタディレイライン２の最前段や最終段にダミーの遅延バッファＤＢを設ける場合には、マスタディレイライン２が５段以上の遅延バッファＤＢを備えていてもよい。
　一方、スレイブディレイライン３の遅延バッファＤＢの段数は、付与したい遅延時間に応じて決定される。
　例えば、一つの遅延バッファＤＢにおいて１０ｐｓ（ピコ秒）の遅延が付与されるように調整されており、５０ｐｓの遅延が付与されるようにスレイブディレイライン３を構成する場合には、スレイブディレイライン３における遅延バッファＤＢの段数を「５」に設定する。
　なお、スレイブディレイライン３の最前段や最終段にダミーの遅延バッファＤＢを設ける場合には、スレイブディレイライン３が６段以上の遅延バッファＤＢを備えていてもよい。
　スレイブディレイライン３は、入力された入力データ信号Ｄｉｎを所定の時間遅延させた出力データ信号Ｄｏｕｔを出力する。
　ＤＬＬ回路１は、省電力を図るためにＤＬＬ回路１が備える所定部分の動作を停止させる機能を備えている。具体的には、ＤＬＬ回路１は駆動制御部９を備えている（図１参照）。
　駆動制御部９は、回路を動作させるハイレベルの信号（Ｈ信号）と回路の動作を停止させるローレベルの信号（Ｌ信号）を出力可能とされている。
　図１に示す例では、駆動制御部９から出力される駆動制御信号Ｓｃｏｎｔは、位相比較回路５とチャージポンプ回路６とマスタディレイライン２に入力される。
　従って、駆動制御部９は、位相比較回路５とチャージポンプ回路６とマスタディレイライン２の駆動の停止制御が可能とされている。
　駆動制御部９は、例えば、位相比較器８において定常位相誤差が無くなったことに応じて駆動制御信号ＳｃｏｎｔとしてＬ信号を出力する。
　定常位相誤差が無くなった状態の検出は、制御電圧Ｖｃｏｎｔが所定の値に変化したことを検出することによってなされてもよいし、制御電圧Ｖｃｏｎｔの変化が小さくなったことを検出することによってなされてもよいし、制御信号Ｖｕｐを出力する時間と制御信号Ｖｄｏｐｗｎを出力する時間の比率が略同じとなったことを検出することによりなされてもよい。或いは、定常位相誤差が無くなった状態において位相比較器８が出力する制御信号Ｖｕｐ、Ｖｄｏｗｎが共にＬ信号となるように構成し、制御信号Ｖｕｐ、Ｖｄｏｗｎが共にＬ信号となったことを検出してもよい。
　或いは、駆動制御部９は、制御電圧Ｖｃｏｎｔの調整（遅延ロック制御）が開始されてから所定時間経過した場合にＶｃｏｎｔの調整が終わったとして駆動制御信号ＳｃｏｎｔとしてＬ信号を出力してもよい。
　駆動制御部９に対しては、定常位相誤差が無くなった状態を検出するための各種信号が入力される。
　なお、駆動制御部９は、図２に示すスイッチＳＷｋの機能を備えていてもよい。即ち、スイッチＳＷｋは図２において概念的に示したものであり実際にスイッチング素子が設けられていなくてもよい。
　例えば、駆動制御部９が定電流源Ｉｕｐ及び定電流源ＩｄｏｗｎをＯＦＦに制御可能に構成されており、スイッチＳＷｋのＯＦＦ動作の代わりにスイッチＳＷｕｐとスイッチＳＷｄｏｗｎと定電流源Ｉｕｐと定電流源Ｉｄｏｗｎを全てＯＦＦに制御してもよい。
＜２．マスタディレイラインの構成＞
　マスタディレイライン２の構成例を図３に示す。
　マスタディレイライン２は、複数の遅延バッファＤＢ（ＤＢ１～ＤＢＭ）を有して構成されている。
　マスタディレイライン２には、駆動制御部９から出力された駆動制御信号Ｓｃｏｎｔが入力される。マスタディレイライン２は、駆動制御信号ＳｃｏｎｔがＬ信号の場合に動作を停止する。
　各遅延バッファＤＢには制御電圧Ｖｃｏｎｔが入力される。
　遅延バッファＤＢは、制御電圧Ｖｃｏｎｔの電圧値に応じて遅延時間が可変とされている。具体的には、電圧値を上げると遅延時間が短くなり、電圧値を下げると遅延時間が長くなる。
　遅延バッファＤＢに入力される制御電圧Ｖｃｏｎｔの電圧値は、マスタディレイライン２において付与される遅延の総時間が入力クロック信号ＣＬＫｉｎの１周期分となるまで、位相比較回路５及びチャージポンプ回路６によって調整される。
　マスタディレイライン２の初段の遅延バッファＤＢである遅延バッファＤＢ１には、入力クロック信号ＣＬＫｉｎが入力される。遅延バッファＤＢ１からは、入力クロック信号ＣＬＫｉｎを所定時間遅延させた信号が遅延クロック信号ＤＣＬＫ（θ１）として出力される。
　遅延クロック信号ＤＣＬＫ（θ１）は、次段の遅延バッファＤＢ２に入力される。
　遅延バッファＤＢ２からは、遅延クロック信号ＤＣＬＫ（θ１）を更に所定時間遅延させた遅延クロック信号ＤＣＬＫ（θ２）が出力される。
　マスタディレイライン２の最終段の遅延バッファＤＢＭからは、遅延クロック信号ＤＣＬＫ（θＭ）が出力される。遅延クロック信号ＤＣＬＫ（θＭ）は、マスタディレイライン２から出力される出力クロック信号ＣＬＫｏｕｔとされる。
　マスタディレイライン２の遅延バッファＤＢの構成例を図４に示す。
　遅延バッファＤＢは、ＢＩＡＳ回路とインバータＩＶ１、ＩＶ２とを有している。
　インバータＩＶ１は、Ｐチャネル型ＭＯＳＦＥＴとされた二つのＰＭＯＳトランジスタＰＴ１、ＰＴ２と、Ｎチャネル型ＭＯＳＦＥＴとされた二つのＮＭＯＳトランジスタＮＴ１、ＮＴ２とを備えている。
　同様に、インバータＩＶ２は、Ｐチャネル型ＭＯＳＦＥＴとされた二つのＰＭＯＳトランジスタＰＴ３、ＰＴ４と、Ｎチャネル型ＭＯＳＦＥＴとされた二つのＮＭＯＳトランジスタＮＴ３、ＮＴ４とを備えている。
　インバータＩＶ１とインバータＩＶ２は同様の構成であるため、主としてインバータＩＶ１について説明する。
　ＰＭＯＳトランジスタＰＴ１のソース端子には電源電圧ＶＤＤが印加されている。ＰＭＯＳトランジスタＰＴ１のドレイン端子はＰＭＯＳトランジスタＰＴ２のソース端子と接続されている。
　ＰＭＯＳトランジスタＰＴ２のドレイン端子はＮＭＯＳトランジスタＮＴ２のドレイン端子と接続されている。
　ＮＭＯＳトランジスタＮＴ２のソース端子はＮＭＯＳトランジスタＮＴ１のドレイン端子と接続されている。
　ＮＭＯＳトランジスタＮＴ１のソース端子には接地電圧ＧＮＤが印加されている。
　ＰＭＯＳトランジスタＰＴ１のゲート端子には、制御電圧ＶｃｏｎｔがＢＩＡＳ回路ＢＩによって反転されて印加される。
　ＢＩＡＳ回路ＢＩは、Ｐチャネル型ＭＯＳＦＥＴとされたＰＭＯＳトランジスタＰＴ５と、Ｎチャネル型ＭＯＳＦＥＴとされたＮＭＯＳトランジスタＮＴ５とを備えることにより、アナログ信号とされたＶｃｏｎｔを反転した信号を出力する。
　ＰＭＯＳトランジスタＰＴ５のソース端子には電源電圧ＶＤＤ’が印加されている。電源電圧ＶＤＤ’は電源電圧ＶＤＤと同じ電圧とされていてもよいし異なる電圧とされていてもよい。
　ＰＭＯＳトランジスタＰＴ５のドレイン端子はＮＭＯＳトランジスタＮＴ５のドレイン端子及びＰＭＯＳトランジスタＰＴ５のゲート端子に接続されている。
　ＮＭＯＳトランジスタＮＴ５のソース端子には接地電圧ＧＮＤが印加されている。
　これにより、ＰＭＯＳトランジスタＰＴ５のドレイン端子及びＮＭＯＳトランジスタＮＴ５のドレイン端子においては、ＢＩＡＳ回路の入力信号を反転した信号、即ち、制御電圧Ｖｃｏｎｔを反転した信号が出力される。
　ＮＭＯＳトランジスタＮＴ１のゲート端子には、制御電圧Ｖｃｏｎｔが印加される。
　ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２のそれぞれのゲート端子には遅延制御の対象となる信号が印加される。マスタディレイライン２においては、入力クロック信号ＣＬＫｉｎが印加される。
　なお、後述するスレイブディレイライン３においては、ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２のそれぞれのゲート端子に遅延制御の対象となる信号として入力データ信号Ｄｉｎが印加される。
　なお、インバータＩＶ２のＰＭＯＳトランジスタＰＴ４とＮＭＯＳトランジスタＮＴ４のそれぞれのゲート端子には、インバータＩＶ１から出力された信号が印加される。
　ＰＭＯＳトランジスタＰＴ１及びＮＭＯＳトランジスタＮＴ１は、制御電圧Ｖｃｏｎｔによって電流値が制限される。従って、ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２は、入力クロック信号ＣＬＫｉｎに対して遅延を付加するインバータとして機能する。
　インバータＩＶ２は、インバータＩＶ１によって反転した信号を元に戻すと共に入力信号に対して遅延を付加する。即ち、遅延バッファＤＢにおいては、インバータＩＶ１及びインバータＩＶ２によってそれぞれ遅延が付加される。
　これにより、遅延バッファＤＢは、入力信号に対して制御電圧Ｖｃｏｎｔの電圧値に応じた遅延が付加される。
＜３．スレイブディレイラインの構成＞
　スレイブディレイライン３の構成について図５に示す。
　スレイブディレイライン３はマスタディレイライン２と略同等の構成とされている。
　具体的に、スレイブディレイライン３は、複数の遅延バッファＤＢ（ＤＢ１～ＤＢＮ）を有して構成されている。
　遅延バッファＤＢの数は、マスタディレイライン２がＭ個であるのに対して、スレイブディレイライン３はＮ個とされている。
　Ｍ個とＮ個は同じ個数とされていてもよいし、異なる個数とされていてもよい。
　各遅延バッファＤＢには制御電圧Ｖｃｏｎｔが入力される。
　スレイブディレイライン３の初段の遅延バッファＤＢである遅延バッファＤＢ１には、入力データ信号Ｄｉｎが入力される。遅延バッファＤＢ１からは、入力データ信号Ｄｉｎを所定時間遅延させた信号が遅延入力データ信号ＤＤｉｎ（θ１）として出力される。
　スレイブディレイライン３の最終段の遅延バッファＤＢＮからは、遅延入力データ信号ＤＤｉｎ（θＮ）が出力される。遅延入力データ信号ＤＤｉｎ（θＮ）は、スレイブディレイライン３から出力される出力データ信号Ｄｏｕｔとされる。
　スレイブディレイライン３が備える遅延バッファＤＢの構成は、先述した図４の構成と同等であるため、説明を省略する。
　なお、スレイブディレイライン３には、駆動制御信号Ｓｃｏｎｔが入力されない。
＜４．省電力化＞
　一般的なＤＬＬ回路においては、各遅延バッファＤＢにおいて付与される遅延の遅延時間が所定の値に調整された状態、即ち、定常位相誤差が無くなり入力クロック信号ＣＬＫｉｎと出力クロック信号ＣＬＫｏｕｔが同期された所謂遅延ロック状態を維持するために、位相比較回路５やチャージポンプ回路６などの動作状態を維持し続ける。
　しかし、各回路の動作状態の維持は消費電力の増大を来してしまう。
　本構成においては、位相比較回路５とマスタディレイライン２の動作を停止させた「停止期間」を設ける。
　具体的には、図２に示すスレイブディレイライン３に印可する制御電圧Ｖｃｏｎｔを遅延ロック状態における電圧値で維持するために、チャージポンプ回路６とローパスフィルタ７の間に設けられたスイッチＳＷｋをＯＦＦに制御する。
　また、ローパスフィルタ７とマスタディレイライン２の間にスイッチＳＷｊを設け、スイッチＳＷｊをＯＦＦに制御することにより制御電圧Ｖｃｏｎｔがスレイブディレイライン３のみに印加されるようにする。
　これにより、ローパスフィルタ７が備えるコンデンサＣｌｐｆに蓄積された電荷が保持されて制御電圧Ｖｃｏｎｔが維持される。即ち、コンデンサＣｌｐｆは、制御電圧Ｖｃｏｎｔを維持するための電荷蓄積部として機能する。
　続いて、駆動制御部９から駆動制御信号ＳｃｏｎｔとしてＬ信号が位相比較回路５とチャージポンプ回路６とマスタディレイライン２に入力される。これに応じて、位相比較回路５とチャージポンプ回路６とマスタディレイライン２は駆動電圧の供給が停止されるなどして動作を停止する。
　位相比較回路５とチャージポンプ回路６とマスタディレイライン２の動作を停止した状態を模式的に図６に示す。
　図示するように、位相比較回路５とチャージポンプ回路６とマスタディレイライン２に入力される駆動制御信号ＳｃｏｎｔがＬ信号とされることで、各回路の動作が停止される。
　位相比較回路５とチャージポンプ回路６とマスタディレイライン２の動作が停止されることで、消費電力の低減を図ることができる。
　続いて、ＤＬＬ回路１の状態の遷移について図７を参照して説明する。
　ＤＬＬ回路１は、「起動」状態と「ダイナミック保持」状態と「位相比較」状態を採る。「起動」状態では、ＤＬＬ回路１は、入力クロック信号ＣＬＫｉｎと出力クロック信号ＣＬＫｏｕｔの位相比較が開始されることにより遅延ロック制御が開始され、制御電圧Ｖｃｏｎｔが電圧値Ｖ１に調整される。
　「起動」状態は、第１時間Ｔ１に亘って継続する。第１時間Ｔ１は、位相比較器８における定常位相誤差が無くなったことが検出されることによって定まる変数であってもよいし、定常位相誤差が無くなったことを担保できる固定の時間であってもよい。
　定常位相誤差が無くなったことの検出は、例えば上述したように、制御電圧Ｖｃｏｎｔの単位時間あたりの変化量が所定値未満となったことを検出することにより行われてもよいし、制御電圧Ｖｃｏｎｔの電圧値と目標電圧値との差分が所定値未満となったことを検出することにより行われてもよいし、制御信号Ｖｕｐを出力する時間と制御信号Ｖｄｏｐｗｎを出力する時間の比率が略同じとなったことを検出することにより行われてもよい。
　これらの処理は、駆動制御部９によって実行される。
　制御電圧Ｖｃｏｎｔの調整後、ＤＬＬ回路１は「ダイナミック保持」状態に遷移する。
　「ダイナミック保持」状態は、位相差が丁度１周期分とされた状態であり前述した遅延ロック状態の一態様である。また、「ダイナミック保持」状態は上述した「停止期間」に相当する。
　「ダイナミック保持」状態においては、位相比較回路５とチャージポンプ回路６とマスタディレイライン２の動作が停止され、制御電圧Ｖｃｏｎｔが電圧値Ｖ１に調整された状態が維持される。
　但し、図７に示すように、コンデンサＣｌｐｆに蓄積された電荷はリーク成分等により徐々に減少していく。従って、マスタディレイライン２で付加される調整された所定の遅延が維持できなくなる。
　そこで、遅延時間についての所定の精度を維持できなくなる前に、即ち、制御電圧Ｖｃｏｎｔが低くなりすぎる前に、ＤＬＬ回路１は「位相比較」状態へと遷移する。
　「位相比較」状態への遷移は、所定条件が成立したことに応じて行われる。
　例えば、「ダイナミック保持」状態に遷移してから第２時間Ｔ２が経過した場合に所定条件が成立したと判定してもよい。
　或いは、制御電圧Ｖｃｏｎｔが所定の値に変化した場合、具体的には、電圧値Ｖ２を下回った場合に所定条件が成立したと判定してもよい。
　「位相比較」状態では、駆動制御部９から出力される駆動制御信号ＳｃｏｎｔがＨ信号とされることにより位相比較回路５とチャージポンプ回路６とマスタディレイライン２の動作が再開され、位相比較結果に応じて制御電圧Ｖｃｏｎｔが電圧値Ｖ１に再度調整される。
　ＤＬＬ回路１は、「起動」状態を経て「ダイナミック保持」状態へ遷移した後、「位相比較」状態と「ダイナミック保持」状態を交互に繰り返すことにより、遅延時間の制御精度を担保しつつ消費電力の削減を図る。
＜５．第２の実施の形態＞
　第２の実施の形態におけるＤＬＬ回路１Ａについて図８を参照して説明する。
　ＤＬＬ回路１Ａは、マスタディレイライン２Ａと制御電圧生成部４とを備えている。即ち、第１の実施の形態と比較してスレイブディレイライン３を備えていない点において相違する。
　制御電圧生成部４の構成は第１の実施の形態と同様の構成とされている。ただし、ローパスフィルタ７から出力される制御電圧Ｖｃｏｎｔは、マスタディレイライン２Ａのみに入力される。
　図８は、「起動」状態あるいは「位相比較」状態にあるＤＬＬ回路１Ａを示している。従って、駆動制御部９から出力される駆動制御信号ＳｃｏｎｔはＨ信号とされている。
　マスタディレイライン２Ａは、入力クロック信号ＣＬＫｉｎを１周期分遅延させた出力クロック信号ＣＬＫｏｕｔを出力する。
　また、マスタディレイライン２Ａは、入力クロック信号ＣＬＫｉｎを遅延させた１または複数種類の出力信号Ｓｏｕｔを出力する。
　図８に示す例では、出力信号Ｓｏｕｔは、入力クロック信号ＣＬＫｉｎに対する遅延時間が異なる複数種類の信号とされる。
　例えば、マスタディレイライン２Ａが有するそれぞれの遅延バッファＤＢから出力される信号が出力信号Ｓｏｕｔとして出力される。
　本例においては、マスタディレイライン２Ａは、Ｍ個の遅延バッファＤＢ１～ＤＢＭを有し、遅延バッファＤＢ１の出力信号が出力信号Ｓｏｕｔ１として出力され、遅延バッファＤＢ２の出力信号が出力信号Ｓｏｕｔ２として出力され、遅延バッファＤＢＭの出力信号が出力信号ＳｏｕｔＭとして出力される。
　ここで、「Ｎ」は自然数とされる。
　出力信号ＳｏｕｔＮは出力クロック信号ＣＬＫｏｕｔと同一の信号である。
　各出力信号Ｓｏｕｔは、例えば、図示しないセレクタに入力されることにより一つの出力信号Ｓｏｕｔを選択可能とされる。
　即ち、本実施の形態は、入力クロック信号ＣＬＫｉｎを遅延させた信号を利用したい場合に用いられる構成である。
　「ダイナミック保持」状態におけるＤＬＬ回路１Ａを図９に示す。
　図示するように、スイッチＳＷｋがＯＦＦに制御されると共に、駆動制御部９から駆動制御信号ＳｃｏｎｔとしてＬ信号が出力されることにより位相比較回路５とチャージポンプ回路６の動作が停止される。
　これにより、マスタディレイライン２Ａに印可される制御電圧Ｖｃｏｎｔが遅延ロック状態における電圧値で維持されると共に「ダイナミック保持」状態における消費電力の削減が図られる。
＜６．第３の実施の形態＞
　第３の実施の形態におけるＤＬＬ回路１Ｂは、第２の実施の形態のＤＬＬ回路１Ａと同様にスレイブディレイライン３を備えていない。また、第２の実施の形態のＤＬＬ回路１Ａと異なり、入力クロック信号ＣＬＫｉｎと異なる入力データ信号Ｄｉｎを遅延させた信号を出力する。
　ＤＬＬ回路１Ｂの構成例について図１０を参照して説明する。
　ＤＬＬ回路１Ｂは、入力信号を切り替えるセレクタＳＥＬと、制御電圧生成部４と、マスタディレイライン２Ｂを備えている。
　制御電圧生成部４の構成は上述した他の実施の形態と同様の構成であるため、説明を省く。
　図１０は、「起動」状態あるいは「位相比較」状態にあるＤＬＬ回路１Ｂを示している。駆動制御部９から出力される駆動制御信号ＳｃｏｎｔはＨ信号とされている。
　セレクタＳＥＬは、入力クロック信号ＣＬＫｉｎと入力データ信号Ｄｉｎの切り替えを行う。「起動」状態や「位相比較」状態においては、セレクタＳＥＬによって入力クロック信号ＣＬＫｉｎが選択される。
　この状態においては、制御電圧生成部４のスイッチＳＷｋがＯＮに制御されることにより、制御電圧Ｖｃｏｎｔの調整が行われている。マスタディレイライン２Ｂからは、入力クロック信号ＣＬＫｉｎを遅延させた出力クロック信号ＣＬＫｏｕｔが出力される。
　マスタディレイライン２Ｂは、Ｍ個の遅延バッファＤＢ１～ＤＢＭを有して構成されており、所定の遅延バッファＤＢから出力される信号が出力データ信号Ｄｏｕｔとされている。
　ここで、「Ｍ」は自然数とされる。
　なお、図１０においては、３段目の遅延バッファＤＢ３よりも後段であり、且つ、Ｍ段目の遅延バッファＤＢＭよりも前段の位置から出力データ信号Ｄｏｕｔが出力されているが、１段目の遅延バッファＤＢ１から出力される信号が出力データ信号Ｄｏｕｔとされてもよいし、２段目の遅延バッファＤＢ２から出力される信号が出力データ信号Ｄｏｕｔとされてもよいし、Ｍ段目の遅延バッファＤＢＭから出力される信号が出力データ信号Ｄｏｕｔとされてもよい。
　なお、「起動」状態や「位相比較」状態において出力データ信号Ｄｏｕｔとして出力される信号は、入力クロック信号ＣＬＫｉｎを遅延させた信号とされる。
　次に、「ダイナミック保持」状態におけるＤＬＬ回路１Ｂを図１１に示す。
　図示するように、制御電圧生成部４のスイッチＳＷｋがＯＦＦに制御されることにより、マスタディレイライン２Ｂに印可する制御電圧Ｖｃｏｎｔが遅延ロック状態における電圧値で維持される。
　また、駆動制御部９から出力される駆動制御信号ＳｃｏｎｔがＬ信号とされることにより位相比較回路５とチャージポンプ回路６の動作が停止される。
　これにより、ＤＬＬ回路１Ｂの消費電力の削減が図られる。
　また、セレクタＳＥＬにおいて入力データ信号Ｄｉｎが選択されることで、入力データ信号Ｄｉｎを所定時間遅延させた信号が出力データ信号Ｄｏｕｔとして出力される。
　このように、セレクタＳＥＬを設けることで、基準の遅延時間を設定する際に選択される信号と、設定された遅延時間に基づいて所定の遅延が付与される信号とを切り替えることができる。
＜７．第４の実施の形態＞
　先述した第３の実施の形態では、入力クロック信号ＣＬＫｉｎを１周期分遅らせるだけの遅延よりも大きな遅延を入力データ信号Ｄｉｎに対して付与することはできなかった。
　本実施の形態においては、より大きな遅延を入力データ信号Ｄｉｎに対して付与することが可能な構成について説明する。
　ＤＬＬ回路１Ｃは、ＤＬＬ回路１Ｂと同様に、セレクタＳＥＬとマスタディレイライン２Ｂと制御電圧生成部４とを備えている。また更に、ＤＬＬ回路１Ｃは、追加ディレイライン１０を備えている。
　図１２は、「起動」状態あるいは「位相比較」状態にあるＤＬＬ回路１Ｃを示している。従って、駆動制御部９から出力される駆動制御信号ＳｃｏｎｔはＨ信号とされている。
　追加ディレイライン１０は、マスタディレイライン２Ｂの後段に直列に設けられており、１または複数の遅延バッファＤＢを備えている。図１２においてはＭ’個の遅延バッファＤＢ１’～ＤＢＭ’を備えている。
　追加ディレイライン１０の各遅延バッファＤＢには制御電圧Ｖｃｏｎｔが印加されている。
　マスタディレイライン２Ｂと追加ディレイライン１０の接続点からは出力クロック信号ＣＬＫｏｕｔが出力される。
　制御電圧生成部４の構成は上述した他の実施の形態と同様の構成であるため、説明を省く。
　セレクタＳＥＬは、入力クロック信号ＣＬＫｉｎと入力データ信号Ｄｉｎの切り替えを行う。「起動」状態や「位相比較」状態において、セレクタＳＥＬによって入力クロック信号ＣＬＫｉｎが選択される。
　この状態においては、制御電圧生成部４のスイッチＳＷｋがＯＮに制御されることにより、制御電圧Ｖｃｏｎｔの調整が行われる。マスタディレイライン２Ｂからは、入力クロック信号ＣＬＫｉｎを遅延させた出力クロック信号ＣＬＫｏｕｔが出力される。
　次に、「ダイナミック保持」状態におけるＤＬＬ回路１Ｃを図１３に示す。
　図示するように、制御電圧生成部４のスイッチＳＷｋがＯＦＦに制御されることにより、マスタディレイライン２Ｂ及び追加ディレイライン１０に印可される制御電圧Ｖｃｏｎｔが遅延ロック状態における電圧値で維持される。
　また、駆動制御部９から出力される駆動制御信号ＳｃｏｎｔがＬ信号とされることにより位相比較回路５とチャージポンプ回路６の動作が停止される。
　これにより、ＤＬＬ回路１Ｃの消費電力の削減が図られる。
　また、セレクタＳＥＬにおいて入力データ信号Ｄｉｎが選択されることで、入力データ信号Ｄｉｎを所定時間遅延させた信号が出力データ信号Ｄｏｕｔとして出力される。
＜８．適用例＞
　対象物に照射したレーザ光の反射光に基づいて測距を行うＴｏＦ（Time of Flight）方式の一種であるｄＴｏＦ（direct ToF）方式において、上述したＤＬＬ回路１（１Ａ、１Ｂ、１Ｃ）が発光パルス信号の生成に用いられる例を説明する。
　具体的には、ＤＬＬ回路１を備えた発光パルス生成部ＰＧについて図１４を参照して説明する。
　発光パルス生成部ＰＧは、ｄＴｏＦにおける発光部に供給する発光用のパルス信号を生成する。このパルス信号を発光パルス信号ＰＳｅｍとする。
　発光パルス生成部ＰＧは、発振器１００とＰＬＬ（Phase Locked Loop）１０１と分周器１０２とＬＶＤＳ（Low Voltage Differential Signaling）受信器１０３とアンド回路１０４とＤＬＬ回路１を備えている。
　発振器１００は、例えば、水晶の圧電効果を利用して発振を起こす水晶発振子を備えて構成されている。発振器１００から出力される高周波の信号はＰＬＬ１０１において同期され、分周器１０２において分周されて、入力クロック信号ＣＬＫｉｎとしてＤＬＬ回路１に入力される。
　ＤＬＬ回路１においては、上述したように、入力クロック信号ＣＬＫｉｎに基づいた基準の遅延が付与されるようにマスタディレイライン２が調整されると共に、スレイブディレイライン３において基準の遅延に基づいた任意の遅延を入力データ信号Ｄｉｎに対して付与する。
　ＬＶＤＳ受信器１０３は、差動信号であるレーザパルス制御信号Ｓｌｐ、Ｓｌｎを受信して、基準パルス信号ＰＳを生成する。該基準パルス信号ＰＳは、発光部に供給する発光パルス信号ＰＳｅｍの生成に用いられる。
　具体的には、ＬＶＤＳ受信器１０３から出力された基準パルス信号ＰＳがアンド回路１０４に入力される。また、アンド回路１０４には、基準パルス信号ＰＳをスレイブディレイライン３で遅延させた信号（上述した出力データ信号Ｄｏｕｔ）が反転されて入力される。
　アンド回路１０４は、基準パルス信号ＰＳと反転された出力データ信号Ｄｏｕｔを論理演算して発光パルス信号ＰＳｅｍを出力する。
　発光パルス生成部ＰＧの後段に設けられた図示しない発光部は、発光パルス信号ＰＳｅｍに基づいてパルス発光を行う。
　基準パルス信号ＰＳとスレイブディレイライン３から出力される遅延信号（出力データ信号Ｄｏｕｔと、発光パルス信号ＰＳｅｍの関係について図１５に示す。
　幅Ｔｏｎの基準パルス信号ＰＳに対して、スレイブディレイライン３から出力される出力データ信号Ｄｏｕｔは時間ｄだけ遅延された信号とされる。
　出力データ信号Ｄｏｕｔの反転信号Ｄｏｕｔ’と基準パルス信号ＰＳが入力されるアンド回路１０４から出力される発光パルス信号ＰＳｅｍは、図示するように、幅ｄのパルス信号とされる。
　即ち、発光パルス信号ＰＳｅｍは、スレイブディレイライン３によって付与される遅延が短いほど幅が短いパルス信号とされる。
　ＤＬＬ回路１（１Ａ、１Ｂ、１Ｃ）は、ｄＴｏＦだけでなくｉＴｏＦ（indirect ToF）の発光パルス信号の生成にも用いることができる。
　また、それ以外にも、ＤＤＲ（Double Data Rate）規格のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などの各種のメモリ製品が備えるＤＬＬとして上述したＤＬＬ回路１（１Ａ、１Ｂ、１Ｃ）を用いることができる。
＜９．まとめ＞
　各種の実施の形態において説明したように、ＤＬＬ回路１（１Ａ、１Ｂ、１Ｃ）は、制御電圧Ｖｃｏｎｔに応じた遅延を入力クロック信号ＣＬＫｉｎに付与する第１遅延バッファ（遅延バッファＤＢ）を有し、第１遅延バッファを介して出力クロック信号ＣＬＫｏｕｔを出力する第１ディレイライン（マスタディレイライン２、２Ａ、２Ｂ）と、入力クロック信号ＣＬＫｉｎと出力クロック信号ＣＬＫｏｕｔとの位相比較を行う位相比較器８を有し、位相比較器８の出力（制御信号Ｖｕｐ、Ｖｄｏｗｎ）に基づいて制御電圧Ｖｃｏｎｔを生成する制御電圧生成部４と、制御電圧Ｖｃｏｎｔを保持するための電荷が蓄積される電荷蓄積部（コンデンサＣｌｐｆ）と、遅延ロック状態についての判定結果に基づいて位相比較器８の動作を停止させるための駆動制御信号Ｓｃｏｎｔを出力する駆動制御部９と、を備えたものである。
　上記構成により、ＤＬＬ回路１において遅延時間を決定づける制御電圧Ｖｃｏｎｔを、遅延ロック状態における電圧値Ｖ１に保持可能とされると共に、位相比較器８の動作を停止させることにより、所定の遅延を入力信号（入力クロック信号ＣＬＫｉｎ）に付加しつつ消費電力の削減を図ることができる。
　これにより、ＤＬＬ回路１を備えた電子機器のランニングコストを削減することができる。また、電子機器がバッテリなどを搭載する機器である場合には電子機器の動作時間を長時間化することができる。
　また、ダイナミック保持状態においては、位相比較器８やマスタディレイライン２に対する入力クロック信号ＣＬＫｉｎの供給を停止することが可能となる。これにより、入力クロック信号ＣＬＫｉｎの生成ブロックの設計自由度を向上させることができる。
　図７を参照して説明したように、駆動制御部９は、遅延ロック制御の開始から第１時間Ｔ１が経過した場合に遅延ロック状態と判定してもよい。
　これにより、制御電圧Ｖｃｏｎｔをモニタする回路や電圧の比較を行う回路等を備える必要がなく、ＤＬＬ回路１の回路規模を小さく保つことができる。
　上述したように、駆動制御部９は、制御電圧Ｖｃｏｎｔと目標電圧（電圧値Ｖ１）との差分が所定値未満となった場合に遅延ロック状態と判定してもよい。
　制御電圧Ｖｃｏｎｔと目標電圧との差分に基づいて遅延ロック状態か否かを判定することにより、判定誤りを防止することができる。
　図２等を参照して説明したように、制御電圧生成部４は、位相比較器８の出力に応じた電流制御を行うチャージポンプ回路６を備え、駆動制御部９は、遅延ロック状態の判定結果に基づいてチャージポンプ回路６の動作を停止させてもよい。
　これにより、ＤＬＬ回路１における消費電力をより削減することができる。
　図２等を参照して説明したように、駆動制御部９は、遅延ロック状態の判定結果に基づいて第１ディレイライン（マスタディレイライン２、２Ａ、２Ｂ）の動作を停止させてもよい。
　これにより、ＤＬＬ回路１における消費電力をより削減することができる。
　図７等を参照して説明したように、駆動制御部９は、位相比較器８の動作を停止した後に所定条件が成立したことに応じて位相比較器８の動作を再開させてもよい。
　これにより、リーク成分によって制御電圧Ｖｃｏｎｔが目標電圧（電圧値Ｖ１）から乖離し過ぎてしまい、遅延時間の精度が低下し過ぎてしまうことを防止することができる。
　上述したように、所定条件は、第２時間Ｔ２の経過とされてもよい。
　これにより、電圧値等のモニタを行う回路を備えずに済む。
　上述したように、所定条件は、制御電圧Ｖｃｏｎｔの絶対値が所定電圧（電圧値Ｖ２）よりも下回ることとされてもよい。
　これにより、制御電圧Ｖｃｏｎｔが下がりすぎてしまうこと或いは上がりすぎてしまうことを防止することができる。
　図２等を参照して説明したように、電荷蓄積部は、ローパスフィルタ７が有するコンデンサＣｌｐｆを用いて電荷を保持してもよい。
　例えば、ローパスフィルタ７が有するコンデンサＣｌｐｆの静電容量値を大きくすることにより、電荷蓄積部としての機能を併せ持たせることができる。
　ローパスフィルタ７が有するコンデンサＣｌｐｆが電荷蓄積部としての機能を備えることにより、電子部品の部品点数を削減しコスト削減を図ることができる。
　図１、図２等を参照して説明したように、ＤＬＬ回路１（１Ａ、１Ｂ、１Ｃ）は、制御電圧Ｖｃｏｎｔに応じた遅延を入力データ信号Ｄｉｎに対して付与する第２遅延バッファ（遅延バッファＤＢ）を有し、第２遅延バッファを介して出力データ信号Ｄｏｕｔを出力する第２ディレイライン（スレイブディレイライン３）を備えていてもよい。
　スレイブディレイライン３を備えることにより、入力クロック信号ＣＬＫｉｎ以外の入力データ信号Ｄｉｎに対して所定の遅延を付与することが可能となる。
　従って、各種の用途にＤＬＬ回路１を利用することが可能となる。
　第２の実施の形態において説明したように、ＤＬＬ回路１Ａにおいて、第１ディレイライン（マスタディレイライン２）は、第１遅延バッファ（遅延バッファＤＢ）を複数備え、Ｎ個の第１遅延バッファを介して出力データ信号Ｄｏｕｔを出力し、出力クロック信号ＣＬＫｏｕｔはＮ個とは異なるＭ個の第１遅延バッファを介して出力される信号とされてもよい。
　これにより、入力クロック信号ＣＬＫｉｎを遅延させた信号を出力することができる。また、スレイブディレイライン３を備える必要がなく、回路規模を小さく抑えることが可能となる。
　第３の実施の形態や第４の実施の形態において説明したように、ＤＬＬ回路１Ｂ、１Ｃにおいては、入力クロック信号ＣＬＫｉｎと入力データ信号Ｄｉｎを切り替えるセレクタＳＥＬを備え、第１ディレイライン（マスタディレイライン２Ｂ）は、第１遅延バッファ（遅延バッファＤＢ）を複数備え、セレクタＳＥＬによって入力クロック信号ＣＬＫｉｎが選択されている場合にＭ個の第１遅延バッファを介して出力クロック信号ＣＬＫｏｕｔを出力し、セレクタＳＥＬによって入力データ信号Ｄｉｎが選択されている場合にＭ個とは異なるＮ個の第１遅延バッファを介して出力データ信号Ｄｏｕｔを出力してもよい。
　即ち、マスタディレイライン２Ｂが第１の実施の形態におけるスレイブディレイライン３の機能を併せ持つことで、スレイブディレイライン３を構成する電子部品を削減することができ、コスト削減及び回路の小規模化を図ることができる。
　また、ディレイラインの共通化によりマスタディレイライン２とスレイブディレイライン３の特性のばらつき等を考慮する必要がなくなり、遅延時間の精度向上を図ることができる。
　更に、ＤＬＬ回路１Ｂ、１Ｃに入力される二つの信号（入力クロック信号ＣＬＫｉｎと入力データ信号Ｄｉｎ）のうちの一方がセレクタＳＥＬによって選択されるため、二つの信号の干渉をケアする必要がなくなり、回路設計の自由度を向上させることができる。
　第４の実施の形態において説明したように、ＤＬＬ回路１Ｃにおいては、Ｎ個はＭ個よりも大きな数値とされ、少なくとも（Ｎ－Ｍ）個の第１遅延バッファ（遅延バッファＤＢ１’～ＤＢＭ’）を備えた追加ディレイライン１０を備えていてもよい。
　これにより、入力クロック信号ＣＬＫｉｎに付与する遅延量よりも大きな遅延量を入力データ信号Ｄｉｎに付与することができる。
　従って、ＤＬＬ回路１Ｃを幅広い状況において利用することができる。
　第４の実施の形態において説明したように、駆動制御部９は、セレクタＳＥＬによって入力データ信号Ｄｉｎが選択された状態において位相比較器８の動作を停止させてもよい。
　これにより、入力データ信号Ｄｉｎに対して所定の遅延量が付与されている状態においてＤＬＬ回路１Ｃの消費電力を削減することができる。
　上述したＤＬＬ回路１（１Ａ、１Ｂ、１Ｃ）を備えた電子機器としては各種の例が考えられる。例えば、発光装置の発光制御に用いられる発光パルス信号ＰＳｅｍを生成するためにＤＬＬ回路１を備えていてもよい。
　即ち、発光装置は、発光部と、発光部に供給する発光パルス信号ＰＳｅｍを生成しＤＬＬ回路１を有する発光パルス生成部ＰＧと、を備え、ＤＬＬ回路１は、制御電圧Ｖｃｏｎｔに応じた遅延を入力クロック信号ＣＬＫｉｎに付与する第１遅延バッファ（遅延バッファＤＢ）を有し、第１遅延バッファを介して出力クロック信号ＣＬＫｏｕｔを出力する第１ディレイライン（マスタディレイライン２、２Ａ、２Ｂ）と、入力クロック信号ＣＬＫｉｎと出力クロック信号ＣＬＫｏｕｔとの位相比較を行う位相比較器８を有し、位相比較器８の出力に基づいて制御電圧Ｖｃｏｎｔを生成する制御電圧生成部４と、制御電圧Ｖｃｏｎｔを保持するための電荷が蓄積される電荷蓄積部（コンデンサＣｌｐｆ）と、遅延ロック状態の判定結果に基づいて位相比較器８の動作を停止させるための駆動制御信号Ｓｃｏｎｔを出力する駆動制御部９と、を備える。
　このような発光装置においては、上述した各種の効果を得ることができる。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
　また、上述した各例はいかように組み合わせてもよく、各種の組み合わせを用いた場合であっても上述した種々の作用効果を得ることが可能である。
＜１０．本技術＞
　本技術は以下のような構成を採ることもできる。
（１）
　制御電圧に応じた遅延を入力クロック信号に付与する第１遅延バッファを有し、前記第１遅延バッファを介して出力クロック信号を出力する第１ディレイラインと、
　前記入力クロック信号と前記出力クロック信号との位相比較を行う位相比較器を有し、前記位相比較器の出力に基づいて前記制御電圧を生成する制御電圧生成部と、
　前記制御電圧を保持するための電荷が蓄積される電荷蓄積部と、
　遅延ロック状態についての判定結果に基づいて前記位相比較器の動作を停止させるための駆動制御信号を出力する駆動制御部と、を備えた
　ＤＬＬ回路。
（２）
　前記駆動制御部は、遅延ロック制御の開始から第１時間が経過した場合に前記遅延ロック状態と判定する
　上記（１）に記載のＤＬＬ回路。
（３）
　前記駆動制御部は、前記制御電圧と目標電圧との差分が所定値未満となった場合に前記遅延ロック状態と判定する
　上記（１）に記載のＤＬＬ回路。
（４）
　制御電圧生成部は、前記位相比較器の出力に応じた電流制御を行うチャージポンプ回路を備え、
　前記駆動制御部は、前記遅延ロック状態の判定結果に基づいて前記チャージポンプ回路の動作を停止させる
　上記（１）から上記（３）の何れかに記載のＤＬＬ回路。
（５）
　前記駆動制御部は、前記遅延ロック状態の判定結果に基づいて前記第１ディレイラインの動作を停止させる
　上記（１）から上記（４）の何れかに記載のＤＬＬ回路。
（６）
　前記駆動制御部は、前記位相比較器の動作を停止した後に所定条件が成立したことに応じて前記位相比較器の動作を再開させる
　上記（１）から上記（５）の何れかに記載のＤＬＬ回路。
（７）
　前記所定条件は、第２時間の経過とされた
　上記（６）に記載のＤＬＬ回路。
（８）
　前記所定条件は、前記制御電圧の絶対値が所定電圧よりも下回ることとされた
　上記（６）に記載のＤＬＬ回路。
（９）
　前記電荷蓄積部は、前記ローパスフィルタが有するコンデンサを用いて電荷を保持する
　上記（１）から上記（８）の何れかに記載のＤＬＬ回路。
（１０）
　前記制御電圧に応じた遅延を入力データ信号に対して付与する第２遅延バッファを有し、前記第２遅延バッファを介して出力データ信号を出力する第２ディレイラインを備えた
　上記（１）から上記（９）の何れかに記載のＤＬＬ回路。
（１１）
　前記第１ディレイラインは、
　前記第１遅延バッファを複数備え、
　Ｎ個の前記第１遅延バッファを介して出力データ信号を出力し、
　前記出力クロック信号は前記Ｎ個とは異なるＭ個の前記第１遅延バッファを介して出力される信号とされた
　上記（１）から上記（４）、上記（６）から上記（９）の何れかに記載のＤＬＬ回路。
（１２）
　前記入力クロック信号と入力データ信号を切り替えるセレクタを備え、
　前記第１ディレイラインは、
　前記第１遅延バッファを複数備え、
　前記セレクタによって前記入力クロック信号が選択されている場合にＭ個の前記第１遅延バッファを介して前記出力クロック信号を出力し、
　前記セレクタによって前記入力データ信号が選択されている場合に前記Ｍ個とは異なるＮ個の前記第１遅延バッファを介して出力データ信号を出力する
　上記（１）から上記（４）、上記（６）から上記（９）の何れかに記載のＤＬＬ回路。
（１３）
　前記Ｎ個は前記Ｍ個よりも大きな数値とされ、
　少なくとも（Ｎ－Ｍ）個の前記第１遅延バッファを備えた追加ディレイラインを備えた
　上記（１２）に記載のＤＬＬ回路。
（１４）
　前記駆動制御部は、前記セレクタによって前記入力データ信号が選択された状態において前記位相比較器の動作を停止させる
　上記（１２）から上記（１３）の何れかに記載のＤＬＬ回路。
（１５）
　発光部と、
　前記発光部に供給する発光パルス信号を生成しＤＬＬ回路を有する発光パルス生成部と、を備え、
　前記ＤＬＬ回路は、
　制御電圧に応じた遅延を入力クロック信号に付与する第１遅延バッファを有し、前記第１遅延バッファを介して出力クロック信号を出力する第１ディレイラインと、
　前記入力クロック信号と前記出力クロック信号との位相比較を行う位相比較器を有し、前記位相比較器の出力に基づいて前記制御電圧を生成する制御電圧生成部と、
　前記制御電圧を保持するための電荷が蓄積される電荷蓄積部と、
　遅延ロック状態についての判定結果に基づいて前記位相比較器の動作を停止させるための駆動制御信号を出力する駆動制御部と、を備えた
　発光装置。
１、１Ａ、１Ｂ、１Ｃ　ＤＬＬ回路
２、２Ａ、２Ｂ　マスタディレイライン（第１ディレイライン）
３　スレイブディレイライン（第２ディレイライン）
４　制御電圧生成部
６　チャージポンプ回路
７　ローパスフィルタ
８　位相比較器
９　駆動制御部
１０　追加ディレイライン
ＤＢ１、ＤＢ２、ＤＢ３、ＤＢＭ、ＤＢ１’、ＤＢＭ’　遅延バッファ（第１遅延バッファ）
ＤＢ１、ＤＢ２、ＤＢ３、ＤＢＮ　遅延バッファ（第２遅延バッファ）
ＣＬＫｉｎ　入力クロック信号
ＣＬＫｏｕｔ　出力クロック信号
Ｄｉｎ　入力データ信号
Ｄｏｕｔ　出力データ信号
Ｖｃｏｎｔ　制御電圧
Ｃｌｐｆ　コンデンサ（電荷蓄積部）
Ｓｃｏｎｔ　駆動制御信号
ＳＥＬ　セレクタ
ＰＧ　発光パルス生成部
Ｔ１　第１時間
Ｔ２　第２時間

Claims (15)

  1. 　制御電圧に応じた遅延を入力クロック信号に付与する第１遅延バッファを有し、前記第１遅延バッファを介して出力クロック信号を出力する第１ディレイラインと、
    　前記入力クロック信号と前記出力クロック信号との位相比較を行う位相比較器を有し、前記位相比較器の出力に基づいて前記制御電圧を生成する制御電圧生成部と、
    　前記制御電圧を保持するための電荷が蓄積される電荷蓄積部と、
    　遅延ロック状態についての判定結果に基づいて前記位相比較器の動作を停止させるための駆動制御信号を出力する駆動制御部と、を備えた
    　ＤＬＬ回路。
  2. 　前記駆動制御部は、遅延ロック制御の開始から第１時間が経過した場合に前記遅延ロック状態と判定する
    　請求項１に記載のＤＬＬ回路。
  3. 　前記駆動制御部は、前記制御電圧と目標電圧との差分が所定値未満となった場合に前記遅延ロック状態と判定する
    　請求項１に記載のＤＬＬ回路。
  4. 　制御電圧生成部は、前記位相比較器の出力に応じた電流制御を行うチャージポンプ回路を備え、
    　前記駆動制御部は、前記遅延ロック状態の判定結果に基づいて前記チャージポンプ回路の動作を停止させる
    　請求項１に記載のＤＬＬ回路。
  5. 　前記駆動制御部は、前記遅延ロック状態の判定結果に基づいて前記第１ディレイラインの動作を停止させる
    　請求項１に記載のＤＬＬ回路。
  6. 　前記駆動制御部は、前記位相比較器の動作を停止した後に所定条件が成立したことに応じて前記位相比較器の動作を再開させる
    　請求項１に記載のＤＬＬ回路。
  7. 　前記所定条件は、第２時間の経過とされた
    　請求項６に記載のＤＬＬ回路。
  8. 　前記所定条件は、前記制御電圧の絶対値が所定電圧よりも下回ることとされた
    　請求項６に記載のＤＬＬ回路。
  9. 　前記電荷蓄積部は、前記ローパスフィルタが有するコンデンサを用いて電荷を保持する
    　請求項１に記載のＤＬＬ回路。
  10. 　前記制御電圧に応じた遅延を入力データ信号に対して付与する第２遅延バッファを有し、前記第２遅延バッファを介して出力データ信号を出力する第２ディレイラインを備えた
    　請求項１に記載のＤＬＬ回路。
  11. 　前記第１ディレイラインは、
    　前記第１遅延バッファを複数備え、
    　Ｎ個の前記第１遅延バッファを介して出力データ信号を出力し、
    　前記出力クロック信号は前記Ｎ個とは異なるＭ個の前記第１遅延バッファを介して出力される信号とされた
    　請求項１に記載のＤＬＬ回路。
  12. 　前記入力クロック信号と入力データ信号を切り替えるセレクタを備え、
    　前記第１ディレイラインは、
    　前記第１遅延バッファを複数備え、
    　前記セレクタによって前記入力クロック信号が選択されている場合にＭ個の前記第１遅延バッファを介して前記出力クロック信号を出力し、
    　前記セレクタによって前記入力データ信号が選択されている場合に前記Ｍ個とは異なるＮ個の前記第１遅延バッファを介して出力データ信号を出力する
    　請求項１に記載のＤＬＬ回路。
    　但し、Ｎ及びＭは自然数とされている。
  13. 　前記Ｎ個は前記Ｍ個よりも大きな数値とされ、
    　少なくとも（Ｎ－Ｍ）個の前記第１遅延バッファを備えた追加ディレイラインを備えた
    　請求項１２に記載のＤＬＬ回路。
  14. 　前記駆動制御部は、前記セレクタによって前記入力データ信号が選択された状態において前記位相比較器の動作を停止させる
    　請求項１２に記載のＤＬＬ回路。
  15. 　発光部と、
    　前記発光部に供給する発光パルス信号を生成しＤＬＬ回路を有する発光パルス生成部と、を備え、
    　前記ＤＬＬ回路は、
    　制御電圧に応じた遅延を入力クロック信号に付与する第１遅延バッファを有し、前記第１遅延バッファを介して出力クロック信号を出力する第１ディレイラインと、
    　前記入力クロック信号と前記出力クロック信号との位相比較を行う位相比較器を有し、前記位相比較器の出力に基づいて前記制御電圧を生成する制御電圧生成部と、
    　前記制御電圧を保持するための電荷が蓄積される電荷蓄積部と、
    　遅延ロック状態についての判定結果に基づいて前記位相比較器の動作を停止させるための駆動制御信号を出力する駆動制御部と、を備えた
    　発光装置。
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