JP5262414B2 - 信号発生器、画像読取装置および画像形成装置 - Google Patents

Description

本発明は、読取画質を向上できるクロック信号を生成する信号発生器、読取画質を向上できる画像読取装置および画像形成装置に関する。

一般に、原稿画像を読み取る画像読取装置では、原稿台に載置された原稿を露光装置によって露光し、その原稿の反射光をラインイメージセンサに入射させて原稿を読み取り、該ラインイメージセンサから出力されるアナログ画像信号をサンプリングし、デジタル信号に変換して読取画像データを形成している（例えば、特許文献１参照）。

図１１は、画像読取装置の光学系の構成例を示している。

図１１において、画像読取装置の筐体１の上面には、コンタクトガラス２（原稿台）が配設されており、このコンタクトガラス２には、読取原稿３が載置される。通常、読取原稿３の背面には、読取原稿３の読取面をコンタクトガラス２へ密着させるための圧板が設けられているが、図１１では、省略している。また、コンタクトガラス２の左端（読取開始位置）には、シェーディング補正用の白基準画像を構成するため白基準板４が設けられている。

ランプ５は、読取原稿３の原稿面を照明するものであり、原稿面からの反射光は、第１ミラー６、第２ミラー７、および、第３ミラー８を順次反射して、レンズ１１に導かれ、レンズ１１により集束されて、読取制御基板１２に設けられたＣＣＤラインイメージセンサ１３に照射される。

また、ランプ５と第１ミラー６は、第１キャリッジ９に搭載されて副走査方向ＳＳへ往復移動されるとともに、第２ミラー７および第３ミラー８は、第２キャリッジ１０に搭載されて副走査方向ＳＳへ往復移動する。また、コンタクトガラス２からＣＣＤラインイメージセンサ１３までの光路長を維持するために、第２キャリッジ１０は、第１キャリッジ９の１／２の速度で移動される。

また、スキャナモータ１４は、第１キャリッジ９および第２キャリッジ１０を駆動するためのものである。

図１２は、ＣＣＤラインイメージセンサ１３の出力信号からデジタル画像信号を得るまでの読取制御基板１２のブロック図を示す。

まず、ＣＣＤラインイメージセンサ１３から駆動パルスに同期して画像信号Ｖｅ（偶数番目），Ｖｏ（奇数番目）が出力され、エミッタフォロワ回路１６ａ，１６ｂを介し、コンデンサ１７ａ，１７ｂによって交流結合される。交流結合後のオフセット電位は、クランプ回路１８ａ，１８ｂにより直流再生される。

その後、サンプルホールド回路（Ｓ／Ｈ）１９ａ，１９ｂによって外部からのタイミング信号に応じて画像信号の電圧レベルをサンプルホールドして、２系統の画像信号Ｖｅ（偶数番目画素），Ｖｏ（奇数番目画素）の信号レベルを連続した（ＣＣＤラインイメージセンサ１３のリセットノイズ等を除去した）画像信号に変換する。

ＣＣＤ出力のオフセットレベル（無光状態での画像信号レベル）は黒オフセット補正回路２０ａ，２０ｂにて適正なアナログオフセットが印加され、画像信号の負側の飽和を防いでいる。

その後、画像信号Ｖｅ，Ｖｏの電圧レベルを、ある所定のレベルになるように増幅回路（ＰＧＡ）２１ａ，２１ｂにて信号増幅し、アナログ／デジタル変換回路（ＡＤＣ）２２ａ，２２ｂによって１０ビットのデジタル画像データＤｅ，Ｄｏに変換され、マルチプレクス回路（ＭＰＸ）２３においてｅｖｅｎ（偶数番目）／ｏｄｄ（奇数番目）画素の合成がなされる。

通常、クランプ回路１８ａ，１８ｂ、サンプルホールド回路１９ａ，１９ｂ、黒オフセット補正回路２０ａ，２０ｂ、増幅回路２１ａ，２１ｂ、アナログ／デジタル変換回路２２ａ，２２ｂは集積化され信号処理集積回路装置（ＡＦＥ；Ａｎａｌｏｇ Ｆｒｏｎｔ
Ｅｎｄ）２４に構成されている。

こうして得られた１０ｂｉｔの画像データは、ＩＦ部（図示略）を介して後段の画像処理部（図示略）に伝送され、この画像処理部により、シェーディング補正や、ガンマ補正などのデジタル処理が施される。

また、ＣＣＤラインイメージセンサ１３および信号処理集積回路装置２４の駆動に必要なタイミング信号（φ１，φ２，ＳＨ，φ２Ｌ，ＣＰ，ＲＳ，ＳＰＬ）はタイミング信号発生回路２５にて生成される。なお、これらのタイミング信号については、後述する。

ＣＣＤラインイメージセンサ１３および信号処理集積回路装置２４の駆動のタイミング信号は、外部のＣＰＵ（図示略）からタイミング信号発生回路２５間の通信ラインを介して、タイミング信号発生回路２５のレジスタにデータをセットし、その値によって駆動タイミングを調整することが可能である。

タイミング信号発生回路２５は、水晶振動子などの発振器２６の出力を基準クロック信号として使用する。また、周波数拡散クロック発生回路２７によって、基準クロックは周波数拡散（後述）が施されている。

さて、このような従来の画像読取装置においては、画素密度が高くなるほど、また、画像の読取スピードが速くなるほど、画像を読み取るＣＣＤラインイメージセンサ１３などの光電変換素子や、その後段で光電変換素子が出力する画像信号に各種信号処理を施す信号処理集積回路装置２４を駆動するときのクロック周波数が高くなってしまい、それに伴い電磁波の不要輻射が多くなるという不具合があった。

そこで、これらの不具合を防止するため、クロック周波数を生成するのに用いる発振器の後段に周波数拡散をする部品（図１２の場合は周波数拡散クロック発生回路２７）を設けたり、発振器内部に周波数拡散機能を設けたりすることにより、周波数のピーク部分の不要輻射強度（放射ノイズ）を低減する方法が提案されている。

即ち、図１３の波形Ｓ１に示すようなスペクトル特性のクロック周波数は、周波数拡散器によりクロックを周波数拡散させることで図１３の波形Ｓ２に示すようなスペクトル特性となり、不要輻射強度（放射ノイズ）は格段に低減する。

しかし、前記従来の画像読取装置の回路構成において、アナログ系の前記タイミング信号発生回路に周波数拡散クロック発生回路２７を使用すると、ＣＣＤ出力波形の変化が原因で、同一濃度のレベルの画像を読み取った場合でも画像信号のレベルが１主走査ライン中で周期的に変動し、レベルの高低が発生してしまった。この現象について、図１４を参照して説明する。

従来より、ＣＣＤ駆動クロックとして、発振精度が５０ｐｐｍ〜１００ｐｐｍといった高精度の基準クロックから生成することが一般であるが、不要輻射強度の不具合への対策で周波数拡散を行った場合には、図１４（ｂ）に示すように横軸を時間、縦軸を周波数とすると、時間経過と共に周波数が変化することになる。即ち、基準クロックの周波数(基準周波数)を中心として、±０．５％、±１．０％といった所定の幅で滑らかに周波数が推移するように構成されている。

このように、規則正しい周波数拡散周期（変調周期）をもっており、基準周波数に対してクロック周期が短くなる方向（高周波側：＋側周期）へ所定の変調幅分変化した後は、同じ特性カーブに沿ってクロック周期が長くなる方向（低周波側：−側）へ所定の変調幅分変化するといった変調サイクルを繰り返し、基準周波数に戻る。

これにより、変調周期の１／２毎に基準周波数と位相があうタイミングが発生することになる。

図１４（ａ）は、この変調周期に対する画像レベルの変動を示しており、横軸を時間、縦軸を画像レベルとした場合、変調周期に同期して画像レベルが変動する。

図１４（ａ），（ｂ）では、１ライン中での画像レベルの変動を示したが、これを何ラインも繰り返していると、結果として図１５に示すようにレベルの高低がスジＫＫ１，ＫＫ２として読取画像に細かく表われ、人間の目にはモアレ状になって見えてくるという不具合となる。

このような不具合、つまり変調周期に同期した画像レベルの変動要因として以下２つが大きな要因として分かっている。
（１）ＣＣＤ出力のオフセットレベルの変動
（２）サンプリングポイントのズレ

まず、「（１）ＣＣＤ出力のオフセットレベルの変動」について説明する。

図１６は、ＣＣＤラインイメージセンサ１３を駆動するためのタイミングチャートの例である。

ＣＣＤラインイメージセンサ１３で駆動に必要なタイミングクロックは、フォトダイオードから得られた信号電荷をアナログシフトレジスタで電荷転送を行う為の転送クロックφ１，φ２、転送された信号電荷を電圧変換し、ＣＣＤ外に出力するソースフォロワ回路に設けられているフローティングキャパシタを画素毎にリセットするＲＳクロック、ＣＣＤ出力波形のオフセットレベルを決めるＣＰクロック、電荷転送の最終段に必要なφ２Ｌクロック、露光時間と露光時間の間にフォトダイオードにたまった電荷をアナログシフトレジスタに転送するＳＨ信号、信号処理集積回路装置２４においてサンプルホールド回路のタイミングを規定するＳＰＬクロックがある。

これらのうち、ＲＳクロックおよびＣＰクロックは、装置を高速駆動していくと必ずオーバーラップ領域が発生してしまう。このとき実際にＣＣＤラインイメージセンサ１３の出力波形のオフセットレベルを決めるのはＲＳクロックの立下りエッジからＣＰクロックの立下りエッジの期間となる。

いま、ＲＳクロックとＣＰクロックに周波数拡散がかかっていると、その影響でＲＳクロックの立下りエッジからＣＰクロックの立下りエッジの期間が周期的な変化が発生することになる（図１７参照）。これによりＣＣＤ出力のオフセットレベルが変調周期に同期して変動してしまい、結果的に、前記の画像データの変動となって表われてしまう。

次に、「（２）サンプリングポイントのズレ」について説明する。

ＣＣＤアナログ出力はφ２Ｌクロックの立下りエッジを基準にある一定時間（出力遅延時間）分遅れて、その画像信号出力期間が始まる（図１８参照）。この期間をサンプルホールド回路においてサンプルホールドするのであるが、φ２ＬクロックおよびＳＰＬクロックに周波数拡散がかかっていると、φ２Ｌ立下りエッジからＳＰＬ立下りエッジの期間が変調周期に同期して変化することになる。

出力遅延時間は一定なので、アナログ波形上のサンプルポイントも僅かながらであるが周期的にずれてしまう。図１８上では画像信号出力期間は平坦に記してあるが、実際のＣＣＤ波形の出力期間はなまった波形になっており、サンプルポイントがずれると、アナログ／デジタル変換された後のデジタル画像信号出力は変化してしまう。これにより変調周期に同期した画像データの変動を生んでしまう。
特開２００５−１５１２９６号公報

本発明は、上記に鑑みてなされたものであって、不要輻射強度の不具合への対策で周波数拡散を行った場合に生じる不具合を解消することができる信号発生器、画像読取装置および画像形成装置を提供すること目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる信号発生器は、時間的に連続したクロック信号を発生させるクロック信号発生部と、前記クロック信号発生部によって発生したクロック信号を周波数変調させた周波数拡散クロック信号を発生させる周波数拡散クロック信号発生部と、発生した周波数拡散クロック信号から、周波数拡散の影響の無い固定遅延を生成し、生成した固定遅延の遅延量に応じて前記周波数拡散クロック信号の位相を遅延させる信号遅延部と、を備えたことを特徴とする。
本発明にかかる画像読取装置は、読取画像の光像を受光して受光量に応じたアナログ画像信号を出力する光電変換素子と、前記アナログ画像信号をサンプリングして連続したアナログ画像信号にし、必要な電圧量に増幅するアナログ処理回路と、前記アナログ処理回路の出力を量子化してデジタル画像信号を生成するアナログ／デジタル変換回路と、時間的に連続したクロック信号を発生させるクロック発振器と、前記発振器によって発生したクロック信号を周波数変調させて周波数拡散クロック信号を発生させる周波数拡散クロック信号発生部と、前記周波数拡散クロック信号発生部から前記光電変換素子および前記アナログ処理回路を駆動する複数の駆動クロック信号を発生させるクロック信号発生部と、前記複数の駆動クロック信号のうち少なくとも１つについて、当該駆動クロック信号とは別の駆動クロック信号の特定のエッジタイミングを基準として周波数拡散の影響の無い固定遅延を生成し、前記固定遅延を当該駆動クロック信号に与えて所望のタイミングを得る信号遅延部と、を備えたことを特徴とする。
本発明にかかる画像形成装置は、読取画像の光像を受光して受光量に応じたアナログ画像信号を出力する光電変換素子と、前記アナログ画像信号をサンプリングして連続したアナログ画像信号にし、必要な電圧量に増幅するアナログ処理回路と、前記アナログ処理回路の出力を量子化してデジタル画像信号を生成するアナログ／デジタル変換回路と、時間的に連続したクロック信号を発生させるクロック発振器と、前記発振器によって発生したクロック信号を周波数変調させて周波数拡散クロック信号を発生させる周波数拡散クロック信号発生部と、前記周波数拡散クロック信号発生部から前記光電変換素子および前記アナログ処理回路を駆動する複数の駆動クロック信号を発生させるクロック信号発生部と、前記複数の駆動クロック信号のうち少なくとも１つについて、当該駆動クロック信号とは別の駆動クロック信号の特定のエッジタイミングを基準として周波数拡散の影響の無い固定遅延を生成し、前記固定遅延を当該駆動クロック信号に与えて所望のタイミングを得る信号遅延部と、前記デジタル画像信号に基づいて画像形成を行う画像形成部と、を備えたことを特徴とする。

本発明によれば、例えば、ある２クロック間のエッジ間の時間が周波数変調の影響で変化させると特性が変化してしまうような部分に対して、片方のクロックのエッジを使って固定遅延を生成し、その遅延量をつかってもう片方のクロックのエッジを生成することによって、２クロック間のエッジ間の時間が周波数変調がかかっても変化しないようにすることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる信号発生器、画像読取装置および画像形成装置の最良な実施の形態を詳細に説明する。なお、以下に示す実施の形態では、本発明の信号発生器を、スキャナを備えた画像読取装置に適用した例を示すが、スキャナを備え、かつスキャナで読み取ることにより生成されたアナログ画像信号をデジタル画像信号に変換して画像形成を行う複写機、スキャナ装置、ファクシミリ装置、およびコピー機能、スキャナ機能およびファクシミリ機能を一つの筐体に収容した複合機等の画像形成装置にも適用することが可能である。

（実施の形態１）
図１は、実施の形態１にかかる画像読取装置におけるＣＣＤラインイメージセンサ１３の出力信号からデジタル画像信号を得るまでの読取制御基板１２のブロック図を示す。なお、同図において、図１２と同一部分および相当する部分には、同一符号を付して、説明を省略する。

本実施の形態では、タイミング信号発生回路２５では、ＳＳＣＧ２７からの出力を源振クロックとして、ＰＬＬ回路２５ｈにより逓倍された後、クロックφ１，φ２、ＳＨ、クロックφ２Ｌを形成するデバイダ／位相調整回路２５ａ、リセット信号ＲＳ（ＲＳクロック）とクランプ信号ＣＰ＿ｏｒｇ（ＣＰ＿ｏｒｇクロック）を形成するデバイダ／位相調整回路２５ｂ、クランプ回路１８ａ，１８ｂに出力する信号ＣＬＰを形成するデバイダ／位相調整回路２５ｃ、サンプルホールド回路（Ｓ／Ｈ）１９ａ，１９ｂに出力するサンプルホールドパルスＳＰＬを形成するデバイダ／位相調整回路２５ｄ、アナログ／デジタル変換回路（ＡＤＣ）２２ａ，２２ｂに出力する変換タイミング信号ＡＤＣＬＫを形成するデバイダ／位相調整回路２５ｅ、マルチプレクサ回路（ＭＰＸ）２３に出力する信号を形成するデバイダ／位相調整回路２５ｆに出力され、それぞれのデバイダ／位相調整回路２５ａ〜２５ｆにより、適宜に分周されて、必要なタイミング信号（タイミングクロック）が形成される。各クロックはＰＬＬ内部の逓倍クロック単位でパルス幅、位相が調整可能となっている。

ここで、クロックφ１、φ２は、ＣＣＤラインイメージセンサ１３内のフォトダイオードアレイから得られた信号電荷をアナログシフトレジスタに転送した後、アナログシフトレジスタ上で電荷転送を行うための転送クロックである。ＳＨ信号は、露光時間と露光時間の間にフォトダイオードに蓄積された電荷をアナログシフトレジスタに転送するためのタイミング信号である。クロックφ２Ｌは、アナログシフトレジスタ最終段のアウトプットゲートのＯＮタイミングを定める最終段転送クロックであり、このタイミングでフローティングキャパ下にう電荷が転送される。リセット信号ＲＳは、ＣＣＤラインイメージセンサ１３内に設けられ、画像信号をＣＣＤラインイメージセンサ１３外に出力するためのソースフォロワ回路に設けられたフローティングキャパシタの電圧を、画像信号の１画素毎に初期状態に戻すタイミングクロックである。ＣＰ信号は、ＣＣＤラインイメージセンサ１３の出力波形のオフセット電圧を決定するための内部のクランプタイミングを決定するためのタイミングクロックである。

複数あるＣＣＤラインイメージセンサ１３および信号処理集積回路装置２４のタイミングクロックのうち、ＣＣＤラインイメージセンサ１３を駆動するＣＰクロックの一方のエッジタイミング（すなわち、立上りエッジタイミングまたは立下がりエッジタイミング）は、初期段階としてタイミング信号発生回路２５から出力されるＲＳクロックの一方のエッジタイミングと同じタイミングで生成しておいて、その初期段階のＣＰクロックをＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路３１にて遅延させたものを最終的なＣＰクロックとしてＣＣＤラインイメージセンサ１３に入力している。

ここで、ＣＰ＿ｏｒｇクロックおよびＲＳクロックの生成について説明する。図２は、ＣＰ＿ｏｒｇクロックおよびＲＳクロックを生成するデバイダ／位相調整回路２５ｂの構成を示す回路図である。

発振器（ＯＳＣ）２６の源振クロックをＳＳＣＧ２７で受けて、そのクロックに周波数変調をかけて、ＰＬＬ回路２５ｈに入力する。そして、ＰＬＬ回路２５ｈにより必要周波数にまで逓倍したクロックＰＬＬ＿ｃｋを生成し、分周回路２５１に入力する。

分周回路２５１ではＰＬＬ＿ｃｋを８分周した８つの等間隔に位相がずれた８分周クロック１〜８を生成する。

そして、セレクタＣＰ＿ｏｒｇ１（符号２５２ａ）およびセレクタＣＰ＿ｏｒｇ２（符号２５２ｂ）においてＣＰ＿ｏｒｇクロックで発生させたいクロックエッジの位相に相当する８分周クロックを選択する。そして、セレクタによって選択された２本の８分周クロックの排他的論理和をＥＸ−ＯＲ回路２５４で算出することによって目的のＣＰ＿ｏｒｇクロックを生成する。
ＲＳクロックも同様に、セレクタＲＳ１（符号２５３ａ）およびセレクタＲＳ２（符号２５３ｂ）においてＲＳクロックで発生させたいクロックエッジの位相に相当する８分周クロックを選択する。そして、セレクタによって選択された２本の８分周クロックの排他的論理和をＥＸ−ＯＲ回路２５５で算出することによって目的のＲＳクロックを生成する。

ここで、セレクタＣＰ＿ｏｒｇ１，セレクタＣＰ＿ｏｒｇ２，セレクタＲＳ１，セレクタＲＳ２等のセレクタに対するセレクト信号はタイミング信号発生回路２５内部のレジスタ部（不図示）から入力される。レジスタ部へは、タイミング信号発生回路２５の外部のＣＰＵからのシリアル通信によって適当な値が書き込まれる。

図３は、ＰＬＬ＿ｃｋ、８分周クロック、ＣＰ＿ｏｒｇクロック、ＲＳクロックのタイミングチャートである。この図３のタイミングチャートでは、ＣＰ＿ｏｒｇクロックは８分周クロック１と８分周クロック４を選択した場合を示し、ＲＳクロックは８分周クロック２と８分周クロック４を選択した場合を示している。

次に、ＤＬＬ回路３１について説明する。図４は、ＤＤＬ回路３１の構成の一例を示している。

入力されるＣＰ＿ｏｒｇクロック（タイミング信号発生回路２５から出力されるＣＰクロック）信号は、遅延要素を６４段直列接続してなる遅延回路３２に入力される。遅延回路３２の最終段の出力は、位相比較器（ＰＣ）３３の一方の入力端に加えられている。

また、遅延回路３２の各段の出力は、遅延セレクタ３４により、いずれか１つが選択されて、出力回路を構成する排他的論理和回路３５の一方の入力端に加えられている。この排他的論理和回路３５の他方の入力端には、ＣＰ＿ｏｒｇクロックの立下がりエッジから固定遅延を生成するか立上りエッジから固定遅延を生成するかを指定するための信号ＥＳが加えられている。

また、遅延セレクタ３４が選択する遅延量の指定は、遅延量レジスタ３６に記憶される遅延量設定値ＤＬＹによりなされる。遅延量レジスタ３６は、この遅延量設定値ＤＬＹを保存するためのものであり、記憶される遅延量設定値ＤＬＹは、例えば、ＣＰＵなどの外部装置から適宜に書き換えることができる。

また、入力されるＣＰ＿ｏｒｇクロックは、入力回路を構成する排他的論理和回路３７の一方の入力端に加えられている。また、排他的論理和回路３７の他方の入力端には、ＣＰ＿ｏｒｇクロックの立下がりエッジから固定遅延を生成するか立上りエッジから固定遅延を生成するかを指定するための信号ＥＳが加えられている。

排他的論理和回路３７の出力は、位相比較器３３の他方の入力端に加えられている。位相比較器３３は、入力される２つの信号の位相差に応じた信号を出力し、その出力信号は、ループフィルタ３８により、ノイズが除去された状態で、遅延回路３２の各段の遅延要素に加えられる。

ループフィルタ３８の周波数特性は、ＳＳＣＧ２７の変調周波数を通過させない（減衰させる）特性であり、そのカットオフ周波数は、ＳＳＣＧ２７の変調周波数より十分に小さい周波数となっている。より具体的には、一例として、ループフィルタ３８の各定数Ｒ１，Ｒ２，Ｃは、次のように決定される。
カットオフ周波数＝１／２πＣ（Ｒ１＋Ｒ２）
ＳＳＣＧ（周波数拡散クロック発生回路）変調周波数＝３０ｋＨｚ
（カットオフ周波数が３０ｋＨｚ小さくなるようにＲ，Ｃを設定する）

このように、外部よりＣＰ＿ｏｒｇクロックを入力して、その立下りエッジ間で、１周期を６４分割する遅延量を生成する。最大遅延量を位相比較器３３にフィードバックし、その位相差を電圧量として出力し、ループフィルタ３８でノイズ除去をして１ステップ当りの遅延量を更新する。このような帰還をかけることによってＣＰ＿ｏｒｇクロック１周期を等間隔に６４等分する遅延量が得られる。このため、固定遅延の遅延量は、ＳＳＣＧ２７による周波数拡散の際の変調に応答せず、従って、周波数拡散の変調周期の影響を受けない値となる。

遅延量を立上りエッジ基準で生成したい場合は、ＥＳ端子の論理を切り換えればよい。またＣＰ＿ｏｒｇクロックはＳＳＣＧ２７による周波数拡散がかかっているので、位相比較器３３の出力はＳＳＣＧ２７の変調周期に同期して変動している。しかしループフィルタ３８の周波数特性がＳＳＣＧ２７の変調周波数を通過させない（減衰させる）特性にしているため、得られる遅延ステップは、周波数変調がかかったＣＰ＿ｏｒｇクロックの平均周期を６４等分したものとなる。

そして、図５に示すように、０〜６３（６４段）のうち、遅延量設定値ＤＬＹで指定された遅延量で外部にＣＰクロックとして出力される。このときのＣＰ＿ｏｒｇクロックの立下りエッジからＣＰクロックの立下りエッジは周波数拡散クロック発生回路２７の周波数拡散の影響のない、安定した遅延差となっている。

このようにして、本実施の形態では、ＣＣＤラインイメージセンサ１３に入力されるＲＳクロックの立下りエッジ（ＣＰ＿ｏｒｇの立下りエッジと同位相）からＣＰクロックの立下りエッジの期間が、ＤＬＬ回路３１で周波数拡散の変調周期の影響を受けない一定の遅延量に規定されるので、ＳＳＣＧ２７による周波数拡散の影響を除去することができ、ＣＣＤ出力のオフセットレベルが変動するような不具合を解消することができる。その結果、従来装置で生じていた画像データの変動を抑制することができ、読取画像の画質を向上することができる。

（実施の形態２）
図６は、実施の形態２にかかる画像読取装置におけるＣＣＤラインイメージセンサ１３の出力信号からデジタル画像信号を得るまでの読取制御基板１２のブロック図を示す。なお、同図において、図１，１２と同一部分および相当する部分には、同一符号を付して、説明を省略する。

本実施の形態では、タイミング信号発生回路２５では、ＳＳＣＧ２７出力を源振クロックとして、内部でＰＬＬ回路（図示略）によって逓倍し、その逓倍クロックを分周して、ＣＣＤラインイメージセンサ１３および信号処理集積回路装置２４の各駆動クロックを生成している。各クロックはＰＬＬ内部の逓倍クロック単位でパルス幅、位相が調整可能となっている。

複数あるＣＣＤラインイメージセンサ１３および信号処理集積回路装置２４のタイミングクロックのうち、サンプルホールド回路１９ａ，１９ｂを駆動するＳＰＬクロックは、タイミング信号発生回路２５から出力されるＳＰＬ＿ｏｒｇクロックをＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路４１で遅延させることで生成している。このときＳＰＬ＿ｏｒｇクロックの一方のエッジタイミング（すなわち、立下りエッジタイミングまたは立上りエッジタイミング）は、同じくタイミング信号発生回路２５から出力される最終段シフトパルス信号（φ２Ｌクロック）の一方のエッジタイミングと同じタイミングで生成しておく。

図７は、ＤＤＬ回路４１の構成の一例を示している。

入力されるＳＰＬ＿ｏｒｇクロック（タイミング信号発生回路２５から出力されるＳＰＬクロック）信号は、遅延要素を６４段直列接続してなる遅延回路４２に入力される。遅延回路４２の最終段の出力は、位相比較器（ＰＣ）４３の一方の入力端に加えられている。

また、遅延回路４２の各段の出力は、遅延セレクタ４４により、いずれか１つが選択されて、出力回路を構成する排他的論理和回路４５の一方の入力端に加えられている。この排他的論理和回路４５の他方の入力端には、ＳＰＬ＿ｏｒｇクロックの立下がりエッジから固定遅延を生成するか立上りエッジから固定遅延を生成するかを指定するための信号ＥＳが加えられている。

また、遅延セレクタ４４が選択する遅延量の指定は、遅延量レジスタ４６に記憶される遅延量設定値ＤＬＹによりなされる。遅延量レジスタ４６は、この遅延量設定値ＤＬＹを保存するためのものであり、その記憶内容は、例えば、ＣＰＵなどの外部装置から適宜に書き換えることができる。

また、入力されるＳＰＬ＿ｏｒｇクロックは、入力回路を構成する排他的論理和回路４７の一方の入力端に加えられている。また、排他的論理和回路４７の他方の入力端には、ＳＰＬ＿ｏｒｇクロックの立下がりエッジから固定遅延を生成するか立上りエッジから固定遅延を生成するかを指定するための信号ＥＳが加えられている。

排他的論理和回路４７の出力は、位相比較器４３の他方の入力端に加えられている。位相比較器４３は、入力される２つの信号の位相差に応じた信号を出力し、その出力信号は、ループフィルタ４８により、ノイズが除去された状態で、遅延回路４２の各段の遅延要素に加えられる。

ループフィルタ４８の周波数特性は、ＳＳＣＧ２７の変調周波数を通過させない（減衰させる）特性であり、そのカットオフ周波数は、ＳＳＣＧ２７の変調周波数より十分に小さい周波数となっている。より具体的には、一例として、ループフィルタ４８の各定数Ｒ１，Ｒ２，Ｃは、次のように決定される。
カットオフ周波数＝１／２πＣ（Ｒ１＋Ｒ２）
ＳＳＣＧ（周波数拡散クロック発生回路）変調周波数＝３０ｋＨｚ
（カットオフ周波数が３０ｋＨｚ小さくなるようにＲ，Ｃを設定する）

かかる算出式は、周波数拡散の変調周波数に応答しない定数としており、これにより、周波数拡散のかかったクロックを基準クロックとしても、周波数拡散の影響の無い固定遅延を生成することが可能になる。

このように、外部よりＳＰＬ＿ｏｒｇクロックを入力して、その立下りエッジ間で、１周期を６４分割する遅延量を生成する。最大遅延量を位相比較器４３にフィードバックし、その位相差を電圧量として出力し、ループフィルタ４８でノイズ除去をして遅延ステップを再設定する。このような帰還をかけることによってＳＰＬ＿ｏｒｇクロック１周期を等間隔に６４等分する遅延量が得られる。

遅延量を立上りエッジ基準で生成したい場合は、ＥＳ端子の論理を切り換えればよい。またＳＰＬ＿ｏｒｇクロックはＳＳＣＧ２７による周波数拡散がかかっているので、位相比較器４３の出力はＳＳＣＧ２７の変調周期に同期して変動している。しかしループフィルタ４８の周波数特性がＳＳＣＧ２７の変調周波数を通過させない（減衰させる）特性にしているため、得られる遅延ステップは、周波数変調がかかったＳＰＬ＿ｏｒｇクロックの平均周期を６４等分したものとなる。

そして、図８に示すように、０〜６３（６４段）のうち、遅延量設定値ＤＬＹで指定された遅延量で外部にＳＰＬクロックとして出力される。このときのＳＰＬ＿ｏｒｇクロックの立下りエッジからＳＰＬクロックの立下りエッジは周波数拡散クロック発生回路２７の周波数拡散の影響のない、安定した遅延差となっている。

このようにして、本実施の形態では、ＣＣＤラインイメージセンサ１３に入力されるφ２Ｌクロックの立下りエッジ（ＳＰＬ＿ｏｒｇの立下りエッジと同位相）からＳＰＬクロックの立下りエッジの期間が、ＤＬＬ回路４１で周波数拡散の変調周期の影響を受けない一定の遅延量に規定されるので、ＳＳＣＧ２７による周波数拡散の影響を除去することができる。このため、φ２Ｌクロックの片エッジと、ＳＰＬクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）の間の時間の時間を固定とし、画像スジをおさえることができ読取画像の画質を向上することができる。

（実施の形態３）
図９は、実施の形態３にかかる信号処理装置の一例を示している。本実施の形態では、周波数拡散クロック発生回路２７、タイミング信号発生回路９２５、ＤＤＬ回路３１、および、ＤＤＬ回路４１を１つの半導体集積回路装置（ＡＳＩＣ）５０に構成したものである。

また、タイミング信号発生回路９２５は、周波数拡散クロック発生回路２７から出力されるクロック信号を逓倍するＰＬＬ回路９２５ａ、信号ＳＨを形成するゲート生成回路９２５ｂ、クロックφ１、φ２を形成するデバイダ／位相調整回路９２５ｃ、クロックＲＳを形成するデバイダ／位相調整回路９２５ｄ、クロックＣＰを形成するデバイダ／位相調整回路９２５ｅ、クロックφ２Ｌを形成するデバイダ／位相調整回路９２５ｆ、クランプ回路１８ａ，１８ｂを作動する信号を形成するゲート生成回路９２５ｇ、クロックＳＰＬを形成するデバイダ／位相調整回路９２５ｈ、アナログ／デジタル変換器２２ａ，２２ｂを駆動するクロックを形成するデバイダ／位相調整回路９２５ｉ、および、マルチプレクサ２３を駆動するクロックを形成するデバイダ／位相調整回路９２５ｊから構成されている。

このような実施の形態３の信号処理装置によれば、実施の形態１で説明したＤＬＬ回路３１と実施の形態２で説明したＤＬＬ回路４１の双方を備えているので、実施の形態１の効果と実施の形態２の効果を同時に実現することができる。

（変形例）
図１０は、実施の形態３の変形例の信号処理装置の一例を示している。本変形例では、信号処理集積回路装置２４、周波数拡散クロック発生回路２７、タイミング信号発生回路９２５、ＤＤＬ回路３１、および、ＤＤＬ回路４１を１つの半導体集積回路装置（ＡＳＩＣ）６０に構成したものである。

以上説明したように、上記実施の形態によれば、ある２クロック間のエッジ間の時間が周波数変調の影響で変化させると特性が変化してしまうような部分に対して、一方のクロックのエッジタイミングから固定遅延を生成し、その遅延量（固定遅延）を使って他方のクロックのエッジを生成することによって、２クロック間のエッジ間の時間が、周波数変調がかかっても変化しないようにできる。

また、ＲＳクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）と、ＣＰクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）の間の時間が周波数変調の影響で変化すると、ＣＣＤ出力のオフセット電圧が変調周期に応じて変化してしまい、それが読取画像にスジを出してしまうが、ＤＬＬを採用してＲＳクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）を使って固定遅延生成し、その遅延量を使ってＣＰクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）のタイミングを生成する（このとき遅延量ゼロの時のＣＰクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）とＲＳクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）は同位相にする。）ことによって、ＲＳクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）と、ＣＰクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）の間の時間の時間を固定とし、画像スジをおさえることができる。

また、φ２Ｌクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）と、ＳＰＬクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）の間の時間が周波数変調の影響で変化すると、ＣＣＤアナログ画像信号の画像信号出力期間中のホールドポイントが変調周期に応じて変化してしまい、サンプリングレベルが変調周期に応じて変化してしまい、それが読取画像にスジを出してしまうが、ＤＬＬを採用してφ２Ｌクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）を使って固定遅延生成し、その遅延量を使ってＳＰＬクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）のタイミングを生成する（このとき遅延量ゼロの時のφ２Ｌクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）とＳＰＬクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）は同位相にする。）ことによって、φ２Ｌクロックの片エッジと、ＳＰＬクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）の間の時間の時間を固定とし、画像スジをおさえることができる。

また、２つのクロックのエッジ間の時間を、クロックに周波数変調がかかっている状態であっても、それの影響を受けない固定時間とするために、基準となるクロックのエッジからＤＬＬ回路にて固定遅延を生成する際、位相比較のズレ量を遅延量に反映する際、ループフィルタの定数を周波数拡散の変調周波数に応答しない定数とすることによって、周波数拡散のかかったクロックを基準クロックとしても、その影響の無い固定遅延を生成することが可能になり、画像スジをおさえることができる。

また、２つのクロックのうち、遅延させたい方のクロックの遅延量を信号発生器外部からＣＰＵを介した制御によって任意に調整可能とすることによって、使用しているデバイス（ＣＣＤ）の仕様に合わせたタイミングを形成することができる。

また、基準となる方のクロックの一方のエッジ（立上りエッジもしくは立下りエッジ）を基準として固定遅延を生成する際、そのエッジの立上りエッジと使うか、立下りエッジを使うかをセレクトできるようにすることによって、使用しているデバイス（ＣＣＤ）の仕様に合わせたタイミングを形成することができる。

また、クロックに周波数変調をかけるＳＳＣＧ素子の変調周波数（変調周期）は、拡散幅、入力クロックの周波数によって変化するものである。そこで、使用する変調周波数にあわせて、ＤＬＬのループフィルタの定数を、使用する変調周波数がカットできるような定数に変更することで、あらゆる種類のＳＳＣＧ素子に対応することができる。

また、クロック発生手段、周波数変調クロック生成手段（ＳＳＣＧ）、固定遅延生成手段（ＤＬＬ）を同一パッケージ内に集積化（ＩＣ）することによって、少ない実装面積、低コストで前記装置を形成することができる。

また、クロック発生手段、周波数変調クロック生成手段（ＳＳＣＧ）、固定遅延生成手段（ＤＬＬ）およびアナログ信号処理を行うＡＦＥ部を同一パッケージ内に集積化（ＩＣ）することによって、少ない実装面積、低コストで前記装置を形成することができる。

なお、上述した実施の形態では、スキャナ単体に対して、本発明を適用しているが、スキャナ機能を備えた画像形成装置、例えば、複写機やファクシミリ装置や複合機などについても、本発明を同様にして適用することができる。

実施の形態１にかかる画像読取装置におけるＣＣＤラインイメージセンサ１３の出力信号からデジタル画像信号を得るまでの読取制御基板１２の構成例を示すブロック図である。 ＣＰ＿ｏｒｇクロックおよびＲＳクロックを生成するデバイダ／位相調整回路２５ｂの構成を示す回路図である。 ＰＬＬ＿ｃｋ、８分周クロック、ＣＰ＿ｏｒｇクロック、ＲＳクロックのタイミングチャートである。 実施の形態１のＤＤＬ回路の構成の一例を示したブロック図である。 実施の形態１のＤＤＬ回路の動作について説明するための波形図である。 実施の形態２にかかる画像読取装置におけるＣＣＤラインイメージセンサ１３の出力信号からデジタル画像信号を得るまでの読取制御基板１２の構成例を示すブロック図である。 実施の形態２のＤＤＬ回路の構成を示したブロック図である。 実施の形態２のＤＤＬ回路の動作について説明するための波形図である。 実施の形態３にかかる信号処理装置の一例を示したブロック図である。 実施の形態３の変形例にかかる信号処理装置の一例を示したブロック図である。 画像読取装置の光学系の一例を示した概略構成図である。 ＣＣＤラインイメージセンサ１３の出力信号からデジタル画像信号を得るまでの読取制御基板１２の従来例の構成を示したブロック図である。 周波数拡散の作用を説明するための波形図である。 不要輻射強度の不具合への対策で周波数拡散を行った場合の不具合を説明するための波形図である。 不要輻射強度の不具合への対策で周波数拡散を行った場合の不具合を説明するための概略図である。 ＣＣＤラインイメージセンサ１３を駆動例を示したタイミングチャートである。 「ＣＣＤ出力のオフセットレベルの変動」について説明するための波形図である。 「サンプリングポイントのズレ」について説明するための波形図である。

符号の説明

１３ ＣＣＤラインイメージセンサ
２４ 信号処理集積回路装置
２５，９２５ タイミング信号発生回路
２６ 発振器（ＯＳＣ）
２７ 周波数拡散クロック発生回路（ＳＳＣＧ）
３１，４１ ＤＤＬ回路

Claims (8)

1. 時間的に連続したクロック信号を発生させるクロック信号発生部と、
   前記クロック信号発生部によって発生したクロック信号を周波数変調させた周波数拡散クロック信号を発生させる周波数拡散クロック信号発生部と、
   発生した周波数拡散クロック信号から、周波数拡散の影響の無い固定遅延を生成し、生成した固定遅延の遅延量に応じて前記周波数拡散クロック信号の位相を遅延させる信号遅延部と、
   を備えたことを特徴とする信号発生器。
2. 前記信号遅延部は、周波数拡散クロック信号に基づく信号のノイズを除去するフィルタ回路を備え、前記フィルタ回路による出力信号に基づいて、前記遅延量を更新することを特徴とする請求項１に記載の信号発生器。
3. 前記フィルタ回路は、前記周波数拡散クロック信号発生部の変調周波数を遮断する特性を有することを特徴とする請求項２に記載の信号発生器。
4. 読取画像の光像を受光して受光量に応じたアナログ画像信号を出力する光電変換素子と、
   前記アナログ画像信号をサンプリングして連続したアナログ画像信号にし、必要な電圧量に増幅するアナログ処理回路と、
   前記アナログ処理回路の出力を量子化してデジタル画像信号を生成するアナログ／デジタル変換回路と、
   時間的に連続したクロック信号を発生させるクロック発振器と、
   前記発振器によって発生したクロック信号を周波数変調させて周波数拡散クロック信号を発生させる周波数拡散クロック信号発生部と、
   前記周波数拡散クロック信号発生部から前記光電変換素子および前記アナログ処理回路を駆動する複数の駆動クロック信号を発生させるクロック信号発生部と、
   前記複数の駆動クロック信号のうち少なくとも１つについて、当該駆動クロック信号とは別の駆動クロック信号の特定のエッジタイミングを基準として周波数拡散の影響の無い固定遅延を生成し、前記固定遅延を当該駆動クロック信号に与えて所望のタイミングを得る信号遅延部と、
   を備えたことを特徴とする画像読取装置。
5. 前記信号遅延部は、前記複数の駆動クロック信号のうち前記光電変換素子に供給するクランプ信号の一方のエッジを、前記複数の駆動クロック信号のうち前記光電変換素子に供給するリセット信号の一方のエッジと同一タイミングで生成するとともに、前記リセット信号の一方のエッジのタイミングを基準に周波数拡散の影響の無い固定遅延を生成し、前記固定遅延を前記クランプ信号に与えて所望のクランプ信号タイミングを形成することを特徴とする請求項４に記載の画像読取装置。
6. 前記信号遅延部は、前記アナログ処理回路に供給するサンプリングクロック信号の一方の片エッジを、前記アナログ処理回路に供給する最終段シフトパルス信号の一方のエッジと同一タイミングで生成するとともに、前記最終段シフトパルス信号の一方のエッジのタイミングを基準に周波数拡散の影響の無い固定遅延を生成し、前記サンプリングクロック信号に前記固定遅延を与えて所望のサンプリングクロック信号タイミングを形成することを特徴とする請求項４または５に記載の画像読取装置。
7. 前記信号遅延部は、周波数拡散クロック信号に基づく信号のノイズを除去するフィルタ回路を備え、前記フィルタ回路による出力信号に基づいて、前記遅延量を決定することを特徴とする請求項４〜６のいずれか一つに記載の画像読取装置。
8. 読取画像の光像を受光して受光量に応じたアナログ画像信号を出力する光電変換素子と、
   前記アナログ画像信号をサンプリングして連続したアナログ画像信号にし、必要な電圧量に増幅するアナログ処理回路と、
   前記アナログ処理回路の出力を量子化してデジタル画像信号を生成するアナログ／デジタル変換回路と、
   時間的に連続したクロック信号を発生させるクロック発振器と、
   前記発振器によって発生したクロック信号を周波数変調させて周波数拡散クロック信号を発生させる周波数拡散クロック信号発生部と、
   前記周波数拡散クロック信号発生部から前記光電変換素子および前記アナログ処理回路を駆動する複数の駆動クロック信号を発生させるクロック信号発生部と、
   前記複数の駆動クロック信号のうち少なくとも１つについて、当該駆動クロック信号とは別の駆動クロック信号の特定のエッジタイミングを基準として周波数拡散の影響の無い固定遅延を生成し、前記固定遅延を当該駆動クロック信号に与えて所望のタイミングを得る信号遅延部と、
   前記デジタル画像信号に基づいて画像形成を行う画像形成部と、
   を備えたことを特徴とする画像形成装置。

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