JP2001298580A - 撮像装置、画像処理装置、及び固体撮像素子の駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】固体撮像素子における放射ノイズを低減する。 【解決手段】固体撮像素子（ＣＣＤ）の出力段に所定周
期の第１のクロック（ｃｌｋ）に従って生成される第１
の駆動パルス（φ２Ｂ、ＲＳ）を供給する駆動パルス生
成部９０７と、固体撮像素子の前記出力段以外の全部又
は一部に周波数変調された第２のクロック（ｓｃｌｋ）
に従って生成される第２の駆動パルス（φ１、φ２）を
供給する変調駆動パルス生成部９０６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、撮像装置、画像処
理装置、及び固体撮像素子の駆動方法に関する。

【０００２】

【従来の技術】電子機器では、高い発振精度を有するク
ロックに従って生成された制御・駆動クロックを用いて
各部の動作が制御される。特に、デジタル複写機では、
生産性が重視されるため、各部の動作を制御するための
クロックの周波数も高速化される傾向にある。

【０００３】一方で、駆動周波数の高速化は放射ノイズ
の増大を齎す。例えば、デジタル複写機では、放射ノイ
ズの発生源としてＣＣＤラインセンサが挙げられる。

【０００４】図１は、ＣＣＤラインセンサの構造を示す
図である。図１を参照して放射ノイズの発生原因につい
て説明する。図１において、１０１は光電変換を行うフ
ォトダイオード、１０２はフォトダイオード１０１で発
生した電荷を転送レジスタ１０３に転送するためのシフ
トゲートである。転送レジスタ１０３は、電荷の水平転
送を行うレジスタであり、φ１及びφ２パルスの２相駆
動によって電荷を転送する。転送レジスタ１０３の最後
尾のゲートは、独立したφ２Ｂパルスで駆動される。こ
れは電荷電圧変換器１０４に対する信号電荷の転送を高
速に行うためのゲートである。

【０００５】電荷電圧変換器１０４は、転送レジスタ１
０３から転送されてくる電荷を電圧に変換する変換器で
あり、基本構成はコンデンサとスイッチから成り、ＲＳ
パルスに従って画素単位にコンデンサの電位を基準電位
にリセットしながら各画素毎に信号を出力する。１０５
は出力アンプ、１０６は出力端子である。

【０００６】以上の構成において、転送レジスタ１０３
の転送段数は、解像度が４００ｄｐｉであれば例えば５
０００段、６００ｄｐｉであれば例えば７５００段であ
り、φ１パルス及びφ２パルスが印加される信号ライン
の負荷容量は、ＲＳパルスやφ２Ｂパルスが印加される
信号ラインに比べて非常に大きな値となる。

【０００７】一般的には、ＲＳパルスやφ２Ｂパルスが
印加される信号ラインの負荷容量が１０〜３０ｐＦ程度
であるのに対して、φ１パルスやφ２パルスが印加され
る信号ラインの負荷容量は１０００ｐＦ以上にも及ぶ。
そのため、一本の転送レジスタを並列に両側から駆動す
るなどの工夫がなされている。

【０００８】したがって、ＣＣＤラインセンサを駆動す
る上では、転送レジスタ１０３の負荷容量がゲートアレ
イなどに比べて極端に大きく、しかも、高速に駆動する
必要があるため、過渡的な電流量が多く、これが放射ノ
イズの主要な発生源の１つになっている。

【０００９】この様な放射ノイズに対する対策の１つと
してＳＳＣＧ（Spectrum Spread Clock Generator）と
呼ばれる周波数変調ＩＣが用いられる場合がある。ＳＳ
ＣＧは、周波数が一定のクロックに対して一定周期で連
続的に周波数変調をかけることにより、特定周波数の放
射強度のピークを低下させることができる。

【００１０】図２は、ＳＳＣＧ（Spectrum Spread Cloc
k Generator）の基本的な回路構成を示すブロック図で
ある。図２において、２０１は入力端子であり、基準ク
ロックが印加される。２０２は入力クロックをバッファ
リングするバッファ、２０３は入力クロックを１／Ｒ分
周する分周器であり、Ｒは変調制御回路２０４によって
設定される。

【００１１】２０５は位相比較器、２０６は位相比較器
２０５出力によって制御される可変周波数発振器（以
下、ＶＣＯという）、２０７はＶＣＯ２０５の出力を１
／Ｎ分周する分周器である。ここでＮは固定の値であ
る。

【００１２】分周器２０７の出力は、位相比較器２０５
のもう一方の入力端子に供給され、これにより分周器２
０３の出力周波数と分周器２０７の出力周波数が等しく
なるようにＶＣＯ２０６が制御される。２０８は出力端
子である。

【００１３】入力端子２０１から入力されるクロック信
号の周波数が１０ＭＨｚの場合、出力端子２０８から出
力される周波数ｆは、次の関係式で示される。

【００１４】ｆ＝Ｎ／Ｒ×１０ＭＨｚ ここで、Ｎ＝１０００で、Ｒ＝９９０〜１０１０の範囲
で変調制御回路２０４によってＲを変化させた場合、出
力周波数は９．９０１〜１０．１０１ＭＨｚの範囲で変
調される。

【００１５】図３は、変調のプロファイルの一例を示し
たものである。これは変調制御回路２０４が分周比Ｒを
変更する周期に相当する。図３では、入力信号に対して
変調レンジで１．０％、該入力信号の周波数に対して±
０．５％の変調が行われる場合を示している。

【００１６】図４は、ＳＳＣＧを用いることで得られる
ノイズの放射強度の低減効果を模式的に示す図である。
一般的に、ＳＳＣＧを用いることによって数ｄＢ程度の
ノイズ低減効果を期待することができる。

【００１７】

【発明が解決しようとする課題】しかし、ＳＳＣＧを使
用して周波数変調を行い、その出力である変調クロック
に従って生成された駆動パルスによってＣＣＤラインセ
ンサなどの固体撮像素子を駆動した場合、図３に示すよ
うなＳＳＣＧの変調周期に同期した低周波ノイズが重畳
される場合がある。

【００１８】この問題は、ＳＳＣＧによる周波数変動が
次のように作用するために発生する。 （１）ＳＳＣＧの変調周期に応じた電圧（電流）変動が
システム全体で発生し、これが相関二重サンプリング
（ＣＤＳ）回路、クランプ回路及びＡＤ変換回路などの
アナログ処理回路の基準バイアスに影響を及ぼす。変調
周期変動の伝達は、回路構成や基板条件などによって異
なり、変動レベルや位相はデバイス固有のものとなる。 （２）上記の（１）によりＣＣＤラインセンサ及び相関
二重サンプリング回路などの画素単位の駆動パルスは、
ＳＳＣＧの変調周期に応じたレベル及び位相の変動を受
ける。 （３）上記の（２）により画素単位の信号抽出の際にＳ
ＳＣＧの変調周期の影響を受けて低周波ノイズが発生す
る。

【００１９】本発明は、上記の問題点に鑑みてなされた
ものであり、例えば、固体撮像素子を含む撮像装置にお
ける放射ノイズを低減することを目的とする。

【００２０】

【課題を解決するための手段】本発明の第１の側面に係
る撮像装置は、固体撮像素子を含む撮像装置であって、
前記固体撮像素子の出力段に所定周期の第１のクロック
に従って生成される第１の駆動パルスを供給する第１の
駆動パルス供給手段と、前記固体撮像素子の前記出力段
以外の全部又は一部に周波数変調された第２のクロック
に従って生成される第２の駆動パルスを供給する第２の
駆動パルス供給手段とを備えることを特徴とする。

【００２１】本発明の第１の側面に係る撮像装置は、例
えば、前記第１のクロックを周波数変調して前記第２の
クロックを生成する周波数変調手段を更に備えることが
好ましい。

【００２２】本発明の第１の側面に係る撮像装置におい
て、前記周波数変調手段は、例えばＳＳＣＧ（Spectrum
Spread Clock Generator）を含むことが好ましい。

【００２３】本発明の第１の側面に係る撮像装置におい
て、前記第１の駆動パルス供給手段は、例えば、前記第
１のクロックに従って区間信号を生成し、該区間信号に
基づいて前記第１の駆動パルスを生成することが好まし
い。

【００２４】本発明の第１の側面に係る撮像装置におい
て、前記第２の駆動パルス供給手段は、例えば、前記第
１のクロックに従って生成される区間信号に基づいて、
前記第２のクロックに同期した第２の駆動パルスを生成
し、前記固体撮像素子の前記出力段以外の全部又は一部
に供給することが好ましい。

【００２５】本発明の第１の側面に係る撮像装置は、例
えば、前記第１の駆動パルスと前記第２の駆動パルスと
の位相差を調整する位相差調整手段を更に備えることが
好ましい。

【００２６】本発明の第１の側面に係る撮像装置におい
て、例えば、前記第１の駆動パルスと前記第２の駆動パ
ルスとの平均的な位相差を調整する位相差調整手段を更
に備えることが好ましい。

【００２７】本発明の第１の側面に係る撮像装置におい
て、例えば、前記第１の駆動パルス供給手段は、前記区
間信号を所定時間だけ遅延させて前記第１の駆動パルス
を生成することが好ましい。

【００２８】本発明の第１の側面に係る撮像装置におい
て、前記第２の駆動パルスには、例えば複数種の駆動パ
ルスが含まれることが好ましい。

【００２９】本発明の第２の側面に係る画像処理装置
は、上記の本発明の第１の側面に係る撮像装置と、該撮
像装置によって撮像された画像を処理する処理手段とを
備えることを特徴とする。

【００３０】本発明の第３の側面に係る固体撮像素子の
駆動方法は、前記固体撮像素子の出力段に所定周期の第
１のクロックに従って生成される第１の駆動パルスを供
給すると共に、前記固体撮像素子の前記出力段以外の全
部又は一部に周波数変調された第２のクロックに従って
生成される第２の駆動パルスを供給することを特徴とす
る。

【００３１】

【発明の実施の形態】図５は、本発明の好適な実施の形
態に係る３ラインカラーＣＣＤラインセンサ（固体撮像
素子）のブロック図である。図５において、５０１ｒ、
５０１ｇ、５０１ｂは、それぞれＲ（Ｒｅｄ）、Ｇ（Ｇ
ｒｅｅｎ）、Ｂ（Ｂｌｕｅ）のフォトダイオードであ
る。フォトダイオード５０１ｒ、５０１ｇ、５０１ｂ
は、例えば、それぞれ７５００個の有効画素を有し、こ
れによりＡ４縦サイズを６００ｄｐｉで読み取ることが
できる。各フォトダイオード５０１ｒ、５０１ｇ、５０
１ｂからの電荷読み出しプロセスは基本的に同一である
ので、ここでは説明を簡略化するためにＲのフォトダイ
オード５０１ｒからの読み出しプロセスについてのみ説
明する。

【００３２】Ｒのフォトダイオード５０１ｒに蓄積され
た電荷は、偶数画素と奇数画素とに分離されて、それぞ
れ読み出される。偶数画素に蓄積された電荷はシフトゲ
ート５０３ｒを介して転送レジスタ５０５ｒに転送され
る。転送レジスタ５０５ｒは、電荷を電荷変換器５０７
ｒ方向に水平転送し、転送された電荷は、電荷変換器５
０７ｒで電圧変換され、出力端子５１１ｒからＲ．ＥＶ
ＥＮ信号として出力される。

【００３３】一方、奇数画素の電荷は、シフトゲート５
０２ｒを介して転送レジスタ５０４ｒに転送され、転送
された電荷は、電荷変換器５０６ｒで電圧変換され、出
力端子５１０ｒからＲ．ＯＤＤ信号として出力される。

【００３４】シフトゲート５０２ｒ及び５０３ｒは、入
力端子５１４ｒから入力されるＳＨ１パルスによって駆
動され、ＳＨ１パルスがＨｉの期間にＲのフォトダイオ
ード５０１ｒから転送レジスタ５０４ｒ及び５０５ｒへ
の電荷転送が行われ、Ｌｏの期間にＲのフォトダイオー
ド５０１ｒへの蓄積が行われる。Ｒのフォトダイオード
５０１ｒへの蓄積時間制御は、このＳＨ１パルスの周期
及びデューティによって決定される。

【００３５】以上の動作がＧ（Ｇｒｅｅｎ）及びＢ（Ｂ
ｌｕｅ）についても同様に行われ、これによりＲＧＢ各
色の読み出し動作が行われる。

【００３６】次に駆動パルスの構成について説明する。
３ラインカラーＣＣＤセンサ５００は、ＲＳパルス、φ
１パルス、φ２パルス、φ２Ｂパルス、ＳＨ１〜３パル
スの計７種類の駆動パルスによって制御される。

【００３７】一般に、ＲＧＢのフォトダイオード５０１
ｒ、５０１ｇ、５０１ｂの蓄積時間は同じタイミングで
制御されるため、ＳＨ１、ＳＨ２、ＳＨ３パルスとして
同様のパルスが供給される。

【００３８】φ１及びφ２パルスは、６本の転送レジス
タ５０４ｒ、５０５ｒ、５０４ｇ、５０５ｇ、５０４
ｂ、５０５ｂの水平転送を制御する駆動パルスであり、
一般に負荷容量が１５００〜２０００ｐＦと大きく、か
つ最も高速に駆動する必要があるため、複数に分割して
並列に駆動される。

【００３９】この実施の形態では、φ１及びφ２パルス
はペアで、入力端子対５１５ａ及び５１５ｂ、入力端子
対５１６ａ及び５１６ｂ、入力端子対５１８ａ及び５１
８ｂ、入力端子対５１８ａ及び５１８ｂに供給される。

【００４０】入力端子対５１５ａ及び５１５ｂ、入力端
子対５１６ａ及び５１６ｂから入力されるφ１及びφ２
パルスによって３本の転送レジスタ５０５ｇ、５０４
ｂ、５０５ｂが駆動され、入力端子対５１７ａ及び５１
７ｂ、入力端子対５１８ａ及び５１８ｂから入力される
φ１及びφ２パルスによって３本の転送レジスタ５０４
ｒ、５０５ｒ、５０４ｇが駆動される。

【００４１】φ２Ｂパルスは、６本の転送レジスタ５０
４ｒ、５０５ｒ、５０４ｇ、５０５ｇ、５０４ｂ、５０
５ｂの最終段（出力段）のゲートを同時に制御するパル
スであり、端子５１３から入力され、各転送レジスタの
最終段ゲートを含む電荷変換器５０６ｒ、５０７ｒ、５
０６ｇ、５０７ｇ、５０６ｂ、５０７ｂに供給される。

【００４２】ＲＳパルスは、端子１１２から供給され
て、電荷変換器５０６ｒ、５０７ｒ、５０６ｇ、５０７
ｇ、５０６ｂ、５０７ｂのリセット動作を同時に制御す
る。

【００４３】５１９はＣＣＤ５００のＧＮＤ端子、５２
０は電源端子である。

【００４４】図６は、３ラインカラーＣＣＤラインセン
サ５００に供給される駆動パルスのタイミングチャート
である。φ１及びφ２パルスは互いに極性の異なるパル
スであり、αで示される部分は周波数変調によって生じ
る位相変動幅を示す。φ２Ｂパルスはφ２パルスと同位
相であるが周波数変調されていないパルスである。ＲＳ
パルスはφ２Ｂの立ち上がりエッジに同期して立ち上が
るパルスであり、φ１、φ２、φ２Ｂパルスと周期が等
しく、デューティ比は１：３のパルスである。ＯＳはＣ
ＣＤ５００の各出力端子５１０ｒ、５１０ｇ、５１０
ｂ、５１１ｒ、５１１ｇ、５１１ｂから出力される出力
信号である。

【００４５】ＯＳにおいて、Ｔ１で示される期間はリセ
ット期間であり、ＲＳパルスによってリセットされた電
荷変換器５０６ｒ、５０７ｒ、５０６ｇ、５０７ｇ、５
０６ｂ、５０７ｂが基準電位が出力される。Ｔ２で示さ
れる期間のレベルはフィードスルーレベルと呼ばれ、リ
セット動作後の安定レベルを示す。Ｔ３で示される期間
は有効信号期間であり、フォトダイオード５０１ｒ、５
０１ｇ、５０１ｂで光電変換された電荷レベルに応じた
電圧信号が出力される。一般に、フォトダイオード５０
１ｒ、５０１ｇ、５０１ｂで生成される電荷は電子であ
り、マイナスの電荷であるため、コンデンサで構成され
る電荷変換器５０６ｒ、５０７ｒ、５０６ｇ、５０７
ｇ、５０６ｂ、５０７ｂで変換された電圧は負極性の信
号となる。

【００４６】図７は、電荷変換器５０６ｒ、５０７ｒ、
５０６ｇ、５０７ｇ、５０６ｂ、５０７ｂの個々の構成
を示す回路図である。７０１は電荷を電圧に変換するた
めのコンデンサ、７０２はリセット動作時の基準電位、
７０３はリセット動作用のスイッチであり、ＲＳパルス
がＨｉレベルの時にＯＮし、コンデンサ７０１を基準電
位７０２と同じレベルにチャージする。７０４は転送レ
ジスタ５０４ｒ、５０５ｒ、５０４ｇ、５０５ｇ、５０
４ｂ、５０５ｂによって転送されてくる信号電荷をコン
デンサ７０１に供給するための制御スイッチであり、φ
２ＢパルスがＬｏｗレベルの時にＯＮする。

【００４７】図６に示すタイミングでは、φ２Ｂパルス
がＨｉレベル（即ちスイッチ７０４が閉じた状態）の時
にＲＳパルスがＨｉレベルとなるように制御される。従
って、コンデンサ７０１は画素単位でリセットされ、画
素単位で電荷信号が電圧に変換される。

【００４８】また、スイッチ７０３及びスイッチ７０４
の制御によってコンデンサ７０１のリセット及び信号電
荷の供給が制御される。従って、スイッチ７０３及び７
０４を制御するφ２Ｂパルス、並びにＲＳパルスによっ
て、出力の信号位相を制御することができる。コンデン
サ７０１は、該当する出力アンプに接続されており、出
力端子より電圧変換された信号が出力される。

【００４９】以上の構成において、３ラインカラーＣＣ
Ｄラインセンサ５００が放射する放射ノイズを低減する
ための動作について説明する。

【００５０】図１において、負荷容量が最も大きいのは
転送レジスタ５０４ｒ、５０５ｒ、５０４ｇ、５０５
ｇ、５０４ｂ、５０５ｂであり、その転送クロック（駆
動パルス）であるφ１パルス及びφ２パルスとして、図
２に示すように周波数変調されたクロックが供給され
る。

【００５１】図８は、φ１及びφ２パルスに周波数変調
をかけた場合と、かけない場合における放射ノイズの差
を比較した放射ノイズスペクトル強度を示す図である。
図８に示すように、φ１及びφ２パルスに周波数変調を
かけることによって放射ノイズに対する大きな低減効果
が得られる。

【００５２】一方、図６に示すタイミングチャートと、
図７に示す電荷電圧変換器の回路図から明らかなよう
に、３ラインカラーＣＣＤラインセンサ５００の出力位
相はφ２Ｂパルス及びＲＳパルスによって決定されるた
め、転送レジスタを駆動するφ１パルス及びφ２パルス
の周波数変調による位相変動の影響を受けることなく出
力位相は安定したものとなる。

【００５３】したがって、３ラインカラーＣＣＤライン
センサ５００の後段の回路（例えばＣＤＳ回路等）に供
給されるパルスに周波数変調をかける必要がなく、周波
数変調のための回路を最小限にすることができ、周波数
変調の変調周期に応じて発生するノイズを低減すること
ができる。

【００５４】図９は、図５に示す３ラインカラーＣＣＤ
ラインセンサに供給される駆動パルスを生成するタイミ
ングパルス生成部の構成を示すブロック図である。図９
において、９０１は一定周期でクロック信号を発生する
発振器である。９０２はＰＬＬ（Phase Locked Loop）
回路を内蔵した基本クロック発生部であり、システムの
基本となる基本クロックｃｌｋを出力する。内蔵された
ＰＬＬ回路には不図示の制御部によって逓倍数が設定さ
れ、所定のスピードで発振する。

【００５５】９０３は基本クロック発生部９０２から出
力されるクロックｃｌｋに対して周波数変調を行うＳＳ
ＣＧであり、所定の変調度の変調クロックｓｃｌｋを出
力する。９０４はバイナリカウンタであり、基本クロッ
ク発生部９０２から出力される基本クロックｃｌｋに同
期して動作して、リセット入力がＨｉレベルとなったと
きに出力が０にリセットされる。

【００５６】９０５はデコーダであり、ライン周期の設
定信号（１Ｈ設定信号）、及び各駆動パルスのブランキ
ング期間を設定するブランキングパルス（ブランク設定
信号）を生成する。１Ｈ設定信号は、不図示のレジスタ
に設定された値とカウンタ９０４の出力とが一致したと
きにＨｉレベルになる。この１Ｈ設定信号は、カウンタ
９０３のリセット入力端子に供給される。したがって、
例えば、デコーダ９０５の設定値が７９９９（１０進）
にセットされた場合、カウンタ９０４は８０００クロッ
ク周期で動作する。ブランク設定信号は、不図示のレジ
スタに設定されたブランキング開始点及び終了点の値と
カウンタ９０４の出力とを比較し、その比較結果に応じ
て制御され、ブランキング期間はＬｏレベルになる。

【００５７】９０６は、３ラインカラーＣＣＤラインセ
ンサ５００に周波数変調された駆動パルス（φ１、φ２
パルス）を供給する変調駆動パルス生成部であり、ＳＳ
ＣＧ９０３から供給される周波数変調されるクロック信
号ｓｃｌｋとデコーダ９０５から供給されるブランク設
定信号とに応じて、周波数変調されたレジスタ転送パル
スφ１及びφ２を生成する。ここで、転送パルスの生成
時にハザードが発生することを防止のために、基本クロ
ック生成部９０２から出力される基本クロックｃｌｋを
基準信号として生成されたブランク設定信号に対して、
変調されたクロックｓｃｌｋに従って生成される変調駆
動パルスを確実に同期させる必要がある。

【００５８】９０７は、周波数変調がされていない駆動
パルス（φ２Ｂ、ＲＳパルス）を発生する駆動パルス生
成部であり、基本クロック発生部９０２から供給される
基本クロックｃｌｋとデコーダ９０５から供給されるブ
ランク設定信号とに従って、最終段レジスタの転送クロ
ックφ２Ｂ、及びリセットパルスＲＳを生成する。

【００５９】９０８は、周波数変調された駆動パルスφ
１及びφ２と、φ２Ｂ及びＲＳパルスとの位相を調整す
る回路である。この位相調整回路９０８は、周波数変調
された駆動パルスφ１及びφ２に対して、φ２Ｂ及びＲ
Ｓパルスの位相を遅延させる機能を有する。

【００６０】図１０は、図９に示す駆動パルス生成回路
によって生成される駆動パルスのタイミングチャートで
ある。φ１及びφ２パルスは互いに極性の異なるパルス
であり、αで示される部分は周波数変調によって生じる
位相変動幅である。βで示される部分は位相調整回路９
０８における遅延によるφ１の立ち下がり（φ２の立ち
上がり）からφ２Ｂ及びＲＳパルスの立ち上がりまでの
遅延時間である。なお、位相調整回路５０８の詳細は後
述する。

【００６１】上記例のように、周波数変調された駆動パ
ルス（転送クロック）φ１及びφ２の立ち上がり又は立
ち下がりからφ２Ｂ及びＲＳパルスの立ち上がりまでの
時間を遅延させることにより得られる効果について説明
する。

【００６２】３ラインカラーＣＣＤラインセンサ５００
の駆動時において、駆動パルス（転送パルス）φ１及び
φ２の立ち上がり及び立ち下がりエッジで該センサの基
板の電源及びＧＮＤレベルが揺さぶられる現象が見られ
る。この変動の伝達は回路構成や基板条件などに依存す
る。転送クロックを周波数変調する場合、転送パルスの
立ち上がりは、ＳＳＣＧ９０３に設定された周波数変調
度に応じた位相変動幅をもって変化するため、電源及び
ＧＮＤはその位相変動幅に応じた範囲内で変動する。

【００６３】このとき、３ラインカラーＣＣＤラインセ
ンサ内の図７に示す電荷電圧変換器のリセット基準電圧
は、電源電圧変動の影響を受けて、ＳＳＣＧ９０３によ
る位相変動幅に応じて変動する。図１１は、この様子を
模式的に示す図である。

【００６４】ＲＳパルスによってリセットされる３ライ
ンカラーＣＣＤラインセンサ５００内の電荷変換器のリ
セット基準電位の変動期間は、周波数変調による移動変
動幅に従って変化する。従って、位相調整回路５０８に
よって位相調整が行われない場合のＲＳパルス（図中で
は、ＲＳパルス（位相調整なし））の出力タイミングは
リセット基準電位の変動期間に重なり、これが画素単位
でリセット電位が異ならせる原因となり、画素信号にノ
イズを混入させる。

【００６５】そこで、位相調整回路５０８によって位相
調整を行って、転送パルス（φ１、φ２パルス）の変化
タイミングから所定時間だけＲＳパルスを遅延させるこ
とにより（図中のＲＳパルス（位相調整あり）を参
照）、リセット基準電位の変動が減衰するまでのマージ
ンが得られ、電荷変換器のコンデンサ７０１を正常なリ
セット基準電位にリセットすることができる。

【００６６】したがって、転送パルスφ１及びφ２の立
ち上がりによる基準電圧の変動開始点からＲＳパルスの
出力までの時間として相応の時間を設けることにより、
リセット基準電位の変動の影響を受けることなく、正常
なリセット動作が行われるため、ＳＳＣＧ９０３が３ラ
インカラーＣＣＤラインセンサ５００の出力に与える影
響を低減することができる。

【００６７】次に、図９に示す位相調整部９０８の好適
な実施の形態を説明する。ここでは、遅延回路を利用し
た位相調整部９０８について説明する。図１２は、本発
明の好適な実施の形態に係る位相遅延部９０８の構成例
を示すブロック図である。なお、このブロック図には、
１つの駆動パルスの位相を調整する回路のみが示されて
いるが、実際には、位相を調整すべき駆動パルスの数に
相当する数の回路が含まれる。

【００６８】入力端子１２０１には、駆動パルス生成部
９０７から位相調整の前の駆動パルスφ２Ｂ（ＲＳ）が
入力される。入力端子１０２１には遅延回路１２０２が
接続されている。遅延回路１２０２には、ｎ個の遅延素
子１２０３、１２０５、１２０７及び１２０９が直列に
接続されており、各遅延素子間にはタップ１２０４、１
２０６、１２０８、１２１０等が設けられている。入力
信号は各遅延素子により順次遅延され、各タップには各
遅延素子により遅延された信号が出力され、マルチプレ
クサ回路１２１２の複数のＡＮＤゲート１２１４、１２
１５、１２１６、１２１７に供給される。

【００６９】選択回路１２１１は、制御部（ＣＰＵ）１
２１１から供給される選択信号（例えば、２進数）に応
じて複数の出力のうち該当する出力をアクティブにし、
これにより遅延回路１２０２の複数のタップのうちの１
つを選択する。

【００７０】１２１２はマルチプレクサ回路であり、複
数のＡＮＤゲート１２１４、１２１５、１２１６、１２
１７とＯＲゲート１２１８を有する。マルチプレクサ１
２１３は、選択回路１２１２の出力に応じて遅延回路１
２０２の該当するタップの信号を出力端子１２１９から
出力する。

【００７１】以上の構成によって選択回路を制御するこ
とにより、入力された駆動パルスを所望の時間だけ遅延
させた駆動パルスφ２Ｂ（ＲＳ）を発生させることがで
きる。

【００７２】ここで、例えば、白色基準板をＣＣＤライ
ンセンサで読み取り、その読み取り信号に基づいて制御
部（ＣＰＵ）１２１１によりＳＮ比を算出し、そのＳＮ
比を減少させるように遅延量を決定し、その決定に従っ
て選択回路１２１２を制御して駆動パルス（φ２Ｂ、Ｒ
Ｓパルス）を遅延させる方法が好適である。

【００７３】また、ＣＣＤラインセンサの出力信号の図
６のＴ１で示される期間におけるリセットレベルを直接
観測し、このリセットレベルの変動がなくなるように、
選択回路１２１２を制御して駆動パルス（φ２Ｂ、ＲＳ
パルス）を遅延させる方法が好適である。

【００７４】上記のＣＣＤラインセンサ（固体撮像素
子）は、種々の画像処理装置、例えば、複写機、スキャ
ナ、電子カメラ（スチルカメラ、ビデオカメラを含む）
等に適用することができる。このような画像処理装置
は、ＣＣＤラインセンサから出力される画像信号を処理
（例えば、相関二重サンプリング、クランプ、ＡＤ変
換、変倍、回転、圧縮、合成等）する処理部や、該処理
部によって処理された画像を出力（例えば、プリント、
表示、メモリへの格納、送信等）する出力部等を含んで
もよい。

【００７５】なお、ＣＣＤラインセンサは、カラー画像
を得ることができるセンサであってもよいし、単色画像
を得ることができるセンサであってもよい。

【００７６】更に、そのような電子装置は、複数の独立
した装置（例えば、ホストコンピュータ、インタフェイ
ス機器、リーダ、プリンタなど）から構成されてもよい
し、単体の装置であってもよい。

【００７７】また、上記の実施の形態における制御は、
前述した実施形態の機能を実現するソフトウェアのプロ
グラムコードを記録した記憶媒体（または記録媒体）
を、システムあるいは装置に供給し、そのシステムある
いは装置のコンピュータ（またはCPUやMPU）が記憶媒体
に格納されたプログラムコードを読み出し実行すること
によっても、達成されることは言うまでもない。この場
合、記憶媒体から読み出されたプログラムコード自体が
前述した実施形態の機能を実現することになり、そのプ
ログラムコードを記憶した記憶媒体は本発明を構成する
ことになる。また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼働しているオペレーテ
ィングシステム(OS)などが実際の処理の一部または全部
を行い、その処理によって前述した実施形態の機能が実
現される場合も含まれることは言うまでもない。

【００７８】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【００７９】

【発明の効果】本発明によれば、例えば、固体撮像素子
を含む撮像装置における放射ノイズを低減することがで
きる。これにより、例えば、周波数変調されたクロック
のノイズに起因して発生する固体撮像素子の出力へのノ
イズの重畳を低減することができる。

【図面の簡単な説明】

【図１】ＣＣＤラインセンサの構造の一例を表す図であ
る。

【図２】ＳＳＣＧ（Spectrum Spread Clock Generato
r）の基本的な回路ブロック図である。

【図３】ＳＳＣＧ（Spectrum Spread Clock Generato
r）の変調のプロファイルの一例を示す図である。

【図４】ＳＳＣＧ（Spectrum Spread Clock Generato
r）を用いることで得られる放射ノイズの放射強度の低
減効果を示す図である。

【図５】本発明の好適な実施の形態に係る３ラインカラ
ーＣＣＤラインセンサ（固体撮像素子）のブロック図で
ある。

【図６】図５に示す３ラインカラーＣＣＤラインセンサ
に供給される駆動パルスのタイミングチャートである。

【図７】電荷変換器の構成を示すブロック図である。

【図８】本発明の好適な実施の形態における放射ノイズ
低減効果を示す図である。

【図９】図５に示す３ラインカラーＣＣＤラインセンサ
に供給される駆動パルスを生成するタイミングパルス生
成部の構成を示すブロック図である。

【図１０】図９に示す駆動パルス生成回路によって生成
される駆動パルスのタイミングチャートである。

【図１１】リセット基準電位の変動の一例を示す図であ
る。

【図１２】位相遅延回路の構成を示すブロック図であ
る。

【符号の説明】

１０１ フォトダイオード １０２ シフトゲート １０３ 転送レジスタ １０４ 電荷変換器 １０５ 出力アンプ １０６ 出力端子 ２０１ 基準クロック入力端子 ２０２ 入力クロックバッファ ２０３ 分周器 ２０４ 変調制御回路 ２０５ 位相比較器 ２０６ ＶＣＯ ２０７ 分周器 ２０８ 出力端子 ５００ ３ラインカラーＣＣＤラインセンサー ５０１ｒ，５０１ｇ，５０１ｂ フォトダイオード ５０２ｒ，５０２ｇ，５０２ｂ，５０３ｒ，５０３ｇ，
５０３ｂ シフトゲート ５０４ｒ，５０４ｇ，５０４ｂ，５０５ｒ，５０５ｇ，
５０５ｂ 転送レジスタ ５０６ｒ，５０６ｇ，５０６ｂ，５０７ｒ，５０７ｇ，
５０７ｂ 電荷変換器 ５０８ｒ，５０８ｇ，５０８ｂ，５０９ｒ，５０９ｇ，
５０９ｂ 出力アンプ ５１０ｒ，５１０ｇ，５１０ｂ，５１１ｒ，５１１ｇ，
５１１ｂ 出力端子 ５１２ ＲＳパルス入力端子 ５１３ φ２Ｂパルス入力端子 ５１５ａ，５１６ａ，５１７ａ，５１８ａ φ１パルス
入力端子 ５１５ｂ，５１６ｂ，５１７ｂ，５１８ｂ φ２パルス
入力端子 ５１９ ＣＣＤ５００のＧＮＤ端子 ５２０ ＣＣＤ５００の電源端子 ７０１ コンデンサ ７０２ 基準電位 ７０３ リセット動作用スイッチ ７０４ 電荷供給制御スイッチ ９０１ 水晶発振器 ９０２ 基準クロック生成部 ９０３ ＳＳＣＧ（Spectrum Spread Clock Generato
r） ９０４ カウンタ ９０５ デコーダ ９０６ 変調駆動パルス生成部 ９０７ 駆動パルス生成部 ９０８ 位相調整手段 １２０１ 入力端子 １２０２ 遅延回路 １２０３，１２０５，１２０７，１２０９ 遅延素子 １２０４，１２０６，１２０８，１２１０ タップ １２１１ ＣＰＵ １２１２ 選択回路 １２１３ マルチプレクサ １２１４，１２１５，１２１６，１２１７ 入力端子 １２１８ ＯＲゲート １２１９ 出力端子

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C024 BX00 CX00 DX01 DX02 DX04 EX01 GX03 GY12 GZ45 HX02 HX13 JX23 JX29 JX41 5C051 AA01 BA03 DA03 DB01 DE01 DE02 EA01 FA01

Claims (11)

【特許請求の範囲】
1. 【請求項１】 固体撮像素子を含む撮像装置であって、 前記固体撮像素子の出力段に所定周期の第１のクロック
   に従って生成される第１の駆動パルスを供給する第１の
   駆動パルス供給手段と、 前記固体撮像素子の前記出力段以外の全部又は一部に周
   波数変調された第２のクロックに従って生成される第２
   の駆動パルスを供給する第２の駆動パルス供給手段と、 を備えることを特徴とする撮像装置。
2. 【請求項２】 前記第１のクロックを周波数変調して前
   記第２のクロックを生成する周波数変調手段を更に備え
   ることを特徴とする請求項１に記載の撮像装置。
3. 【請求項３】 前記周波数変調手段は、ＳＳＣＧ（Spec
   trum Spread ClockGenerator）を含むことを特徴とする
   請求項２に記載の撮像装置。
4. 【請求項４】 前記第１の駆動パルス供給手段は、前記
   第１のクロックに従って区間信号を生成し、該区間信号
   に基づいて前記第１の駆動パルスを生成することを特徴
   とする請求項１乃至請求項３のいずれか１項に記載の撮
   像装置。
5. 【請求項５】 前記第２の駆動パルス供給手段は、前記
   第１のクロックに従って生成される区間信号に基づい
   て、前記第２のクロックに同期した第２の駆動パルスを
   生成し、前記固体撮像素子の前記出力段以外の全部又は
   一部に供給することを特徴とする請求項１乃至請求項４
   のいずれか１項に記載の撮像装置。
6. 【請求項６】 前記第１の駆動パルスと前記第２の駆動
   パルスとの位相差を調整する位相差調整手段を更に備え
   ることを特徴とする請求項１乃至請求項５のいずれか１
   項に記載の撮像装置。
7. 【請求項７】 前記第１の駆動パルスと前記第２の駆動
   パルスとの平均的な位相差を調整する位相差調整手段を
   更に備えることを特徴とする請求項１乃至請求項５のい
   ずれか１項に記載の撮像装置。
8. 【請求項８】 前記第１の駆動パルス供給手段は、前記
   区間信号を所定時間だけ遅延させて前記第１の駆動パル
   スを生成することを特徴とする請求項４又は請求項５に
   記載の撮像装置。
9. 【請求項９】 前記第２の駆動パルスには、複数種の駆
   動パルスが含まれることを特徴とする請求項１乃至請求
   項８のいずれか１項に記載の撮像装置。
10. 【請求項１０】 請求項１乃至請求項９のいずれか１項
    に記載の撮像装置と、 前記撮像装置によって撮像された画像を処理する処理手
    段と、 を備えることを特徴とする画像処理装置。
11. 【請求項１１】 固体撮像素子の駆動方法であって、 前記固体撮像素子の出力段に所定周期の第１のクロック
    に従って生成される第１の駆動パルスを供給すると共
    に、前記固体撮像素子の前記出力段以外の全部又は一部
    に周波数変調された第２のクロックに従って生成される
    第２の駆動パルスを供給することを特徴とする固体撮像
    素子の駆動方法。