JP2002232791A - 固体撮像素子の駆動装置、画像読取装置および固体撮像素子の駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 放射ノイズを有効に低減できる固体撮像素子
の駆動装置、画像読取装置、固体撮像素子の駆動方法を
提供する。 【解決手段】 ３ラインカラーＣＣＤラインセンサ１０
０に供給する駆動パルスのうち、出力信号位相を決定す
る駆動パルスであるＲＳパルス，φ２Ｂパルス以外の複
数の駆動パルスの内、任意の駆動パルス例えば、転送パ
ルスφ１，φ２を周波数変調されたクロックに同期した
パルスとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＣＤ等の固体撮
像素子の駆動に関し、特に放射ノイズの低減に関するも
のである。

【０００２】

【従来の技術】近年、デジタルカメラやデジタル複写機
のようなデジタルイメージング機器の発達に伴いＣＣＤ
センサやＣＭＯＳセンサなどの固体撮像素子が広く一般
に使用されてきている。特にデジタル複写機では生産性
が重視されるため、使用される撮像素子の駆動周波数は
年々高速になってきている。

【０００３】駆動周波数の高速化は一方で放射ノイズの
増大に結びついており、放射ノイズの対策をいかに効率
良く処理するかがシステム開発を行う上で重要なポイン
トになってきている。

【０００４】こうした放射ノイズの対策は、コストアッ
プや開発期間の遅延につながるため、開発する側だけで
なく、ユーザへの負担も強いることになってしまう。

【０００５】デジタル複写機における主な放射ノイズ発
生箇所としてＣＣＤラインセンサが上げられる。

【０００６】その理由として主に次の３点があげられ
る。イ．光学的にレイアウトが制約されるため、ＧＮＤ
（接地）強化が難しい。ロ．光路確保のため、十分なシ
ールドができない。ハ．負荷容量が大きく、駆動のため
に大電流が必要である。

【０００７】図８はＣＣＤラインセンサの取りつけ方の
一例を示す図であり、１００１はＧＮＤのベースとなる
イメージスキャナの筐体、１００２はレンズ、１００３
はレンズ１００２を搭載するＬ字型のレンズ取りつけ板
金で、筐体１００１に板バネあるいはビスじめによって
取りつけられる。取り付けの際には光学的な調整が行わ
れることは周知のことである。

【０００８】１００４は、ＣＣＤラインセンサ１００５
を保持するＣＣＤ取りつけ板金で、レンズ１００２に対
する光学調整が行われた後、接合手段１００８でレンズ
取りつけ板金１００３に固定される。接合手段１００８
にはハンダやビスなど様々な構成がある。

【０００９】１００６は、ＣＣＤラインセンサ１００５
を駆動するためのＣＣＤドライバ基板で、調整されたＣ
ＣＤラインセンサ１００５に対してストレスを与えない
ようにＣＣＤラインセンサ１００５と図示しない補助接
合部材によってＣＣＤ取りつけ板金１００４もしくはレ
ンズ取りつけ板金１００３に保持される。１００７は、
ＣＣＤドライバ基板１００６にＣＣＤラインセンサ１０
０５を駆動する駆動パルスや電源などを供給するための
ケーブルである。

【００１０】以上の構成から、ＣＣＤドライバ基板１０
０６は、ＣＣＤラインセンサ１００５へのストレスを極
力排除する必要があり、ＧＮＤベースである筐体１００
１との強固な接続は難しい。

【００１１】またレンズ取りつけ板金１００３と筐体１
００１の接続は、位置精度を確保するために面ではなく
点での接触となってしまう。

【００１２】さらにレンズ１００２，ＣＣＤラインセン
サ１００５を含むユニットをシールドカバーで覆う場
合、ＣＣＤラインセンサ１００５に対するストレスを排
除するためにシールドカバーとユニットとの強固な接続
は難しい。

【００１３】これらにより、ＣＣＤラインセンサが放射
ノイズの発生源となる前記理由のイ，ロを説明すること
が出来る。

【００１４】図９は前記理由のハを説明するための、Ｃ
ＣＤラインセンサ１００５の構成例を示す図である。同
図において、１１０１は光電変換を行うフォトダイオー
ド（以下ＰＤと記す）、１１０２はＰＤｌｌＯｌで発生
した電荷を転送レジスタ１１０３に転送するためのシフ
トゲート（以下ＳＨと記す）。

【００１５】１１０３は電荷の水平転送を行う転送レジ
スタで、φ１、φ２パルスの２相駆動によって電荷転送
を行うものである。また、転送レジスタ１１０３の最後
尾のゲートは独立したパルスφ２Ｂで駆動されている。
これは電荷変換器１１０４への信号電荷転送を高速に行
うためである。

【００１６】１１０４は、転送レジスタ１１０３によっ
て転送された信号電荷を電圧に変換する電荷変換器で、
基本構成はコンデンサとスイッチから成り、ＲＳパルス
によって画素単位に基準電位へのリセットを行うことで
各画素毎の出力を得るものである。１１０５は出力アン
プ、１１０６は出力端子である。

【００１７】以上の構成において、転送レジスタ１１０
３の転送段数は、４００ｄｐｉであれば５０００段、６
００ｄｐｉであれば７５００段となるため、負荷容量は
ＲＳパルス、φ２Ｂパルスに比べ非常に大きな値とな
る。

【００１８】一般的にはＲＳ，φ２Ｂの負荷容量が１０
〜３０ｐＦ程度なのに対し、φ１，φ２の負荷容量は１
０００ｐＦ以上になってしまうため、一本の転送レジス
タに対して並列に両側から駆動するなどの工夫がなされ
ている。

【００１９】従って、ＣＣＤラインセンサ１００５を駆
動する上では転送レジスタ１１０３の負荷容量がゲート
アレイなどに比べて極端に大きく、しかも高速に駆動す
る必要があるため過波的な電流量が多く、放射ノイズの
主要な発生源の一つになっている。

【００２０】この様な放射ノイズに対する対策の一つと
してＳＳＣＧ（ＳｐｅｃｔｒｕｍＳｐｒｅａｄ Ｃｌｏ
ｃｋ Ｇｅｎｅｒａｔｏｒ）と呼ばれる周波数変調ＩＣ
が用いられる場合がある。ＳＳＣＧとはクロック周波数
を一定の周期で連続的に変化させることにより、特定周
波数の放射強度のピークを低減させる効果を有するもの
である。

【００２１】図１０にＳＳＣＧの基本的な回路ブロック
を示す。同図において、１２０１は入力端子で基準クロ
ックを入力する。１２０２は入力されたクロックのバッ
ファ、１２０３は入力クロックを１／Ｒ分周する分周器
で、Ｒは変調制御回路１２０４によって設定される。

【００２２】１２０５は位相比較器、１２０５は位相比
較器１２０５出力によって制御される可変周波数発振器
（以下、ＶＣＯと記す）、１２０７はＶＣＯ１２０６出
力を１／Ｎ分周する分周器であり、ここでＮは固定の値
である。分周器１２０７出力は位相比較器１２０５のも
う一方の入力に供給され、分周器１２０３出力周波数と
分周器１２０７出力周波数が等しくなるようにＶＣＯ１
２０６が制御される。１２０８は出力端子である。

【００２３】以上の構成の動作を次に説明する。入力端
子１２０１から入力されるクロック周波数が１０ＭＨｚ
の場合、出力端子１２０８から出力される周波数ｆは次
の関係式で示される。

【００２４】ｆ＝Ｎ／Ｒ×１０ＭＨｚ Ｎ＝１０００で、Ｒが９９０〜１０１０まで変調制御回
路１２０４によって変化した場合、出力周波数は９．９
０１〜１０．１０１ＭＨｚの範囲で変調されることにな
る。

【００２５】図１１に変調のプロファイルの一例を示
す。これは変調制御回路１２０４が分周比Ｒを可変する
周期に相当する。同図では入力周波数に対して変調レン
ジで１．０％、入力周波数に対して±０．５％の変調が
行われる場合を示している。

【００２６】図１２は、ＳＳＣＧを用いることで得られ
るノイズ放射強度の低減効果を模式的に示したものであ
る。一般的にＳＳＣＧを用いることで−３〜−１０ｄＢ
程度のノイズ低減効果を期待出来る。

【００２７】

【発明が解決しようとする課題】しかしながら、前述の
従来例において、ＳＳＣＧを用いて周波数変調を行い、
そのクロックから生成された駆動パルスによって、ＣＣ
Ｄラインセンサなどの固体撮像素子を駆動した場合、図
１１に示した変調周期に同期した低周波ノイズが高周波
のノイズに重畳される場合がある。

【００２８】これはＳＳＣＧによる周波数変動が次のよ
うに作用するために発生する。

【００２９】ａ．ＳＳＣＧの変調周期に応じた電圧（電
流）変動がシステム全体に発生し、相関二重サンプリン
グ回路やクランプ回路及びＡＤ変換回路などのアナログ
処理回路の基準バイアスに影響を及ぼす。変調周期変動
の伝達は回路構成，基板条件などによって異なり、変動
レベル，位相はデバイス固有のものとなる。

【００３０】ｂ．ａによりＣＣＤラインセンサ及び相関
二重サンプリング回路などの画素単位の駆動パルスは、
ＳＳＣＧの変調周期に応じたレベルおよび位相の変動を
受ける。

【００３１】ｃ．ｂにより画素単位の信号抽出はＳＳＣ
Ｇの変調周期の影響を受け、低周波ノイズとなる。

【００３２】本発明は、このような状況のもとでなされ
たもので、放射ノイズを有効に低減できる固体撮像素子
の駆動装置、画像読取装置、固体撮像素子の駆動方法を
提供することを目的とするものである。

【００３３】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、固体撮像素子の駆動装置を次の（１）
ないし（７）のとおりに構成し、画像読取装置を次の
（８）のとおりに構成し、固体撮像素子の駆動方法をつ
ぎの（９）のとおりに構成する。

【００３４】（１）基準クロックと、この基準クロック
をもとに周波数変調された変調クロックを生成する変調
クロック生成手段と、前記基準クロックから区間信号を
生成する区間信号生成手段と、この区間信号生成手段で
生成した区間信号をもとに前記変調クロックに同期した
固体撮像素子の駆動パルスを生成する駆動パルス生成手
段とを備えた固体撮像素子の駆動装置。

【００３５】（２）前記（１）記載の固体撮像素子の駆
動装置において、前記区間信号を前記基準クロックの反
転信号で遅延させる遅延手段と、この遅延手段の出力を
前記変調クロックで同期させる同期手段とを備えた固体
撮像素子の駆動装置。

【００３６】（３）前記（１）記載の固体撮像素子の駆
動装置において、前記変調クロック生成手段と前記駆動
パルス生成手段に供給する電源Ｂを、前記区間信号生成
手段に供給する電源Ａから分離したことを特徴とする固
体撮像素子の駆動装置。

【００３７】（４）前記（３）記載の固体撮像素子の駆
動装置において、前記電源Ｂをリアクタンスにより前記
電源Ａから分離した固体撮像素子の駆動装置。

【００３８】（５）前記（３）記載の固体撮像素子の駆
動装置において、前記変調クロック生成手段と前記駆動
パルス生成手段の接地点を、前記区間信号生成手段の接
地点と分離した固体撮像素子の駆動装置。

【００３９】（６）固体撮像素子の出力信号位相を決定
する駆動パルス以外の複数の駆動パルスの内、任意の駆
動パルスを周波数変調されたクロックに同期したパルス
とした固体撮像素子の駆動装置。

【００４０】（７）前記（１）ないし（６）のいずれか
に記載の固体撮像素子の駆動装置において、前記固体撮
像素子はＣＣＤラインセンサである固体撮像素子の駆動
装置。

【００４１】（８）前記（１）ないし（７）のいずれか
に記載の固体撮像素子の駆動装置を備えた画像読取装
置。

【００４２】（９）固体撮像素子の出力信号位相を決定
する駆動パルス以外の複数の駆動パルスの内、任意の駆
動パルスを周波数変調されたクロックに同期したクロッ
クとした固体撮像素子の駆動方法。

【００４３】

【発明の実施の形態】以下本発明の実施の形態を画像読
取装置の実施例により詳しく説明する。なお、本発明
は、実施例の説明に裏付けられて方法の形で実施するこ
ともできる。

【００４４】

【実施例】（実施例１）図１は、実施例１である“画像
読取装置(スキャナ)”で用いる３ラインカラーＣＣＤラ
インセンサの構成を示すブロック図である。同図におい
て、１００は３ラインカラーＣＣＤラインセンサであ
り、１０１ｒ，１０１ｇ，１０１ｂはそれぞれＲｅｄ，
Ｇｒｅｅｎ，Ｂｌｕｅのフォトダイオードである（以下
それぞれをＲ．ＰＤ、Ｇ．ＰＤ、Ｂ．ＰＤと記す）。Ｐ
Ｄｌ０ｌｒ，１０１ｇ，１０１ｂはそれぞれ７５００の
有効画素を有し、Ａ４縦サイズを６００ｄｐｉで読み取
ることが出来る。

【００４５】ＰＤｌ０ｌｒ，１０１ｇ，１０１ｂからの
電荷読み出しプロセスは基本的に同一であり、説明を簡
略化するためにＲ．ＰＤｌ０ｌｒからの読み出しプロセ
スについてのみ説明を行う。

【００４６】Ｒ．ＰＤｌ０ｌｒに蓄積された電荷は、偶
数画素，奇数画素に分離され、それぞれ読み出しが行わ
れる。偶数画素に蓄積された電荷はシフトゲート１０３
ｒを介して転送レジスタ１０５ｒに転送される。転送レ
ジスタ１０５ｒは電荷を電荷変換器１０７ｒ方向に水平
転送し、電荷変換器１０７ｒで電圧変換され、出力端子
１１１ｒからＲ．ＥＶＥＮ信号として出力される。一
方、奇数画素の電荷はシフトゲート１０２ｒ，転送レジ
スタ１０４ｒを介して電荷変換器１０６ｒに転送されて
電圧変換され、出力端子１１０ｒからＲ．ＯＤＤ信号と
して出力される。

【００４７】シフトゲート１０２ｒ，１０３ｒは、入力
端子１１４ｒから入力されるＳＨｌパルスによって駆動
され、ＳＨｌパルスがＨｉの期間にＲ．ＰＤｌ０ｌｒか
ら転送レジスタ１０４ｒ，１０５ｒへの電荷転送が行わ
れ、Ｌｏの期間にＲ．ＰＤｌ０ｌｒへの蓄積がおこなわ
れる。Ｒ．ＰＤｌ０ｌｒへの蓄積時間制御は、このＳＨ
ｌパルスの周期及びデユーティによって決定される。

【００４８】以上の動作がＧｒｅｅｎ，Ｂ１ｕｅについ
ても同様に行われ、ＲＧＢ各色の読み出し動作が行われ
る。

【００４９】次に駆動パルスの構成について説明する。
３ラインカラーＣＣＤセンサ１００は、ＲＳパルス，φ
１パルス，φ２パルス，φ２Ｂパルス、ＳＨｌ，ＳＨ
２，ＳＨ３パルスの計７種類の駆動パルスによって制御
される。

【００５０】一般にＲＧＢのＰＤｌ０ｌｒ，１０１ｇ，
１０１ｂの蓄積時間は同じタイミングで行われるため、
ＳＨｌ，ＳＨ２，ＳＨ３パルスは同一のパルスが供給さ
れる。φ１，φ２パルスは、６本の転送レジスタ１０４
ｒ，１０５ｒ，１０４ｇ，１０５ｇ，１０４ｂ，１０５
ｂの水平転送を制御するパルスであり、一般に負荷容量
が１５００〜２０００ｐＦと大きく、かつ最も高速に駆
動する必要があるため複数に分割し、並列駆動される。

【００５１】本実施例においては、φ１，φ２パルス
は、ペアで入力端子（１１５ａ，１１５ｂ）（１１６
ａ，１１６ｂ）（１１７ａ，１１７ｂ）（１１８ａ，１
１８ｂ）に供給される。

【００５２】端子（１１５ａ，１１５ｂ）、（１１６
ａ，１１６ｂ）から入力されるφ１，φ２パルスは３本
の転送レジスタ１０５ｇ，１０４ｂ，１０５ｂを駆動
し、端子（１１７ａ，１１７ｂ）、（１１８ａ，１１８
ｂ）から入力されるφ１，φ２パルスは３本の転送レジ
スタ１０４ｒ，１０５ｒ，１０４ｇを駆動する。

【００５３】φ２Ｂパルスは、６本の転送レジスタ１０
４ｒ，１０５ｒ，１０４ｇ，１０５ｇ，１０４ｂ，１０
５ｂの最終段のゲートを同時に制御するパルスで、端子
１１３から入力され、各転送レジスタの最終段ゲートを
含む電荷変換器１０６ｒ，１０７ｒ，１０６ｇ，１０７
ｇ，１０６ｂ，１０７ｂに供給される。

【００５４】ＲＳパルスは、端子１１２から供給され、
電荷変換器１０６ｒ，１０７ｒ，１０６ｇ，１０７ｇ，
１０６ｂ，１０７ｂのリセット動作を同時に制御する。

【００５５】また、１１９はＣＣＤｌ００のＧＮＤ端
子、１２０は電源端子である。

【００５６】図２はＣＣＤｌ００に供給される駆動パル
スのタイミングチャートである。同図において、φ１，
φ２パルスは極性の異なるパルスであり、αで示される
部分はＳＳＣＧの周波数変調によって生じる位相変動幅
を示す。φ２Ｂパルスはφ２パルスと同位相であるが周
波数変調されていないパルスである。ＲＳパルスは、φ
２Ｂの立ちあがりに同期して立ちあがるパルスで、φ
１，φ２，φ２Ｂパルスと周期が等しく、デューティ
１：３のパルスである。ＯＳは、ＣＣＤｌ００の各出力
端子１１０ｒ，１１０ｇ，１１０ｂ，１１１ｒ，１１１
ｇ，１１１ｂから出力される出力信号である。

【００５７】ＯＳにおいてで示される部分がリセット
部分で、ＲＳパルスによって電荷変換器１０６ｒ，１０
７ｒ，１０６ｇ，１０７ｇ，１０６ｂ，１０７ｂがリセ
ットされた基準電位が出力されている。はフイードス
ルーレベルと呼ばれ、リセット動作後の安定レベルを示
す。は信号部分でＰＤｌ０ｌｒ，１０１ｇ，１０１ｂ
で光電変換された電荷レベルに応じた電圧信号が出力さ
れる。

【００５８】一般にＰＤｌ０ｌｒ，１０１ｇ，１０１ｂ
で発生する電荷は電子であり、マイナスの電荷であるた
めコンデンサで構成される電荷変換器１０６ｒ，１０７
ｒ，１０６ｇ，１０７ｇ，１０６ｂ，１０７ｂで変換さ
れた電圧は負極性の信号となる。

【００５９】図３は電荷変換器１０６ｒ，１０７ｒ，１
０６ｇ，１０７ｇ，１０６ｂ，１０７ｂの回路図であ
る。同図において、３０１は電荷を電圧に変換するため
のコンデンサ、３０２はリセット動作時の基準電位、３
０３はリセット動作用のスイッチで、ＲＳパルスがＨｉ
レベルの時にＯＮし、コンデンサ３０１を基準電位３０
２と同じレベルにチヤージする。３０４は、転送レジス
タ１０４ｒ，１０５ｒ，１０４ｇ，１０５ｇ，１０４
ｂ，１０５ｂで運ばれてくる信号電荷をコンデンサ３０
１に供給するための制御スイッチで、φ２ＢパルスがＬ
ｏレベルの時にＯＮする。

【００６０】図２に示したタイミングでは、φ２Ｂパル
スがＨｉレベルすなわちスイッチ３０４が開いた状態で
ＲＳパルスがＨｉレベルとなるように制御されるため、
コンデンサ３０１は画素単位でリセットされ、画素単位
の電荷信号を電圧に変換する。また、スイッチ３０３，
スイッチ３０４の制御によってコンデンサ３０１のリセ
ット、信号電荷供給が制御されるため、スイッチ３０
３，３０４を制御するφ２Ｂパルス，ＲＳパルスによっ
て出力の信号位相を制御することが可能になる。コンデ
ンサ３０１は出力アンプヘと接続され、出力端子より電
圧変換された信号が出力される。

【００６１】以上の構成において、ＣＣＤｌ００が放射
する放射ノイズの低減を行うための動作について説明す
る。

【００６２】図１において、負荷容量が最も大きいのは
転送レジスタ１０４ｒ，１０５ｒ，１０４ｇ，１０５
ｇ，１０４ｂ，１０５ｂであり、その転送クロックφ
１，φ２パルスには図２で示したように周波数変調され
たクロックが供給されている。

【００６３】図４は全パルスに変調をかけた場合と、φ
１，φ２パルスにのみ周波数変調をかけた場合と、かけ
ない場合の、放射ノイズスペクトル強度を示した図であ
り、基本周波数及び高調波成分のピークレベルをプロッ
トしたものである。

【００６４】図４を見て判るように、φ１，φ２パルス
に周波数変調をかけることによって、全パルスに周波数
変調を行う場合と同等の、放射ノイズ低減効果がある。

【００６５】一方、図２に示したタイミングチャート
と、図３の電荷変換器の回路図で説明したように、ＣＣ
Ｄｌ００の出力位相は、φ２ＢパルスとＲＳパルスによ
って決定されるため、転送レジスタを駆動するφ１，φ
２パルスの周波数変調による位相変動の影響を受けるこ
となく出力位相は安定したものとなる。

【００６６】従って、後段のＣＤＳ回路等に供給される
パルスは周波数変調を必要としないので、周波数変調を
行う回路を最小限にすることができ、周波数変調の変調
周期に応じて発生する放射ノイズを低減することができ
る。

【００６７】（実施例２）図５は、実施例２である“画
像読取装置”における、周波数変調パルスを生成するタ
イミング生成部の回路ブロック図である。同図におい
て、５０１は、システムの基準クロックとなる水晶発振
器で、基準クロック“ｃｌｋ”を出力する。５０２は、
水晶発振器出力に対して周波数変調を行うＳＳＣＧで、
変調クロック“Ｓｃｌｋ”を出力する。５０３は１２ビ
ット構成のバイナリカウンタで、リセット入力がＨｉレ
ベルとなったとき出力が０にリセットされ、クロック
“ｃｌｋ”の立ちあがり同期で動作する。５０４はライ
ン周期を決定するためのデコーダで、図示しないレジス
タに設定された値と入力されるカウンタ５０３出力が一
致したときにＨｉレベル信号を出力する。出力はカウン
タ５０３のリセット入力に接続される。従って、デコー
ダ５０４の設定値が３９９９（１０進）とセットされた
場合、カウンタ５０３は４０００クロック周期となる。

【００６８】５０５は、φ１，φ２，φ２Ｂパルスのブ
ランキング期間を設定するブランキングパルスを生成す
るデコーダで、ブランキング期間がＬｏレベルとなる信
号（請求項の区間信号に対応する）を出力し、クロック
“ｃｌｋ”の立ち上がり同期で動作する。５０６はクロ
ック“ｃｌｋ”を反転するインバータで、クロック“ｃ
ｌｋ”同期で生成したパルスをクロック“Ｓｃｌｋ”で
確実に同期を取るために用いられる。詳細についてはタ
イミングチャートを用いて説明する。インバータ５０６
はクロック“ｃｌｋｘ”を出力する。５０７は、デコー
ダ５０５で生成されたブランキングパルスを半位相遅延
させるためのＤフリップフロツプで、クロック“ｃｌｋ
ｘ”の立ち上がり同期で動作する。５０８は、クロック
“Ｓｃｌｋ”の立ち上がり同期で動作するＤフリップフ
ロップでデコーダ５０５で生成されたブランキングパル
スを、周波数変調されたクロック“Ｓｃｌｋ”に同期さ
せるために用いられる。５０９は、ＪＫフリップフロツ
プで、ＤＦＦ５０８から出力されたブランキングパルス
を入力Ｋに入力し、入力Ｊをブルアップすることでブラ
ンキングパルス以外の領域をトグル動作させ、φ１，φ
２パルスを作り出す、クロック“Ｓ ｃｌｋ”の立ち上
がり同期で動作する。

【００６９】５１０は、デコーダ５０５で生成されたブ
ランキングパルスを１クロック分遅延させるためのＤフ
リップフロップである。５１１はＪ・Ｋフリップフロッ
プでクロック“ｃｌｋ”の立ち上がり同期で動作し、φ
２Ｂパルスを生成する。

【００７０】図６は図５に示したタイミング生成部のブ
ロックのタイミングチャートである。

【００７１】水晶発振器５０１は２５ＭＨｚの発振周波
数を持つ。クロック“ｃｌｋ”はＳＳＣＧ５０２に入力
され変調クロック“Ｓｃｌｋ”として出力される一方、
インバータ５０６によって反転されクロック“ｃｌｋ
ｘ”が生成される。クロック“ｃｌｋｘ”はクロック
“ｃｌｋ”に対してインバータ５０６のゲート遅延量
“Ｔｐｄ”だけ遅れたクロックとなる。デコーダ５０
４，５０５、ＤＦＦ５０７，５０８，５１０、ＪＫＦＦ
５０９，５１１による遅延量も等しく“Ｔｐｄ”であ
る。

【００７２】また、クロック“Ｓｃｌｋ”は周波数変調
されるため、クロック“ｃｌｋ”に対しては位相が変動
し、クロック“ｃｌｋ”の立ち上がりに対して遅延する
方向の位相変動幅を“Ｔｓｓ”として定義する。クロッ
ク“ｃｌｋ”に対して位相が進む方向の変動幅は０とす
る。

【００７３】デコーダ５０５はクロック“ｃｌｋ”の立
ち上がり同期で動作するため、デコーダ５０５出力もク
ロック“ｃｌｋ”の立ち上がりに対して“Ｔｐｄ”遅れ
た出力位相となる。

【００７４】デコーダ５０５で生成されるブランキング
パルスはクロック“ｃｌｋ”の３パルス分である。

【００７５】デコーダ５０５で生成されたブランキング
パルスはＤＦＦ５０７とＤＦＦ５１０に入力される。Ｄ
ＦＦ５０７はクロック“ｃｌｋｘ”の立ち上がり同期で
動作し、デコーダ５０５出力に対して半位相遅れたパル
スが生成される。ＤＦＦ５０７出力は、クロック“Ｓｃ
ｌｋ”の立ち上がり同期で動作するＤＦＦ５０８に入力
される。

【００７６】ブランキングパルスをＤＦＦ５０７で半位
相遅らせることによって、クロック“Ｓｃｌｋ”の立ち
上がりに対して ４０ｎｓｅｃ／２−Ｔｐｄ×２ のセットアップタイムを確保することが出来る。

【００７７】こうしたタイミング発生回路は、一般的に
ＡＳＩＣで構成される場合が多く、Ｔｐｄ＜１ｎｓｅｃ
程度である。

【００７８】従ってクロック“Ｓｃｌｋ”に対するセッ
トアップタイムは１８ｎｓｅｃ程度確保することがで
き、クロック“ｃｌｋ”同期で生成したブランキングパ
ルスを、変調されたクロック“Ｓｃｌｋ”に確実に同期
させることが可能になる。

【００７９】ＤＦＦ５０８でクロック“Ｓｃｌｋ”に同
期されたブランキングパルスはＪＫＦＦ５０９の入力Ｋ
に入力され、図６のタイミングチヤートに示される変調
されたφ１，φ２パルスが生成される。

【００８０】一方、ＤＦＦ５１０に入力されたブランキ
ングパルスは１クロック遅延後にＪＫＦＦ５１１の入力
Ｋに入力され、変調されていないφ２Ｂクロックが生成
される。

【００８１】以上、説明したようにして、放射ノイズ低
減に役立つ所要のパルスφ１，φ２およびφ２Ｂパルス
が生成される。

【００８２】（実施例３）図７は、実施例３である“画
像読取装置”で用いるタイミング生成部の回路ブロック
図であり、図５と同一部分には同一番号を付し、ここで
の詳しい説明を省略する。

【００８３】図７の回路は、反転入力付き０Ｒゲート７
０１、反転入力付きＮＯＲゲート７０２，７０３を用い
て、φ１，φ２，φ２Ｂパルスを生成するものである。

【００８４】ＤＦＦ５０８，５１０で生成された負極性
のブランキングパルスを反転し、それぞれクロック“Ｓ
ｃｌｋ”、クロック“ｃｌｋ”とのＯＲもしくはＮＯＲ
処理を行うことで、ハザードの発生を防止したφ１，φ
２，φ２Ｂパルスの生成を行っている。

【００８５】本実施例におけるタイミング生成回路は、
２系統の電源Ａ，Ｂから構成されている。

【００８６】水晶発振器５０１、カウンタ５０３、デコ
ーダ５０４，５０５、インバータ５０６、ＤＦＦ５０
７，５１０、ＮＯＲゲート７０３には電源Ａが供給され
ている。

【００８７】一方、ＳＳＣＧ５０２，ＤＦＦ５０８，Ｏ
Ｒゲート７０１，ＮＯＲゲート７０２には電源Ｂが供給
されている。

【００８８】７０４は、電源Ａと電源Ｂを電気的に分離
するためのインダクタンスであり、このインダクタンス
の主な目的は、ＳＳＣＧ５０２の周波数変調によって電
源Ｂに発生するノイズを遮断し、電源Ａに対して周波数
変調による影響を与えないようにすることである。

【００８９】インダクタンス７０４の値は適宜設定され
る。また、電源の分離手段はインダクタンスに限定する
ものではない。

【００９０】本実施例において、電源分離に関する内容
は一例であり、目的とするところは、基準クロックを用
いるブロックと、変調クロックを用いるブロック及び変
調クロックによって生成されたパルスを用いるブロック
の電源を電気的に分離することによって、変調によって
生じるノイズの低減を行うことにある。

【００９１】従って電源分離構成はシステムの回路構成
によって決定されるものであり、必要に応じて電源だけ
でなく、ＧＮＤの分離、光アイソレータによる分離手法
が用いられても良い。

【００９２】

【発明の効果】以上説明したように、本発明によれば、
放射ノイズを有効に低減することができる。

【００９３】更に、請求項３，４，５記載の発明によれ
ば、変調クロックが電源やＧＮＤを経由してシステムに
与える影響をも軽減することができ、請求項６，９記載
の発明によれば、周波数変調パルスを用いる回路ブロッ
クを最小限に抑えることでき、周波数変調の変調周期に
応じて発生する放射ノイズを低減することができる。

【図面の簡単な説明】

【図１】 実施例１で用いる３ラインカラーＣＣＤライ
ンセンサの構成を示す図

【図２】 ラインセンサ２に供給される駆動パルスのタ
イミングチヤート

【図３】 電荷変換器の回路図

【図４】 実施例１における放射ノイズ低減効果を示す
図

【図５】 実施例２で用いるタイミング生成部の回路ブ
ロック図

【図６】 実施例２におけるタイミング生成部のタイミ
ングチャート

【図７】 実施例３で用いるタイミング生成部の回路ブ
ロック図

【図８】 ＣＣＤラインセンサの取り付け方の一例を示
す図

【図９】 ＣＣＤラインセンサの構成の一例を表す図

【図１０】 ＳＳＣＧの基本的な回路ブロック図

【図１１】 ＳＳＣＧの変調のプロファイル例を示す図

【図１２】 ＳＳＣＧによるノイズ放射強度の低減効果
を示す図

【符号の説明】

φ１ 転送クロック φ２ 転送クロック ｃｌｋ 基準クロック Ｓｃｌｋ 変調クロック

フロントページの続き Ｆターム(参考） 4M118 AA10 AB01 BA10 CA03 DB06 DB09 DB10 DD12 FA08 GC08 5C024 CX00 EX01 GY01 HX02 HX03 HX32 HX33

Claims (9)

【特許請求の範囲】
1. 【請求項１】 基準クロックと、この基準クロックをも
   とに周波数変調された変調クロックを生成する変調クロ
   ック生成手段と、前記基準クロックから区間信号を生成
   する区間信号生成手段と、この区間信号生成手段で生成
   した区間信号をもとに前記変調クロックに同期した固体
   撮像素子の駆動パルスを生成する駆動パルス生成手段と
   を備えたことを特徴とする固体撮像素子の駆動装置。
2. 【請求項２】 請求項１記載の固体撮像素子の駆動装置
   において、前記区間信号を前記基準クロックの反転信号
   で遅延させる遅延手段と、この遅延手段の出力を前記変
   調クロックで同期させる同期手段とを備えたことを特徴
   とする固体撮像素子の駆動装置。
3. 【請求項３】 請求項１記載の固体撮像素子の駆動装置
   において、前記変調クロック生成手段と前記駆動パルス
   生成手段に供給する電源Ｂを、前記区間信号生成手段に
   供給する電源Ａから分離したことを特徴とする固体撮像
   素子の駆動装置。
4. 【請求項４】請求項３記載の固体撮像素子の駆動装置に
   おいて、前記電源Ｂをリアクタンスにより前記電源Ａか
   ら分離したことを特徴とする固体撮像素子の駆動装置。
5. 【請求項５】 請求項３記載の固体撮像素子の駆動装置
   において、前記変調クロック生成手段と前記駆動パルス
   生成手段の接地点を、前記区間信号生成手段の接地点と
   分離したことを特徴とする固体撮像素子の駆動装置。
6. 【請求項６】 固体撮像素子の出力信号位相を決定する
   駆動パルス以外の複数の駆動パルスの内、任意の駆動パ
   ルスを周波数変調されたクロックに同期したパルスとし
   たことを特徴とする固体撮像素子の駆動装置。
7. 【請求項７】 請求項１ないし６のいずれかに記載の固
   体撮像素子の駆動装置において、前記固体撮像素子はＣ
   ＣＤラインセンサであることを特徴とする固体撮像素子
   の駆動装置。
8. 【請求項８】 請求項１ないし７のいずれかに記載の固
   体撮像素子の駆動装置を備えたことを特徴とする画像読
   取装置。
9. 【請求項９】 固体撮像素子の出力信号位相を決定する
   駆動パルス以外の複数の駆動パルスの内、任意の駆動パ
   ルスを周波数変調されたクロックに同期したクロックと
   したことを特徴とする固体撮像素子の駆動方法。