JP4045454B2 - アナログフロントエンド回路及び電子機器 - Google Patents

Description

本発明は、アナログフロントエンド回路及び電子機器に関する。

画像読み取り装置等に用いられているイメージセンサでは、イメージセンサの受光部で取得された画像データの（画像信号）は、イメージセンサの転送部に取り込まれる。そして、イメージセンサを制御するイメージセンサコントローラが、イメージセンサの転送部に駆動クロックを供給し、転送部は供給された駆動クロックを用いて画像データを順次シフト転送して外部に出力する。

画像読み取り装置には、ライン型のイメージセンサが搭載されたヘッド側基板（キャリッジ）を用いて画像を読み取るものが知られている。画像を読み取る際に、このヘッド側基板はその読み取り位置が段階的に変化するようにサーボモーター等で駆動される。このようにヘッド側基板が可動なため、ヘッド側基板は、サーボモーターの制御信号を生成する回路等が搭載されたメイン基板と長いケーブルで接続される。このケーブルを介して、例えばイメージセンサによって読み出された画像データや、イメージセンサのシフト転送に必要な駆動クロック等が供給される。

ところが、近年の画像読み取り技術の向上等によって、イメージセンサの高解像度化が進んできている。このような高解像度のイメージセンサを画像読み取り装置に用いる場合、駆動クロックの周波数を高くする必要が生じる。また、高解像度に伴いケーブルを介して転送される画像データのデータ量も増加する。このため、ヘッド側基板とメイン基板が長いケーブルで接続される画像読み取り装置では、例えば画像データや駆動クロック等を搬送するケーブルで発生する放射ノイズ等が問題となり、ＥＭＩ（Electro-Magnetic-Interference）対策が必要であった。
特開２００４−１７２８５４号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、イメージセンサから転送された画像データの劣化を抑え、ＥＭＩ対策が施されたアナログフロントエンド回路、及びこれを含む電子機器を提供することにある。

本発明は、撮像素子を制御して、前記撮像素子から出力されるアナログの画像信号を処理するアナログフロントエンド回路であって、前記撮像素子からアナログの画像信号を受け、前記画像信号に対して所与の処理を行い、出力するアナログ処理部と、前記アナログ処理部から出力される画像信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力されるデジタルの画像データを保持する保持回路と、第１の基準クロックに基づいて、複数のクロックを生成して前記アナログ処理部及び前記Ａ／Ｄ変換器の少なくとも一方に出力するタイミングジェネレータと、前記第１の基準クロックに対してスペクトラム拡散変調を施し、スペクトラム拡散変調が施されたクロックを変調クロックとして前記保持回路に出力するスペクトラム拡散変調回路と、を含み、前記保持回路は、前記スペクトラム拡散変調回路から出力される前記変調クロックに基づいて、前記Ａ／Ｄ変換器からの前記デジタルの画像データを保持するアナログフロントエンド回路に関する。

本発明によれば、保持回路は変調クロックに基づいて画像データを保持することができるため、保持回路は画像データを、スペクトラム拡散変調が施された信号として出力することができる。このため、保持回路から出力された画像データが長いケーブル等を介してメイン基板等に出力された場合であっても、ケーブルで発生する放射ノイズを十分小さくすることができる。

さらに、保持回路から出力される画像データは、デジタルのデータであるため、保持回路の出力に対してスペクトラム拡散変調が施されていても画像データを正しくメイン基板等に出力できる。このため、アナログフロントエンド回路の出力にスペクトラム拡散変調が施されていても、高画質な画像データをメイン基板等に出力することができる。

また、本発明では、前記タイミングジェネレータは、スペクトラム拡散変調が施されていない前記第１の基準クロックに基づいて、前記撮像素子を駆動する駆動クロックであって、スペクトラム拡散変調が施されていない複数の駆動クロックを生成して前記撮像素子に出力し、前記保持回路から出力される画像データの信号はスペクトラム拡散変調されたクロック信号であってもよい。

本発明によれば、タイミングジェネレータはスペクトラム拡散変調が施されていない第１の基準クロックに基づいて駆動クロックを生成することができるため、イメージセンサの転送部に適した駆動クロックを供給することができる。このため、高解像度のイメージセンサに対して適切なシフト転送を制御することができるので、アナログフロントエンド回路はイメージセンサからノイズの少ないアナログの画像データを受け取ることができる。

即ち、アナログフロントエンド回路からメイン基板等に出力される信号に対してはスペクトラム拡散変調を施し、イメージセンサに供給する駆動クロックに対してはスペクトラム拡散変調を施さないことができ、高画質な画像データの転送及びＥＭＩ対策の両立が可能である。

また、本発明は、前記第１の基準クロックを生成するＰＬＬ回路をさらに含み、前記ＰＬＬ回路は、第２の基準クロックを受け、前記第２の基準クロックの周波数をＮ（１以上の自然数）倍に逓倍して前記第１の基準クロックとして出力するようにしてもよい。

本発明によれば、第２の基準クロックを逓倍して第１の基準クロックを生成することができる。このため、逓倍の倍率を所望の倍率に設定することにより、駆動クロック等のイメージセンサの制御に必要なクロックや、Ａ／Ｄ変換に必要なクロック等を調整することができる。即ち、本発明にかかるアナログフロントエンド回路は、ユーザーの要求に柔軟に対応でき、汎用性を高めることができる。

また、本発明では、前記タイミングジェネレータは、スペクトラム拡散変調が施されていない前記第１の基準クロックに基づいて、前記第１の基準クロックの周波数よりも周波数が低いＡ／Ｄ変換器用クロックを生成して前記Ａ／Ｄ変換器に供給するようにしてもよい。

本発明によれが、タイミングジェネレータは第１の基準クロックの周波数よりも周波数が低いＡ／Ｄ変換器用クロックを生成することができる。これにより、第１の基準クロックに基づく変調クロックはＡ／Ｄ変換器用クロックよりも周波数が高くなるため、保持回路は、Ａ／Ｄ変換器から出力された画像データを取りこぼすことなく保持することができる。

また、本発明は、前記アナログ処理部は、前記所与の処理として、相関二重サンプリング処理と、増幅処理を行うようにしてもよい。

これにより、アナログ処理部は、イメージセンサから出力されるアナログの画像信号に対してノイズ等を除去や後段のＡ／Ｄ変換器に適した信号レベルに調整することができ、画像データを正確に処理することができる。

また、本発明では、前記タイミングジェネレータは、前記複数のクロックのクロックパターンを設定するためのクロックパターン設定レジスタを含み、前記タイミングジェネレータは、前記クロックパターン設定レジスタの設定値に基づいて、前記第１の基準クロックから、クロックパターンの異なる前記複数のクロックを生成するようにしてもよい。

これにより、アナログフロントエンド回路内でイメージセンサに必要な駆動クロックを生成することができる。即ち、第１の基準クロックに基づいて駆動クロックを生成することができるので、駆動クロックにはスペクトラム拡散変調を施さず、保持回路の出力にはスペクトラム拡散変調を施すということが可能となる。

さらに、イメージセンサとアナログフロントエンド回路が搭載されたヘッド側基板とメイン基板等が長いケーブルで接続されるような場合であっても、ケーブルを介さずに周波数の高い駆動クロックをイメージセンサに供給することができるのでケーブルで発生する放射ノイズを十分小さくすることができる。

本発明は、上記のいずれかのアナログフロントエンド回路と、撮像素子とが実装されるヘッド側基板と、前記アナログフロントエンド回路から出力される画像データを処理する画像処理部が実装されるメイン基板と、前記ヘッド側基板と前記メイン基板とを接続する接続ケーブルと、を含み、前記接続ケーブルを介してスペクトル拡散変調が施された画像データの信号が伝送される電子機器に関する。

また、本発明では、前記撮像素子を駆動するための前記複数の駆動クロックは、前記接続ケーブルを介さずに前記アナログフロントエンド回路から前記撮像素子に供給されるようにしてもよい。

本発明は、撮像素子を制御して、前記撮像素子から出力されるアナログの画像信号を処理するアナログフロントエンド回路が実装されるヘッド側基板と、前記アナログフロントエンド回路から出力される画像データを処理する画像処理部が実装されるメイン基板と、前記ヘッド側基板と前記メイン基板とを接続する接続ケーブルと、を含み、前記アナログフロントエンド回路は、前記撮像素子からアナログの画像信号を受け、前記画像信号に対して所与の処理を行い、出力するアナログ処理部と、前記アナログ処理部から出力される画像信号をＡ／Ｄ変換するＡ／Ｄ変換器と、変調クロックに基づいて、複数のクロックを生成して前記アナログ処理部及び前記Ａ／Ｄ変換器の少なくとも一方に出力するタイミングジェネレータと、第１の基準クロックに対してスペクトラム拡散変調を施し、スペクトラム拡散変調が施されたクロックを前記変調クロックとして前記タイミングジェネレータに出力するスペクトラム拡散変調回路と、を含み、前記接続ケーブルを介してスペクトル拡散変調が施された画像データの信号が伝送される電子機器に関する。

本発明によれば、アナログフロントエンド回路の出力信号に対してスペクトラム拡散変調を施すことができるため、接続ケーブルで発生する放射ノイズを十分小さくすることができる。

また、本発明では、前記アナログフロントエンド回路は、前記第１の基準クロックを生成するＰＬＬ回路をさらに含み、前記ＰＬＬ回路は、第２の基準クロックを受け、前記第２の基準クロックの周波数をＮ（１以上の自然数）倍に逓倍して前記第１の基準クロックとして出力するようにしてもよい。

また、本発明では、前記タイミングジェネレータは、前記変調クロックに基づいて、前記変調クロックの周波数よりも周波数が低いＡ／Ｄ変換器用クロックを生成して前記Ａ／Ｄ変換器に供給ようにしてもよい。

また、本発明では、前記タイミングジェネレータは、前記複数のクロックのクロックパターンを設定するためのクロックパターン設定レジスタを含み、前記タイミングジェネレータは、前記クロックパターン設定レジスタの設定値に基づいて、前記変調クロックから、クロックパターンの異なる前記複数のクロックを生成するようにしてもよい。

本発明によれば、タイミングジェネレータが駆動クロックを生成できるため、接続ケーブルを介さずに周波数の高い駆動クロックをイメージセンサに供給することができる。これにより接続ケーブルで発生する放射ノイズを十分小さくすることができる。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１．イメージセンサ
図１（Ａ）にイメージセンサ２２（広義には撮像素子）の構成例を示す。イメージセンサ２２（例えばＣＣＤラインセンサ）は、例えば受光部２０２、転送ゲート２０４、転送部（シフトレジスタ）２０６を含む。また、受光部２０２は、光電変換を行う複数の受光素子（フォトダイオード、画素）を含む。なお、以下の図において同符号のものは同様の意味を表す。

受光部２０２の各受光素子（画素）は受光量に応じた電荷を生成して蓄積する。そして電荷蓄積に必要な所定の時間が経過した後にシフト信号ＳＨがアクティブになり、転送ゲート２０４がオンになる。これにより、アナログの画像データである蓄積電荷が、転送ゲート２０４を介して転送部２０６のシフトレジスタ（各受光素子に対応して設けられたシフトレジスタ）に転送される。そして、各シフトレジスタに転送された画像データ（蓄積電荷、広義には画像信号）は２相の駆動クロックであるφ１、φ２に基づいて、隣接するシフトレジスタ間を転送されて行き、イメージセンサ２２のＣＣＱ端子からシリアル出力される。

また、イメージセンサ２２の構成は図１（Ａ）に限定されない。例えば図１（Ｂ）のように、奇数番目の画素用の転送ゲート２０４−１、転送部２０６−１と偶数番目の画素用の転送ゲート２０４−２、転送部２０６−２を設けることが望ましい。また、図１（Ａ）、図１（Ｂ）の構成において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の画像データの読み取り用の受光部、転送ゲート、転送部を設けることが望ましい。

なお、図１（Ｃ）に転送部２０６のシフトレジスタの構成例を示す。

２．アナログフロントエンド回路
図２に本実施携帯にかかるアナログフロントエンド回路２４の構成例を示す。アナログフロントエンド回路２４は、保持回路１００、ＳＳ変調回路２００（広義にはスペクトラム拡散変調回路）、タイミングジェネレータ３００、アナログ処理部４００、Ａ／Ｄ変換器５００、ＰＬＬ回路６００を含むがこれに限定されない。例えばアナログ処理部４００やＰＬＬ回路６００を省略する構成でもよい。

タイミングジェネレータ３００は、ＰＬＬ回路６００から基準クロックＣＬＫ１を受け、制御信号ＣＳ１に基づいて複数のクロックを生成し、イメージセンサ２２、アナログ処理部４００及びＡ／Ｄ変換器５００に対して、それぞれに対応するクロックを供給する。具体的には、タイミングジェネレータ３００は、生成した複数のクロックのうち、駆動クロックφ１、φ２をイメージセンサ２２に供給し、Ａ／Ｄ変換器用クロックＡＤＣＫをＡ／Ｄ変換器５００に供給し、制御信号ＣＳ２をアナログ処理部４００に供給する。

ＳＳ変調回路２００は、基準クロックＣＬＫ１にスペクトラム拡散変調を施し、変調クロックＭＣＬＫとして保持回路１００に出力する。

アナログ処理部４００は、イメージセンサ２２のＣＣＱ端子からシリアル出力されるアナログの画像データＡＰＤ１を受け、例えばタイミングジェネレータからの制御信号ＣＳ２に基づいて所定のアナログ処理を行い、Ａ／Ｄ変換器５００に出力する。

Ａ／Ｄ変換器５００は、タイミングジェネレータ３００からのＡ／Ｄ変換器用クロックＡＤＣＫに基づいて、アナログ処理部４００からのアナログの画像データＡＰＤ２に対してＡ／Ｄ変換を行い、デジタルの画像データＤＰＤを後段の保持回路１００に出力する。このとき、デジタルの画像データＤＰＤはＭビット（Ｍは自然数）のパラレルデータとして出力される。本実施形態では例えば１６ビットの画像データＤＰＤがパラレル出力される。

保持回路１００は、変調クロックＭＣＬＫに基づいて、Ｍビットの画像データＤＰＤをラッチする。ラッチされた画像データＤＰＤは、例えばＭビットのパラレルデータとしてアナログフロントエンド回路２４から例えばメイン基板等に出力される。

ＰＬＬ回路６００は、基準クロックＣＬＫ２（広義には第２の基準クロック）を所与の倍率で逓倍し基準クロックＣＬＫ１（広義には第１の基準クロック）を生成し、ＳＳ変調回路２００及びタイミングジェネレータ３００に出力する。なお、ＰＬＬ回路６００は、例えばレジスタによる設定等で逓倍の倍率を任意に設定できる。例えば、基準クロックＣＬＫ２が１０ＭＨｚであった場合、ＰＬＬ回路６００の逓倍の倍率を例えば１２逓倍に設定することで、基準クロックＣＬＫ１の周波数を１２０ＭＨｚに設定することができる。また、ＰＬＬ回路６００は、上記の構成に限定されず、逓倍の倍率を固定にするようにしてもよい。

なお、基準クロックＣＬＫ２を生成するクロック生成回路をアナログフロントエンド回路２４に設けてもよい。

２．１．ＳＳ変調回路
信号間隔が一定のクロック信号では、その高周波の周波数スペクトラムにはっきりとしたピークを生じる。図３（Ａ）は図３（Ｂ）に示す波形に対する周波数スペクトラムである。図３（Ｂ）に示すように各パルスの周期ｔ１〜ｔ３が等しい場合、図３（Ａ）のＡ１に示すように例えばＦ＝１／ｔ１で、はっきりとしたピークを生じる。このピークは、放射ノイズの原因となるため、ＥＭＩ対策を施すためには、例えばそのピーク値を低減させる必要がある。

そこで、ＳＳＣＧ（Spread-Spectrum-Clock-Generator）を用いることで、周波数スペクトラムを拡散させ、ピーク値を下げることができる。入力クロックに対して、図４（Ｂ）に示すように、各パルスの周期ｔ１〜ｔ３をそれぞれ異なる周期に周波数変調することで、図４（Ａ）のＡ２、Ａ３、Ａ４に示すようにピークを拡散させることができる。これにより、図４（Ａ）のＡ２、Ａ３、Ａ４に示すように、スペクトラム拡散変調後のクロックは、そのピーク値が、図３（Ａ）のＡ１に示すピーク値よりも低減されている。即ち、ＥＭＩ対策としてＳＳＣＧを用いることは効果的であり、ＳＳ変調回路２００もこのようなスペクトラム拡散変調を行う。

図５にＳＳ変調回路２００の構成例を示す。入力端子２１１には例えば基準クロックＣＬＫ１が入力される。基準クロックＣＬＫ１はバッファ２１２を介して分周器２１３に入力される。分周器２１３は入力クロックを１／Ｒ分周して位相比較器２１５に１／Ｒ分周されたクロックを出力する。なお、分周器２１３の１／Ｒは可変であり、変調制御回路２１４の制御に基づいて設定される。

位相比較器２１５は、分周器２１３及び分周器２１７から出力されるクロックに対して位相比較を行い、その結果に応じた電圧をＶＣＯ（Voltage-Controlled-Oscillator、電圧制御型発振器）２１６に出力する。ＶＣＯ２１６は、入力された電圧に応じたクロックを出力端子２１８及び分周器２１７に出力する。なお、分周器２１７は、ＶＣＯ２１６から出力されるクロックを１／Ｓ分周する。

即ち、位相比較器２１５は、分周器２１３の出力クロックと分周器２１７の出力クロックの周波数が同じになるようにＶＣＯ２１６を制御する。なお、上記のＲ、Ｓは正の実数を示す。

図６に変調のプロファイルの一例を示す。これは、変調制御回路２１４が分周比Ｒを可変する周期に相当する。図６では、一例として、入力周波数に対して±０．５％の変調が行われる場合を示している。

なお、図５に示す構成例は、ＳＳ変調回路２００の一例であり、これに限定されない。ＳＳ変調回路２００は、スペクトラム拡散変調を行う回路であり、他の構成であってもよい。例えば、可変遅延回路を用いて、入力クロックの立ち上がりエッジ又は立ち下がりエッジに対して出力クロックの立ち上がり又は立ち下がりの遅延時間を周期的に変化させるようにしてスペクトラム拡散変調を行ってもよい。

２．２．タイミングジェネレータ
図２のタイミングジェネレータ３００はクロックパターン設定レジスタ３１０を含む。クロックパターン設定レジスタ３１０には、タイミングジェネレータ３００が生成する複数のクロックに関するクロックパターンを示す情報が格納されている。このクロックパターンを示す情報に基づいて、タイミングジェネレータ３００は複数のクロックを生成する。クロックパターン設定レジスタ３１０の内容は、例えば制御信号ＣＳ１を用いてプログラマブルに変更可能なため、ユーザーが所望するクロックパターンの情報をクロックパターン設定レジスタ３１０に格納することが可能である。

クロックパターン設定レジスタ３１０に格納されるクロックパターンの情報を具体的に説明するため、図７にクロックのパターンテーブルを示す。図７の０ｘ００〜０ｘ０Ｆは、クロックパターン設定レジスタ３１０のアドレスを示す。図７のようにパターンテーブルが設定されたときのタイミングジェネレータ３００から出力される各クロックの波形を図８に示す。

図７に示す符号ＣＫ１、ＣＫ２はクロックを示し、例えば図２のアナログ処理部４００を駆動するためのクロックとして用いることができる。また、同様に各符号ＳＮＣＫ１Ａ〜ＳＮＣＫ１Ｄ、ＳＮＣＫ２〜ＳＮＣＫ４はクロックを示し、これらのうちのいずれかを例えば、イメージセンサ２２を駆動するための駆動クロックφ１又はφ２に用いることができる。

タイミングジェネレータ３００が出力するクロック（例えば駆動クロックφ１、φ２）等の１周期の期間に、内部ステートの値は例えば０〜１５までインクリメントされる。次の周期では再度、内部ステートの値は０〜１５までインクリメントされる。このように内部ステートは、基準となるクロック（例えば第１の基準クロックＣＬＫ１）に基づいて例えば値０〜１５の間を循環する。

各クロックは、内部ステート毎に例えば０又は１の値が割り当てられることでクロックパターンが設定される。

タイミングジェネレータ３００は、図７に示すように内部ステート毎にそれぞれのクロックに割り当てられている値（例えば０又は１）に基づいて、各クロックの出力レベルを設定する。

具体的には、クロックＣＫ１を例にすると、内部ステートの値が０である場合、例えば図７ではクロックＣＫ１はレジスタの値が１であるので、この間のクロックＣＫ１の出力レベルは図８のＢ１に示すようにハイレベルとなる。内部ステートの値がその次の値である１になると、図７によるとクロックＣＫ１はレジスタの値が１であるので、この間のクロックＣＫ１の出力レベルはハイレベルに維持される。さらに、内部ステートの値が９になると、図７ではレジスタの値が０に設定されている。即ち、図８のＢ２に示すようにクロックＣＫ１の出力レベルはローレベルに設定される。

同様にして、クロックＣＫ２を例にすると、例えば内部ステートの値が１１である時、図７によるとクロックＣＫ２のレジスタの値は０である。このため、図８のＢ３に示すようにクロックＣＫ２の出力はローレベルに設定される。さらに、内部ステートの値が１２になると、クロックＣＫ２のレジスタの値は図７より１に設定されていることがわかる。即ち、図８のＢ４に示すようにクロックＣＫ２の出力レベルはハイレベルに設定される。

このようにして、タイミングジェネレータ３００は、基準クロックＣＬＫ１を基準にして、クロックパターン設定レジスタ３１０に格納されている値に基づいて各クロックを生成することができる。なお、基準クロックＣＬＫ１はスペクトラム拡散変調が施されていないため、タイミングジェネレータから出力される駆動クロックφ１、φ２はスペクトラム拡散変調が施されていないクロックとなる。このため、駆動クロックφ１、φ２のパルス幅は一定の周期を保つので、タイミングジェネレータ３００はイメージセンサ２２に対して画像データの転送を正確に制御できる。即ち、アナログフロントエンド回路２４は、イメージセンサ２２から精度の高い画像データを受け取ることができ、且つ、アナログフロントエンド回路２４の画像データＤＰＤの出力にはスペクトラム拡散変調を施すことができる。これにより本実施形態のアナログフロントエンド回路２４は、ＥＭＩ対策と、画質劣化の防止の両立が可能となる。

また、タイミングジェネレータ３００は基準クロックＣＬＫ１に基づいてＡ／Ｄ変換器用クロックＡＤＣＫを生成し、Ａ／Ｄ変換器５００に供給する。このとき、タイミングジェネレータ３００は、例えば、基準クロックＣＬＫ１が１２０Ｍｈｚである場合、この基準クロックＣＬＫ１を例えば１／１２分周して１０ＭｈｚのクロックをＡ／Ｄ変換器用クロックＡＤＣＫとして出力することができる。

なお、図７は１読み取り画素に単色が割り当てられている場合のパターンテーブルを示しているが、これに限定されない。例えば、読み取り画素に対して３色（Ｒ、Ｇ、Ｂ）が割り当てられている場合には、内部ステートの値を例えば０〜４７の４８段階に設定すればよい。

２．３．アナログ処理部
図９は、アナログ処理部４００のブロック図である。アナログ処理部４００は、相関二重サンプリング(Correlated-Double-Sampling)処理部ＣＤＳと、増幅処理部ＰＧＡを含む。

相関二重サンプリング処理部ＣＤＳは、イメージセンサ２２からのアナログの画像データＡＰＤ１を受け、ベースレベル（光学的黒レベル、参照レベル）のアナログ信号とデータレベル（ビデオレベル、信号レベル）のアナログ信号をサンプリングする。そして、ベースレベルのアナログ信号のサンプリング値とデータレベルのアナログ信号のサンプリング値との差分値を出力する。

増幅処理部ＰＧＡは、例えばプログラマブルゲインアンプ等で構成でき、相関二重サンプリング処理部ＣＤＳの出力値のゲインを調整し、アナログの画像データＡＰＤ２をＡ／Ｄ変換器５００に出力する。このようなゲイン調整を行うことで、Ａ／Ｄ変換器５００での適正なダイナミックレンジを確保できる。

相関二重サンプリング処理部ＣＤＳの出力に対して補正処理を行う補正回路を相関二重サンプリング処理部ＣＤＳと増幅処理部ＰＧＡの間に設けてもよい。

なお、読み取り画素に対して３色（Ｒ、Ｇ、Ｂ）が割り当てられている場合には、Ｒ用、Ｇ用、Ｂ用の相関二重サンプリング処理部ＣＤＳ及び増幅処理部ＰＧＡを設ければよい。その場合には各増幅処理部ＰＧＡは、マルチプレクサ等を介してＡ／Ｄ変換器５００に接続するようにしてもよい。

２．４．Ａ／Ｄ変換器及び保持回路
Ａ／Ｄ変換器５００はアナログ処理部４００からアナログの画像データＡＰＤ２を受け、タイミングジェネレータから供給されるＡ／Ｄ変換器用クロックＡＤＣＫに基づいてＡ／Ｄ変換を行う。本実施形態では、例えば、Ａ／Ｄ変換器用クロックＡＤＣＫは１０Ｍｈｚに設定されている。アナログの画像データＡＰＤ２は例えばシリアルで出力されるため、Ａ／Ｄ変換器５００は画像データＡＰＤ２を順次Ａ／Ｄ変換する。そして、Ａ／Ｄ変換器５００は、Ａ／Ｄ変換したＭ（Ｍは自然数、例えば１６）個のデータを、クロックＡＤＣＫに基づいてＭビット（例えば１６ビット）のデジタルの画像データＤＰＤとして保持回路１００に出力する。

保持回路１００は、ＳＳ変調回路２００からの変調クロックＭＣＬＫに基づいて、Ａ／Ｄ変換器５００からのＭビットの画像データＤＰＤをラッチする。保持回路１００にラッチされた画像データＤＰＤは、アナログフロントエンド回路２４の出力データとして用いることができる。

変調クロックＭＣＬＫは例えば１２０Ｍｈｚの基準クロックＣＬＫ１に対してスペクトラム拡散変調が施されたクロックである。このため、この変調クロックＭＣＬＫに基づいてラッチされた画像データＤＰＤは、アナログフロントエンド回路２４から出力される際にスペクトラム拡散変調が施されたデジタル信号として出力される。これにより、アナログフロントエンド回路２４から画像データＤＰＤが出力される際に発生する周波数スペクトラムのピーク値を拡散することができるので、放射ノイズ等を押さえることができる。

なお、変調クロックＭＣＬＫを生成するために基準となる基準クロックＣＬＫ１の周波数を例えばＡ／Ｄ変換器用クロックＡＤＣＫと同じ周波数（例えば１０Ｍｈｚ）に設定しても、ＳＳ変調回路２００の働きにより本実施形態のアナログフロントエンド回路２４はＥＭＩ対策に効果を奏する。

一方、本実施形態では上記のように基準クロックＣＬＫ１をＡ／Ｄ変換器用クロックＡＤＣＫよりも高い周波数（言い換えれば、Ａ／Ｄ変換器用クロックＡＤＣＫは基準クロックＣＬＫ１よりも低い周波数）に設定することで、さらなる効果を奏する。

具体的な効果を図１０を参照して説明する。図１０は、Ａ／Ｄ変換器用クロックＡＤＣＫと変調クロックＭＣＬＫを示す。例えば、図１０のＣ１に示すタイミングでクロックＡＤＣＫ及び変調クロックＭＣＬＫが立ち上がった場合、保持回路１００は変調クロックＭＣＬＫに基づいてデータラッチを行うため、ほぼＣ１のタイミングでデータラッチを開始する。ところが、Ａ／Ｄ変換器５００は、保持回路１００に出力するデータＤＰＤをＣ３に示す期間内で決定するため、Ｃ１のタイミングでは出力の値がメタステーブル（未確定の状態）である可能性がある。このような場合に、変調クロックＭＣＬＫがＡ／Ｄ変換器用クロックＡＤＣＫとほぼ同じ周波数であると、保持回路１００はデータラッチを失敗してしまった後、Ｃ３の期間内でデータラッチを再度行えず、データの取りこぼしをしてしまう。

この点に関して、本実施形態では、変調クロックＭＣＬＫの周波数がＡ／Ｄ変換器用クロックＡＤＣＫの周波数よりも十分に高いため、保持回路１００がＣ１のタイミングでデータラッチに失敗してもＣ２のタイミングでデータラッチを再度行うことができる。即ち、保持回路１００はＣ３の期間内に複数回のラッチが可能であるため、データの取りこぼしを防いで確実にデータラッチを行える。

３．電子機器
図１１は、本実施形態に係るアナログフロントエンド回路（ＡＦＥ）２４を含む電子機器１０を示す図である。なお電子機器１０は、図１１の全ての構成要素を含む必要はなく、その一部を省略する構成にしてもよい。

電子機器１０（例えばフラットベッド型イメージスキャナ）は読み取り対象物１２（例えば原稿）を載せるための載置台１４と、載置台１４を支持するフレーム１５（例えば支持部材、ハウジング）を含む。矩形状の載置台１４は光透過性部材であるガラス等により形成され、この光透過性の載置台１４の例えば丈夫に読み取り対象物１２が載せられる。

電子機器１０はイメージセンサ２２及びアナログフロントエンド回路２４が搭載されるヘッド側基板（キャリッジ）２０を含む。イメージセンサ２２としてはＣＣＤ（Charge Coupled Device）、ＣＩＳ（Contact Image Sensor）、又はＢＢＤ（Bucket Brigade Device）などを使用できる。ヘッド側基板２０には、読み取り対象物１２（原稿）を照明するための光源２６や、読み取り対象物１２で反射された光源２６からの光をイメージセンサ２２に集光するレンズ２８（集光部）などの光学系（光学ヘッド）も搭載される。

電子機器１０は、ヘッド側基板２０を駆動して移動させる駆動装置３０（駆動機構）を含み、駆動装置３０は、モータ３２（動力源）や、モータ３２を駆動するモータドライバ３４を含む。イメージセンサ２２は、その長手方向が主走査方向と一致するように配置される。そして他方側がプーリ３８に掛けられた駆動ベルト３６をモータ３２により駆動することで、駆動ベルト３６に固定されたヘッド側基板２０が副走査方向（主走査方向に直交する方向）に移動する。なお、ヘッド側基板２０の移動方式としは種々の変形実施が考えられ、例えば駆動ベルト３６を用いないでヘッド側基板２０を移動したり、リニアモータ機構によりヘッド側基板２０を移動してもよい。

電子機器１０はメイン基板５０を含む。メイン基板５０は電子機器１０の各ブロックを制御するものである。具体的には、画像データの取得処理の制御や、ヘッド側基板２０のサーボ制御や、アナログフロントエンド回路２４の制御などを行う。

メイン基板５０は画像処理部６０を含む。画像処理部６０は、ヘッド側基板２０から取得した画像データの画像処理を行う。また、画像処理部６０は、例えばアナログフロントエンド回路２４の制御を行うことができるが、これに限定されない。メイン基板５０に搭載された他のブロックにおいてアナログフロントエンド回路２４を制御する信号を生成してもよい。

メイン基板５０はサーボコントローラ８０を含む。サーボコントローラ８０は、ヘッド側基板２０を駆動（移動）する駆動装置３０（モータ３２）のサーボ制御（フィードバック制御）を行うものである。メイン基板５０はＣＰＵ９６（プロセッサ）やメモリ９８（ＲＯＭ、ＲＡＭ）を含む。ＣＰＵ９６はメイン基板５０の全体的な制御を行ったり、外部との情報のやり取りをする。またメモリ９８は、プログラムや各種データを記憶したり、画像処理部６０やサーボコントローラ８０やＣＰＵ９６の作業領域として機能する。

なお、メイン基板５０は図１に示す全ての構成要素を含む必要はなく、その一部を省略した構成にしてもよい。例えばＣＰＵ９６やメモリ９８を省略してもよい。またメイン基板５０、画像処理部６０、サーボコントローラ８０の機能は、ハードウェア回路により実現してもよいし、ソフトウェアとハードウェア回路の双方により実現してもよい。またハードウェア回路はゲートアレイなどにより構成されるＡＳＩＣ（Application Specific Integrated Circuit）により実現してもよいし、汎用プロセッサにより実現してもよい。

図１２はヘッド側基板２０とメイン基板５０の接続を示す図である。ヘッド側基板２０とメイン基板５０は複数の配線で構成された接続ケーブル８００によって接続される。ヘッド側基板２０から出力される画像データＤＰＤは、接続ケーブル８００内の配線を介してメイン基板５０に供給される。同様にして、メイン基板５０から出力される制御信号ＣＳ１は接続ケーブル８００内の他の配線を介してヘッド側基板２０に供給される。

例えば、アナログフロントエンド回路から出力される画像データＤＰＤがＭビットである場合は、画像データＤＰＤを転送するために接続ケーブル８００にＭ本の配線が設けられるがこれに限定されない。

図１１に示すようにヘッド側基板２０は駆動装置３０によって所定の範囲で移動するように駆動されるため、接続ケーブル８００はその移動範囲を十分に補えるような長さが必要である。このため、本実施形態においても接続ケーブル８００はある程度の長さ（例えば６０ｃｍ）に設定されている。

一般にケーブルの長さが長くなると、そのケーブルを介して信号を搬送する場合の放射ノイズによるＥＭＩは著しく問題になる。結果としてＥＭＩ対策を施すための検査や調整等に日数を要し、製品のコスト削減を妨げる要因となる。これに対して、本実施形態のアナログフロントエンド回路２４はＳＳ変調回路２００の変調クロックＭＣＬＫを用いることで、接続ケーブル８００から発生する放射ノイズを効果的に抑制することができる。これにより、例えば製品のＥＭＩ問題に関する検査や調整等に必要な期間を大幅に短縮することができ、製品のコスト削減を可能にする。

図１３に本実施形態の変形例として、アナログフロントエンド回路８２４を示す。アナログフロントエンド回路８２４は、アナログフロントエンド回路２４から保持回路１００を省略し、タイミングジェネレータ３００に供給するクロックを基準クロックＣＬＫ１からＳＳ変調回路２００の変調クロックＭＣＬＫに変更したものである。

アナログフロントエンド回路８２４のタイミングジェネレータ３００は、ＳＳ変調回路２００の変調クロックＭＣＬＫに基づいて複数のクロックを生成するため、例えばこの場合のタイミングジェネレータ３００から出力されるＡ／Ｄ変換器用クロックＡＤＣＫはスペクトラム拡散変調が施されたクロックとなる。即ち、アナログフロントエンド回路８２４から出力される画像データＤＰＤは、スペクトラム拡散変調が施されたクロックとして出力される。これにより、アナログフロントエンド回路８２４は図２のアナログフロントエンド回路２４と同様に放射ノイズを抑制できる。

電子機器１０にアナログフロントエンド回路２４の代わりにアナログフロントエンド回路８２４を搭載するようにしてもよい。この場合においても、図１２の接続ケーブル８００で発生する放射ノイズを効果的に抑制することができる。

７．比較例との対比と効果
図１４は本実施形態に係る比較例の電子機器７１０を示す図である。電子機器７１０はヘッド側基板７２０を含む。このヘッド側基板７２０にはイメージセンサ２２、光源２６、レンズ２８などの光学系（光学ヘッド）が搭載される。イメージセンサ２２により読み取られたアナログの画像データＡＰＤ３はＡ／Ｄ変換器７４０に入力され、Ａ／Ｄ変換器７４０はこれをデジタルの画像データ（画像信号）に変換して、メイン基板７５０に出力する。

メイン基板７５０はイメージセンサコントローラ７６０を含む。イメージセンサコントローラ７６０はイメージセンサ２２を制御するものであり、各種の制御信号や駆動パターンを生成して、イメージセンサ２２に出力する。またイメージセンサコントローラ７６０は、Ａ／Ｄ変換器７４０からのデジタルの画像データを受け、各種の画像処理（ガンマ変換、シェーディング処理、又は２値化処理等）を行う。イメージセンサコントローラ７６０が含む駆動コントローラ７６２は、イメージセンサ２２の駆動クロックφ１、φ２を生成してイメージセンサ２２に供給する。

電子機器７１０では、信号経路９００において、駆動クロックφ１、φ２による放射ノイズが発生する。また、画像データＡＰＤ３も周波数の高いクロックとして出力されるため信号経路９１０、９２０においても放射ノイズが発生する。また、ヘッド側基板７２０が所定の範囲で移動できるように、例えば信号経路９００、９１０、９２０等が設けられたケーブルはある程度の長さに設定される。そのため、各信号経路９００、９１０、９２０で発生する放射ノイズはさらに影響力を増す。

このような放射ノイズを低減するために、ケーブル等にＥＭＩ対策となる部品を追加してケーブルをシールドしたりすることでＥＭＩ対策を図る必要がある。これは製品に対する設計期間等を増やし、結果として製造コストの削減を妨げる。

これに対して本実施形態に係るアナログフロントエンド回路２４や、その変形例のアナログフロントエンド回路８２４は、上記のようにスペクトラム拡散変調が施されたクロックとして画像データＤＰＤをメイン基板５０等に供給できる。これにより周波数スペクトラムのピーク値を拡散できるため、出力クロックに起因する放射ノイズを低減できる。即ち、アナログフロントエンド回路２４、８２４は、比較例よりも製品の製造コストの削減が可能である。

また、本実施形態に係るアナログフロントエンド回路２４では、タイミングジェネレータ３００はスペクトラム拡散変調が施されていない基準クロックＣＬＫ１に基づいて例えば駆動クロックφ１、φ２を生成し、イメージセンサ２２に供給することができる。これにより、イメージセンサ２２には、パルス幅が一定の駆動クロックφ１、φ２が供給されるため、駆動クロックφ１、φ２にスペクトラム拡散変調が施された場合に比べて、イメージセンサ２２から精度の高い画像データが出力される。即ち、アナログフロントエンド回路２４を含む電子機器１０は、ＥＭＩ対策に優れ、且つ、高画質な画像読み取りが可能となる。

また、比較例の電子機器７１０において、イメージセンサコントローラ７６０から出力される駆動クロックφ１、φ２が例えばスペクトラム拡散変調が施された場合、駆動クロックφ１、φ２の周波数スペクトラムのピーク値を拡散できる。しかしながら、駆動クロックφ１、φ２は周波数が高いため、この場合ではＥＭＩ対策として不十分である可能性がある。

これに対して、本実施形態では例えば駆動クロックφ１、φ２が接続ケーブル８００を介さずにイメージセンサ２２に供給されるので、比較例よりも本実施形態の電子機器１０はＥＭＩ対策に優れていることがわかる。

また、上記のように比較例において駆動クロックφ１、φ２にスペクトラム拡散変調を施した場合に十分なＥＭＩ対策を行うためには、スペクトラム拡散変調の変調レンジを大きくする必要がある。ただし、変調レンジを大きくすると、駆動クロックφ１、φ２のパルス幅の変動が大きくなってしまい、イメージセンサ２２から出力される画像データが予期せぬ値となる可能性が高まる。これは、著しく画質の劣化につながる。

これに対して、本実施形態の変形例では駆動クロックφ１、φ２がヘッド側基板２０側で生成されるため、スペクトラム拡散変調の変調レンジを前述のように大きくしなくてもＥＭＩ対策として十分な効果を発揮できる。

なお、本実施形態及びその変形例において接続ケーブル８００を介さずに駆動クロックφ１、φ２をイメージセンサ２２に供給することができるのは、アナログフロントエンド回路２４、８２４がタイミングジェネレータ３００を含むためである。

上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。

図１（Ａ）〜図１（Ｃ）はイメージセンサの説明図。 本実施形態に係るアナログフロントエンド回路の構成例。 周波数スペクトラムのピーク値を説明する図。 周波数スペクトラムのピーク値の拡散を説明する図。 本実施形態に係るスペクトラム拡散変調回路の構成例。 スペクトラム拡散変調の変調度を示す波形図。 本実施形態に係るクロックパターン設定レジスタの設定例を示す図。 図７の設定例の基づく複数のクロックの波形図。 本実施形態に係るアナログ処理部の構成例。 本実施形態に係るＡ／Ｄ変換器用クロックと変調クロックを示す図。 本実施形態に係る電子機器の構成例。 本実施形態に係る電子機器のヘッド側基板とメイン基板の接続を示す図。 本実施形態に係るアナログフロントエンド回路の変形例を示す図。 本実施形態に係る比較例の電子機器を示す図。

符号の説明

１０ 電子機器、２０ ヘッド側基板、２２ イメージセンサ、
２４ アナログフロントエンド回路、５０ メイン基板、６０ 画像処理部、
１００ 保持回路、２００ ＳＳ変調回路、３００ タイミングジェネレータ、
３１０ クロックパターン設定レジスタ、４００ アナログ処理部、
５００ Ａ／Ｄ変換器、６００ ＰＬＬ回路、８００ 接続ケーブル、
８２４ アナログフロントエンド回路、ＡＤＣＫ Ａ／Ｄ変換器用クロック、
ＡＰＤ１、ＡＰＤ２、 アナログの画像信号、ＣＤＳ 相関二重サンプリング処理部、
ＣＬＫ１ 第１の基準クロック、ＣＬＫ２ 第２の基準クロック、
ＤＰＤ デジタルの画像データ、φ１、φ２ 駆動クロック、ＭＣＬＫ 変調クロック、
ＰＧＡ 増幅処理部

Claims (7)

1. 撮像素子を制御して、前記撮像素子から出力されるアナログの画像信号を処理するアナログフロントエンド回路であって、
   前記撮像素子からアナログの画像信号を受け、前記画像信号に対して所与の処理を行い、出力するアナログ処理部と、
   前記アナログ処理部から出力される画像信号をＡ／Ｄ変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器から出力されるデジタルの画像データを保持する保持回路と、
   第１の基準クロックに基づいて、複数のクロックを生成して前記アナログ処理部及び前記Ａ／Ｄ変換器の少なくとも一方に出力するタイミングジェネレータと、
   前記第１の基準クロックに対してスペクトラム拡散変調を施し、スペクトラム拡散変調が施されたクロックを変調クロックとして前記保持回路に出力するスペクトラム拡散変調回路と、
   を含み、
   前記保持回路は、前記スペクトラム拡散変調回路から出力される前記変調クロックに基づいて、前記Ａ／Ｄ変換器からの前記デジタルの画像データを保持し、
   前記タイミングジェネレータは、スペクトラム拡散変調が施されていない前記第１の基準クロックに基づいて、前記第１の基準クロックの周波数よりも周波数が低いＡ／Ｄ変換器用クロックを生成して前記Ａ／Ｄ変換器に供給することを特徴とするアナログフロントエンド回路。
2. 請求項１において、
   前記タイミングジェネレータは、スペクトラム拡散変調が施されていない前記第１の基準クロックに基づいて、前記撮像素子を駆動する駆動クロックであって、スペクトラム拡散変調が施されていない複数の駆動クロックを生成して前記撮像素子に出力し、
   前記保持回路から出力される画像データの信号はスペクトラム拡散変調されたクロック信号であることを特徴とするアナログフロントエンド回路。
3. 請求項１または２において、
   前記第１の基準クロックを生成するＰＬＬ回路をさらに含み、
   前記ＰＬＬ回路は、第２の基準クロックを受け、前記第２の基準クロックの周波数をＮ（１以上の自然数）倍に逓倍して前記第１の基準クロックとして出力することを特徴とするアナログフロントエンド回路。
4. 請求項１乃至３のいずれかにおいて、
   前記アナログ処理部は、前記所与の処理として、相関二重サンプリング処理と、増幅処理を行うことを特徴とするアナログフロントエンド回路。
5. 請求項１乃至４のいずれかにおいて、
   前記タイミングジェネレータは、前記複数のクロックのクロックパターンを設定するためのクロックパターン設定レジスタを含み、
   前記タイミングジェネレータは、前記クロックパターン設定レジスタの設定値に基づいて、前記第１の基準クロックから、クロックパターンの異なる前記複数のクロックを生成することを特徴とするアナログフロントエンド回路。
6. 請求項１乃至５のいずれかに記載のアナログフロントエンド回路と、撮像素子とが実装されるヘッド側基板と、
   前記アナログフロントエンド回路から出力される画像データを処理する画像処理部が実装されるメイン基板と、
   前記ヘッド側基板と前記メイン基板とを接続する接続ケーブルと、
   を含み、
   前記接続ケーブルを介してスペクトル拡散変調が施された画像データの信号が伝送されることを特徴とする電子機器。
7. 請求項６において、
   前記撮像素子を駆動するための前記複数の駆動クロックは、前記接続ケーブルを介さずに前記アナログフロントエンド回路から前記撮像素子に供給されることを特徴とする電子機器。

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