JP2002190884A

JP2002190884A - 画像読み取り装置

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Publication number: JP2002190884A
Application number: JP2000386837A
Authority: JP
Inventors: Keishin Kono; 敬信河野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-12-20
Filing date: 2000-12-20
Publication date: 2002-07-05
Anticipated expiration: 2020-12-20
Also published as: JP3804447B2; US20040196504A1; US7522317B2

Abstract

(57)【要約】【課題】特殊なインターフェイス規格の採用あるいは
シールド部材などの追加を必要せず、ＥＭＩノイズが低
減され、同時スイッチングによるノイズの増幅を低減す
る画像読み取り装置を提供する。【解決手段】信号変換部４２とバッファ４４との間に
は遅延回路部４５が配設されている。遅延回路部４５は
出力配線部４３の配線４３０〜４３３ごとに配設されて
いる遅延素子の容量が異なるため、制御クロック信号に
対し信号変換部４２から出力されるデジタル出力信号の
出力タイミングにそれぞれ時間的なずれが生じる。デジ
タル出力信号の出力タイミングがずれることにより、デ
ジタル出力信号の同時スイッチングが防止される。した
がって、特殊なインターフェイス規格の採用あるいはシ
ールド部材の追加を必要とすることなくＥＭＩノイズが
低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像読み取り装置
に関する。

【０００２】

【従来の技術】画像読み取り装置に限らず電子計算機お
よびその周辺機器（以下、電子計算機およびその周辺機
器を「コンピュータなど」という。）においては、電磁
波の影響によるノイズの発生を低減する必要がある。一
方、コンピュータなどには、各種の処理の高速化が要求
されている。コンピュータなどにおいて処理を高速化す
るためには、コンピュータなどの各部を構成する素子あ
るいは回路の作動タイミングを調整するクロック信号の
周波数を高くする必要がある。現在、クロック信号の周
波数は数ＭＨｚから数ＧＨｚまで幅広く設定されてい
る。

【０００３】しかし、クロック信号の周波数を高める、
すなわちクロック信号に高周波を使用すると、電磁遮蔽
ノイズいわゆるＥＭＩ（Electoro Magnetic Interferen
ce）ノイズの発生が増大することが知られている。この
ＥＭＩノイズは、例えば信号の出力時、クロック信号に
同期してスイッチング（例えば０→１または１→０）が
同時に行われると増幅されるという問題がある。

【０００４】

【発明が解決しようとする課題】従来、ＥＭＩノイズの
低減を図るため、例えばＥＣＬあるいはＳＳＴＬなどの
特殊なインターフェイス規格としたり、伝送系のケーブ
ルなどをシールド部材により被覆したり、あるいは信号
ラインの全てにＥＭＩフィルタを配設することによりノ
イズレベルの低減が図られている。

【０００５】しかしながら、上記のような場合、特殊な
インターフェイス規格を採用したり、シールド部材ある
いはＥＭＩフィルタを追加する必要があり、コストの増
大を招く結果となる。また、上記のように特殊なインタ
ーフェイス規格を採用したり、シールド部材あるいはＥ
ＭＩフィルタを追加する場合であっても、クロック信号
に同期した同時スイッチングによるノイズの増幅を低減
することは困難である。

【０００６】そこで、本発明は、特殊なインターフェイ
ス規格の採用あるいはシールド部材などの追加を必要せ
ず、ＥＭＩノイズが低減され、同時スイッチングによる
ノイズの増幅を低減する画像読み取り装置を提供するこ
とにある。

【０００７】

【課題を解決するための手段】本発明の請求項１記載の
画像読み取り装置によると、出力信号作成手段の出力側
には出力タイミング変更手段が配設されている。この出
力タイミング変更手段は、出力信号作成手段から出力さ
れる複数のデジタル出力信号を構成する各デジタル出力
信号の出力タイミングを各デジタル出力信号ごとに変更
する。すなわち、出力信号作成手段から出力されるデジ
タル出力信号の出力タイミングが出力ビット数に対応す
るデジタル出力信号ごとに変更される。そのため、デジ
タル出力信号の波形がデジタル出力信号ごとに異なり、
同時スイッチングを防止することができる。また、デジ
タル出力信号の波形がデジタル出力信号ごとに異なるこ
とにより、出力される信号の電流ピークが分散され、伝
送系のケーブルなどから発生するノイズのピークが低下
する。その結果、ＥＭＩノイズが低減され、Ｓ／Ｎを向
上することができる。したがって、特殊なインターフェ
イス規格の採用あるいはシールド部材の追加を必要とせ
ず、ＥＭＩノイズを低減でき、かつ同時スイッチングに
よるノイズの増幅を低減することができる。

【０００８】本発明の請求項２または３記載の画像読み
取り装置によると、出力タイミング変更手段は、各デジ
タル出力信号ごとに出力タイミングを時間的にずらす。
本来、クロック信号は画像読み取り装置などのコンピュ
ータなどの作動を同期するために用いられるため、クロ
ック信号によって規定されるデジタル出力信号も同期し
て出力されることが望ましい。しかし、上述のようにク
ロック信号に同期してデジタル出力信号が同時にスイッ
チングすることによりＥＭＩノイズが増幅される。そこ
で、出力タイミング変更手段は、クロック信号の同期を
妨げない範囲で出力タイミングをずらすことによりデジ
タル出力信号の同時スイッチングを防止している。例え
ば、所定の周波数のクロック信号において、クロック信
号の一周期の間であれば基準となるクロック信号を用い
て位相調整可能である。以上のようにデジタル出力信号
の出力タイミングをずらすことにより、デジタル出力信
号の同時スイッチングが防止され、ＥＭＩノイズの増幅
を防止することができる。

【０００９】本発明の請求項３記載の画像読み取り装置
によると、出力配線部のそれぞれに配設されている遅延
回路部を有している。遅延回路部は、デジタル出力信号
の出力タイミングを時間的に遅延させる。例えば、出力
信号作成手段を基板上に配設している場合、当該基板上
に遅延回路部を配設するだけであるので、遅延回路部の
形成が容易である。

【００１０】本発明の請求項４記載の画像読み取り装置
によると、遅延回路部は各遅延回路部ごとにデジタル出
力信号の出力タイミングの遅延量が異なるように設定さ
れている。そのため、デジタル出力信号の出力タイミン
グがデジタル出力信号ごとにずれ、同時スイッチングに
よるＥＭＩノイズの増幅の低減、ならびに電流ピークの
分散による発生ノイズの低減を図ることができる。

【００１１】本発明の請求項５記載の画像読み取り装置
によると、出力タイミング変更手段は、各デジタル出力
信号ごとに周波数を変更する。いいかえれば、デジタル
出力信号の一周期の長さすなわち波長を変更する。デジ
タル出力信号の周波数を変更することにより、デジタル
出力信号の出力タイミングが各デジタル出力信号ごとに
ずれる。その結果、デジタル出力信号の同時スイッチン
グが防止され、ＥＭＩノイズの増幅を防止することがで
きる。

【００１２】本発明の請求項６記載の画像読み取り装置
によると、出力タイミング変更手段は、出力配線部のそ
れぞれに配設されている複数の遅延回路部と、その複数
の遅延回路部から任意の遅延回路部を選択するセレクタ
とを有している。遅延回路部ごとに遅延量が異なるよう
に設定すると、セレクタにより一つの遅延回路部を選択
することにより、出力配線部ごとに遅延量が異なる。そ
のため、デジタル出力信号の出力タイミングを出力配線
部ごとにランダムに変化させることができる。また、デ
ジタル出力信号の出力タイミングを出力配線部ごとにラ
ンダムに変化させることにより、出力タイミングだけで
なく周波数も変更することができる。したがって、同時
スイッチングによるＥＭＩノイズの増幅の低減、ならび
に電流ピークの分散による発生ノイズの低減を図ること
ができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を示す
複数の実施例を図面に基づいて詳細に説明する。（第１実施例）本発明の第１実施例による画像読み取り
装置を図２に示す。第１実施例による画像読み取り装置
は、フラットベッド型の画像読み取り装置である。

【００１４】図２に示すように、画像読み取り装置１は
箱形の本体１０の内部にキャリッジ２０と主制御部３０
とを備えている。本体１０の上方には原稿台１１が配置
されている。原稿台１１の反キャリッジ側に読み取り対
象となる原稿が載置される。本体１０の内部に配設され
ているキャリッジ２０は、図示しない駆動装置により原
稿台１１に対して平行に副走査方向へ往復移動可能であ
る。

【００１５】キャリッジ２０には、光源２１、集光レン
ズ２２、撮像手段としてのラインセンサ２３、Ａ／Ｄ変
換部２４、出力信号作成手段としての信号出力部４０お
よびキャリッジ制御部２６が搭載されている。集光レン
ズ２２は、原稿からの光をラインセンサ２３に集光す
る。ラインセンサ２３としては、ＣＣＤなどの複数の画
素がキャリッジ２０の移動方向と垂直な主走査方向に直
線的に配列された電荷蓄積型光センサが使用される。

【００１６】光源２１は、キャリッジ２０の移動方向に
対し垂直に設けられ、蛍光ランプなどが用いられる。光
源２１から照射された光は、例えば紙などの反射原稿の
表面で反射し、ラインセンサ２３へ入射される。Ａ／Ｄ
変換部２４は、ラインセンサ２３から出力されたアナロ
グの電気信号をデジタルの電気信号へ変換する。信号出
力部４０は、Ａ／Ｄ変換部２４から出力されたデジタル
の電気信号から出力ビット数に応じた複数のデジタル出
力信号を作成し出力する。信号出力部４０の出力側に
は、出力タイミング変更手段４５が配設されている。

【００１７】キャリッジ制御部２６は、主制御部３０か
らの命令にしたがいキャリッジ２０の各構成部分を制御
する。キャリッジ制御部２６には、クロック信号供給手
段としてのクロック生成部２６１が配設されている。主
制御部３０は、マイクロコンピュータ３１、画像処理Ａ
ＳＩＣ（Application Specific IC）３２およびインタ
ーフェイス３３を有している。マイクロコンピュータ３
１は、図示しないＣＰＵ（Central Processing Uni
t）、ＲＡＭ（Random Access Memory）およびＲＯＭ（R
ead Only Memory）などを有しており、画像処理ＡＳＩ
Ｃ３２を経由して、画像読み取り装置１の各部を制御す
る。

【００１８】画像処理ＡＳＩＣ３２は、クロック生成回
路３２１ならびに図示しないシェーディング補正部、ガ
ンマ補正部およびその他の補正部を有している。クロッ
ク生成回路３２１は、画像読み取り装置１の各部へ基本
クロック信号を供給する。画像処理ＡＳＩＣ３２は、キ
ャリッジ２０の信号出力部４０から出力されたデジタル
出力信号に各種の処理を実施し、デジタルの画像データ
を作成する。

【００１９】シェーディング補正部では、信号出力部４
０から出力されたデジタル出力信号にシェーディング補
正を実施する。例えば、読み取り開始前に白基準を読み
取ることで得られたデータを用いて、ラインセンサ２３
の画素ごとの感度のばらつき、ならびに光源２１の主走
査方向への光量のばらつきを補正する。ガンマ補正部で
は、所定のガンマ関数によりガンマ補正が行われ、シェ
ーディング補正されたデジタル出力信号をデジタルの画
像データに変換する。その他の補正部では、色補正、エ
ッジ強調および領域拡大／縮小などの諸変換が実施され
る。画像処理ＡＳＩＣ３２で作成されたデジタルの画像
データは、インターフェイス３３から外部に接続されて
いるパソコンなどの画像処理装置へ出力される。

【００２０】クロック生成回路３２１では、低周波の基
本クロック信号が作成される。作成された基本クロック
信号は、キャリッジ制御部２６のクロック生成部２６１
へ供給される。クロック生成部２６１では、クロック生
成回路３２１で生成された低周波数の基本クロック信号
を逓倍し、制御クロック信号を作成する。クロック生成
部２６１で作成された制御クロック信号は、ラインセン
サ２３、Ａ／Ｄ変換部２４および信号出力部４０へ供給
される。

【００２１】主制御部３０のクロック生成回路３２１か
らは例えば６ＭＨｚ程度の低周波の基本クロック信号が
供給される。キャリッジ制御部２６へ供給された基本ク
ロック信号はクロック生成部２６１で１６逓倍され、９
６ＭＨｚの制御クロック信号としてラインセンサ２３、
Ａ／Ｄ変換部２４および信号出力部４０へ供給される。
ラインセンサ２３、Ａ／Ｄ変換部２４および信号出力部
４０は、供給される制御クロック信号に同期して作動す
る。

【００２２】ラインセンサ２３からは制御クロック信号
に同期して蓄積された電荷がアナログの電気信号として
出力される。Ａ／Ｄ変換部２４ではアナログの電気信号
からデジタルの電気信号が作成され、作成されたデジタ
ルの電気信号は信号出力部４０から制御クロック信号に
同期してデジタル出力信号として出力される。

【００２３】次に、信号出力部について詳細に説明す
る。信号出力部４０は、Ａ／Ｄ変換部２４から出力され
たデジタルの電気信号から出力ビット数に応じたデジタ
ル出力信号を作成する。本実施例では、出力ビット数が
４ビットである場合について説明する。図１に示すよう
に、信号出力部４０は、データ配線部４１、信号変換部
４２および出力配線部４３を有している。データ配線部
４１はＡ／Ｄ変換部２４と信号変換部４２とを接続する
電気配線である。信号変換部４２はデータ配線部４１か
ら入力されたデジタルの電気信号から出力ビット数に応
じたデジタル出力信号に変換する。出力配線部４３は信
号変換部４２で変換されたデジタル出力信号を出力する
電気配線である。

【００２４】データ配線部４１、信号変換部４２および
出力配線部４３は、単一の基板上あるいは単一のチップ
上に形成され信号出力ＡＳＩＣを構成している。出力配
線部４３は、出力ビット数である４ビットに対応して４
本の配線４３０、４３１、４３２、４３３を有してい
る。この４本の配線４３０〜４３３のそれぞれに出力バ
ッファ４４が配設されている。出力バッファ４４は、出
力信号のドライブ性能を向上する。信号変換部４２と出
力バッファ４４との間には出力信号の出力タイミングを
変更する出力タイミング変更手段４５が配設されてい
る。出力タイミング変更手段４５は、信号変換部４２と
出力バッファ４４との間の出力配線部４３のそれぞれに
配設されている遅延回路部４５１、４５２、４５３を有
している。この遅延回路部４５１〜４５３は、例えばコ
ンデンサなどの遅延素子により構成されており、遅延回
路部ごとにそれぞれ遅延素子の容量が異なっている。

【００２５】信号変換部４２へは、クロック生成部２６
１から制御クロック信号が供給される。信号変換部４２
からは、制御クロック信号に同期して出力ビット数に応
じたデジタル出力信号が出力される。例えば、出力が２
ビットであった場合、出力配線部４３のうち配線４３０
および配線４３１から出力される信号Ｄ０および信号Ｄ
１が「１」、ならびに配線４３２および配線４３３から
出力される信号Ｄ２およびＤ３が「０」となる。信号変
換部４２からのデジタル出力信号は、出力配線部４３を
経由して主制御部３０の画像処理ＡＳＩＣ３２へ出力さ
れる。

【００２６】次に、信号出力部４０の作動について説明
する。上述したように、信号変換部４２からは制御クロ
ック信号に同期してデジタル出力信号が出力される。そ
のため、例えば出力タイミング変更手段４５を配設しな
い場合、図３に示すように出力配線部４３を経由して出
力される信号Ｄ０〜Ｄ３は、制御クロック信号に同期し
てスイッチングされる。すなわち、図３に示すように出
力タイミングｔｎ（ｎは任意の整数）において信号が同
時に０→１または１→０に変化する。そのため、タイミ
ングｔ０のように、制御クロック信号に同期して全ての
信号が「０」から「１」へスイッチングされることがあ
る。このように、制御クロック信号に同期して複数の信
号が同一のスイッチングをしたとき、ＥＭＩノイズの増
幅が生じる。

【００２７】一方、本実施例では、信号変換部４２と出
力バッファ４４との間に出力タイミング変更手段４５を
配設することにより、信号変換部４２から出力される出
力信号は遅延回路部４５１〜４５３の遅延素子の容量に
よって配線部４３０〜４３３から出力される信号Ｄ０〜
Ｄ３のそれぞれにおいてスイッチングに時間的なずれが
生じる。図１に示すように、配線４３０には遅延素子を
配設せず、配線４３１、配線４３２および配線４３３に
は順に遅延素子の容量を大きくした場合、信号変換部４
２から出力される信号Ｄ０〜Ｄ４は、図４に示すように
それぞれずれが生じる。

【００２８】そのため、クロック信号に同期して信号Ｄ
０〜Ｄ４が出力された場合でも、「０」から「１」への
スイッチング、あるいは「１」から「０」へのスイッチ
ングが同時に発生することがない。その結果、ＥＭＩの
増幅が低減される。出力タイミング変更手段４５により
時間的なずれが生じた信号Ｄ０〜Ｄ４は、画像処理ＡＳ
ＩＣ３２へ入力された後、クロック生成回路３２１から
出力される基本クロック信号に同期して時間的なずれが
調整される。

【００２９】次に、上述した画像読み取り装置１の作動
について説明する。ユーザは読み取りを所望する原稿を
原稿台１１上に載置し、パソコンで起動されている例え
ばＴＷＡＩＮなどの画像読み取り装置１を制御するため
のドライバプログラムを経由して、画像読み取り装置１
に対し原稿の読み取り開始を指示する。ユーザから原稿
の読み取り開始の指示があると、マイクロコンピュータ
３１は光源２１を点灯させる。そして、マイクロコンピ
ュータ３１の命令によりキャリッジ２０は副走査方向へ
一定速度で移動させる。ラインセンサ２３には原稿で反
射した光が入射され、入射された光は電荷に変換されて
蓄積される。蓄積された電荷は制御クロック信号に同期
してラインセンサ２３の図示しないシフトレジスタへ転
送され、１ライン分のアナログの電気信号がラインセン
サ２３から出力される。ラインセンサ２３から出力され
たアナログの電気信号は、Ａ／Ｄ変換部２４および信号
出力部４０を経由して画像処理ＡＳＩＣ３２へ出力され
る。画像処理ＡＳＩＣ３２で作成されたデジタルの画像
データはインターフェイス３３を経由してパソコンへ出
力される。キャリッジ２０を一定速度で副走査方向へ移
動させつつ、上記の処理を繰り返すことにより原稿の読
み取りが行われる。

【００３０】以上説明したように、本発明の第１実施例
による画像読み取り装置１によると、信号出力部４０の
信号変換部４２から出力されるデジタル出力信号は、出
力タイミング変更手段４５の遅延回路部４５１〜４５３
により、時間的にずれて出力される。そのため、同時ス
イッチングによるＥＭＩノイズを低減することができ
る。

【００３１】また、第１実施例では、遅延回路部４５１
〜４５３は信号変換部４２の出力配線部４３側に信号変
換部４２が形成されている基板またはチップと同一の基
板上またはチップ上に配設されている。そのため、遅延
回路部４５１〜４５３は信号変換部４２の形成と同時に
配設することができ、製造工程の増加、あるいは配線構
造の複雑化などを招くことがない。さらに、ＥＭＩノイ
ズを遮蔽するための特殊なインターフェイスあるいはシ
ールド部材などを必要としないので、製造コストが増大
することがない。

【００３２】（第２実施例）本発明の第２実施例を図５
に示す。第１実施例と実質的に同一の構成部位には同一
の符号を付し、説明を省略する。第２実施例では、出力
タイミング変更手段の構成が第１実施例と異なる。第２
実施例では、出力タイミング変更手段は、ランダムイネ
ーブル信号出力部５１と、セレクト信号出力部５２とを
有している。

【００３３】ランダムイネーブル信号出力部５１は、信
号変換部４２から出力されるデジタル出力信号の出力タ
イミングそのものを変更するための信号を生成し、信号
変換部４２へ出力する。信号変換部４２には、遅延回路
部５３が配設されている。遅延回路部５３は、信号変換
部４２にそれぞれ接続されている。遅延回路部５３は、
各信号変換部４２に接続されている複数の遅延回路５３
０〜５３３を有している。遅延回路５３０〜５３３を構
成する各回路の遅延量はそれぞれ異なっている。例え
ば、遅延回路５３０の遅延量は０であり、遅延回路５３
１、遅延回路５３２および遅延回路５３３とそれぞれ遅
延量が異なる。遅延回路５３０〜５３３の出力側には、
セレクタ５３４が配設されている。セレクタ５３４は、
セレクト信号出力部５２に接続されている。セレクト信
号出力部５２は、セレクタ５３４にセレクト信号を出力
する。そして、セレクタ５３４は、出力されたセレクト
信号に基づいて信号変換部４２から出力されるデジタル
出力信号の出力タイミングごとに遅延回路５３０〜５３
３のうちいずれかの遅延回路を選択する。すなわち、セ
レクト信号出力部５２から出力されるセレクト信号によ
り、デジタル出力信号の出力信号ごとに選択される遅延
回路が異なるため、信号変換部４２から出力されるデジ
タル出力信号の出力タイミングが所定量ずつ変更され
る。

【００３４】ランダムイネーブル信号出力部５１および
セレクト信号出力部５２からそれぞれ出力されるランダ
ムイネーブル信号またはセレクト信号は、クロック信号
生成回路３２１で作成されたクロック信号よりも早い周
期のクロック信号、例えば図６に示すように１６倍のク
ロック信号を用いて、デジタル出力信号の変化点をある
特定の領域でクロックごとに変化させる。すなわち、画
像処理ＡＳＩＣ３２においてデータがサンプリングされ
る基本クロック信号よりも早い周期の制御クロック信号
を用いてデジタル出力信号の変化点を変化させることに
なる。

【００３５】次に、本実施例による出力タイミング変更
手段の作動について説明する。上述のように、制御クロ
ック信号に同期して信号変換部４２から出力されるデジ
タル出力信号の出力タイミングは、信号変換部４２の出
力タイミング自体、ならびに信号変換部４２に接続され
ている遅延回路部５３の遅延量によって変化する。すな
わち、ランダムイネーブル信号出力部５１から出力され
るランダムイネーブル信号により信号変換部４２から出
力されるデジタル出力信号の出力タイミングが変化し、
かつセレクト信号出力部５２から出力されるセレクト信
号によりセレクタ５３４は遅延回路５３０〜５３３のい
ずれかを選択するため、デジタル出力信号の出力タイミ
ングおよび遅延量がクロック信号ごとに細かく変化す
る。このランダムイネーブル信号およびセレクト信号
は、制御クロック信号に同期して、ランダムイネーブル
信号出力部５１またはセレクト信号出力部５２から出力
される。

【００３６】上記のように、デジタル出力信号の出力タ
イミングおよび遅延量を変化させることにより、図６に
示すようにデジタル出力信号の出力タイミングは、ラン
ダムに変化する。従来は、図６に示すようにデジタル出
力信号は、基本クロックおよび制御クロックに同期して
各信号変換部４２から同時に出力されていた。これに対
し、本実施例では、出力タイミングを変化させることが
できる。出力タイミング変更手段により変更された周波
数は、画像処理ＡＳＩＣ３２へ入力された後、クロック
生成回路３２１から出力される基本クロック信号に同期
して周波数が修正され、所定の周波数に調整される。

【００３７】第２実施例では、デジタル出力信号の出力
タイミングをランダムに変化させることにより、出力タ
イミング自体ならびにデジタル出力信号の周波数を変換
している。そのため、同時スイッチングをより効果的に
防止することができ、ＥＭＩノイズの増幅を低減するこ
とができる。

【００３８】また、第２実施例では、信号変換器４２か
ら出力されるデジタル出力信号の出力タイミングならび
に出力されるデジタル出力信号の遅延量を変化させてい
る。そのため、ランダムイネーブル信号によるある信号
変換部からのデジタル出力信号の出力タイミングが偶発
的に他の信号変換部からの出力タイミングと重なった場
合でも、遅延回路による遅延量をデジタル出力信号の出
力タイミングごとに変更しているため、デジタル出力信
号の変化点が一致することはない。したがって、デジタ
ル出力信号の同時スイッチングによるＥＭＩの発生およ
び増幅をより効果的に防止または低減することができ
る。

【００３９】以上、複数の実施例では、フラットベッド
型の画像読み取り装置に本発明を適用する例について説
明した。しかし、本発明としてはフラットベッド型に限
るものではない。

【図面の簡単な説明】

【図１】本発明の第１実施例による画像読み取り装置の
信号出力部を示す模式図である。

【図２】本発明の第１実施例による画像読み取り装置を
示すブロック図である。

【図３】比較のため出力タイミング変更手段を備えない
場合のタイミングチャートを示す模式図である。

【図４】本発明の第１実施例による画像読み取り装置の
タイミングチャートを示す模式図である。

【図５】本発明の第２実施例による画像読み取り装置の
信号出力部を示す模式図である。

【図６】本発明の第２実施例による画像読み取り装置の
タイミングチャートを示す模式図である。

【符号の説明】

１画像読み取り装置２１光源２３ラインセンサ（撮像手段）２４Ａ／Ｄ変換部４０信号出力部（出力信号作成手段）４３出力配線部４５、４６出力タイミング変更手段４７ランダムセレクト信号発生回路部（セレクタ）２６１クロック生成部（クロック信号供給手段）４５１、４５２、４５３、４６１、４６２、４６３
遅延回路部

Claims

【特許請求の範囲】

【請求項１】入力された光をアナログの電気信号に変
換して出力する撮像手段と、前記撮像手段から出力された前記アナログの電気信号を
デジタルの電気信号に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部の出力側に配設され、前記デジタルの
電気信号から出力ビット数に応じた複数のデジタル出力
信号を作成して出力する出力信号作成手段と、前記出力信号作成手段に前記出力ビット数に応じて複数
配設されている出力配線部と、前記出力信号作成手段から出力される前記複数のデジタ
ル出力信号の出力タイミングを規定するためのクロック
信号を供給するクロック信号供給手段と、前記出力信号作成手段の出力側に配設され、前記複数の
デジタル出力信号の出力タイミングを各デジタル出力信
号ごとに変更する出力タイミング変更手段と、を備えることを特徴とする画像読み取り装置。
【請求項２】前記出力タイミング変更手段は、前記複
数のデジタル出力信号を構成する各デジタル出力信号ご
とに出力タイミングを時間的にずらすことを特徴とする
請求項１記載の画像読み取り装置。
【請求項３】前記出力タイミング変更手段は、前記出
力配線部のそれぞれに配設され各デジタル出力信号ごと
に出力タイミングを時間的に遅延する遅延回路部を有す
ることを特徴とする請求項２記載の画像読み取り装置。
【請求項４】前記遅延回路部は、各遅延回路部ごとに
デジタル出力信号の時間的な遅延量が異なるように設定
されていることを特徴とする請求項３記載の画像読み取
り装置。
【請求項５】前記出力タイミング変更手段は、前記複
数のデジタル出力信号を構成する各デジタル出力信号ご
とに周波数を変更することを特徴とする請求項１記載の
画像読み取り装置。
【請求項６】前記出力タイミング変更手段は、前記出
力配線部のそれぞれに配設される複数の遅延回路部と、
前記複数の遅延回路部から一つの遅延回路部を選択する
セレクタとを有することを特徴とする請求項５記載の画
像読み取り装置。