JP3800619B2 - 画像読み取り装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は画像読み取り装置に関し、特にそのＥＭＩ（ElectroMagnetic Interference）対策に関する。
【０００２】
【従来の技術】
従来、ディジタル画像の入力装置としてイメージスキャナ、ファクシミリ等の画像読み取り装置が知られている。コンピュータの高性能化等に伴い画像読み取り装置の読み取り速度は年々高速化している。
【０００３】
図４に示すように、従来のフラットベッド型イメージスキャナでは、ＣＣＤ２２、Ａ／Ｄ変換器２５及びバッファ２８をキャリッジ２０に設け、ＣＣＤ２２とＡ／Ｄ変換器２５の制御信号を生成する制御回路５１を内蔵した画像処理ＡＳＩＣ５２をケース１１に固定されたメイン基板４１に設け、画像処理ＡＳＩＣ５２とＣＣＤ２２、Ａ／Ｄ変換器２５及びバッファ２８とを数十センチのフレキシブルフラットケーブル（以下ＦＦＣという。）５３により接続している。このように、従来のフラットベッド型イメージスキャナでは、ディジタル画像データ信号等の伝送経路が非常に長くなっているため、ＦＦＣ周辺にＥＭＩ（ElectroMagnetic Interference）対策を十分にする必要がある。
【０００４】
【発明が解決しようとする課題】
しかし、ディジタル画像データがＦＦＣ上を転送されることに伴うＥＭＩを低減しようとすると、ＦＦＣのデータ線のそれぞれに抵抗を設けるなどしてデータ線のそれぞれにＥＭＩ対策を施さなければならず、ＥＭＩ対策に要するコストが問題となっていた。
【０００５】
本発明は、動作周波数を落とさず、かつディジタル画像データの転送に伴うＥＭＩを低減するために必要なコストを抑制する画像読み取り装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１記載の発明によると、画像入力手段及びＡ／Ｄ変換器を制御する制御部と、Ａ／Ｄ変換器から出力されるディジタル画像データを画像処理手段に転送する緩衝記憶部とを有する制御チップを備え、制御部の電源回路と緩衝記憶部の電源回路とを互いに独立に構成しているため、ディジタル画像データの転送に伴うＥＭＩを簡素な構成で低減することができる。なぜなら、制御部の電源回路と緩衝記憶部の電源回路とが互いに独立していない場合、制御部の作動に影響を与えることなく配線手段におけるディジタル画像データの信号波形の振幅を小さくすることができず、また、制御部の作動に影響を与えることなくその波形をなまらすためには配線手段のデータ線のそれぞれに抵抗等を配設する等の対策が必要であるのに対し、制御部の電源回路と緩衝記憶部の電源回路とが互いに独立している場合、、緩衝記憶部の電源電圧を制御部の電源電圧より低くすることにより、制御部の作動に影響を与えることなしに配線手段におけるディジタル画像データの信号波形の振幅を小さくすることができ、また、制御チップ内部の電源回路またはその電源回路に近い制御チップ外部の回路の１カ所にコイルや抵抗等を設ければ配線手段におけるディジタル画像データの信号波形をなまらせることができるからである。したがって、請求項１記載の発明によると、動作周波数を落とさず、かつディジタル画像データが転送されることに伴うＥＭＩを低減するためのコストを抑制する画像読み取り装置を提供することができる。
【０００８】
請求項２記載の発明によると、緩衝記憶部の電源回路の信号波形の角を丸めるためのコイルまたは抵抗器を備えることにより、ディジタル画像データが転送されることに伴うＥＭＩを低減することができる。
【０００９】
【発明の実施の形態】
以下、本発明の一実施例に係る画像読み取り装置としてのスキャナについて図面に基づいて説明する。本実施例に示すスキャナは、図２に示すように原稿面に対して平行に往復移動するキャリッジ２０を備えるフラットベッド型である。
【００１０】
箱型のケース１１の上面には、原稿台ガラス１０が設けられている。原稿台ガラス１０の周囲には、原稿を位置決めする図示しない原稿ガイドが設けられている。原稿台ガラス１０の端部には、高反射率の均一反射面を有する図示しない白基準が設けられている。
【００１１】
キャリッジ２０はケース１１に固定された図示しないガイドロッドに往復移動自在に支持されている。キャリッジ２０に図示しない駆動ベルトが固定され、駆動ベルトは図示しない駆動装置により回転する。ランプ２１はキャリッジ２０に内蔵され、棒状の蛍光管ランプ等から構成され、原稿台ガラス１０に載せられる原稿を照射する。画像入力手段としての光学系３０は複数のミラー及びレンズにより構成され、原稿面からＣＣＤラインセンサ２２に至る光路を形成している。
【００１２】
画像入力手段としてのＣＣＤラインセンサ２２は図１に示すように基板４８に設けられている。基板４８はキャリッジ２０に固定されている。ＣＣＤラインセンサ２２は、各受光素子が受光した光の光量に応じた量の電荷を蓄積し、蓄積した電荷を制御部３１により入力されるシフトパルス等の制御信号に応じて増幅器２８に出力する。ＣＣＤラインセンサ２２としてカラー出力するＣＣＤを用いることも可能である。ＣＣＤラインセンサ２２は、多数の光電変換素子、転送ゲート、アナログシフトレジスタ、電荷電圧変換部等から成る。光電変換素子に蓄積された電荷は、転送ゲートに入力されるシフトパルスによりアナログシフトレジスタへ転送される。シフトパルス間隔を変更することにより、光電変換素子に電荷を蓄積する時間を変更することができる。光電変換素子からアナログシフトレジスタへの電荷の転送は、全光電変換素子について同時に行われる。アナログシフトレジスタに転送された電荷は、順次、電荷電圧変換部に転送され、電圧に変換される。シフトパルス間隔すなわち光電変換素子の電荷蓄積時間はマイクロコンピュータ４４に組み込まれたコンピュータプログラムによって制御される。
【００１３】
Ａ／Ｄ変換器２５は基板４８に設けられ、ＣＣＤラインセンサ２２から転送されたアナログ画像信号をサンプリングして２５６階調のディジタル画像信号を出力する。Ａ／Ｄ変換器２５は、制御部３１から入力されるサンプリングパルスを用いてアナログ画像信号をサンプリングする。
【００１４】
制御チップ２４は１チップで構成され基板４８に設けられている。制御チップ２４は、制御部３１及び緩衝記憶部としての出力バッファ３２を有する集積回路を形成している。制御チップ２４は電源線３５、３６経由で画像処理ＡＳＩＣ４５から２系統の電源をとっている。制御部３１及び出力バッファ３２は図３に示すように、互いに独立した電源回路をもち、制御チップ２４には図示しない制御部３１の電源端子と出力バッファ３２の電源端子という２つの互いに独立した電源端子が備えられている。これら２つの電源端子には電源線３５、３６が接続されている。制御部３１の電源電圧は５Ｖであり、出力バッファ３２の電源電圧は３．３Ｖである。このように出力バッファ３２の電源電圧を制御部３１の電源電圧より低くすることにより、出力バッファ３２から画像処理ＡＳＩＣ４５に転送される画像ディジタル信号の振幅を小さくし、この信号に起因するＥＭＩを低減することができる。また、制御部３１の電源電圧を低くすることなしに出力バッファ３２の電源電圧を低くすることにより、ＣＣＤ２２及びＡ／Ｄ変換器２５を制御するために必要な電源電圧を確保しつつ画像ディジタル信号に起因するＥＭＩを低減することができる。
【００１５】
尚、本実施例では制御チップ２４の外部から２系統の電源をとっているが、制御チップ２４の外部から１系統の電源を取り、制御チップ２４の内部の変圧回路を用いて出力バッファ３２の電源電圧を制御部３１の電源電圧より低くしてもよい。
【００１６】
制御部３１は、９６ＭＨｚの二次クロックパルスを生成し、この二次クロックパルスからシフトパルス、リセットパルス等を生成してＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５に出力する。二次クロックパルスは、制御部３１が有するＰＬＬ回路を用い、制御部３１に入力される一次クロックパルスを１６逓倍することにより生成される。尚、二次クロックパルスの周波数は、ＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５の性能に応じて決めればよい。二次クロックパルスの周波数が高ければ高いほどパルス幅の短い制御信号を生成することができ、制御信号のパルス幅が短ければ短いほどＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５を高速作動させることができる。制御部３１が生成するこれらの信号は、５本の制御線２３によりＣＣＤラインセンサ２２に伝送され、４本の制御線２６によりＡ／Ｄ変換器２５に伝送される。このように、制御部３１はクロックパルスの周波数を逓倍することによりＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５を高速作動させる。
【００１７】
図２に示すデータ線２７、２９はＦＦＣ４０のデータ線３３に比べて伝送経路が短いため、データ線３３に比べてノイズの混入が小さく信号波形の劣化が小さい。したがって、ＣＣＤラインセンサ２２が出力するアナログ画像信号は正確にディジタル画像信号に変換される。また、制御線２３、２６は、ＦＦＣ４０の制御線３４に比べて信号の伝送経路が短いため、パルス幅が小さくパルスの立ち上がり及び立ち下がりが急峻な制御信号を伝送するときに制御線３４に比べてＥＭＩノイズを発生させにくい。
【００１８】
出力バッファ３２は、データ線３３のそれぞれに設けられる複数のフリップフロップ回路等から構成される。。出力バッファ３２は、Ａ／Ｄ変換器２５から出力されたデジタルの電気信号のドライブ能力を向上する。また、出力バッファ３２は、Ａ／Ｄ変換器２５によるサンプリングで生成されたディジタル画像データを一時的に記憶しＦＦＣ４０のデータ線３３のそれぞれに信号を転送するタイミングを調整することにより、ＥＭＩノイズのピーク値を低くする。
図１に示すように出力バッファ３２の電源線３６には波形制御手段としてのコイル４７が配設されている。コイル４７を設ける位置は、制御チップ２４内部でも良いし制御チップ２４外部でも良い。ただし、その位置は出力バッファ３２になるべく近いことが望ましい。尚、波形制御手段としてはコイルの他、例えば抵抗器を用いることができる。出力バッファ３２の電源系統にコイル４７等の波形制御手段を設けることにより、出力バッファ３２からＦＦＣ４０を通じて画像処理ＡＳＩＣ４５に送出されるディジタル画像信号の波形をなまらせることができる。また、出力バッファ３２の電源系統と制御部３１の電源系統とは互いに独立しているため、出力バッファ３２の電源系統にコイル４７等の波形制御手段を設けても制御部３１からＣＣＤ２２及びＡ／Ｄ変換器２５に送出される制御信号の波形がなまることはない。したがって、制御部３１は高い周波数の制御信号を用いＣＣＤ２２及びＡ／Ｄ変換器２５を高速作動させることができる。
【００１９】
尚、制御チップ２４の外部から１系統の電源を取り、制御チップ２４の内部の変圧回路を用いて出力バッファ３２の電源電圧を制御部３１の電源電圧より低くする場合、コイル４７は、制御部３１の電源回路から独立し制御部３１の電源電圧より電圧が低くなった電源回路に設けなければならない。
【００２０】
ＦＦＣ４０には図１に示すように８ｂｉｔ幅のデータ線３３、制御線３４、電源線３５、３６、３７、３８、３９等が備えられている。データ線３３は、Ａ／Ｄ変換器２５から出力される８ｂｉｔのディジタル画像信号を画像処理ＡＳＩＣ４５に伝送する。ＣＣＤラインセンサ２２がカラー出力である場合、Ｒ（Red）Ｇ（Green）Ｂ（Blue）の各画像信号は時分割で画像処理ＡＳＩＣ４５に伝送される。制御線３４は画像処理ＡＳＩＣ４５から出力される一次クロックパルスを制御部３１に伝送する。ＦＦＣ４０の両端部は基板４８に設けられた図示しないコネクタとメイン基板４１に設けられた図示しないコネクタとに接続されている。キャリッジ２０が原稿台ガラス１０に平行に３０ｃｍ程度の距離を往復移動できるようにＦＦＣ４０には十分なたるみを持たせている。
【００２１】
図２に示すようにメイン基板４１はケース１１に固定されている。メイン基板４１にはバス４２で互いに接続された画像処理ＡＳＩＣ４５、インタフェース部４３、マイクロコンピュータ４４等が搭載されている。
【００２２】
画像処理手段としての画像処理ＡＳＩＣ４５は、読取り開始前に白基準を読取って取得する白基準データと、あらかじめ記憶しておいた黒基準データとを比較してＣＣＤラインセンサ２２の素子毎の感度のばらつきやランプ２１の主走査方向の光量のばらつきを補正し、ガンマ補正、色補正等の諸変換を行う。また、画像処理ＡＳＩＣ４５はクロック生成回路４６を有し、クロック生成回路４６により６ＭＨｚの一次クロックパルスを生成し制御部３１に送出する。
【００２３】
インタフェース部４３は図示しないホストコンピュータとスキャナとを接続するためのインタフェースを構成する。マイクロコンピュータ４４は、ＣＰＵ、ＲＡＭおよびＲＯＭ等を備え、画像処理ＡＳＩＣ４５、インタフェース部４３、制御チップ２４等のスキャナ全体を制御する。
【００２４】
以上、本発明の一実施例に係るスキャナの構成を説明した。以下、このスキャナの作動を説明する。マイクロコンピュータ４４はホストコンピュータから読み取り開始コマンドを受信すると所定のプログラムの実行によりスキャナを以下のように作動させる。
【００２５】
マイクロコンピュータ４４の制御のもと、ランプ２１が点灯し、白基準データを取得した後、図示しない駆動装置によりキャリッジ２０が読み取り原点に対応した位置に移動する。原稿台ガラス１０に載せられた原稿が光学系３０によりＣＣＤラインセンサ２２に結像される。制御部３１は、画像処理ＡＳＩＣ４５が出力する６ＭＨｚの一次クロックパルスから９６ＭＨｚの二次クロックパルスを生成し、この二次クロックパルスに基づいてシフトパルス等の制御信号を生成し、これらの制御信号に基づいてＣＣＤラインセンサ２２を制御する。シフトパルス等の制御信号の周波数が高くパルス幅が短いほどＣＣＤラインセンサ２２を高速に作動させることができる。
【００２６】
ＣＣＤラインセンサ２２からシフトパルスに同期したタイミングで電荷が取り出され、取り出された電荷がアナログ画像信号として増幅器２８に入力される。ＣＣＤラインセンサ２２は１ラインごとに電荷を放出し、ＣＣＤラインセンサ２２が１ライン分の電荷を放出すると駆動装置は次の読み取りラインにキャリッジ２０を移動させる。増幅器２８で増幅されたアナログ画像信号はＡ／Ｄ変換器２５で制御部３１により入力されるサンプリングパルスに基づいてサンプリングされ８ビットのディジタル画像信号に変換される。サンプリングパルスの周波数が高くパルス幅が短いほどＣＣＤラインセンサ２２から出力されるアナログ画像信号を短い周期でサンプリングすることができる。ディジタル画像信号は出力バッファ３２に一時的に記憶されたのち、各データ線ごとに転送タイミングをずらしてデータ線３３に送出される。画像処理ＡＳＩＣ４５は入力されるディジタル画像データにシェーディング補正、ガンマ補正等を施しインタフェース部４３を通じてホストコンピュータに出力する。
【００２７】
本実施例のスキャナによると、図３に示すように制御部３１の電源回路と出力バッファ３２の電源回路とが互いに独立しているため、出力バッファ３２の電源電圧を落とせば制御部３１の作動に影響を与えることなくＦＦＣ４０におけるディジタル画像データの信号波形の振幅を小さくすることができ、また、制御チップ２４内部の電源回路またはその電源回路に近い制御チップ外部の回路の１カ所にコイル４７を設ければＦＦＣ４０におけるディジタル画像データの信号波形をなまらせることができる。したがって、動作周波数を高く保ちつつ、かつディジタル画像データの転送に伴うＥＭＩを低減するために必要なコストを抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるスキャナを示すブロック図である。
【図２】本発明の一実施例によるスキャナを示す模式的な断面図である。
【図３】本発明の一実施例による制御チップを示すブロック図である。
【図４】従来のスキャナを示す模式的な断面図である。
【符号の説明】
２２ ＣＣＤラインセンサ（画像入力手段）
２４ 制御チップ
２５ Ａ／Ｄ変換器
３０ 光学系（画像入力手段）
３１ 制御部
３２ 出力バッファ（緩衝記憶部）
３４ 制御線
３５ 電源線
３６ 電源線
４７ コイル（波形制御手段）
４５ 画像処理ＡＳＩＣ（画像処理手段）
【発明の属する技術分野】
本発明は画像読み取り装置に関し、特にそのＥＭＩ（ElectroMagnetic Interference）対策に関する。
【０００２】
【従来の技術】
従来、ディジタル画像の入力装置としてイメージスキャナ、ファクシミリ等の画像読み取り装置が知られている。コンピュータの高性能化等に伴い画像読み取り装置の読み取り速度は年々高速化している。
【０００３】
図４に示すように、従来のフラットベッド型イメージスキャナでは、ＣＣＤ２２、Ａ／Ｄ変換器２５及びバッファ２８をキャリッジ２０に設け、ＣＣＤ２２とＡ／Ｄ変換器２５の制御信号を生成する制御回路５１を内蔵した画像処理ＡＳＩＣ５２をケース１１に固定されたメイン基板４１に設け、画像処理ＡＳＩＣ５２とＣＣＤ２２、Ａ／Ｄ変換器２５及びバッファ２８とを数十センチのフレキシブルフラットケーブル（以下ＦＦＣという。）５３により接続している。このように、従来のフラットベッド型イメージスキャナでは、ディジタル画像データ信号等の伝送経路が非常に長くなっているため、ＦＦＣ周辺にＥＭＩ（ElectroMagnetic Interference）対策を十分にする必要がある。
【０００４】
【発明が解決しようとする課題】
しかし、ディジタル画像データがＦＦＣ上を転送されることに伴うＥＭＩを低減しようとすると、ＦＦＣのデータ線のそれぞれに抵抗を設けるなどしてデータ線のそれぞれにＥＭＩ対策を施さなければならず、ＥＭＩ対策に要するコストが問題となっていた。
【０００５】
本発明は、動作周波数を落とさず、かつディジタル画像データの転送に伴うＥＭＩを低減するために必要なコストを抑制する画像読み取り装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１記載の発明によると、画像入力手段及びＡ／Ｄ変換器を制御する制御部と、Ａ／Ｄ変換器から出力されるディジタル画像データを画像処理手段に転送する緩衝記憶部とを有する制御チップを備え、制御部の電源回路と緩衝記憶部の電源回路とを互いに独立に構成しているため、ディジタル画像データの転送に伴うＥＭＩを簡素な構成で低減することができる。なぜなら、制御部の電源回路と緩衝記憶部の電源回路とが互いに独立していない場合、制御部の作動に影響を与えることなく配線手段におけるディジタル画像データの信号波形の振幅を小さくすることができず、また、制御部の作動に影響を与えることなくその波形をなまらすためには配線手段のデータ線のそれぞれに抵抗等を配設する等の対策が必要であるのに対し、制御部の電源回路と緩衝記憶部の電源回路とが互いに独立している場合、、緩衝記憶部の電源電圧を制御部の電源電圧より低くすることにより、制御部の作動に影響を与えることなしに配線手段におけるディジタル画像データの信号波形の振幅を小さくすることができ、また、制御チップ内部の電源回路またはその電源回路に近い制御チップ外部の回路の１カ所にコイルや抵抗等を設ければ配線手段におけるディジタル画像データの信号波形をなまらせることができるからである。したがって、請求項１記載の発明によると、動作周波数を落とさず、かつディジタル画像データが転送されることに伴うＥＭＩを低減するためのコストを抑制する画像読み取り装置を提供することができる。
【０００８】
請求項２記載の発明によると、緩衝記憶部の電源回路の信号波形の角を丸めるためのコイルまたは抵抗器を備えることにより、ディジタル画像データが転送されることに伴うＥＭＩを低減することができる。
【０００９】
【発明の実施の形態】
以下、本発明の一実施例に係る画像読み取り装置としてのスキャナについて図面に基づいて説明する。本実施例に示すスキャナは、図２に示すように原稿面に対して平行に往復移動するキャリッジ２０を備えるフラットベッド型である。
【００１０】
箱型のケース１１の上面には、原稿台ガラス１０が設けられている。原稿台ガラス１０の周囲には、原稿を位置決めする図示しない原稿ガイドが設けられている。原稿台ガラス１０の端部には、高反射率の均一反射面を有する図示しない白基準が設けられている。
【００１１】
キャリッジ２０はケース１１に固定された図示しないガイドロッドに往復移動自在に支持されている。キャリッジ２０に図示しない駆動ベルトが固定され、駆動ベルトは図示しない駆動装置により回転する。ランプ２１はキャリッジ２０に内蔵され、棒状の蛍光管ランプ等から構成され、原稿台ガラス１０に載せられる原稿を照射する。画像入力手段としての光学系３０は複数のミラー及びレンズにより構成され、原稿面からＣＣＤラインセンサ２２に至る光路を形成している。
【００１２】
画像入力手段としてのＣＣＤラインセンサ２２は図１に示すように基板４８に設けられている。基板４８はキャリッジ２０に固定されている。ＣＣＤラインセンサ２２は、各受光素子が受光した光の光量に応じた量の電荷を蓄積し、蓄積した電荷を制御部３１により入力されるシフトパルス等の制御信号に応じて増幅器２８に出力する。ＣＣＤラインセンサ２２としてカラー出力するＣＣＤを用いることも可能である。ＣＣＤラインセンサ２２は、多数の光電変換素子、転送ゲート、アナログシフトレジスタ、電荷電圧変換部等から成る。光電変換素子に蓄積された電荷は、転送ゲートに入力されるシフトパルスによりアナログシフトレジスタへ転送される。シフトパルス間隔を変更することにより、光電変換素子に電荷を蓄積する時間を変更することができる。光電変換素子からアナログシフトレジスタへの電荷の転送は、全光電変換素子について同時に行われる。アナログシフトレジスタに転送された電荷は、順次、電荷電圧変換部に転送され、電圧に変換される。シフトパルス間隔すなわち光電変換素子の電荷蓄積時間はマイクロコンピュータ４４に組み込まれたコンピュータプログラムによって制御される。
【００１３】
Ａ／Ｄ変換器２５は基板４８に設けられ、ＣＣＤラインセンサ２２から転送されたアナログ画像信号をサンプリングして２５６階調のディジタル画像信号を出力する。Ａ／Ｄ変換器２５は、制御部３１から入力されるサンプリングパルスを用いてアナログ画像信号をサンプリングする。
【００１４】
制御チップ２４は１チップで構成され基板４８に設けられている。制御チップ２４は、制御部３１及び緩衝記憶部としての出力バッファ３２を有する集積回路を形成している。制御チップ２４は電源線３５、３６経由で画像処理ＡＳＩＣ４５から２系統の電源をとっている。制御部３１及び出力バッファ３２は図３に示すように、互いに独立した電源回路をもち、制御チップ２４には図示しない制御部３１の電源端子と出力バッファ３２の電源端子という２つの互いに独立した電源端子が備えられている。これら２つの電源端子には電源線３５、３６が接続されている。制御部３１の電源電圧は５Ｖであり、出力バッファ３２の電源電圧は３．３Ｖである。このように出力バッファ３２の電源電圧を制御部３１の電源電圧より低くすることにより、出力バッファ３２から画像処理ＡＳＩＣ４５に転送される画像ディジタル信号の振幅を小さくし、この信号に起因するＥＭＩを低減することができる。また、制御部３１の電源電圧を低くすることなしに出力バッファ３２の電源電圧を低くすることにより、ＣＣＤ２２及びＡ／Ｄ変換器２５を制御するために必要な電源電圧を確保しつつ画像ディジタル信号に起因するＥＭＩを低減することができる。
【００１５】
尚、本実施例では制御チップ２４の外部から２系統の電源をとっているが、制御チップ２４の外部から１系統の電源を取り、制御チップ２４の内部の変圧回路を用いて出力バッファ３２の電源電圧を制御部３１の電源電圧より低くしてもよい。
【００１６】
制御部３１は、９６ＭＨｚの二次クロックパルスを生成し、この二次クロックパルスからシフトパルス、リセットパルス等を生成してＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５に出力する。二次クロックパルスは、制御部３１が有するＰＬＬ回路を用い、制御部３１に入力される一次クロックパルスを１６逓倍することにより生成される。尚、二次クロックパルスの周波数は、ＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５の性能に応じて決めればよい。二次クロックパルスの周波数が高ければ高いほどパルス幅の短い制御信号を生成することができ、制御信号のパルス幅が短ければ短いほどＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５を高速作動させることができる。制御部３１が生成するこれらの信号は、５本の制御線２３によりＣＣＤラインセンサ２２に伝送され、４本の制御線２６によりＡ／Ｄ変換器２５に伝送される。このように、制御部３１はクロックパルスの周波数を逓倍することによりＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５を高速作動させる。
【００１７】
図２に示すデータ線２７、２９はＦＦＣ４０のデータ線３３に比べて伝送経路が短いため、データ線３３に比べてノイズの混入が小さく信号波形の劣化が小さい。したがって、ＣＣＤラインセンサ２２が出力するアナログ画像信号は正確にディジタル画像信号に変換される。また、制御線２３、２６は、ＦＦＣ４０の制御線３４に比べて信号の伝送経路が短いため、パルス幅が小さくパルスの立ち上がり及び立ち下がりが急峻な制御信号を伝送するときに制御線３４に比べてＥＭＩノイズを発生させにくい。
【００１８】
出力バッファ３２は、データ線３３のそれぞれに設けられる複数のフリップフロップ回路等から構成される。。出力バッファ３２は、Ａ／Ｄ変換器２５から出力されたデジタルの電気信号のドライブ能力を向上する。また、出力バッファ３２は、Ａ／Ｄ変換器２５によるサンプリングで生成されたディジタル画像データを一時的に記憶しＦＦＣ４０のデータ線３３のそれぞれに信号を転送するタイミングを調整することにより、ＥＭＩノイズのピーク値を低くする。
図１に示すように出力バッファ３２の電源線３６には波形制御手段としてのコイル４７が配設されている。コイル４７を設ける位置は、制御チップ２４内部でも良いし制御チップ２４外部でも良い。ただし、その位置は出力バッファ３２になるべく近いことが望ましい。尚、波形制御手段としてはコイルの他、例えば抵抗器を用いることができる。出力バッファ３２の電源系統にコイル４７等の波形制御手段を設けることにより、出力バッファ３２からＦＦＣ４０を通じて画像処理ＡＳＩＣ４５に送出されるディジタル画像信号の波形をなまらせることができる。また、出力バッファ３２の電源系統と制御部３１の電源系統とは互いに独立しているため、出力バッファ３２の電源系統にコイル４７等の波形制御手段を設けても制御部３１からＣＣＤ２２及びＡ／Ｄ変換器２５に送出される制御信号の波形がなまることはない。したがって、制御部３１は高い周波数の制御信号を用いＣＣＤ２２及びＡ／Ｄ変換器２５を高速作動させることができる。
【００１９】
尚、制御チップ２４の外部から１系統の電源を取り、制御チップ２４の内部の変圧回路を用いて出力バッファ３２の電源電圧を制御部３１の電源電圧より低くする場合、コイル４７は、制御部３１の電源回路から独立し制御部３１の電源電圧より電圧が低くなった電源回路に設けなければならない。
【００２０】
ＦＦＣ４０には図１に示すように８ｂｉｔ幅のデータ線３３、制御線３４、電源線３５、３６、３７、３８、３９等が備えられている。データ線３３は、Ａ／Ｄ変換器２５から出力される８ｂｉｔのディジタル画像信号を画像処理ＡＳＩＣ４５に伝送する。ＣＣＤラインセンサ２２がカラー出力である場合、Ｒ（Red）Ｇ（Green）Ｂ（Blue）の各画像信号は時分割で画像処理ＡＳＩＣ４５に伝送される。制御線３４は画像処理ＡＳＩＣ４５から出力される一次クロックパルスを制御部３１に伝送する。ＦＦＣ４０の両端部は基板４８に設けられた図示しないコネクタとメイン基板４１に設けられた図示しないコネクタとに接続されている。キャリッジ２０が原稿台ガラス１０に平行に３０ｃｍ程度の距離を往復移動できるようにＦＦＣ４０には十分なたるみを持たせている。
【００２１】
図２に示すようにメイン基板４１はケース１１に固定されている。メイン基板４１にはバス４２で互いに接続された画像処理ＡＳＩＣ４５、インタフェース部４３、マイクロコンピュータ４４等が搭載されている。
【００２２】
画像処理手段としての画像処理ＡＳＩＣ４５は、読取り開始前に白基準を読取って取得する白基準データと、あらかじめ記憶しておいた黒基準データとを比較してＣＣＤラインセンサ２２の素子毎の感度のばらつきやランプ２１の主走査方向の光量のばらつきを補正し、ガンマ補正、色補正等の諸変換を行う。また、画像処理ＡＳＩＣ４５はクロック生成回路４６を有し、クロック生成回路４６により６ＭＨｚの一次クロックパルスを生成し制御部３１に送出する。
【００２３】
インタフェース部４３は図示しないホストコンピュータとスキャナとを接続するためのインタフェースを構成する。マイクロコンピュータ４４は、ＣＰＵ、ＲＡＭおよびＲＯＭ等を備え、画像処理ＡＳＩＣ４５、インタフェース部４３、制御チップ２４等のスキャナ全体を制御する。
【００２４】
以上、本発明の一実施例に係るスキャナの構成を説明した。以下、このスキャナの作動を説明する。マイクロコンピュータ４４はホストコンピュータから読み取り開始コマンドを受信すると所定のプログラムの実行によりスキャナを以下のように作動させる。
【００２５】
マイクロコンピュータ４４の制御のもと、ランプ２１が点灯し、白基準データを取得した後、図示しない駆動装置によりキャリッジ２０が読み取り原点に対応した位置に移動する。原稿台ガラス１０に載せられた原稿が光学系３０によりＣＣＤラインセンサ２２に結像される。制御部３１は、画像処理ＡＳＩＣ４５が出力する６ＭＨｚの一次クロックパルスから９６ＭＨｚの二次クロックパルスを生成し、この二次クロックパルスに基づいてシフトパルス等の制御信号を生成し、これらの制御信号に基づいてＣＣＤラインセンサ２２を制御する。シフトパルス等の制御信号の周波数が高くパルス幅が短いほどＣＣＤラインセンサ２２を高速に作動させることができる。
【００２６】
ＣＣＤラインセンサ２２からシフトパルスに同期したタイミングで電荷が取り出され、取り出された電荷がアナログ画像信号として増幅器２８に入力される。ＣＣＤラインセンサ２２は１ラインごとに電荷を放出し、ＣＣＤラインセンサ２２が１ライン分の電荷を放出すると駆動装置は次の読み取りラインにキャリッジ２０を移動させる。増幅器２８で増幅されたアナログ画像信号はＡ／Ｄ変換器２５で制御部３１により入力されるサンプリングパルスに基づいてサンプリングされ８ビットのディジタル画像信号に変換される。サンプリングパルスの周波数が高くパルス幅が短いほどＣＣＤラインセンサ２２から出力されるアナログ画像信号を短い周期でサンプリングすることができる。ディジタル画像信号は出力バッファ３２に一時的に記憶されたのち、各データ線ごとに転送タイミングをずらしてデータ線３３に送出される。画像処理ＡＳＩＣ４５は入力されるディジタル画像データにシェーディング補正、ガンマ補正等を施しインタフェース部４３を通じてホストコンピュータに出力する。
【００２７】
本実施例のスキャナによると、図３に示すように制御部３１の電源回路と出力バッファ３２の電源回路とが互いに独立しているため、出力バッファ３２の電源電圧を落とせば制御部３１の作動に影響を与えることなくＦＦＣ４０におけるディジタル画像データの信号波形の振幅を小さくすることができ、また、制御チップ２４内部の電源回路またはその電源回路に近い制御チップ外部の回路の１カ所にコイル４７を設ければＦＦＣ４０におけるディジタル画像データの信号波形をなまらせることができる。したがって、動作周波数を高く保ちつつ、かつディジタル画像データの転送に伴うＥＭＩを低減するために必要なコストを抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるスキャナを示すブロック図である。
【図２】本発明の一実施例によるスキャナを示す模式的な断面図である。
【図３】本発明の一実施例による制御チップを示すブロック図である。
【図４】従来のスキャナを示す模式的な断面図である。
【符号の説明】
２２ ＣＣＤラインセンサ（画像入力手段）
２４ 制御チップ
２５ Ａ／Ｄ変換器
３０ 光学系（画像入力手段）
３１ 制御部
３２ 出力バッファ（緩衝記憶部）
３４ 制御線
３５ 電源線
３６ 電源線
４７ コイル（波形制御手段）
４５ 画像処理ＡＳＩＣ（画像処理手段）
Claims (2)
- 原稿の光学的濃淡情報に対応するアナログ画像データを生成する画像入力手段と、
前記画像入力手段により入力されたアナログ画像データをディジタル画像データに変換するＡ／Ｄ変換器と、
ディジタル画像データに基づいて画像処理する画像処理手段と、
前記画像入力手段及び前記Ａ／Ｄ変換器を制御する制御部と、前記Ａ／Ｄ変換器から出力されるディジタル画像データを前記画像処理手段に転送する緩衝記憶部とを有し、前記制御部の電源回路と前記緩衝記憶部の電源回路とを互いに独立に構成している制御チップと、
前記画像処理手段と前記制御チップとを電気的に接続する配線手段と、を備え、
前記緩衝記憶部の電源電圧は前記制御部の電源電圧より低い、
画像読み取り装置。 - 前記緩衝記憶部の電源回路の信号波形の角を丸めるためのコイル又は抵抗器を備える請求項１記載の画像読み取り装置。
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