JP2002185670A - 画像読み取り装置 - Google Patents

画像読み取り装置

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JP2002185670A JP2000380763A JP2000380763A JP2002185670A JP 2002185670 A JP2002185670 A JP 2002185670A JP 2000380763 A JP2000380763 A JP 2000380763A JP 2000380763 A JP2000380763 A JP 2000380763A JP 2002185670 A JP2002185670 A JP 2002185670A
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Abstract

(57)【要約】 【課題】 動作周波数を落とさず、かつディジタル画像
データの転送に伴うＥＭＩを低減するために必要なコス
トを抑制する画像読み取り装置を提供する。 【解決手段】 制御チップ２４において制御部３１の電
源回路と緩衝記憶部３２の電源回路とが互いに独立して
いるため、緩衝記憶部３２の電源電圧を落とせば制御部
３１の作動に影響を与えることなくＦＦＣ４０における
ディジタル画像データの信号波形の振幅を小さくするこ
とができ、また、制御チップ２４内部の電源回路または
その電源回路に近い制御チップ外部の回路の１カ所にコ
イル４７を設ければＦＦＣ４０におけるディジタル画像
データの信号波形をなまらせることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は画像読み取り装置に
関し、特にそのＥＭＩ（ElectroMagnetic Interferenc
e）対策に関する。
【０００２】
【従来の技術】従来、ディジタル画像の入力装置として
イメージスキャナ、ファクシミリ等の画像読み取り装置
が知られている。コンピュータの高性能化等に伴い画像
読み取り装置の読み取り速度は年々高速化している。
【０００３】図４に示すように、従来のフラットベッド
型イメージスキャナでは、ＣＣＤ２２、Ａ／Ｄ変換器２
５及びバッファ２８をキャリッジ２０に設け、ＣＣＤ２
２とＡ／Ｄ変換器２５の制御信号を生成する制御回路５
１を内蔵した画像処理ＡＳＩＣ５２をケース１１に固定
されたメイン基板４１に設け、画像処理ＡＳＩＣ５２と
ＣＣＤ２２、Ａ／Ｄ変換器２５及びバッファ２８とを数
十センチのフレキシブルフラットケーブル（以下ＦＦＣ
という。）５３により接続している。このように、従来
のフラットベッド型イメージスキャナでは、ディジタル
画像データ信号等の伝送経路が非常に長くなっているた
め、ＦＦＣ周辺にＥＭＩ（ElectroMagnetic Interferen
ce）対策を十分にする必要がある。
【０００４】
【発明が解決しようとする課題】しかし、ディジタル画
像データがＦＦＣ上を転送されることに伴うＥＭＩを低
減しようとすると、ＦＦＣのデータ線のそれぞれに抵抗
を設けるなどしてデータ線のそれぞれにＥＭＩ対策を施
さなければならず、ＥＭＩ対策に要するコストが問題と
なっていた。
【０００５】本発明は、動作周波数を落とさず、かつデ
ィジタル画像データの転送に伴うＥＭＩを低減するため
に必要なコストを抑制する画像読み取り装置を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の発明によ
ると、画像入力手段及びＡ／Ｄ変換器を制御する制御部
と、Ａ／Ｄ変換器から出力されるディジタル画像データ
を画像処理手段に転送する緩衝記憶部とを有する制御チ
ップを備え、制御部の電源回路と緩衝記憶部の電源回路
とを互いに独立に構成しているため、ディジタル画像デ
ータの転送に伴うＥＭＩを簡素な構成で低減することが
できる。なぜなら、制御部の電源回路と緩衝記憶部の電
源回路とが互いに独立していない場合、制御部の作動に
影響を与えることなく配線手段におけるディジタル画像
データの信号波形の振幅を小さくすることができず、ま
た、制御部の作動に影響を与えることなくその波形をな
まらすためには配線手段のデータ線のそれぞれに抵抗等
を配設する等の対策が必要であるのに対し、制御部の電
源回路と緩衝記憶部の電源回路とが互いに独立している
場合、緩衝記憶部の電源電圧を落とせば制御部の作動に
影響を与えることなしに配線手段におけるディジタル画
像データの信号波形の振幅を小さくすることができ、ま
た、制御チップ内部の電源回路またはその電源回路に近
い制御チップ外部の回路の１カ所にコイルや抵抗等を設
ければ配線手段におけるディジタル画像データの信号波
形をなまらせることができるからである。したがって、
請求項１記載の発明によると、動作周波数を落とさず、
かつディジタル画像データが転送されることに伴うＥＭ
Ｉを低減するためのコストを抑制する画像読み取り装置
を提供することができる。
【０００７】請求項２記載の発明によると、緩衝記憶部
の電源電圧を前記制御部の電源電圧より低くすることに
より、配線手段におけるディジタル画像データの信号波
形の振幅を小さくし、ディジタル画像データが転送され
ることに伴うＥＭＩを低減することができる。
【０００８】請求項３記載の発明によると、緩衝記憶部
の電源回路の信号波形をなまらせる波形制御手段を備え
ることにより、ディジタル画像データが転送されること
に伴うＥＭＩを低減することができる。
【０００９】
【発明の実施の形態】以下、本発明の一実施例に係る画
像読み取り装置としてのスキャナについて図面に基づい
て説明する。本実施例に示すスキャナは、図２に示すよ
うに原稿面に対して平行に往復移動するキャリッジ２０
を備えるフラットベッド型である。
【００１０】箱型のケース１１の上面には、原稿台ガラ
ス１０が設けられている。原稿台ガラス１０の周囲に
は、原稿を位置決めする図示しない原稿ガイドが設けら
れている。原稿台ガラス１０の端部には、高反射率の均
一反射面を有する図示しない白基準が設けられている。
【００１１】キャリッジ２０はケース１１に固定された
図示しないガイドロッドに往復移動自在に支持されてい
る。キャリッジ２０に図示しない駆動ベルトが固定さ
れ、駆動ベルトは図示しない駆動装置により回転する。
ランプ２１はキャリッジ２０に内蔵され、棒状の蛍光管
ランプ等から構成され、原稿台ガラス１０に載せられる
原稿を照射する。画像入力手段としての光学系３０は複
数のミラー及びレンズにより構成され、原稿面からＣＣ
Ｄラインセンサ２２に至る光路を形成している。
【００１２】画像入力手段としてのＣＣＤラインセンサ
２２は図１に示すように基板４８に設けられている。基
板４８はキャリッジ２０に固定されている。ＣＣＤライ
ンセンサ２２は、各受光素子が受光した光の光量に応じ
た量の電荷を蓄積し、蓄積した電荷を制御部３１により
入力されるシフトパルス等の制御信号に応じて増幅器２
８に出力する。ＣＣＤラインセンサ２２としてカラー出
力するＣＣＤを用いることも可能である。ＣＣＤライン
センサ２２は、多数の光電変換素子、転送ゲート、アナ
ログシフトレジスタ、電荷電圧変換部等から成る。光電
変換素子に蓄積された電荷は、転送ゲートに入力される
シフトパルスによりアナログシフトレジスタへ転送され
る。シフトパルス間隔を変更することにより、光電変換
素子に電荷を蓄積する時間を変更することができる。光
電変換素子からアナログシフトレジスタへの電荷の転送
は、全光電変換素子について同時に行われる。アナログ
シフトレジスタに転送された電荷は、順次、電荷電圧変
換部に転送され、電圧に変換される。シフトパルス間隔
すなわち光電変換素子の電荷蓄積時間はマイクロコンピ
ュータ４４に組み込まれたコンピュータプログラムによ
って制御される。
【００１３】Ａ／Ｄ変換器２５は基板４８に設けられ、
ＣＣＤラインセンサ２２から転送されたアナログ画像信
号をサンプリングして２５６階調のディジタル画像信号
を出力する。Ａ／Ｄ変換器２５は、制御部３１から入力
されるサンプリングパルスを用いてアナログ画像信号を
サンプリングする。
【００１４】制御チップ２４は１チップで構成され基板
４８に設けられている。制御チップ２４は、制御部３１
及び緩衝記憶部としての出力バッファ３２を有する集積
回路を形成している。制御チップ２４は電源線３５、３
６経由で画像処理ＡＳＩＣ４５から２系統の電源をとっ
ている。制御部３１及び出力バッファ３２は図３に示す
ように、互いに独立した電源回路をもち、制御チップ２
４には図示しない制御部３１の電源端子と出力バッファ
３２の電源端子という２つの互いに独立した電源端子が
備えられている。これら２つの電源端子には電源線３
５、３６が接続されている。制御部３１の電源電圧は５
Ｖであり、出力バッファ３２の電源電圧は３．３Ｖであ
る。このように出力バッファ３２の電源電圧を制御部３
１の電源電圧より低くすることにより、出力バッファ３
２から画像処理ＡＳＩＣ４５に転送される画像ディジタ
ル信号の振幅を小さくし、この信号に起因するＥＭＩを
低減することができる。また、制御部３１の電源電圧を
低くすることなしに出力バッファ３２の電源電圧を低く
することにより、ＣＣＤ２２及びＡ／Ｄ変換器２５を制
御するために必要な電源電圧を確保しつつ画像ディジタ
ル信号に起因するＥＭＩを低減することができる。
【００１５】尚、本実施例では制御チップ２４の外部か
ら２系統の電源をとっているが、制御チップ２４の外部
から１系統の電源を取り、制御チップ２４の内部の変圧
回路を用いて出力バッファ３２の電源電圧を制御部３１
の電源電圧より低くしてもよい。
【００１６】制御部３１は、９６ＭＨｚの二次クロック
パルスを生成し、この二次クロックパルスからシフトパ
ルス、リセットパルス等を生成してＣＣＤラインセンサ
２２及びＡ／Ｄ変換器２５に出力する。二次クロックパ
ルスは、制御部３１が有するＰＬＬ回路を用い、制御部
３１に入力される一次クロックパルスを１６逓倍するこ
とにより生成される。尚、二次クロックパルスの周波数
は、ＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５の性
能に応じて決めればよい。二次クロックパルスの周波数
が高ければ高いほどパルス幅の短い制御信号を生成する
ことができ、制御信号のパルス幅が短ければ短いほどＣ
ＣＤラインセンサ２２及びＡ／Ｄ変換器２５を高速作動
させることができる。制御部３１が生成するこれらの信
号は、５本の制御線２３によりＣＣＤラインセンサ２２
に伝送され、４本の制御線２６によりＡ／Ｄ変換器２５
に伝送される。このように、制御部３１はクロックパル
スの周波数を逓倍することによりＣＣＤラインセンサ２
２及びＡ／Ｄ変換器２５を高速作動させる。
【００１７】図２に示すデータ線２７、２９はＦＦＣ４
０のデータ線３３に比べて伝送経路が短いため、データ
線３３に比べてノイズの混入が小さく信号波形の劣化が
小さい。したがって、ＣＣＤラインセンサ２２が出力す
るアナログ画像信号は正確にディジタル画像信号に変換
される。また、制御線２３、２６は、ＦＦＣ４０の制御
線３４に比べて信号の伝送経路が短いため、パルス幅が
小さくパルスの立ち上がり及び立ち下がりが急峻な制御
信号を伝送するときに制御線３４に比べてＥＭＩノイズ
を発生させにくい。
【００１８】出力バッファ３２は、データ線３３のそれ
ぞれに設けられる複数のフリップフロップ回路等から構
成される。。出力バッファ３２は、Ａ／Ｄ変換器２５か
ら出力されたデジタルの電気信号のドライブ能力を向上
する。また、出力バッファ３２は、Ａ／Ｄ変換器２５に
よるサンプリングで生成されたディジタル画像データを
一時的に記憶しＦＦＣ４０のデータ線３３のそれぞれに
信号を転送するタイミングを調整することにより、ＥＭ
Ｉノイズのピーク値を低くする。図１に示すように出力
バッファ３２の電源線３６には波形制御手段としてのコ
イル４７が配設されている。コイル４７を設ける位置
は、制御チップ２４内部でも良いし制御チップ２４外部
でも良い。ただし、その位置は出力バッファ３２になる
べく近いことが望ましい。尚、波形制御手段としてはコ
イルの他、例えば抵抗器を用いることができる。出力バ
ッファ３２の電源系統にコイル４７等の波形制御手段を
設けることにより、出力バッファ３２からＦＦＣ４０を
通じて画像処理ＡＳＩＣ４５に送出されるディジタル画
像信号の波形をなまらせることができる。また、出力バ
ッファ３２の電源系統と制御部３１の電源系統とは互い
に独立しているため、出力バッファ３２の電源系統にコ
イル４７等の波形制御手段を設けても制御部３１からＣ
ＣＤ２２及びＡ／Ｄ変換器２５に送出される制御信号の
波形がなまることはない。したがって、制御部３１は高
い周波数の制御信号を用いＣＣＤ２２及びＡ／Ｄ変換器
２５を高速作動させることができる。
【００１９】尚、制御チップ２４の外部から１系統の電
源を取り、制御チップ２４の内部の変圧回路を用いて出
力バッファ３２の電源電圧を制御部３１の電源電圧より
低くする場合、コイル４７は、制御部３１の電源回路か
ら独立し制御部３１の電源電圧より電圧が低くなった電
源回路に設けなければならない。
【００２０】ＦＦＣ４０には図１に示すように８ｂｉｔ
幅のデータ線３３、制御線３４、電源線３５、３６、３
７、３８、３９等が備えられている。データ線３３は、
Ａ／Ｄ変換器２５から出力される８ｂｉｔのディジタル
画像信号を画像処理ＡＳＩＣ４５に伝送する。ＣＣＤラ
インセンサ２２がカラー出力である場合、Ｒ（Red）Ｇ
（Green）Ｂ（Blue）の各画像信号は時分割で画像処理
ＡＳＩＣ４５に伝送される。制御線３４は画像処理ＡＳ
ＩＣ４５から出力される一次クロックパルスを制御部３
１に伝送する。ＦＦＣ４０の両端部は基板４８に設けら
れた図示しないコネクタとメイン基板４１に設けられた
図示しないコネクタとに接続されている。キャリッジ２
０が原稿台ガラス１０に平行に３０ｃｍ程度の距離を往
復移動できるようにＦＦＣ４０には十分なたるみを持た
せている。
【００２１】図２に示すようにメイン基板４１はケース
１１に固定されている。メイン基板４１にはバス４２で
互いに接続された画像処理ＡＳＩＣ４５、インタフェー
ス部４３、マイクロコンピュータ４４等が搭載されてい
る。
【００２２】画像処理手段としての画像処理ＡＳＩＣ４
５は、読取り開始前に白基準を読取って取得する白基準
データと、あらかじめ記憶しておいた黒基準データとを
比較してＣＣＤラインセンサ２２の素子毎の感度のばら
つきやランプ２１の主走査方向の光量のばらつきを補正
し、ガンマ補正、色補正等の諸変換を行う。また、画像
処理ＡＳＩＣ４５はクロック生成回路４６を有し、クロ
ック生成回路４６により６ＭＨｚの一次クロックパルス
を生成し制御部３１に送出する。
【００２３】インタフェース部４３は図示しないホスト
コンピュータとスキャナとを接続するためのインタフェ
ースを構成する。マイクロコンピュータ４４は、ＣＰ
Ｕ、ＲＡＭおよびＲＯＭ等を備え、画像処理ＡＳＩＣ４
５、インタフェース部４３、制御チップ２４等のスキャ
ナ全体を制御する。
【００２４】以上、本発明の一実施例に係るスキャナの
構成を説明した。以下、このスキャナの作動を説明す
る。マイクロコンピュータ４４はホストコンピュータか
ら読み取り開始コマンドを受信すると所定のプログラム
の実行によりスキャナを以下のように作動させる。
【００２５】マイクロコンピュータ４４の制御のもと、
ランプ２１が点灯し、白基準データを取得した後、図示
しない駆動装置によりキャリッジ２０が読み取り原点に
対応した位置に移動する。原稿台ガラス１０に載せられ
た原稿が光学系３０によりＣＣＤラインセンサ２２に結
像される。制御部３１は、画像処理ＡＳＩＣ４５が出力
する６ＭＨｚの一次クロックパルスから９６ＭＨｚの二
次クロックパルスを生成し、この二次クロックパルスに
基づいてシフトパルス等の制御信号を生成し、これらの
制御信号に基づいてＣＣＤラインセンサ２２を制御す
る。シフトパルス等の制御信号の周波数が高くパルス幅
が短いほどＣＣＤラインセンサ２２を高速に作動させる
ことができる。
【００２６】ＣＣＤラインセンサ２２からシフトパルス
に同期したタイミングで電荷が取り出され、取り出され
た電荷がアナログ画像信号として増幅器２８に入力され
る。ＣＣＤラインセンサ２２は１ラインごとに電荷を放
出し、ＣＣＤラインセンサ２２が１ライン分の電荷を放
出すると駆動装置は次の読み取りラインにキャリッジ２
０を移動させる。増幅器２８で増幅されたアナログ画像
信号はＡ／Ｄ変換器２５で制御部３１により入力される
サンプリングパルスに基づいてサンプリングされ８ビッ
トのディジタル画像信号に変換される。サンプリングパ
ルスの周波数が高くパルス幅が短いほどＣＣＤラインセ
ンサ２２から出力されるアナログ画像信号を短い周期で
サンプリングすることができる。ディジタル画像信号は
出力バッファ３２に一時的に記憶されたのち、各データ
線ごとに転送タイミングをずらしてデータ線３３に送出
される。画像処理ＡＳＩＣ４５は入力されるディジタル
画像データにシェーディング補正、ガンマ補正等を施し
インタフェース部４３を通じてホストコンピュータに出
力する。
【００２７】本実施例のスキャナによると、図３に示す
ように制御部３１の電源回路と出力バッファ３２の電源
回路とが互いに独立しているため、出力バッファ３２の
電源電圧を落とせば制御部３１の作動に影響を与えるこ
となくＦＦＣ４０におけるディジタル画像データの信号
波形の振幅を小さくすることができ、また、制御チップ
２４内部の電源回路またはその電源回路に近い制御チッ
プ外部の回路の１カ所にコイル４７を設ければＦＦＣ４
０におけるディジタル画像データの信号波形をなまらせ
ることができる。したがって、動作周波数を高く保ちつ
つ、かつディジタル画像データの転送に伴うＥＭＩを低
減するために必要なコストを抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるスキャナを示すブロッ
ク図である。
【図２】本発明の一実施例によるスキャナを示す模式的
な断面図である。
【図３】本発明の一実施例による制御チップを示すブロ
ック図である。
【図４】従来のスキャナを示す模式的な断面図である。
【符号の説明】
２２ ＣＣＤラインセンサ（画像入力手段） ２４ 制御チップ ２５ Ａ／Ｄ変換器 ３０ 光学系（画像入力手段） ３１ 制御部 ３２ 出力バッファ（緩衝記憶部） ３４ 制御線 ３５ 電源線 ３６ 電源線 ４７ コイル（波形制御手段） ４５ 画像処理ＡＳＩＣ（画像処理手段）

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 原稿の光学的濃淡情報に対応するアナロ
    グ画像データを生成する画像入力手段と、 前記画像入力手段により入力されたアナログ画像データ
    をディジタル画像データに変換するＡ／Ｄ変換器と、 ディジタル画像データに基づいて画像処理する画像処理
    手段と、 前記画像入力手段及び前記Ａ／Ｄ変換器を制御する制御
    部と、前記Ａ／Ｄ変換器から出力されるディジタル画像
    データを前記画像処理手段に転送する緩衝記憶部とを有
    し、前記制御部の電源回路と前記緩衝記憶部の電源回路
    とを互いに独立に構成している制御チップと、 前記画像処理手段と前記制御チップとを電気的に接続す
    る配線手段と、 を備えることを特徴とする画像読み取り装置。
  2. 【請求項２】 前記緩衝記憶部の電源電圧は前記制御部
    の電源電圧より低いことを特徴とする請求項１記載の画
    像読み取り装置。
  3. 【請求項３】 前記緩衝記憶部の電源回路の信号波形を
    なまらせる波形制御手段を備えることを特徴とする請求
    項１又は２記載の画像読み取り装置。
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