JP2002152016A - クロックアップ機能付き回路及びそれを用いた画像読み取り装置 - Google Patents

Abstract

(57)【要約】 【課題】 電磁誘導ノイズの発散を抑制しつつ複数の回
路を同期して高速作動させるためのクロックアップ機能
付き回路を提供する。 【解決手段】 逓倍回路３１及び位相調整回路３２によ
り、周波数の低い一次クロック信号（ＣＫＲＥＦ）から
周波数の高い二次クロック信号と位相調整信号とを生成
することにより、回路間の信号経路で伝送されるクロッ
ク信号の周波数を低く抑え、電磁誘導ノイズの発散を抑
制しつつ複数の回路を同期して高速作動させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部回路から入力
されるクロック信号より高い周波数のクロック信号に基
づいて外部回路と同期して作動する回路及びそれらの回
路を備えた画像読み取り装置に関する。

【０００２】

【従来の技術】電子計算機及びその周辺機器の実装方式
においてはＥＭＩ（ElectroMagneticInterference）が
高速化の障壁となっている。

【０００３】フラットベッド型スキャナを例に挙げて説
明すると、原稿面に対して平行移動するキャリッジに固
定された回路とキャリッジを支持するケースに固定され
た回路とを電気的に接続するフレキシブルフラットケー
ブル（以下ＦＦＣという。）は数十ｃｍの長さになると
ころ、電磁誘導ノイズの発散を抑制するため、このＦＦ
Ｃに周波数の高いクロック信号から生成されパルスの立
ち上がり及び立ち下がりが急峻な制御信号を伝送するこ
とができず、高いクロック周波数でＣＣＤ等を作動させ
ることができなかった。

【０００４】

【発明が解決しようとする課題】また、複数のＡＳＩＣ
を同期して作動させるためには、クロック信号及び位相
調整信号をＡＳＩＣ間で伝送しなければならないとこ
ろ、ＡＳＩＣ間で伝送されるクロック信号に起因するＥ
ＭＩが障壁となって、これら複数のＡＳＩＣのクロック
周波数を上げることが困難な場合がある。

【０００５】本発明はこのような問題に鑑みて創作され
たものであって、電磁誘導ノイズの発散を抑制しつつ複
数の回路を同期して高速作動させるためのクロックアッ
プ機能付き回路を提供することを目的とする。また、本
発明は、電磁誘導ノイズの発散を抑制しつつ画像読み取
り装置を高速作動させることを目的とする。

【０００６】

【課題を解決するための手段】請求項１に係る発明によ
ると、外部回路から入力される一次クロック信号から一
次クロック信号より周波数が高い二次クロック信号を生
成するクロックアップ手段と、一次クロック信号と周波
数が等しく二次クロック信号に同期した位相調整信号を
生成する位相調整手段と、を備える。互いに接続された
２つの回路において、回路間の信号経路では周波数の低
いクロック信号を伝送し、双方の回路内で周波数の低い
クロック信号を逓倍して周波数の高いクロック信号を生
成し、周波数の高いクロック信号に基づいて双方の回路
を作動させようとすると、逓倍回路等に起因するジッタ
により回路間の同期を保証できない。請求項１に係る発
明によると、クロックアップ手段により回路内部でクロ
ック信号の周波数を上げ、位相調整手段により２つの回
路間を伝送されるクロック信号と周波数が等しく、か
つ、回路内部で生成された周波数の高いクロック信号と
同期した位相調整信号を生成するため、すなわち、周波
数の低い１つのクロック信号から周波数の高いクロック
信号と位相調整信号とを生成するため、回路間の信号経
路で伝送されるクロック信号の周波数を低く抑え、電磁
誘導ノイズの発散を抑制しつつ複数の回路を同期して高
速作動させることができる。

【０００７】一次クロック信号を逓倍して逓倍信号を出
力すると、ＰＬＬ（Phase Locked Loop）回路等のジッ
タにより一次クロック信号と逓倍信号との同期が保証さ
れない。したがって、逓倍信号をクロックとするフリッ
プフロップ回路で一次クロック信号を位相調整用信号と
して取り込もうとした場合、クロックとしての逓倍信号
の位相が変化するため、一次クロック信号を２つの回路
間の同期を確保するための基礎信号として用いることが
できない。そこで、請求項２及び４に係る発明による
と、逓倍信号を遅延させたものを回路内部のクロック信
号としての二次クロック信号とし、逓倍信号を反転させ
た取り込み信号の立ち上がりにより一次クロック信号を
取り込んで位相調整基礎信号を出力し、二次クロック信
号の立ち上がりにより位相調整基礎信号を取り込むこと
により二次クロック信号との同期が保証された位相調整
信号を出力することができる。但し、ジッタ成分はクロ
ック周期及び回路遅延より十分小さいものとする。

【０００８】請求項３に係る発明によると、画像処理部
と制御部とを接続する配線手段には周波数の低い一次ク
ロック信号を伝送し、制御部において、周波数の高い二
次クロック信号と、制御部と画像処理部とを同期して作
動させるための位相調整信号とを一次クロック信号から
生成することにより、配線手段が伝送するクロック信号
の周波数を低く抑えつつ画像処理部と同期させて制御部
を高速作動させることができるため、電磁誘導ノイズの
発散を抑制しつつ画像読み取り装置を高速作動させるこ
とができる。

【０００９】請求項５に係る発明によると、原稿面に対
して平行に往復移動するキャリッジに画像入力手段及び
制御部を設け、キャリッジを往復移動自在に支持するケ
ースに画像処理部を設けることにより、体格の大きな画
像処理部を容易に実装することができる。

【００１０】請求項６に係る発明によると、キャリッジ
にＡ／Ｄ変換器を設け、制御部によりＡ／Ｄ変換器を制
御することにより、Ａ／Ｄ変換器を制御するための信号
に起因するＥＭＩを低減し、Ａ／Ｄ変換器と画像処理部
とを配線手段により接続することで、画像アナログ信号
を伝送する距離を短くでき、これにより、画像情報を伝
送する信号に混入するノイズを低減することができる。

【００１１】

【発明の実施の形態】以下、本発明の一実施例について
図面に基づいて説明する。本発明の一実施例に係る画像
読み取り装置としてのスキャナを図２に示す。本実施例
に示すスキャナは、原稿面に対して平行に往復移動する
キャリッジ２０を備えるフラットベッド型である。

【００１２】箱型のケース１１の上面には、原稿台ガラ
ス１０が設けられている。原稿台ガラス１０の周囲に
は、原稿を位置決めする図示しない原稿ガイドが設けら
れている。原稿台ガラス１０の端部には、高反射率の均
一反射面を有する図示しない白基準が設けられている。

【００１３】キャリッジ２０はケース１１に固定された
図示しないガイドロッドに往復移動自在に支持されてい
る。キャリッジ２０に図示しない駆動ベルトが固定さ
れ、駆動ベルトは図示しない駆動装置により回転する。
ランプ２１はキャリッジ２０に内蔵され、棒状の蛍光管
ランプ等から構成され、原稿台ガラス１０に載せられる
原稿を照射する。画像入力手段としての光学系３０は複
数のミラー及びレンズにより構成され、原稿面からＣＣ
Ｄラインセンサ２２に至る光路を形成している。

【００１４】画像入力手段としてのＣＣＤラインセンサ
２２は、各受光素子が受光した光の光量に応じた量の電
荷を蓄積し、蓄積した電荷を制御部２４により入力され
るシフトパルス等の制御信号に応じて増幅器２８に出力
する。ＣＣＤラインセンサ２２としてカラー出力するＣ
ＣＤを用いることも可能である。ＣＣＤラインセンサ２
２は、主走査方向に配列された多数の光電変換素子、転
送ゲート、アナログシフトレジスタ、電荷電圧変換部等
から構成される。光電変換素子に蓄積された電荷は、転
送ゲートに入力されるシフトパルスによりアナログシフ
トレジスタへ転送される。シフトパルス間隔を変更する
ことにより、光電変換素子に電荷を蓄積する時間を変更
することができる。光電変換素子からアナログシフトレ
ジスタへの電荷の転送は、全光電変換素子について同時
に行われる。アナログシフトレジスタに転送された電荷
は、二次クロック信号により順次、電荷電圧変換部に転
送され、電圧に変換される。この電圧はアナログ画像信
号として増幅器２８に入力される。シフトパルス間隔す
なわち光電変換素子の電荷蓄積時間はマイクロコンピュ
ータ４４に組み込まれたコンピュータプログラムによっ
て制御される。

【００１５】増幅器２８はＣＣＤラインセンサ２２によ
り入力されるアナログ画像信号を増幅してＡ／Ｄ変換器
２５に出力する。Ａ／Ｄ変換器２５は増幅器２８により
入力されたアナログ画像信号をサンプリングして２５６
階調のデジタル画像信号を出力する。Ａ／Ｄ変換器２５
は、制御部２４から入力されるサンプリングパルスを用
いてアナログ画像信号をサンプリングする。

【００１６】制御部２４は、逓倍回路３１、位相調整回
路３２、制御信号生成回路３３等から構成され、６ＭＨ
ｚの一次クロック信号から９６ＭＨｚの二次クロック信
号を生成し、この二次クロック信号からシフトパルス、
リセットパルス、サンプリングパルス等の制御信号を生
成し、ＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５に
これらの制御信号を出力する。ＣＣＤラインセンサ２２
及びＡ／Ｄ変換器２５は画像処理ＡＳＩＣ４５と同期し
て作動しなければならない。このため、画像処理ＡＳＩ
Ｃ４５から送信される一次クロック信号と同じ周波数で
あって、かつ、制御信号の基礎となる二次クロック信号
の１６周期ごとに正確に立ち上がる位相調整信号が必要
となる。

【００１７】このような制御信号及び位相調整信号を生
成するクロックアップ機能付き回路の一例として逓倍回
路３１及び位相調整回路３２を図１に示し、これらの回
路内部の信号のタイミングチャートを図３に示す。逓倍
回路３１は、制御部２４に入力される６ＭＨｚの一次ク
ロック信号を１６逓倍することにより逓倍信号を生成す
る。逓倍回路３１はＰＬＬ回路３１ａ及び分周期回路３
１ｂにより構成され、一次クロック信号と立ち上がりの
タイミングがほぼ等しい９６ＭＨｚの逓倍信号を生成す
る。尚、一次クロック信号とＰＨＡＳＥの位相はほぼ一
致し、ＰＬＬ回路３１ａによるジッタ成分はクロック周
期及びレイアウト遅延と比べ十分小さいものとする。た
だし、図３に示すように分周期回路３１ｂによるジッタ
により一次クロック信号と逓倍信号との立ち上がりのタ
イミングには若干のずれが生ずる。このため、本実施例
では、逓倍信号を遅延させた信号を二次クロック信号と
し、この二次クロック信号の１６周期ごとに正確に立ち
上がる位相調整信号を一次クロック信号から別途生成す
ることとしている。尚、二次クロック信号の周波数は９
６ＭＨｚに限られず、ＣＣＤラインセンサ２２及びＡ／
Ｄ変換器２５の性能に応じて決めればよい。二次クロッ
ク信号の周波数が高ければ高いほどパルス幅の短い制御
信号を生成することができ、制御信号のパルス幅が短け
れば短いほどＣＣＤラインセンサ２２及びＡ／Ｄ変換器
２５を高速作動させることができる。

【００１８】位相調整回路３２は、ＮＯＴ回路３２ａ、
遅延回路３２ｂ、フリップフロップ回路３２ｃ、３２ｄ
から構成され、制御部２４に入力される一次クロック信
号と逓倍回路３１により生成された逓倍信号とから二次
クロック信号及び位相調整信号を生成する。ＮＯＴ回路
３２ａは逓倍回路３１から出力される逓倍信号を反転さ
せることにより取り込み信号を生成する。ＮＯＴ回路の
内部抵抗により取り込み信号は逓倍信号から若干遅れ
る。ＮＯＴ回路により逓倍信号を反転させるのは、一次
クロック信号の立ち上がり後のタイミングに逓倍信号の
立ち下がりのタイミング、すなわち、取り込み信号の立
ち上がりのタイミングを合わせることができるからであ
る。フリップフロップ回路３２ｃは取り込み信号で一次
クロック信号を取り込むことにより位相調整基礎信号を
生成する。遅延回路３２ｂはクロックバッファである。
遅延回路３２ｂで逓倍信号が遅延することにより二次ク
ロック信号が生成される。尚、二次クロック信号の遅延
は逓倍信号の１周期以内でなければならない。

【００１９】フリップフロップ回路３２ｄは二次クロッ
ク信号で位相調整基礎信号を取り込むことにより位相調
整信号を生成する。位相調整基礎信号は、逓倍信号を反
転させた取り込み信号と同じタイミングで立ち上がるた
め、逓倍信号からの遅延が１周期内である二次クロック
信号の特定周期内での立ち上がりが保証されている。こ
こでいう特定周期内とは、一次クロック信号の立ち上が
り後に最初に二次クロック信号が立ち上がってから次に
立ち上がるまでの周期をいう。二次クロック信号の特定
周期内での立ち上がりが保証されている位相調整基礎信
号を二次クロック信号で取り込むことにより位相調整信
号が生成されるため、二次クロック信号の１６周期ごと
に位相調整信号が立ち上がることが保証される。したが
って、位相調整信号により図４に示すような制御部２４
と画像処理ＡＳＩＣ４５との同期が保証されることとな
る。

【００２０】制御信号生成回路３３は、二次クロック信
号及び位相調整信号に基づいてＣＣＤラインセンサ２２
及びＡ／Ｄ変換器２５が必要とする所定の制御信号を生
成する。制御部２４が生成するこれらの制御信号は、５
本の信号線２３によりＣＣＤラインセンサ２２に伝送さ
れ、４本の信号線２６によりＡ／Ｄ変換器２５に伝送さ
れる。ＣＣＤラインセンサ２２及びＡ／Ｄ変換器２５
は、一次クロック信号より周波数の高い二次クロック信
号から生成された制御信号により作動するため高速作動
が可能である。

【００２１】配線手段としてのＦＦＣ４０には８ｂｉｔ
幅のデータ線、クロック信号線等が備えられている。デ
ータ線は、Ａ／Ｄ変換器２５から出力される８ｂｉｔの
デジタル画像信号を画像処理ＡＳＩＣ４５に伝送する。
ＣＣＤラインセンサ２２がカラー出力である場合、Ｒ
（Red）Ｇ（Green）Ｂ（Blue）の各画像信号は時分割で
画像処理ＡＳＩＣ４５に伝送される。クロック信号線は
画像処理ＡＳＩＣ４５が生成する一次クロック信号を制
御部２４に伝送する。ＦＦＣ４０の両端部はキャリッジ
２０に設けられた図示しないコネクタとメイン基板４１
に設けられた図示しないコネクタとに接続されている。
キャリッジ２０が原稿台ガラス１０に平行に３０ｃｍ程
度の距離を往復移動できるようにＦＦＣ４０には十分な
たるみを持たせている。メイン基板４１はケース１１に
固定されている。メイン基板４１にはバス４２で互いに
接続された画像処理ＡＳＩＣ４５、インタフェース部４
３、マイクロコンピュータ４４等が搭載されている。

【００２２】画像処理部としての画像処理ＡＳＩＣ４５
は、読取り開始前に白基準を読取って取得する白基準デ
ータと、あらかじめ記憶しておいた黒基準データとを比
較してＣＣＤラインセンサ２２の素子毎の感度のばらつ
きやランプ２１の主走査方向の光量のばらつきを補正
し、ガンマ補正、色補正等の諸変換を行う。また、画像
処理ＡＳＩＣ４５はクロック生成回路４６を有し、クロ
ック生成回路４６により６ＭＨｚの一次クロック信号及
び９６ＭＨｚの内部クロック信号を生成する。図４に示
すように、画像処理ＡＳＩＣ４５の内部クロック信号と
制御部２４の二次クロック信号とは、制御部２４で生成
される位相調整信号により同期が保証されたものであ
る。

【００２３】インタフェース部４３は図示しないホスト
コンピュータとスキャナとを接続するためのインタフェ
ースを構成する。マイクロコンピュータ４４は、ＣＰ
Ｕ、ＲＡＭおよびＲＯＭ等を備え、画像処理ＡＳＩＣ４
５、インタフェース部４３、制御部２４等のスキャナ全
体を制御する。以上、本発明の一実施例に係るスキャナ
の構成を説明した。以下、このスキャナの作動を説明す
る。マイクロコンピュータ４４はホストコンピュータか
ら読み取り開始コマンドを受信すると所定のプログラム
の実行によりスキャナを以下のように作動させる。

【００２４】マイクロコンピュータ４４の制御のもと、
ランプ２１が点灯し、白基準データを取得した後、図示
しない駆動装置によりキャリッジ２０が読み取り原点に
対応した位置に移動する。原稿台ガラス１０に載せられ
た原稿が光学系３０によりＣＣＤラインセンサ２２に結
像される。制御部２４は、画像処理ＡＳＩＣ４５が出力
する６ＭＨｚの一次クロック信号から９６ＭＨｚの二次
クロック信号を生成し、この二次クロック信号に基づい
てシフトパルス等の制御信号を生成し、これらの制御信
号に基づいてＣＣＤラインセンサ２２を制御する。ＣＣ
Ｄラインセンサ２２からシフトパルスに同期したタイミ
ングで電荷が取り出され、取り出された電荷がアナログ
画像信号として増幅器２８に入力される。ＣＣＤライン
センサ２２は１ラインごとに電荷を放出し、ＣＣＤライ
ンセンサ２２が１ライン分の電荷を放出すると駆動装置
は次の読み取りラインにキャリッジ２０を移動させる。
増幅器２８で増幅されたアナログ画像信号はＡ／Ｄ変換
器２５で制御部２４により入力されるサンプリングパル
スに基づいてサンプリングされ８ビットのデジタル画像
信号に変換される。図５に示すように、Ａ／Ｄ変換器２
５は１つのアナログ出力波形の２点を９６ＭＨｚの二次
クロック信号から生成されたサンプリングパルスを用い
てサンプリングし、その電位差を８ビットのデジタル画
像信号として出力する。サンプリングパルスのパルス幅
が短ければ短いほど短い周期でＣＣＤラインセンサ２２
から出力されるアナログ画像信号をサンプリングするこ
とができる。デジタル画像信号はＦＦＣ４０を通じて画
像処理ＡＳＩＣ４５に伝送され、画像処理ＡＳＩＣ４５
によるシェーディング補正、ガンマ補正等が施されて生
成された画像データがインタフェース部４３を通じてホ
ストコンピュータに出力される。

【００２５】以上の作動においてＦＦＣ４０及びキャリ
ッジ２０内部では次のような信号の伝送が行われる。Ｆ
ＦＣ４０は６ＭＨｚの一次クロック信号とデジタル画像
信号を伝送する。制御部２４とＡ／Ｄ変換器２５とを接
続する信号線２６は９６ＭＨｚの二次クロック信号から
生成されたサンプリングパルス等を伝送する。制御部２
４とＣＣＤラインセンサ２２とを接続する信号線２３は
９６ＭＨｚの二次クロック信号から生成されたシフトパ
ルス、リセットパルス等を伝送する。ＣＣＤラインセン
サ２２とＡ／Ｄ変換器２５とを接続する信号線２７、２
９はアナログ画像信号を伝送する。

【００２６】信号線２７、２９はＦＦＣ４０に比べて信
号の伝送経路が短いため、ＦＦＣ４０に比べてノイズの
混入が小さく信号波形の劣化が小さい。したがって、Ｃ
ＣＤラインセンサ２２が出力するアナログ画像信号は正
確にデジタル画像信号に変換される。また、信号線２
３、２６は、ＦＦＣ４０に比べて信号の伝送経路が短い
ため、パルス幅が小さくパルスの立ち上がり及び立ち下
がりが急峻な制御信号を伝送するときにＦＦＣ４０に比
べてＥＭＩノイズを発生させにくい。また、ＥＭＩノイ
ズを発生させにくいため、周波数が高くパルスの立ち上
がり及び立ち下がりが急峻な制御信号を用いてＣＣＤ２
２及びＡ／Ｄ変換器２５を制御することができる。

【００２７】すなわち、本実施例では、ＦＦＣ４０によ
り低周波数の一次クロック信号を伝送し、一次クロック
信号から高周波数の二次クロック信号及び位相調整信号
を生成し二次クロック信号及び位相調整信号から生成さ
れる制御信号によりＣＣＤラインセンサ２２及びＡ／Ｄ
変換器２５を制御することにより、ＣＣＤラインセンサ
２２、Ａ／Ｄ変換器２５及び画像処理ＡＳＩＣ４５を同
期して作動させつつ、ＥＭＩノイズを低減し読み取り速
度を上げることができる。また、本実施例に係るスキャ
ナによると、ケース１１に固定されるメイン基板４１に
画像処理ＡＳＩＣ４５を設けることにより、体格の大き
な画像処理ＡＳＩＣ４５を実装することができる。

【００２８】尚、上記実施例では位相調整基礎信号のタ
イミングを正確に制御するため、逓倍信号を反転させた
取り込み信号により一次クロック信号を取り込んで位相
調整基礎信号を生成したが、例えば図６に示す遅延回路
を用いて一次クロック信号を確実に一定量遅延させ、そ
の遅延させた信号を逓倍信号により取り込んで位相調整
基礎信号を生成する構成としてもよい。

【００２９】（比較例）図７に上記実施例の比較例とし
て従来のスキャナを示す。図７において上記実施例に係
るスキャナと実質的に同一の部分には同一の符号を付し
て示す。画像処理ＡＳＩＣ５２はＣＣＤラインセンサ２
２及びＡ／Ｄ変換器２５を制御する制御信号を出力する
制御回路５１を有する。制御回路５１が出力する制御信
号はＦＦＣ５３を通じてＣＣＤラインセンサ２２及びＡ
／Ｄ変換器２５に伝送される。

【００３０】図７に示す従来のスキャナによると、ＣＣ
Ｄラインセンサ２２及びＡ／Ｄ変換器２５の制御信号が
メイン基板側で生成されるため、ＣＣＤラインセンサ２
２及びＡ／Ｄ変換器２５の動作周波数を上げて高速化を
図ろうとすると、ＦＦＣ５３が伝送する制御信号は周波
数が高くパルス幅が短くなりパルスの立ち上がり及び立
ち下がりが急峻となる。また、ＣＣＤラインセンサ２２
及びＡ／Ｄ変換器２５の制御信号をメイン基板側で生成
し、ＦＦＣ５３がこれらの制御信号を全て長距離伝送す
るため、スキャナの動作周波数を上げるためにはＦＦＣ
５３にＥＭＩ対策を十分に施さなければならない。ＣＣ
Ｄラインセンサ２２のリセットパルスのパルス幅は他の
制御信号のパルス幅に比べて短いため、このリセットパ
ルスに対するＥＭＩ対策が特に必要となる。しかし、Ｅ
ＭＩ対策の不可避的な副作用として信号波形の劣化及び
タイミングの遅れがあるため、あまりに短いパルスの伝
送は困難であり、従来のスキャナには高速化におのずと
限界がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるスキャナの逓倍回路及
び位相調整回路を示す回路図である。

【図２】本発明の一実施例によるスキャナを示す模式図
である。

【図３】本発明の一実施例によるスキャナに係る逓倍回
路及び位相調整回路の信号のタイミングチャートであ
る。

【図４】本発明の一実施例によるスキャナに係る画像処
理ＡＳＩＣ及び制御部の信号のタイミングチャートであ
る。

【図５】本発明の一実施例によるスキャナに係るＡ／Ｄ
変換を説明するためのタイミングチャートである。

【図６】本発明の一実施例によるスキャナに係る逓倍回
路及び位相調整回路の変形例を示す回路図である。

【図７】比較例に係るスキャナを示す模式図である。

【符号の説明】

１０ 原稿台ガラス １１ ケース ２０ キャリッジ ２１ ランプ ２２ ラインセンサ ２４ 制御部 ２５ Ａ／Ｄ変換器 ３０ 光学系 ３１ 逓倍回路 ３１ａ ＰＬＬ回路 ３１ｂ 分周期回路 ３２ 位相調整回路 ３２ａ ＮＯＴ回路 ３２ｂ 遅延回路 ３２ｃ、３２ｄ フリップフロップ回路 ３３ 制御信号生成回路 ４１ メイン基板 ４６ クロック生成回路 ４５ 画像処理ＡＳＩＣ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部回路から入力される一次クロック信
   号から前記一次クロック信号より周波数が高い二次クロ
   ック信号を生成するクロックアップ手段と、 前記一次クロック信号と周波数が等しく前記二次クロッ
   ク信号に同期した位相調整信号を生成する位相調整手段
   と、 を備えることを特徴とするクロックアップ機能付き回
   路。
2. 【請求項２】 前記クロックアップ手段は、前記一次ク
   ロック信号を逓倍して逓倍信号を出力する手段と、前記
   逓倍信号を遅延させて前記二次クロック信号を出力する
   手段とを有し、 前記位相調整手段は、前記逓倍信号を反転させて取り込
   み信号を出力する手段と、前記取り込み信号の立ち上が
   りにより前記一次クロック信号を取り込んで位相調整基
   礎信号を出力する手段と、前記二次クロック信号の立ち
   上がりにより前記位相調整基礎信号を取り込んで前記位
   相調整信号を出力する手段とを有することを特徴とする
   請求項１記載のクロックアップ機能付き回路。
3. 【請求項３】 原稿の光学的濃淡情報に対応する画像ア
   ナログ信号を生成する画像入力手段と、 前記画像入力手段により入力された画像アナログ信号を
   画像デジタル信号に変換するＡ／Ｄ変換器と、 一次クロック信号を生成し、前記Ａ／Ｄ変換器から出力
   される画像デジタル信号に基づいて画像処理する画像処
   理部と、 前記一次クロック信号から前記一次クロック信号より周
   波数が高い二次クロック信号を生成するクロックアップ
   手段、前記一次クロック信号と周波数が等しく前記二次
   クロック信号に同期した位相調整信号を生成する位相調
   整手段、並びに前記二次クロック信号及び前記位相調整
   信号から制御信号を生成し前記制御信号により前記画像
   入力手段を制御する制御手段を有する制御部と、 前記画像処理部と前記制御部とを電気的に接続し前記一
   次クロック信号を伝送する配線手段と、 を備えることを特徴とする画像読み取り装置。
4. 【請求項４】 前記クロックアップ手段は、前記一次ク
   ロック信号を逓倍して逓倍信号を出力する手段と、前記
   逓倍信号を遅延させて前記二次クロック信号を出力する
   手段とを有し、 前記位相調整手段は、前記逓倍信号を反転させて取り込
   み信号を出力する手段と、前記取り込み信号の立ち上が
   りにより前記一次クロック信号を取り込んで位相調整基
   礎信号を出力する手段と、前記二次クロック信号の立ち
   上がりにより前記位相調整基礎信号を取り込んで前記位
   相調整信号を出力する手段とを有することを特徴とする
   請求項３記載の画像読み取り装置。
5. 【請求項５】 前記画像入力手段及び前記制御部は、原
   稿面に対して平行に往復移動するキャリッジに設けら
   れ、 前記画像処理部は前記キャリッジを往復移動自在に支持
   するケースに設けられていることを特徴とする請求項３
   又は４記載の画像読み取り装置。
6. 【請求項６】 前記Ａ／Ｄ変換器は前記キャリッジに設
   けられ、 前記制御部は前記制御信号により前記Ａ／Ｄ変換器を制
   御し、 前記配線手段は前記Ａ／Ｄ変換器と前記画像処理部とを
   電気的に接続し、前記画像デジタル信号を伝送すること
   を特徴とする請求項５記載の画像読み取り装置。