JP4371244B2 - アナログフロントエンド回路及び電子機器 - Google Patents

Description

本発明は、アナログフロントエンド回路及び電子機器に関する。

画像読み取り装置等に用いられているイメージセンサでは、イメージセンサの受光部で取得された画像データ（画像信号）は、イメージセンサの転送部に取り込まれる。そして、イメージセンサを制御するイメージセンサコントローラが、イメージセンサの転送部に駆動クロックを供給し、転送部は供給された駆動クロックを用いて画像データを順次シフト転送して外部に出力する。

画像読み取り装置には、ライン型のイメージセンサが搭載されたヘッド側基板（キャリッジ）を用いて画像を読み取るものが知られている。画像を読み取る際に、このヘッド側基板はその読み取り位置が段階的に変化するようにサーボモーター等で駆動される。このようにヘッド側基板が可動なため、ヘッド側基板は、サーボモーターの制御信号を生成する回路等が搭載されたメイン基板と長いケーブルで接続される。このケーブルを介して、例えばイメージセンサによって読み出された画像データや、イメージセンサのシフト転送に必要な駆動クロック等が供給される。

ところが、近年の画像読み取り技術の向上等によって、イメージセンサの高解像度化が進んできている。このような高解像度のイメージセンサを画像読み取り装置に用いる場合、駆動クロックの周波数を高くする必要が生じる。また、高解像度に伴いケーブルを介して転送される画像データのデータ量も増加する。このため、ヘッド側基板とメイン基板が長いケーブルで接続される画像読み取り装置では、例えば画像データや駆動クロック等を搬送するケーブルで発生する放射ノイズ等が問題となり、ＥＭＩ（Electro-Magnetic-Interference）対策が必要であった。
特開２００４−１７２８５４号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、撮像素子から転送された画像データの劣化を抑え、ＥＭＩ対策が施されたアナログフロントエンド回路、及びこれを含む電子機器を提供することにある。

本発明は、撮像素子を制御して、前記撮像素子から出力されるアナログの画像信号を処理するアナログフロントエンド回路であって、前記撮像素子からアナログの画像信号を受け、前記画像信号に対して所与の処理を行い、出力するアナログ処理部と、前記アナログ処理部から出力される画像信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力されるデジタルの画像データを受け、前記デジタルの画像データに基づいて差動信号を生成し、出力する送信回路と、第１の基準クロックに基づいて、前記撮像素子を駆動するための多相の駆動クロックを含む複数のクロックを生成するタイミングジェネレータと、を含み、前記送信回路は、その各差動増幅回路が、前記Ａ／Ｄ変換器から出力される前記デジタルの画像データに基づいて差動信号を生成する差動増幅回路を含み、前記差動増幅回路で生成された差動信号を出力するアナログフロントエンド回路に関する。

本発明によれば、送信回路は、デジタルの画像データを差動信号で出力することができるため、アナログフロントエンド回路から出力された画像データが長いケーブル等を介してメイン基板等に出力された場合であっても、ケーブルで発生する放射ノイズを十分小さくすることができる。

また、アナログフロントエンド回路はタイミングジェネレータを含むため、アナログフロントエンド回路内で撮像素子に必要な駆動クロックを生成することができる。例えば、撮像素子とアナログフロントエンド回路が搭載されたヘッド側基板とメイン基板等が長いケーブルで接続されるような場合であっても、ケーブルを介さずに周波数の高い駆動クロックを撮像素子に供給することができるのでケーブルで発生する放射ノイズを十分小さくすることができる。

また、本発明では、前記タイミングジェネレータは、前記複数のクロックに含まれるクロックとして、送信用クロックを生成して前記送信回路に出力し、前記送信回路は、前記送信用クロックに基づいて差動信号を生成し、前記送信回路が出力する差動信号の同期クロックである差動クロック信号を生成して出力するようにしてもよい。

本発明によれば、タイミングジェネレータは送信用クロックを生成することができるため、別途に送信回路用の発振器を設けることなく送信回路に適した周波数のクロックを送信回路に供給することができる。

また、本発明は、第２の基準クロックを受け、前記第２の基準クロックの周波数をＮ（１以上の自然数）倍に逓倍したクロックを生成して前記第１の基準クロックとして出力するＰＬＬ回路をさらに含むようにしてもよい。

本発明によれば、第２の基準クロックを逓倍して第１の基準クロックを生成することができる。このため、逓倍の倍率を所望の倍率に設定することにより、駆動クロック等の撮像素子の制御に必要なクロックや、Ａ／Ｄ変換に必要なクロック等を調整することができる。即ち、本発明にかかるアナログフロントエンド回路は、ユーザーの要求に柔軟に対応でき、汎用性を高めることができる。

また、本発明では、基準クロック用差動信号を受信し、受信した前記基準クロック用差動信号に基づいて、前記第２の基準クロックを生成して前記ＰＬＬ回路に供給する受信回路をさらに含むようにしてもよい。

これにより、ＰＬＬ回路は受信回路から第２の基準クロックを受け、第２の基準クロックに基づいて第１の基準クロックを生成することができる。

また、本発明では、前記受信回路は、前記送信回路から出力される画像データを処理する画像処理部が実装されるメイン基板と前記送信回路とを接続する接続ケーブルを介して前記メイン基板から前記基準クロック用差動信号を受信するようにしてもよい。

これにより、アナログフロントエンド回路はメイン基板等から供給される基準クロック用差動信号に基づいて撮像素子を駆動することができる。また、基準クロック用差動信号は差動信号であるため、接続ケーブルを介して基準クロック用差動信号がアナログフロントエンド回路に供給される場合でも、接続ケーブルでの放射ノイズを低減することができる。

また、本発明では、前記タイミングジェネレータは、前記複数のクロックに含まれるクロックとして、前記Ａ／Ｄ変換器がＡ／Ｄ変換を行うために用いるＡ／Ｄ変換器用クロックを生成して前記Ａ／Ｄ変換器に出力するようにしてもよい。

これにより、Ａ／Ｄ変換器はＡ／Ｄ変換器用クロックに基づいてＡ／Ｄ変換を行うことができる。

また、本発明では、前記タイミングジェネレータは、前記複数のクロックに含まれるクロックとして、前記アナログ処理部のタイミング制御クロックを生成して前記アナログ処理部に出力するようにしてもよい。

これにより、アナログ処理部はタイミング制御クロックに基づいて所与の処理を行うことができる。

また、本発明では、前記アナログ処理部は、前記所与の処理として、相関二重サンプリング処理と、増幅処理を行うようにしてもよい。

これにより、アナログ処理部は、撮像素子から出力されるアナログの画像信号に対してノイズ等の除去や後段のＡ／Ｄ変換器に適した信号レベルに調整することができ、画像データを正確に処理することができる。

また、本発明では、前記タイミングジェネレータは、前記複数のクロックのクロックパターンを設定するためのクロックパターン設定レジスタを含み、前記タイミングジェネレータは、前記クロックパターン設定レジスタの設定値に基づいて、前記第１の基準クロックから、クロックパターンの異なる前記複数のクロックを生成するようにしてもよい。

これにより、タイミングジェネレータは、第１の基準クロックから複数のクロックパターンを生成できるので、複数のクロックを生成することができる。また、アナログフロントエンド回路がタイミングジェネレータを含むため、外部から複数のクロックを供給しなくても、アナログフロントエンド回路は撮像素子を駆動することができ、撮像素子２２から画像データを取得することができる。

また、本発明では、前記タイミングジェネレータの前記クロックパターン設定レジスタの設定情報は、前記送信回路から出力される画像データを処理する画像処理部が実装されるメイン基板から供給される制御信号に基づいて設定され、前記制御信号は、シリアル通信によって供給されるようにしてもよい。

これにより、クロックパターン設定レジスタの設定情報を任意に設定することができる。また、クロックパターン設定レジスタの設定情報を制御する制御信号はシリアル通信(例えば、CMOSレベル)で送信されるため、メイン基板から信号が供給される接続ケーブルの配線数を減らすことができる。

また、本発明では、前記Ａ／Ｄ変換器と前記送信回路との間に、前記Ａ／Ｄ変換器から出力される前記デジタルの画像データを時分割に出力するセレクタをさらに含み、前記セレクタは、前記デジタルの画像データを時分割で所定のビット数に分割して、分割されたデータを順次に前記送信回路に出力するようにしてもよい。

これにより、送信回路から出力される信号のビット数を減らすことができるので、接続ケーブルの配線数を減らすことができる。また、撮像素子から複数画素の画像データを取得して各画像データをＡ／Ｄ変換するＡ／Ｄ変換器が複数ある場合、セレクタは画像データを時分割に出力できるため、スムーズに画像データを出力することができる。

本発明は、上記のいずれかのアナログフロントエンド回路と、撮像素子とが実装されるヘッド側基板と、前記アナログフロントエンド回路から出力される画像データを処理する画像処理部が実装されるメイン基板と、前記ヘッド側基板と前記メイン基板とを接続する接続ケーブルと、を含み、前記接続ケーブルは、複数対の差動信号線を含み、前記アナログフロントエンド回路から出力される画像データは、前記接続ケーブルを介して差動信号で伝送される電子機器に関する。

本発明によれば、タイミングジェネレータが駆動クロックを生成できるため、接続ケーブルを介さずに周波数の高い駆動クロックを撮像素子に供給することができる。これにより接続ケーブルで発生する放射ノイズを十分小さくすることができる。また、接続ケーブルは複数対の差動信号線を含むため、差動信号線を介して供給される信号は放射ノイズの発生を低減できるので、接続ケーブルで発生する放射ノイズを小さくすることができる。

また、本発明では、前記撮像素子を駆動するための前記複数の駆動クロックは、前記接続ケーブルを介さずに前記アナログフロントエンド回路から前記撮像素子に供給されるようにしてもよい。

本発明によれば、接続ケーブルを介さずに駆動クロックが撮像素子に供給されるため、駆動クロックの周波数が高くても接続ケーブルから発生する放射ノイズには寄与しないため、電子機器に対してＥＭＩ対策を行いやすい。

また、本発明では、前記メイン基板は、前記接続ケーブルを介して伝送される差動信号を受信する差動信号受信回路と、前記接続ケーブルを介して前記ヘッド側基板に、差動信号を用いて基準クロックを送信する差動信号送信回路と、を含むようにしてもよい。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１．イメージセンサ
図１（Ａ）にイメージセンサ２２（広義には撮像素子）の構成例を示す。イメージセンサ２２（例えばＣＣＤラインセンサ）は、例えば受光部２０２、転送ゲート２０４、転送部（シフトレジスタ）２０６を含む。また、受光部２０２は、光電変換を行う複数の受光素子（フォトダイオード、画素）を含む。なお、以下の図において同符号のものは同様の意味を表す。

受光部２０２の各受光素子（画素）は受光量に応じた電荷を生成して蓄積する。そして電荷蓄積に必要な所定の時間が経過した後にシフト信号ＳＨがアクティブになり、転送ゲート２０４がオンになる。これにより、アナログの画像データである蓄積電荷が、転送ゲート２０４を介して転送部２０６のシフトレジスタ（各受光素子に対応して設けられたシフトレジスタ）に転送される。そして、各シフトレジスタに転送された画像データ（蓄積電荷、広義には画像信号）は２相の駆動クロックであるφ１、φ２に基づいて、隣接するシフトレジスタ間を転送されて行き、イメージセンサ２２のＣＣＱ端子からシリアル出力される。

また、イメージセンサ２２の構成は図１（Ａ）に限定されない。例えば図１（Ｂ）のように、奇数番目の画素用の転送ゲート２０４−１、転送部２０６−１と偶数番目の画素用の転送ゲート２０４−２、転送部２０６−２を設けることが望ましい。また、図１（Ａ）、図１（Ｂ）の構成において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の画像データの読み取り用の受光部、転送ゲート、転送部を設けることが望ましい。

なお、図１（Ｃ）に転送部２０６のシフトレジスタの構成例を示す。

２．アナログフロントエンド回路
図２に本実施形態にかかるアナログフロントエンド回路２４の構成例を示す。アナログフロントエンド回路２４は、送信回路１００、受信回路２００、タイミングジェネレータ３００、アナログ処理部４００、Ａ／Ｄ変換器５００、ＰＬＬ回路６００を含むがこれに限定されない。例えばアナログ処理部４００やＰＬＬ回路６００を省略する構成でもよい。

タイミングジェネレータ３００は、ＰＬＬ回路６００から基準クロックＣＬＫ１を受け、制御信号ＣＳ１に基づいて複数のクロックを生成し、イメージセンサ２２、送信回路１００、アナログ処理部４００及びＡ／Ｄ変換器５００に対して、それぞれに対応するクロックを供給する。具体的には、タイミングジェネレータ３００は、生成した複数のクロックのうち、駆動クロックφ１、φ２をイメージセンサ２２に供給し、送信用クロックＴＸＣＫを送信回路１００に供給し、Ａ／Ｄ変換器用クロックＡＤＣＫをＡ／Ｄ変換器５００に供給し、タイミング制御クロックＣＳ２をアナログ処理部４００に供給する。

受信回路２００は、差動信号ＲＸＣＫＰ、ＲＸＣＫＭを受信し、この差動信号ＲＸＣＫＰ、ＲＸＣＫＭに基づいて基準クロックＣＬＫ２を生成し、ＰＬＬ回路６００に出力する。

ＰＬＬ回路６００は、受信回路２００から基準クロックＣＬＫ２受け、基準クロックＣＬＫ２を所与の倍率で逓倍し基準クロックＣＬＫ１（広義には第１の基準クロック）を生成し、タイミングジェネレータ３００に出力する。なお、ＰＬＬ回路６００は、例えばレジスタによる設定等で逓倍の倍率を任意に設定できる。例えば、基準クロックＣＬＫ２が１０ＭＨｚであった場合、ＰＬＬ回路６００の逓倍の倍率を例えば１２逓倍に設定することで、基準クロックＣＬＫ１の周波数を１２０ＭＨｚに設定することができる。また、ＰＬＬ回路６００は、上記の構成に限定されず、逓倍の倍率を固定にするようにしてもよい。

なお、受信回路２００を省略して、基準クロックＣＬＫ２を生成するクロック生成回路をアナログフロントエンド回路２４に設けてもよい。

アナログ処理部４００は、イメージセンサ２２のＣＣＱ端子からシリアル出力されるアナログの画像データＡＰＤ１を受け、例えばタイミングジェネレータからのタイミング制御クロックＣＳ２に基づいて所定のアナログ処理を行い、Ａ／Ｄ変換器５００に出力する。

Ａ／Ｄ変換器５００は、タイミングジェネレータ３００からのＡ／Ｄ変換器用クロックＡＤＣＫに基づいて、アナログ処理部４００からのアナログの画像データＡＰＤ２に対してＡ／Ｄ変換を行い、デジタルの画像データＤＰＤを後段の送信回路１００に出力する。このとき、デジタルの画像データＤＰＤはＭビット（Ｍは自然数）のデータとして送信回路１００へパラレル出力される。

本実施形態では、例えば、Ａ／Ｄ変換器用クロックＡＤＣＫは１０ＭＨｚに設定されている。アナログの画像データＡＰＤ２は例えばシリアルで出力されるため、Ａ／Ｄ変換器５００は画像データＡＰＤ２を順次Ａ／Ｄ変換する。そして、Ａ／Ｄ変換器５００は、Ａ／Ｄ変換したＭ（Ｍは自然数、例えば１６）個のデータを、クロックＡＤＣＫに基づいてＭビットのデジタルの画像データＤＰＤとして送信回路１００にパラレル出力する。

送信回路１００は、Ｍビットの画像データＤＰＤの各信号及び送信用クロックＴＸＣＫを受け、各信号から差動信号（Differential-Signals）を生成し、例えば（Ｍ＋１）対の差動信号ＱＤとして出力する。複数対の差動信号ＱＤは、アナログフロントエンド回路２４から例えばメイン基板等に供給される。

また、Ａ／Ｄ変換器５００と送信回路１００の間に、図３に示すセレクタＳＬを設けるようにしてもよい。セレクタＳＬは、Ａ／Ｄ変換器５００から出力される画像データＤＰＤを時分割して出力することができる。ここで、時分割とは、例えば画像データＤＰＤの１クロックの周期を分割し、その分割された周期毎に画像データＤＰＤを分割することを意味する。例えば、画像データＤＰＤが１０ＭＨｚのクロックで出力された場合、その画像データＤＰＤを処理するセレクタＳＬは画像データＤＰＤの1クロックの周期を２分割することで、送信回路１００にデータを２０ＭＨｚのクロックで出力することができる。

Ａ／Ｄ変換器５００から出力されるＭビットの画像データＤＰＤは、セレクタＳＬによって所定のビット数に時分割され、送信回路１００に出力される。具体的には、セレクタＳＬは、Ｍビットの画像データＤＰＤを例えばＭ／２ビットの画像データに時分割して、分割された画像データを順次に送信回路１００に出力する。例えば、Ｍビットの画像データＤＰＤが１０ＭＨｚのクロックでＡ／Ｄ変換器５００から出力される場合、セレクタＳＬには、１０ＭＨｚ×Ｍビットのデータが単位秒あたりに入力される。このとき、セレクタＳＬが画像データＤＰＤを２つの画像データに時分割する場合は、時分割出力する画像データはＭ／２ビットに設定される。即ち、この場合のセレクタＳＬは２０ＭＨｚのクロックでＭ／２ビットの画像データを出力する。

上記の構成は、送信回路１００から出力される画像データに必要な信号線を例えば約半分に減らすことができる。

２．１．送信回路及び受信回路
図４に本実施形態に係る送信回路１００の構成例を示す。送信回路１００は、複数の差動増幅回路ＲＳＤＳ−ＴＸを含み、そのうちの一つは送信用クロックＴＸＣＫを受けて差動クロック信号ＴＸＣＫＰ及びＴＸＣＫＭを出力する。本実施形態において、例えば図３に示すセレクタＳＬを設け、Ｍビットの画像データＤＰＤをＭ／２の画像データに時分割して出力する場合には、図４に示すように送信回路１００には送信用クロックＴＸＣＫを受ける差動増幅回路ＲＳＤＳ−ＴＸのほかに、（Ｍ／２）個の差動増幅回路ＲＳＤＳ−ＴＸが設けられる。

セレクタＳＬに１６ビット（広義にはＭビット）の画像データＤＰＤが入力されると、８ビットのデータに時分割して送信回路１００に出力される。その８ビットのデータの各ビットのデータＤＰＤ０〜ＤＰＤ７はそれぞれの対応する差動増幅回路ＲＳＤＳ−ＴＸに入力される。各差動増幅回路ＲＳＤＳ−ＴＸは入力されたデータに基づいて差動信号を出力し、例えばデータＤＰＤ０が入力される差動増幅回路ＲＳＤＳ−ＴＸは差動信号ＴＤＰ０、ＴＤＭ０を出力する。同様にして、各データＤＰＤ１〜ＤＰＤ７は対応する差動増幅回路ＲＳＤＳ−ＴＸによって差動信号ＴＤＰ１〜ＴＤＰ７、ＴＤＭ１〜ＴＤＭ７として出力される。

また、図３のセレクタＳＬを設けない場合には、送信用クロックＴＸＣＫを受ける差動増幅回路ＲＳＤＳ−ＴＸのほかに、Ｍ個の差動増幅回路ＲＳＤＳ−ＴＸを設ければよい。

なお、本実施形態では、一例としてＭ＝１６として構成されたアナログフロントエンド回路２４が説明されているが、これに限定されない。

なお、本実施形態では、各差動増幅回路ＲＳＤＳ−ＴＸはＬＶＤＳ（Low-Voltage-Differential-Signals）方式よりも差動信号の電圧の振幅が小さいＲＳＤＳ（登録商標）（Reduce-Swing-Differential-Signals）方式が用いられている。差動信号の電圧の振幅がＬＶＤＳ方式よりも小さいため、差動信号の伝送路で発生する不要輻射をより低減できる。また、ＬＶＤＳ方式もＥＭＩ対策に効果を有するので、送信回路１００は各差動増幅回路ＲＳＤＳ−ＴＸにＬＶＤＳ方式を用いた構成でもよい。

図５は、本実施形態に係る受信回路２００の構成例を示す図である。受信回路２００は差動増幅回路ＲＳＤＳ−ＲＸを含む。差動増幅回路ＲＳＤＳ−ＲＸは基準クロック用差動信号ＲＸＣＫＰ、ＲＸＣＫＭに基づいて基準クロックＣＬＫ２（広義には第2の基準クロック）を生成して出力する。各基準クロック用差動信号ＲＸＣＫＰ、ＲＸＣＫＭは、例えば後述するメイン基板５０（図１１参照）から供給される。

２．２．タイミングジェネレータ
図２のタイミングジェネレータ３００はクロックパターン設定レジスタ３１０を含む。クロックパターン設定レジスタ３１０には、タイミングジェネレータ３００が生成する複数のクロックに関するクロックパターンを示す情報が格納されている。このクロックパターンを示す情報に基づいて、タイミングジェネレータ３００は複数のクロックを生成する。クロックパターン設定レジスタ３１０の内容は、例えば制御信号ＣＳ１を用いてプログラマブルに変更可能なため、ユーザーが所望するクロックパターンの情報をクロックパターン設定レジスタ３１０に格納することが可能である。

クロックパターン設定レジスタ３１０に格納されるクロックパターンの情報を具体的に説明するため、図６にクロックのパターンテーブルを示す。図６の０ｘ００〜０ｘ０Ｆは、クロックパターン設定レジスタ３１０のアドレスを示す。図６のようにパターンテーブルが設定されたときのタイミングジェネレータ３００から出力される各クロックの波形を図７に示す。

図６に示す符号ＣＫ１、ＣＫ２はクロックを示し、例えば図２のアナログ処理部４００を駆動するためのクロックとして用いることができる。また、同様に各符号ＳＮＣＫ１Ａ＿ｅｖｅｎ〜ＳＮＣＫ１Ｄ＿ｏｄｄ、ＳＮＣＫ２〜ＳＮＣＫ４はクロックを示し、これらのうちのいずれかを例えば、イメージセンサ２２を駆動するための駆動クロックφ１又はφ２に用いることができる。

タイミングジェネレータ３００が出力するクロック（例えば駆動クロックφ１、φ２）等の１周期の期間に、内部ステートの値は例えば０〜１５までインクリメントされる。次の周期では再度、内部ステートの値は０〜１５までインクリメントされる。このように内部ステートは、基準となるクロック（例えば第１の基準クロックＣＬＫ１）に基づいて例えば値０〜１５の間を循環する。

各クロックは、内部ステート毎に例えば０又は１の値が割り当てられることでクロックパターンが設定される。

タイミングジェネレータ３００は、図６に示すように内部ステート毎にそれぞれのクロックに割り当てられている値（例えば０又は１）に基づいて、各クロックの出力レベルを設定する。

具体的には、クロックＣＫ１を例にすると、内部ステートの値が０である場合、例えば図６ではクロックＣＫ１はレジスタの値が１であるので、この間のクロックＣＫ１の出力レベルは図７のＢ１に示すようにハイレベルとなる。内部ステートの値がその次の値である１になると、図６によるとクロックＣＫ１はレジスタの値が１であるので、この間のクロックＣＫ１の出力レベルはハイレベルに維持される。さらに、内部ステートの値が９になると、図６ではレジスタの値が０に設定されている。即ち、図７のＢ２に示すようにクロックＣＫ１の出力レベルはローレベルに設定される。

同様にして、クロックＣＫ２を例にすると、例えば内部ステートの値が１１である時、図６によるとクロックＣＫ２のレジスタの値は０である。このため、図７のＢ３に示すようにクロックＣＫ２の出力はローレベルに設定される。さらに、内部ステートの値が１２になると、クロックＣＫ２のレジスタの値は図６より１に設定されていることがわかる。即ち、図７のＢ４に示すようにクロックＣＫ２の出力レベルはハイレベルに設定される。

このようにして、タイミングジェネレータ３００は、基準クロックＣＬＫ１を基準にして、クロックパターン設定レジスタ３１０に格納されている値に基づいて各クロックを生成することができる。なお、基準クロックＣＬＫ１は上述のしたように受信回路２００（図２参照）で受信される基準クロック用差動信号ＲＸＣＫＰ、ＲＸＣＫＭに基づいて生成されたクロックである。即ち、タイミングジェネレータから出力されるクロック（例えば駆動クロックφ１、φ２等）の基準となるクロックを、例えばメイン基板５０（図１１参照）等からアナログフロントエンド回路２４に供給することができる。これにより、例えばメイン基板５０は、アナログフロントエンド回路２４から出力される出力データＱＤの処理やアナログフロントエンド回路２４に対する制御信号ＣＳ１の供給等を行いやすくなるので、アナログフロントエンド回路２４と接続するメイン基板５０等の設計が容易になる。即ち、本実施形態は、設計期間の短縮が可能となり、製造コストの削減を可能にする。

また、タイミングジェネレータ３００は基準クロックＣＬＫ１に基づいてＡ／Ｄ変換器用クロックＡＤＣＫを生成し、Ａ／Ｄ変換器５００に供給する。このとき、タイミングジェネレータ３００は、例えば、基準クロックＣＬＫ１が１２０ＭＨｚである場合、この基準クロックＣＬＫ１を例えば１／１２分周して１０ＭＨｚのクロックをＡ／Ｄ変換器用クロックＡＤＣＫとして出力することができる。

なお、図６は読み取り画素に単色が割り当てられている場合のパターンテーブルを示しているが、これに限定されない。例えば、読み取り画素に対して３色（Ｒ、Ｇ、Ｂ）が割り当てられている場合には、内部ステートの値を例えば０〜４７の４８段階に設定すればよい。

２．３．アナログ処理部
図８は、アナログ処理部４００のブロック図である。アナログ処理部４００は、相関二重サンプリング(Correlated-Double-Sampling)処理部ＣＤＳと、増幅処理部ＰＧＡを含む。

相関二重サンプリング処理部ＣＤＳは、イメージセンサ２２からのアナログの画像データＡＰＤ１を受け、ベースレベル（光学的黒レベル、参照レベル）のアナログ信号とデータレベル（ビデオレベル、信号レベル）のアナログ信号をサンプリングする。そして、ベースレベルのアナログ信号のサンプリング値とデータレベルのアナログ信号のサンプリング値との差分値を出力する。なお、アナログ信号のサンプリングは、タイミングジェネレータ３００から供給されるタイミング制御クロックＣＳ２に基づいて行われる。例えば、サンプリングのタイミングやサンプリング期間等のサンプリングに必要なタイミングは、タイミングジェネレータ３００から供給されるタイミング制御クロックＣＳ２に基づいて設定される。なお、タイミングジェネレータ３００は前述したようにクロックパターン設定レジスタ３１０に基づいて様々なクロックパターンを生成できる。このため、クロックパターン設定レジスタ３１０の値を任意に設定することで相関二重サンプリング処理部ＣＤＳに必要なクロックを調整することができる。

増幅処理部ＰＧＡは、例えばプログラマブルゲインアンプ等で構成でき、相関二重サンプリング処理部ＣＤＳの出力値のゲインを調整し、アナログの画像データＡＰＤ２をＡ／Ｄ変換器５００に出力する。このようなゲイン調整を行うことで、Ａ／Ｄ変換器５００での適正なダイナミックレンジを確保できる。なお、ゲイン調整では、ゲインの調整レベルを段階的に設定してレジスタに割り当てることで、ゲイン調整のレベルをプログラムできるようにしてもよい。このレジスタの値を任意に設定することで相関二重サンプリング処理部ＣＤＳの出力のゲインを調整することができる。

相関二重サンプリング処理部ＣＤＳの出力に対して補正処理を行う補正回路を相関二重サンプリング処理部ＣＤＳと増幅処理部ＰＧＡの間に設けてもよい。

３．変形例
図９は本実施形態に係る変形例のアナログフロントエンド回路２５の構成例を示す図である。アナログフロントエンド回路２５は、読み取り画素に対して例えば３色（Ｒ、Ｇ、Ｂ）を割り当てるために、図２のアナログフロントエンド回路２４にセレクタＳＬが追加され、アナログ処理部４００、Ａ／Ｄ変換器５００が図９に示すように変更されたものである。具体的には、アナログフロントエンド回路２５のアナログ処理部４００は、Ｒ用アナログ処理部４１０、Ｇ用アナログ処理部４２０及びＢ用アナログ処理部４３０を含む。また、アナログフロントエンド回路２５のＡ／Ｄ変換器５００は、Ｒ用Ａ／Ｄ変換器５１０、Ｇ用Ａ／Ｄ変換器５２０及びＢ用Ａ／Ｄ変換器５３０を含む。

Ｒ用Ａ／Ｄ変換器５１０は、Ｒ用アナログ処理部４１０から出力されたアナログの画像データをＡ／Ｄ変換してＭビットの画像データＲＤとしてセレクタＳＬに出力する。Ｇ用Ａ／Ｄ変換器５２０は、Ｇ用アナログ処理部４２０から出力されたアナログの画像データをＡ／Ｄ変換してＭビットの画像データＧＤとしてセレクタＳＬに出力する。Ｂ用Ａ／Ｄ変換器５３０は、Ｂ用アナログ処理部４３０から出力されたアナログの画像データをＡ／Ｄ変換してＭビットの画像データＢＤとしてセレクタＳＬに出力する。

タイミングジェネレータ３００から出力されるタイミング制御クロックＣＳ２には、Ｒ用アナログ処理部４１０、Ｇ用アナログ処理部４２０及びＢ用アナログ処理部４３０のそれぞれに必要なタイミング信号が含まれるが、これに限定されない。例えば、タイミング制御クロックのうち、共通のタイミング信号が各アナログ処理部４１０〜４３０に供給されてもよい。

図９のＡ／Ｄ変換器５００には、タイミングジェネレータ３００からＡ／Ｄ変換器用クロックＡＤＣＫが供給され、各Ａ／Ｄ変換器５１０〜５３０に共通のＡ／Ｄ変換器用クロックＡＤＣＫが供給されるが、これに限定されない。例えば、各Ａ／Ｄ変換器５１０〜５３０のそれぞれに必要なタイミング信号がタイミングジェネレータ３００によって個別に生成され、個別に生成されたクロックを各Ａ／Ｄ変換器５１０〜５３０のうち、対応するＡ／Ｄ変換器に供給するようにしてもよい。

また、タイミングジェネレータ３００はセレクタＳＬにセレクタ用クロックＳＣＬＫを供給するが、これに限定されない。例えばアナログフロントエンド回路２５にクロック生成回路（例えば発振器）を別途に設けて、そのクロック生成回路が生成するクロックがセレクタ用クロックＳＣＬＫとしてセレクタＳＬに供給されるようにしてもよい。また、ＰＬＬ回路６００が生成するクロックをセレクタ用クロックＳＣＬＫとしてセレクタＳＬに供給するようにしてもよい。

図９のセレクタＳＬは、供給された各画像データＲＤ、ＧＤ、ＢＤをセレクタ用クロックＳＣＬＫに基づいて時分割して送信回路１００に出力する。例えばセレクタＳＬは、図１０に示すように、各画像データＲＤ、ＧＤ、ＢＤを時分割し、（Ｍ／２）ビット毎に画像データを送信回路１００に出力する。

本実施形態に係る変形例のアナログフロントエンド回路２５では、各画像データＲＤ、ＧＤ、ＢＤのそれぞれが、１０ＭＨｚのクロックでセレクタＳＬに供給される。この場合、セレクタＳＬは１０ＭＨｚの1クロックの周期を各画像データＲＤ、ＧＤ、ＢＤの３つのデータのために３分割することで、送信回路１００に（Ｍ×３）ビットの画像データをＭビットずつのデータに時分割で出力できる。

本実施形態に係る変形例のアナログフロントエンド回路２５では、セレクタＳＬは各画像データＲＤ、ＧＤ、ＢＤが供給される際のクロック（例えば１０ＭＨｚ）の１クロックを例えば６分割する。これにより、セレクタＳＬは、送信回路１００に（Ｍ×３）ビットの画像データを６０ＭＨｚのクロックで（Ｍ／２）ビットずつのデータに時分割で出力できる。

図１０のセレクタＳＬには、１０ＭＨｚ×Ｍビット×３のデータが単位秒あたりに入力される。送信回路１００が画像データを出力する際のビット数が（Ｍ／２）ビットに設定される場合は、セレクタＳＬは６０ＭＨｚのクロックで（Ｍ／２）ビットの画像データを出力すればよい。

４．電子機器
図１１は、本実施形態に係るアナログフロントエンド回路（ＡＦＥ）２４（又は２５）を含む電子機器１０を示す図である。なお電子機器１０は、図１１の全ての構成要素を含む必要はなく、その一部を省略する構成にしてもよい。

電子機器１０（例えばフラットベッド型イメージスキャナ）は読み取り対象物１２（例えば原稿）を載せるための載置台１４と、載置台１４を支持するフレーム１５（例えば支持部材、ハウジング）を含む。矩形状の載置台１４は光透過性部材であるガラス等により形成され、この光透過性の載置台１４の例えば上部に読み取り対象物１２が載せられる。

電子機器１０はイメージセンサ２２及びアナログフロントエンド回路２４が搭載されるヘッド側基板（キャリッジ）２０を含む。イメージセンサ２２としてはＣＣＤ（Cha rge Coupled Device）、ＣＩＳ（Contact Image Sensor）、又はＢＢＤ（Bucket Brigade Device）などを使用できる。ヘッド側基板２０には、読み取り対象物１２（原稿）を照明するための光源２６や、読み取り対象物１２で反射された光源２６からの光をイメージセンサ２２に集光するレンズ２８（集光部）などの光学系（光学ヘッド）も搭載される。

電子機器１０は、ヘッド側基板２０を駆動して移動させる駆動装置３０（駆動機構）を含み、駆動装置３０は、モータ３２（動力源）や、モータ３２を駆動するモータドライバ３４を含む。イメージセンサ２２は、その長手方向が主走査方向と一致するように配置される。そして他方側がプーリ３８に掛けられた駆動ベルト３６をモータ３２により駆動することで、駆動ベルト３６に固定されたヘッド側基板２０が副走査方向（主走査方向に直交する方向）に移動する。なお、ヘッド側基板２０の移動方式としは種々の変形実施が考えられ、例えば駆動ベルト３６を用いないでヘッド側基板２０を移動したり、リニアモータ機構によりヘッド側基板２０を移動してもよい。

電子機器１０はメイン基板５０を含む。メイン基板５０は電子機器１０の各ブロックを制御するものである。具体的には、画像データの取得処理の制御や、ヘッド側基板２０のサーボ制御や、アナログフロントエンド回路２４の制御などを行う。

メイン基板５０は画像処理部６０を含む。画像処理部６０は、差動信号を送受信する送受信回路６２を含む。送受信回路６２は、図示しないが、差動信号受信回路と差動信号送信回路で構成されるが、これに限定されない。差動信号受信回路と差動信号送信回路を別々の回路ブロックで構成してもよいし、どちらか一方を省略してもよい。送受信回路６２がヘッド側基板２０からの差動信号を受信して画像データを取得し、画像処理部６０は取得した画像データの画像処理を行う。また、画像処理部６０は、例えばアナログフロントエンド回路２４の制御を行うことができるが、これに限定されない。メイン基板５０に搭載された他のブロックにおいてアナログフロントエンド回路２４を制御する信号を生成してもよい。

メイン基板５０はサーボコントローラ８０を含む。サーボコントローラ８０は、ヘッド側基板２０を駆動（移動）する駆動装置３０（モータ３２）のサーボ制御（フィードバック制御）を行うものである。メイン基板５０はＣＰＵ９６（プロセッサ）やメモリ９８（ＲＯＭ、ＲＡＭ）を含む。ＣＰＵ９６はメイン基板５０の全体的な制御を行ったり、外部との情報のやり取りをする。またメモリ９８は、プログラムや各種データを記憶したり、画像処理部６０やサーボコントローラ８０やＣＰＵ９６の作業領域として機能する。

なお、メイン基板５０は図１１に示す全ての構成要素を含む必要はなく、その一部を省略した構成にしてもよい。例えばＣＰＵ９６やメモリ９８を省略してもよい。またメイン基板５０、画像処理部６０、サーボコントローラ８０の機能は、ハードウェア回路により実現してもよいし、ソフトウェアとハードウェア回路の双方により実現してもよい。またハードウェア回路はゲートアレイなどにより構成されるＡＳＩＣ（Application Specific Integrated Circuit）により実現してもよいし、汎用プロセッサにより実現してもよい。

図１２はヘッド側基板２０とメイン基板５０の接続を示す図である。ヘッド側基板２０とメイン基板５０は複数の配線で構成された接続ケーブル８００によって接続される。ヘッド側基板２０から出力される各差動クロック信号ＴＸＣＫＰ、ＴＸＣＫＭ及び各差動信号ＴＤＰ０〜ＴＤＰ７、ＴＤＭ０〜ＴＤＭ７は、接続ケーブル８００内の配線を介してメイン基板５０に供給される。また、メイン基板５０から出力される各基準クロック用差動信号ＲＸＣＫＰ、ＲＸＣＫＭ、制御信号ＣＳ１は接続ケーブル８００内の他の配線を介してヘッド側基板２０に供給される。

高い周波数の信号を伝送する場合、差動信号を用いると不要輻射を押さえることができる。本実施形態において、各差動クロック信号ＴＸＣＫＰ、ＴＸＣＫＭ、各差動信号ＴＤＰ０〜ＴＤＰ７、ＴＤＭ０〜ＴＤＭ７、及び各基準クロック用差動信号ＲＸＣＫＰ、ＲＸＣＫＭはある程度高い周波数であるが、それらは差動信号であるため、接続ケーブル８００で発生する放射ノイズ等の低減が可能である。

ただし、制御信号ＣＳ１は周波数が上記の差動信号ＴＸＣＫＰ、ＴＸＣＫＭ等に比べて遙かに小さいため、差動信号ではなく例えば、CMOSレベルの信号で伝送される。制御信号ＣＳ１は例えばシリアル通信で伝送される。これにより、制御信号ＣＳ１については、アナログフロントエンド回路２４の差動信号を受信するための回路を省略でき、メイン基板５０側の差動信号を送信する回路を省略することができる。さらに、シリアル通信によって信号線の数を減らすことができ、接続ケーブル８００の製造コストの削減が可能である。なお、制御信号ＣＳ１は上記の構成に限定されず、差動信号であってもよい。その場合は、アナログフロントエンド回路２４には制御信号ＣＳ１用に受信回路を設け、メイン基板５０側に制御信号ＣＳ１用の送信回路を設ければよい。

また、本実施形態では、メイン基板５０から各基準クロック用差動信号ＲＸＣＫＰ、ＲＸＣＫＭがヘッド側基板２０に供給される。即ち、メイン基板５０側で生成した基準クロックに基づいてアナログフロントエンド回路２４は所与の駆動を行う。これにより、アナログフロントエンド回路２４が出力する各差動信号ＴＸＣＫＭ、ＴＸＣＫＰ等は、メイン基板５０側で生成した基準クロックに基づいて生成された信号となり、メイン基板５０がヘッド側基板２０を制御しやすくなる。このため、メイン基板５０とヘッド側基板２０の間において伝送される各信号のタイミング調整等が容易になり、電子機器１０を設計する際に要する設計期間の短縮が可能となる。

また、図１１に示すようにヘッド側基板２０は駆動装置３０によって所定の範囲で移動するように駆動されるため、接続ケーブル８００はその移動範囲を十分に補えるような長さが必要である。このため、本実施形態においても接続ケーブル８００はある程度の長さ（例えば６０ｃｍ）に設定されている。

一般にケーブルの長さが長くなると、そのケーブルを介して信号を搬送する場合の放射ノイズによるＥＭＩは著しく問題になる。結果としてＥＭＩ対策を施すための検査や調整等に日数を要し、製品のコスト削減を妨げる要因となる。これに対して、本実施形態のアナログフロントエンド回路２４はメイン基板５０とヘッド側基板２０との間のデータ転送に差動信号を用いることで、接続ケーブル８００から発生する放射ノイズを効果的に抑制することができる。これにより、例えば製品のＥＭＩ問題に関する検査や調整等に必要な期間を大幅に短縮することができ、製品のコスト削減を可能にする。

なお、本実施形態では、アナログフロントエンド回路２４から出力される出力データＱＤのうちの画像データは（Ｍ／２）ビットであるため、接続ケーブル８００には画像データ転送用に（Ｍ／２）対の差動信号線が設けられている。このため、アナログフロントエンド回路２４から出力される画像データがＭビットである場合に比べて、接続ケーブル８００に設けられる配線数を減らすことができる。即ち、製造コスト削減が可能となる。

また、クロックの周波数が小さいほど、接続ケーブル８００等で発生する放射ノイズの影響は小さくなる。即ち、ＥＭＩ対策として、接続ケーブル８００からの放射ノイズ等をできる限り低減させたい場合は、画像データ転送用の差動信号線の配線数を増やして差動信号の周波数を下げるようにしてアナログフロントエンド回路２４を構成してもよい。具体的には、アナログフロントエンド回路２４のセレクタＳＬの出力を８ビットではなく例えば１６ビットにすることで、セレクタＳＬの出力クロックを例えば６０ＭＨｚよりも周波数の低い３０ＭＨｚに設定することができる。これにより、接続ケーブル８００を介して伝送される信号の周波数が小さくなり、放射ノイズの発生を低減できる。

５．比較例との対比と効果
図１３は本実施形態に係る比較例の電子機器７１０を示す図である。電子機器７１０はヘッド側基板７２０を含む。このヘッド側基板７２０にはイメージセンサ２２、光源２６、レンズ２８などの光学系（光学ヘッド）が搭載される。イメージセンサ２２により読み取られたアナログの画像データＡＰＤ３はＡ／Ｄ変換器７４０に入力され、Ａ／Ｄ変換器７４０はこれをデジタルの画像データ（画像信号）に変換して、メイン基板７５０に出力する。

メイン基板７５０はイメージセンサコントローラ７６０を含む。イメージセンサコントローラ７６０はイメージセンサ２２を制御するものであり、各種の制御信号や駆動パターンを生成して、イメージセンサ２２に出力する。またイメージセンサコントローラ７６０は、Ａ／Ｄ変換器７４０からのデジタルの画像データを受け、各種の画像処理（ガンマ変換、シェーディング処理、又は２値化処理等）を行う。イメージセンサコントローラ７６０が含む駆動コントローラ７６２は、イメージセンサ２２の駆動クロックφ１、φ２を生成してイメージセンサ２２に供給する。

電子機器７１０では、信号経路９００において、駆動クロックφ１、φ２による放射ノイズが発生する。また、画像データＡＰＤ３も周波数の高いクロックとして出力されるため信号経路９１０、９２０においても放射ノイズが発生する。また、ヘッド側基板７２０が所定の範囲で移動できるように、例えば信号経路９００、９１０、９２０等が設けられたケーブルはある程度の長さに設定される。そのため、各信号経路９００、９１０、９２０で発生する放射ノイズはさらに影響力を増す。

このような放射ノイズを低減するために、ケーブル等にＥＭＩ対策となる部品を追加してケーブルをシールドしたりすることでＥＭＩ対策を図る必要がある。これは製品の部品数や製品に対する設計期間等を増やし、結果として製造コストの削減を妨げる。

これに対して本実施形態に係るアナログフロントエンド回路２４、２５は、その出力に差動信号を用いることができ、アナログフロントエンド回路２４、２５の出力を伝送する際に生じる放射ノイズを低減できる。即ち、アナログフロントエンド回路２４、２５は、比較例よりも製品の製造コストの削減が可能である。

また、比較例の駆動クロックφ１、φ２の信号経路９００を差動信号を用いるように構成した場合も考えられるが、そもそもイメージセンサ２２が高解像度であるほど駆動クロックφ１、φ２は周波数が高くなるため、信号経路９００が差動信号線で構成されても十分なＥＭＩ対策とならない。

これに対して本実施形態に係るアナログフロントエンド回路２４、２５では、駆動クロックφ１、φ２を生成できるタイミングジェネレータ３００を含むため、図１２の接続ケーブル８００を介さずに駆動クロックφ１、φ２をイメージセンサ２２に供給することができる。即ち、比較例の問題点となる信号経路９００での駆動クロックφ１、φ２に起因する不要輻射を、本実施形態は防ぐことができる。

また、比較例の電子機器７１０において、イメージセンサコントローラ７６０から出力される駆動クロックφ１、φ２に例えばスペクトラム拡散変調を施した場合、駆動クロックφ１、φ２の周波数スペクトラムのピーク値を拡散できる。しかしながら、駆動クロックφ１、φ２は周波数が高いため、この場合ではＥＭＩ対策として不十分である可能性がある。さらに駆動クロックφ１、φ２にスペクトラム拡散変調等の周波数変調が施されると、イメージセンサ２２から取得する画像データが劣化する可能性もある。

上記のように比較例において駆動クロックφ１、φ２にスペクトラム拡散変調を施した場合に十分なＥＭＩ対策を行うためには、スペクトラム拡散変調の変調レンジを大きくする必要がある。ただし、変調レンジを大きくすると、駆動クロックφ１、φ２のパルス幅の変動が大きくなってしまい、イメージセンサ２２から出力される画像データが予期せぬ値となる可能性が高まる。これは、著しく画質の劣化につながる。

これに対して、本実施形態では例えば駆動クロックφ１、φ２が接続ケーブル８００を介さずにイメージセンサ２２に供給されるので、比較例よりも本実施形態の電子機器１０はＥＭＩ対策に優れていることがわかる。また、本実施形態では駆動クロックφ１、φ２がヘッド側基板２０側で生成されるため、駆動クロックφ１、φ２にスペクトラム拡散変調等の周波数変調を施す必要がない。これにより、イメージセンサ２２には、パルス幅が一定の駆動クロックφ１、φ２が供給されるため、駆動クロックφ１、φ２にスペクトラム拡散変調が施された場合に比べて、イメージセンサ２２から精度の高い画像データが出力される。即ち、アナログフロントエンド回路２４を含む電子機器１０は、ＥＭＩ対策に優れ、且つ、高画質な画像読み取りが可能となる。

なお、図１４に示すように、アナログフロントエンド回路２４は、Ａ／Ｄ変換器５００のＭビットの出力を送信回路１００とは別系統で出力する出力端子ＬＱ(例えば、CMOSレベル)を含んでもよい。この場合、出力端子ＬＱを用いることで、例えば製品のテストを行うことができる。出力端子ＬＱはＡ／Ｄ変換器５００の出力に接続されるが、これに限定されない。例えば、出力端子ＬＱは図３のセレクタＳＬの出力と接続するように構成されてもよい。

また、アナログフロントエンド回路２４は、Ａ／Ｄ変換器５００から出力されるＭビットのパラレルの出力データをシリアルデータに変換するパラレル・シリアル変換器５５０をさらに含んでもよい。また、パラレル・シリアル変換器５５０の出力を受けて差動信号を出力する送信回路１１０を含んでもよい。このようにすれば、画像データを出力するための信号線を減らすことができ、例えば接続ケーブル８００の配線幅を狭くすることができ、電子機器１０の製造コストの削減が可能となる。なお、送信回路１１０は、送信に必要な基準クロックＴＸＣＫ２をタイミングジェネレータ３００から供給されるが、これに限定されない。

なお、上記の構成において、出力端子ＬＱ、送信回路１００から出力される複数対の差動信号ＱＤ及び送信回路１１０からの出力のいずれかを、例えばレジスタの設定等を利用して選択するようにしてもよい。この場合、レジスタに設定された情報に基づいてアナログフロントエンド回路２４の出力を選択することができるので、様々な用途に対応することができる。

上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。

図１（Ａ）〜図１（Ｃ）はイメージセンサの説明図。 本実施形態に係るアナログフロントエンド回路の構成例。 本実施形態に係るセレクタを説明する図。 本実施形態に係る送信回路の構成例。 本実施形態に係る受信回路の構成例。 本実施形態に係るクロックパターン設定レジスタの設定例を示す図。 図６の設定例の基づく複数のクロックの波形図。 本実施形態に係るアナログ処理部の構成例。 本実施形態に係る変形例のアナログフロントエンド回路を示す図。 本実施形態に係るセレクタを説明する他の図。 本実施形態に係る電子機器の構成例。 本実施形態に係る電子機器のヘッド側基板とメイン基板の接続を示す図。 本実施形態に係る比較例を示す図。 本実施形態に係る変形例のアナログフロントエンド回路を示す図。

符号の説明

１０ 電子機器、２０ ヘッド側基板、２２ イメージセンサ、
２４ アナログフロントエンド回路、２５ アナログフロントエンド回路、
５０ メイン基板、６０ 画像処理部、
１００ 送信回路、２００ 受信回路、３００ タイミングジェネレータ、
３１０ クロックパターン設定レジスタ、４００ アナログ処理部、
５００ Ａ／Ｄ変換器、６００ ＰＬＬ回路、８００ 接続ケーブル、
ＡＤＣＫ Ａ／Ｄ変換器用クロック、
ＡＰＤ１、ＡＰＤ２、 アナログの画像信号、ＣＤＳ 相関二重サンプリング処理部、
ＣＬＫ１ 第１の基準クロック、ＣＬＫ２ 第２の基準クロック、
ＣＳ１ タイミング制御クロック、ＣＳ２ タイミング制御クロック、
ＤＰＤ デジタルの画像データ、φ１、φ２ 駆動クロック、
ＰＧＡ 増幅処理部、ＲＳＤＳ−ＴＸ 差動増幅回路、ＲＸＣＫＰ、ＲＸＣＫＭ 基準クロック用差動信号、ＴＸＣＫ 送信用クロック、ＴＸＣＫＰ、ＴＸＣＫＭ 差動クロック信号

Claims (10)

1. 撮像素子を制御して、前記撮像素子から出力されるアナログの画像信号を処理するアナログフロントエンド回路であって、
   前記撮像素子からアナログの画像信号を受け、前記画像信号に対して所与の処理を行い、出力するアナログ処理部と、
   前記アナログ処理部から出力される画像信号をＡ／Ｄ変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器から出力されるデジタルの画像データを受け、前記デジタルの画像データに基づいて差動信号を生成し、出力する送信回路と、
   第１の基準クロックに基づいて、前記撮像素子を駆動するための多相の駆動クロックを含む複数のクロックを生成するタイミングジェネレータと、
   前記Ａ／Ｄ変換器と前記送信回路との間に、前記Ａ／Ｄ変換器から出力される前記デジタルの画像データを時分割に出力するセレクタと、
   を含み、
   前記送信回路は、
   前記Ａ／Ｄ変換器から出力される前記デジタルの画像データに基づいて差動信号を生成する差動増幅回路を含み、前記差動増幅回路で生成された差動信号を出力し、
   前記セレクタは、前記デジタルの画像データを時分割で所定のビット数に分割して、分割されたデータを順次に前記送信回路に出力することを特徴とするアナログフロントエンド回路。
2. 請求項１において、
   前記タイミングジェネレータは、前記複数のクロックに含まれるクロックとして、送信用クロックを生成して前記送信回路に出力し、
   前記送信回路は、前記送信用クロックに基づいて差動信号を生成し、前記送信回路が出力する前記差動信号の同期クロックである差動クロック信号を生成して出力することを特徴とするアナログフロントエンド回路。
3. 請求項１又は２において、
   前記タイミングジェネレータは、前記複数のクロックに含まれるクロックとして、前記Ａ／Ｄ変換器がＡ／Ｄ変換を行うために用いるＡ／Ｄ変換器用クロックを生成して前記Ａ／Ｄ変換器に出力することを特徴とするアナログフロントエンド回路。
4. 請求項１乃至３のいずれかにおいて、
   前記タイミングジェネレータは、前記複数のクロックに含まれるクロックとして、前記アナログ処理部のタイミング制御クロックを生成して前記アナログ処理部に出力することを特徴とするアナログフロントエンド回路。
5. 請求項１乃至４のいずれかにおいて、
   前記アナログ処理部は、前記所与の処理として、相関二重サンプリング処理と、増幅処理を行うことを特徴とするアナログフロントエンド回路。
6. 請求項１乃至５のいずれかにおいて、
   前記タイミングジェネレータは、前記複数のクロックのクロックパターンを設定するためのクロックパターン設定レジスタを含み、
   前記タイミングジェネレータは、前記クロックパターン設定レジスタの設定値に基づいて、前記第１の基準クロックから、クロックパターンの異なる前記複数のクロックを生成することを特徴とするアナログフロントエンド回路。
7. 請求項６において、
   前記タイミングジェネレータの前記クロックパターン設定レジスタの設定情報は、前記送信回路から出力される画像データを処理する画像処理部が実装されるメインから供給される制御信号に基づいて設定され、
   前記制御信号は、シリアル通信によって供給されることを特徴とするアナログフロントエンド回路。
8. 請求項１乃至７のいずれかに記載のアナログフロントエンド回路と、撮像素子とが実装されるヘッド側基板と、
   前記アナログフロントエンド回路から出力される画像データを処理する画像処理部が実装されるメイン基板と、
   前記ヘッド側基板と前記メイン基板とを接続する接続ケーブルと、
   を含み、
   前記接続ケーブルは、複数対の差動信号線を含み、
   前記アナログフロントエンド回路から出力される画像データは、前記接続ケーブルを介して差動信号で伝送されることを特徴とする電子機器。
9. 請求項８において、
   前記撮像素子を駆動するための前記複数の駆動クロックは、前記接続ケーブルを介さずに前記アナログフロントエンド回路から前記撮像素子に供給されることを特徴とする電子機器。
10. 請求項８又は９において、
    前記メイン基板は、
    前記接続ケーブルを介して伝送される差動信号を受信する差動信号受信回路と、
    前記接続ケーブルを介して前記ヘッド側基板に、差動信号を用いて基準クロックを送信する差動信号送信回路と、
    を含むことを特徴とする電子機器。

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