JP3707748B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置の駆動に使用する制御パルス及び固体撮像素子によって検出した信号を信号処理する場合に使用する制御パルスの位相調整に関するものである。
【０００２】
【従来の技術】
図２に、一般的なＣＣＤの駆動系のブロック図を示す。
一般に、ＩＴ(Inter-line Transfer)，ＦＩＴ(Frame Inter-line Transfer)のＣＣＤを駆動する回路は、水平転送パルス、リセットパルス等の水平ＣＣＤ駆動回路、垂直転送パルス等の垂直ＣＣＤ駆動回路を具備している。
水平ＣＣＤ駆動回路２は、ＣＣＤ１内の水平レジスタ等を駆動するために用いられ、垂直ＣＣＤ駆動回路４は、各種読みだし方法により異なるが、一般的に、３値パルスを作り、これをＣＣＤ１内の垂直レジスタに供給するために用いられる回路である。
また、ＣＣＤ１から出力された映像信号５８は、クランプ回路６０とサンプルホールド回路６１で構成される相関二重サンプリング回路５９（以下、ＣＤＳ回路と称す）とプリアンプ回路６２を通り、出力される。ここで、ＣＤＳ回路５９の制御信号は、クランプパルス６３とサンプルホールドパルス６４である。
これらの駆動回路の内、高速である水平ＣＣＤ駆動部での駆動パルス位相調整方式として、一般的なものを図３に示す。
水平パルス発生回路１４から出力した水平転送パルス７は、可変遅延線９で遅延量が調節され、出力パルス１１を形成し、ＣＣＤ１に供給される。
同様に、別の水平転送パルス８は、可変遅延線１０を通り、出力パルス１２を形成し、ＣＣＤ１に供給される。これらの複数の水平パルスの絶対的な遅延量を調整することにより、水平パルス間の相対的な位相調整を行う。
【０００３】
次に、遅延線の代りにボリュウム４３とコンデンサ４４で構成されたローパスフィルタ６５を用いて位相調整を行う方法を図４に示す。
図４において、水平パルス発生回路６６からの信号は、ローパスフィルタ６５で積分波形となる。 このローパスフィルタ６５の出力４５は、バッファ４９で、波形整形され、入力パルスに対し位相遅延したパルス５０となり、ＣＣＤ１に供給される。
次に、水平ＣＣＤ駆動回路の出力信号と各種パルスの関係を図５に示す。
これは、ＣＣＤ出力信号を、画素単位で見た場合で、リセットパルス(ａ)、水平転送パルス(ｂ)、電荷蓄積期間５１で蓄積された信号電荷５３(信号出力(ｃ))の関係を示す。 また、この信号出力(ｃ)を、相関二重サンプリングする場合は、この出力信号をクランプパルス(ｄ)で、クランプ期間５２を規定電位にクランプの上、信号電荷５３をサンプルホールドパルス(ｅ)でサンプルホールドをする。しかし、水平ＣＣＤ駆動回路の駆動周波数が高速の場合、水平駆動に用いる各種パルスの立上り時間、立ち下がり時間、パルス幅等の、正確な動作タイミングの確保が難しく、ＣＣＤ出力画像に影響を与える。
【０００４】
一例として、図６に高速駆動時の水平ＣＣＤ駆動回路の出力信号と、各種制御パルスの関係を示す。
ここで、画素ピッチ６９を２０ｎｓ、リセットパルス(ａ)の、立ち下がり時間７０を３ｎｓ、パルス幅７１を３ｎｓ、立ち上がり時間７２を３ｎｓ、また水平転送パルス(ｂ)のデューティーを５０％、立ち下がり時間７３を３ｎｓ、立ち上り時間７４を３ｎｓとし、ＣＤＳ回路のクランプ期間７５と信号蓄積期間７６を３ｎｓと仮定した場合、出力信号(ｃ)のクランプ期間７７と光電変換された信号蓄積期間７８は、５．５ｎｓとなる。この場合、クランプパルス(ｄ)とサンプルホールドパルス(ｅ)のパルス幅を３ｎｓで、信号処理を行うと、クランプパルス(ｄ)の位相は、規定値に対し、±１．２５ｎｓ、サンプルホールドパルス(ｅ)の位相は、規定値に対し、±１．２５ｎｓの範囲にしなければならない。
もし、クランプパルスやサンプルホールドパルスの位相が±１．２５ｎｓ以上ずれると、正常なクランプ動作やサンプルホールド動作ができなくなる。
ちなみに、前記のように高速でない、例えば、ＮＴＳＣ用の４０万画素ＣＣＤを搭載したカメラの場合のクランプパルス、サンプルホールドパルスの位相余裕は、約±１０ｎｓ程度でよい。
従って、本例で述べたカメラの場合、位相余裕が非常に小さいことから、温度特性や経年変化の少ない、高信頼性の駆動パルス回路が要求される。
【０００５】
【発明が解決しようとする課題】
前述の従来技術では、例えば、図３の可変遅延線を使用した場合は、遅延線と受端とでのインピーダンスマッチングが難しく、反射が生じ、出力波形が乱れ、適切な位相の調整が難しい。
一方、図４のボリュウムとコンデンサを用いたローパスフィルタ方式の位相調整方法では、ボリュウムとコンデンサの温度特性と、バッファアンプのスレッシュホールド電圧の温度変動の影響を受け易く、温度安定度に問題がある。
また、上記２つの方式は、いずれも、位相調整を外部制御で行なうことは、困難である。
本発明は、これらの欠点を除去し、ＣＣＤ駆動のための水平パルスの位相調整回路において、遠隔調整ができ、かつ高信頼性のパルス位相調整の実現を目的とする。
【０００６】
【課題を解決するための手段】
図１は、本発明の全体構成を示すブロック図である。
本発明は、水平ＣＣＤ駆動回路２の遅延回路１３として、ゲート素子の遅延量を利用してパルス遅延させるものである。この遅延量を決める制御手段は、プログラマブル制御等のリモート制御手段によって所定の位相を選択するものである。また本発明の遅延回路１３と水平パルス発生回路１４は、ＬＳＩ，ＩＣ，ＰＬＤ(プログラマブル・ロジック・アレイ)のいずれかで、構成することができる。
このような構成によれば、ＲＯＭ(リード・オンリー・メモリ)によるプログラマブル等、リモート制御が可能となるため、実装に自由度が拡がり、小型化、かつ高信頼性の水平ＣＣＤ駆動パルス及びＣＤＳ回路等の制御パルスの位相調整手段を得ることができる。
【０００７】
【発明の実施の形態】
以下、本発明の遅延回路１３の一実施例を、図７により詳細に説明する。
各ゲート素子(１５〜１９)の端子を、選択スイッチ２０に結線することにより、各ゲート素子により遅延したパルス信号を選択する。 この選択スイッチ２０の制御信号２１は、外部からの制御である。
次に、別の実施例を図８に示す。
ここで、図７と異なるところは、図７の選択スイッチ２０を、アンドゲート５４、オアゲート５５、ノットゲート５６による選択スイッチとしたことである。
もちろん、ゲートを増設し、制御ラインを増やすことも可能である。
また、図９においては、ＲＯＭを使用し、ここに、あらかじめ、アンドゲート２２，２３，２４を選択するプログラムを入れておき、これらによって制御し、これらのアンドゲートの遅延分を使い、さらにオア回路２５で、所定の遅延した信号を抽出することを可能としている。
【０００８】
また、複数の種類のゲート素子の組合せにより、細かい遅延量の設定を可能にした回路を図１０に示す。
水平パルス発生回路からの出力信号３２は、２種類のゲート素子２６〜２７，２８〜３０を通る。このゲート素子２６〜３０の出力パルスを選択スイッチ３１で選択し、それぞれ所定量遅延したパルス出力３３を得る。 スイッチ３１は、外部からの制御信号２１により制御される。
これにより、２種類のゲート素子の遅延量の差異により、細かい遅延量の設定が可能である。 なお、この回路は、複数種類のゲート素子を用いてよい。
さらに、図１１は、複数種類の３ステートバッファ(３４〜４２)をマトリクス構造で配列し、アドレスで制御した実施例である。
本例では、３種類の異なる３ステートバッファを用いているが、複数の種類の３ステートバッファを使用しても同様である。
水平パルス発生回路からの信号３２は、外部制御手段５７により、設定されたアドレスのバッファのみを通過し、この通過した各バッファの遅延量の総和が、出力信号３３の遅延量となる。 ここで、通過しなかったバッファは、ハイインピーダンスの状態になる。このようにして所望の遅延量を得ることができる。
また、図１２は、１種類の３ステートバッファと複数種類のゲートを組合せた回路で、所定の位相調整を実現した回路である。動作は、図１１と同様である。
【０００９】
【発明の効果】
以上説明したごとく、本発明の位相調整回路は、水平ＣＣＤ駆動パルス、水平ＣＣＤ高速制御パルス(クランプ、サンプルホールド)を、ＲＯＭ等のプログラマブル、あるいはリモート制御で所定の位相調整をすることができ、調整等の操作性がよく、かつ小型化、高精度、高信頼性のＣＣＤ駆動回路を実現することが、可能である。
【図面の簡単な説明】
【図１】本発明の全体構成を示すブロック図。
【図２】一般的なＣＣＤの駆動部のブロック図。
【図３】従来技術による位相調整回路のブロック図。
【図４】従来技術による位相調整回路のブロック図。
【図５】水平ＣＣＤの信号出力と各種パルスの関係を示す波形図。
【図６】高速駆動時の水平ＣＣＤの信号出力と各種パルスの関係を示す波形図。
【図７】本発明の一実施例を示すブロック図。
【図８】本発明の他の実施例を示すブロック図。
【図９】本発明の他の実施例を示すブロック図。
【図１０】本発明の他の実施例を示すブロック図。
【図１１】本発明の他の実施例を示すブロック図。
【図１２】本発明の他の実施例を示すブロック図。
【符号の説明】
１：ＣＣＤ、２：水平ＣＣＤ駆動回路、４：垂直ＣＣＤ駆動回路、６：パルス発生器、７：水平転送パルス、８：リセットパルス、１３：遅延回路、１４：水平パルス発生回路、１５〜１９：ゲート素子、２０，３１：選択回路、２１：外部制御信号、２２〜２４，５４：アンドゲート、２５，５５：オアゲート、２６〜３０：遅延ゲート、３４〜４２：３ステートバッファ、５６：ノットゲート、５７：外部制御手段。
【発明の属する技術分野】
本発明は、固体撮像装置の駆動に使用する制御パルス及び固体撮像素子によって検出した信号を信号処理する場合に使用する制御パルスの位相調整に関するものである。
【０００２】
【従来の技術】
図２に、一般的なＣＣＤの駆動系のブロック図を示す。
一般に、ＩＴ(Inter-line Transfer)，ＦＩＴ(Frame Inter-line Transfer)のＣＣＤを駆動する回路は、水平転送パルス、リセットパルス等の水平ＣＣＤ駆動回路、垂直転送パルス等の垂直ＣＣＤ駆動回路を具備している。
水平ＣＣＤ駆動回路２は、ＣＣＤ１内の水平レジスタ等を駆動するために用いられ、垂直ＣＣＤ駆動回路４は、各種読みだし方法により異なるが、一般的に、３値パルスを作り、これをＣＣＤ１内の垂直レジスタに供給するために用いられる回路である。
また、ＣＣＤ１から出力された映像信号５８は、クランプ回路６０とサンプルホールド回路６１で構成される相関二重サンプリング回路５９（以下、ＣＤＳ回路と称す）とプリアンプ回路６２を通り、出力される。ここで、ＣＤＳ回路５９の制御信号は、クランプパルス６３とサンプルホールドパルス６４である。
これらの駆動回路の内、高速である水平ＣＣＤ駆動部での駆動パルス位相調整方式として、一般的なものを図３に示す。
水平パルス発生回路１４から出力した水平転送パルス７は、可変遅延線９で遅延量が調節され、出力パルス１１を形成し、ＣＣＤ１に供給される。
同様に、別の水平転送パルス８は、可変遅延線１０を通り、出力パルス１２を形成し、ＣＣＤ１に供給される。これらの複数の水平パルスの絶対的な遅延量を調整することにより、水平パルス間の相対的な位相調整を行う。
【０００３】
次に、遅延線の代りにボリュウム４３とコンデンサ４４で構成されたローパスフィルタ６５を用いて位相調整を行う方法を図４に示す。
図４において、水平パルス発生回路６６からの信号は、ローパスフィルタ６５で積分波形となる。 このローパスフィルタ６５の出力４５は、バッファ４９で、波形整形され、入力パルスに対し位相遅延したパルス５０となり、ＣＣＤ１に供給される。
次に、水平ＣＣＤ駆動回路の出力信号と各種パルスの関係を図５に示す。
これは、ＣＣＤ出力信号を、画素単位で見た場合で、リセットパルス(ａ)、水平転送パルス(ｂ)、電荷蓄積期間５１で蓄積された信号電荷５３(信号出力(ｃ))の関係を示す。 また、この信号出力(ｃ)を、相関二重サンプリングする場合は、この出力信号をクランプパルス(ｄ)で、クランプ期間５２を規定電位にクランプの上、信号電荷５３をサンプルホールドパルス(ｅ)でサンプルホールドをする。しかし、水平ＣＣＤ駆動回路の駆動周波数が高速の場合、水平駆動に用いる各種パルスの立上り時間、立ち下がり時間、パルス幅等の、正確な動作タイミングの確保が難しく、ＣＣＤ出力画像に影響を与える。
【０００４】
一例として、図６に高速駆動時の水平ＣＣＤ駆動回路の出力信号と、各種制御パルスの関係を示す。
ここで、画素ピッチ６９を２０ｎｓ、リセットパルス(ａ)の、立ち下がり時間７０を３ｎｓ、パルス幅７１を３ｎｓ、立ち上がり時間７２を３ｎｓ、また水平転送パルス(ｂ)のデューティーを５０％、立ち下がり時間７３を３ｎｓ、立ち上り時間７４を３ｎｓとし、ＣＤＳ回路のクランプ期間７５と信号蓄積期間７６を３ｎｓと仮定した場合、出力信号(ｃ)のクランプ期間７７と光電変換された信号蓄積期間７８は、５．５ｎｓとなる。この場合、クランプパルス(ｄ)とサンプルホールドパルス(ｅ)のパルス幅を３ｎｓで、信号処理を行うと、クランプパルス(ｄ)の位相は、規定値に対し、±１．２５ｎｓ、サンプルホールドパルス(ｅ)の位相は、規定値に対し、±１．２５ｎｓの範囲にしなければならない。
もし、クランプパルスやサンプルホールドパルスの位相が±１．２５ｎｓ以上ずれると、正常なクランプ動作やサンプルホールド動作ができなくなる。
ちなみに、前記のように高速でない、例えば、ＮＴＳＣ用の４０万画素ＣＣＤを搭載したカメラの場合のクランプパルス、サンプルホールドパルスの位相余裕は、約±１０ｎｓ程度でよい。
従って、本例で述べたカメラの場合、位相余裕が非常に小さいことから、温度特性や経年変化の少ない、高信頼性の駆動パルス回路が要求される。
【０００５】
【発明が解決しようとする課題】
前述の従来技術では、例えば、図３の可変遅延線を使用した場合は、遅延線と受端とでのインピーダンスマッチングが難しく、反射が生じ、出力波形が乱れ、適切な位相の調整が難しい。
一方、図４のボリュウムとコンデンサを用いたローパスフィルタ方式の位相調整方法では、ボリュウムとコンデンサの温度特性と、バッファアンプのスレッシュホールド電圧の温度変動の影響を受け易く、温度安定度に問題がある。
また、上記２つの方式は、いずれも、位相調整を外部制御で行なうことは、困難である。
本発明は、これらの欠点を除去し、ＣＣＤ駆動のための水平パルスの位相調整回路において、遠隔調整ができ、かつ高信頼性のパルス位相調整の実現を目的とする。
【０００６】
【課題を解決するための手段】
図１は、本発明の全体構成を示すブロック図である。
本発明は、水平ＣＣＤ駆動回路２の遅延回路１３として、ゲート素子の遅延量を利用してパルス遅延させるものである。この遅延量を決める制御手段は、プログラマブル制御等のリモート制御手段によって所定の位相を選択するものである。また本発明の遅延回路１３と水平パルス発生回路１４は、ＬＳＩ，ＩＣ，ＰＬＤ(プログラマブル・ロジック・アレイ)のいずれかで、構成することができる。
このような構成によれば、ＲＯＭ(リード・オンリー・メモリ)によるプログラマブル等、リモート制御が可能となるため、実装に自由度が拡がり、小型化、かつ高信頼性の水平ＣＣＤ駆動パルス及びＣＤＳ回路等の制御パルスの位相調整手段を得ることができる。
【０００７】
【発明の実施の形態】
以下、本発明の遅延回路１３の一実施例を、図７により詳細に説明する。
各ゲート素子(１５〜１９)の端子を、選択スイッチ２０に結線することにより、各ゲート素子により遅延したパルス信号を選択する。 この選択スイッチ２０の制御信号２１は、外部からの制御である。
次に、別の実施例を図８に示す。
ここで、図７と異なるところは、図７の選択スイッチ２０を、アンドゲート５４、オアゲート５５、ノットゲート５６による選択スイッチとしたことである。
もちろん、ゲートを増設し、制御ラインを増やすことも可能である。
また、図９においては、ＲＯＭを使用し、ここに、あらかじめ、アンドゲート２２，２３，２４を選択するプログラムを入れておき、これらによって制御し、これらのアンドゲートの遅延分を使い、さらにオア回路２５で、所定の遅延した信号を抽出することを可能としている。
【０００８】
また、複数の種類のゲート素子の組合せにより、細かい遅延量の設定を可能にした回路を図１０に示す。
水平パルス発生回路からの出力信号３２は、２種類のゲート素子２６〜２７，２８〜３０を通る。このゲート素子２６〜３０の出力パルスを選択スイッチ３１で選択し、それぞれ所定量遅延したパルス出力３３を得る。 スイッチ３１は、外部からの制御信号２１により制御される。
これにより、２種類のゲート素子の遅延量の差異により、細かい遅延量の設定が可能である。 なお、この回路は、複数種類のゲート素子を用いてよい。
さらに、図１１は、複数種類の３ステートバッファ(３４〜４２)をマトリクス構造で配列し、アドレスで制御した実施例である。
本例では、３種類の異なる３ステートバッファを用いているが、複数の種類の３ステートバッファを使用しても同様である。
水平パルス発生回路からの信号３２は、外部制御手段５７により、設定されたアドレスのバッファのみを通過し、この通過した各バッファの遅延量の総和が、出力信号３３の遅延量となる。 ここで、通過しなかったバッファは、ハイインピーダンスの状態になる。このようにして所望の遅延量を得ることができる。
また、図１２は、１種類の３ステートバッファと複数種類のゲートを組合せた回路で、所定の位相調整を実現した回路である。動作は、図１１と同様である。
【０００９】
【発明の効果】
以上説明したごとく、本発明の位相調整回路は、水平ＣＣＤ駆動パルス、水平ＣＣＤ高速制御パルス(クランプ、サンプルホールド)を、ＲＯＭ等のプログラマブル、あるいはリモート制御で所定の位相調整をすることができ、調整等の操作性がよく、かつ小型化、高精度、高信頼性のＣＣＤ駆動回路を実現することが、可能である。
【図面の簡単な説明】
【図１】本発明の全体構成を示すブロック図。
【図２】一般的なＣＣＤの駆動部のブロック図。
【図３】従来技術による位相調整回路のブロック図。
【図４】従来技術による位相調整回路のブロック図。
【図５】水平ＣＣＤの信号出力と各種パルスの関係を示す波形図。
【図６】高速駆動時の水平ＣＣＤの信号出力と各種パルスの関係を示す波形図。
【図７】本発明の一実施例を示すブロック図。
【図８】本発明の他の実施例を示すブロック図。
【図９】本発明の他の実施例を示すブロック図。
【図１０】本発明の他の実施例を示すブロック図。
【図１１】本発明の他の実施例を示すブロック図。
【図１２】本発明の他の実施例を示すブロック図。
【符号の説明】
１：ＣＣＤ、２：水平ＣＣＤ駆動回路、４：垂直ＣＣＤ駆動回路、６：パルス発生器、７：水平転送パルス、８：リセットパルス、１３：遅延回路、１４：水平パルス発生回路、１５〜１９：ゲート素子、２０，３１：選択回路、２１：外部制御信号、２２〜２４，５４：アンドゲート、２５，５５：オアゲート、２６〜３０：遅延ゲート、３４〜４２：３ステートバッファ、５６：ノットゲート、５７：外部制御手段。
Claims (1)
- 固体撮像装置の水平駆動回路に使用する駆動パルスあるいは水平駆動周波数と同じ周波数で固体撮像装置の周辺回路を制御するパルスを入力する手段と、遅延量の異なる複数種類の３ステートバッファをマトリクス構造に配列する手段と、前記マトリクス構造に配列した複数種類の３ステートバッファを選択する外部制御手段とを具備し、前記パルスを入力する手段から入力したパルスを前記外部制御手段で選択した前記３ステートバッファを通過させることにより所定遅延量を得る遅延回路を備えたことを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12443096A JP3707748B2 (ja) | 1996-05-20 | 1996-05-20 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12443096A JP3707748B2 (ja) | 1996-05-20 | 1996-05-20 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPH09312810A JPH09312810A (ja) | 1997-12-02 |
| JP3707748B2 true JP3707748B2 (ja) | 2005-10-19 |
Family
ID=14885300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP12443096A Expired - Fee Related JP3707748B2 (ja) | 1996-05-20 | 1996-05-20 | 固体撮像装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3707748B2 (ja) |
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| JP3804447B2 (ja) | 2000-12-20 | 2006-08-02 | セイコーエプソン株式会社 | 画像読み取り装置 |
| US7557849B2 (en) | 2004-10-11 | 2009-07-07 | Mediatek Usa Inc | Processor-controlled timing generator for multiple image sensors |
| JP5903829B2 (ja) * | 2011-10-24 | 2016-04-13 | 株式会社リコー | 電源装置及び画像形成装置 |
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1996
- 1996-05-20 JP JP12443096A patent/JP3707748B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH09312810A (ja) | 1997-12-02 |
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