JPH09312810A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH09312810A JPH09312810A JP8124430A JP12443096A JPH09312810A JP H09312810 A JPH09312810 A JP H09312810A JP 8124430 A JP8124430 A JP 8124430A JP 12443096 A JP12443096 A JP 12443096A JP H09312810 A JPH09312810 A JP H09312810A
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- Japan
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- 239000000872 buffer Substances 0.000 claims description 11
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000003384 imaging method Methods 0.000 claims 3
- 230000002093 peripheral effect Effects 0.000 claims 1
- 230000001934 delay Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000002596 correlated effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
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- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 ＣＣＤ駆動のための水平パルスの位相調整回
路において、遠隔調整ができ、かつ高信頼性のあるパル
ス位相調整を行う。 【解決手段】 ＣＣＤ駆動のための水平パルスの位相可
変を行うために、ＬＳＩあるいは、ＰＬＤ(プログラマ
ブル・ロジック・アレイ)等のゲート素子のパルス信号
伝送遅延量を利用し、ゲート素子の接続方法を変えるこ
とによって、所定の遅延量を得るようにした信頼性の高
いＣＣＤ駆動のための水平パルスの位相調整回路。
路において、遠隔調整ができ、かつ高信頼性のあるパル
ス位相調整を行う。 【解決手段】 ＣＣＤ駆動のための水平パルスの位相可
変を行うために、ＬＳＩあるいは、ＰＬＤ(プログラマ
ブル・ロジック・アレイ)等のゲート素子のパルス信号
伝送遅延量を利用し、ゲート素子の接続方法を変えるこ
とによって、所定の遅延量を得るようにした信頼性の高
いＣＣＤ駆動のための水平パルスの位相調整回路。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像装置の駆
動に使用する制御パルス及び固体撮像素子によって検出
した信号を信号処理する場合に使用する制御パルスの位
相調整に関するものである。
動に使用する制御パルス及び固体撮像素子によって検出
した信号を信号処理する場合に使用する制御パルスの位
相調整に関するものである。
【０００２】
【従来の技術】図２に、一般的なＣＣＤの駆動系のブロ
ック図を示す。一般に、ＩＴ(Inter-line Transfer)，
ＦＩＴ(Frame Inter-line Transfer)のＣＣＤを駆動す
る回路は、水平転送パルス、リセットパルス等の水平Ｃ
ＣＤ駆動回路、垂直転送パルス等の垂直ＣＣＤ駆動回路
を具備している。水平ＣＣＤ駆動回路２は、ＣＣＤ１内
の水平レジスタ等を駆動するために用いられ、垂直ＣＣ
Ｄ駆動回路４は、各種読みだし方法により異なるが、一
般的に、３値パルスを作り、これをＣＣＤ１内の垂直レ
ジスタに供給するために用いられる回路である。また、
ＣＣＤ１から出力された映像信号５８は、クランプ回路
６０とサンプルホールド回路６１で構成される相関二重
サンプリング回路５９（以下、ＣＤＳ回路と称す）とプ
リアンプ回路６２を通り、出力される。ここで、ＣＤＳ
回路５９の制御信号は、クランプパルス６３とサンプル
ホールドパルス６４である。これらの駆動回路の内、高
速である水平ＣＣＤ駆動部での駆動パルス位相調整方式
として、一般的なものを図３に示す。水平パルス発生回
路１４から出力した水平転送パルス７は、可変遅延線９
で遅延量が調節され、出力パルス１１を形成し、ＣＣＤ
１に供給される。同様に、別の水平転送パルス８は、可
変遅延線１０を通り、出力パルス１２を形成し、ＣＣＤ
１に供給される。これらの複数の水平パルスの絶対的な
遅延量を調整することにより、水平パルス間の相対的な
位相調整を行う。
ック図を示す。一般に、ＩＴ(Inter-line Transfer)，
ＦＩＴ(Frame Inter-line Transfer)のＣＣＤを駆動す
る回路は、水平転送パルス、リセットパルス等の水平Ｃ
ＣＤ駆動回路、垂直転送パルス等の垂直ＣＣＤ駆動回路
を具備している。水平ＣＣＤ駆動回路２は、ＣＣＤ１内
の水平レジスタ等を駆動するために用いられ、垂直ＣＣ
Ｄ駆動回路４は、各種読みだし方法により異なるが、一
般的に、３値パルスを作り、これをＣＣＤ１内の垂直レ
ジスタに供給するために用いられる回路である。また、
ＣＣＤ１から出力された映像信号５８は、クランプ回路
６０とサンプルホールド回路６１で構成される相関二重
サンプリング回路５９（以下、ＣＤＳ回路と称す）とプ
リアンプ回路６２を通り、出力される。ここで、ＣＤＳ
回路５９の制御信号は、クランプパルス６３とサンプル
ホールドパルス６４である。これらの駆動回路の内、高
速である水平ＣＣＤ駆動部での駆動パルス位相調整方式
として、一般的なものを図３に示す。水平パルス発生回
路１４から出力した水平転送パルス７は、可変遅延線９
で遅延量が調節され、出力パルス１１を形成し、ＣＣＤ
１に供給される。同様に、別の水平転送パルス８は、可
変遅延線１０を通り、出力パルス１２を形成し、ＣＣＤ
１に供給される。これらの複数の水平パルスの絶対的な
遅延量を調整することにより、水平パルス間の相対的な
位相調整を行う。
【０００３】次に、遅延線の代りにボリュウム４３とコ
ンデンサ４４で構成されたローパスフィルタ６５を用い
て位相調整を行う方法を図４に示す。図４において、水
平パルス発生回路６６からの信号は、ローパスフィルタ
６５で積分波形となる。 このローパスフィルタ６５の
出力４５は、バッファ４９で、波形整形され、入力パル
スに対し位相遅延したパルス５０となり、ＣＣＤ１に供
給される。次に、水平ＣＣＤ駆動回路の出力信号と各種
パルスの関係を図５に示す。これは、ＣＣＤ出力信号
を、画素単位で見た場合で、リセットパルス(ａ)、水平
転送パルス(ｂ)、電荷蓄積期間５１で蓄積された信号電
荷５３(信号出力(ｃ))の関係を示す。 また、この信号
出力(ｃ)を、相関二重サンプリングする場合は、この出
力信号をクランプパルス(ｄ)で、クランプ期間５２を規
定電位にクランプの上、信号電荷５３をサンプルホール
ドパルス(ｅ)でサンプルホールドをする。しかし、水平
ＣＣＤ駆動回路の駆動周波数が高速の場合、水平駆動に
用いる各種パルスの立上り時間、立ち下がり時間、パル
ス幅等の、正確な動作タイミングの確保が難しく、ＣＣ
Ｄ出力画像に影響を与える。
ンデンサ４４で構成されたローパスフィルタ６５を用い
て位相調整を行う方法を図４に示す。図４において、水
平パルス発生回路６６からの信号は、ローパスフィルタ
６５で積分波形となる。 このローパスフィルタ６５の
出力４５は、バッファ４９で、波形整形され、入力パル
スに対し位相遅延したパルス５０となり、ＣＣＤ１に供
給される。次に、水平ＣＣＤ駆動回路の出力信号と各種
パルスの関係を図５に示す。これは、ＣＣＤ出力信号
を、画素単位で見た場合で、リセットパルス(ａ)、水平
転送パルス(ｂ)、電荷蓄積期間５１で蓄積された信号電
荷５３(信号出力(ｃ))の関係を示す。 また、この信号
出力(ｃ)を、相関二重サンプリングする場合は、この出
力信号をクランプパルス(ｄ)で、クランプ期間５２を規
定電位にクランプの上、信号電荷５３をサンプルホール
ドパルス(ｅ)でサンプルホールドをする。しかし、水平
ＣＣＤ駆動回路の駆動周波数が高速の場合、水平駆動に
用いる各種パルスの立上り時間、立ち下がり時間、パル
ス幅等の、正確な動作タイミングの確保が難しく、ＣＣ
Ｄ出力画像に影響を与える。
【０００４】一例として、図６に高速駆動時の水平ＣＣ
Ｄ駆動回路の出力信号と、各種制御パルスの関係を示
す。ここで、画素ピッチ６９を２０ｎｓ、リセットパル
ス(ａ)の、立ち下がり時間７０を３ｎｓ、パルス幅７１
を３ｎｓ、立ち上がり時間７２を３ｎｓ、また水平転送
パルス(ｂ)のデューティーを５０％、立ち下がり時間７
３を３ｎｓ、立ち上り時間７４を３ｎｓとし、ＣＤＳ回
路のクランプ期間７５と信号蓄積期間７６を３ｎｓと仮
定した場合、出力信号(ｃ)のクランプ期間７７と光電変
換された信号蓄積期間７８は、５．５ｎｓとなる。この
場合、クランプパルス(ｄ)とサンプルホールドパルス
(ｅ)のパルス幅を３ｎｓで、信号処理を行うと、クラン
プパルス(ｄ)の位相は、規定値に対し、±１．２５ｎ
ｓ、サンプルホールドパルス(ｅ)の位相は、規定値に対
し、±１．２５ｎｓの範囲にしなければならない。も
し、クランプパルスやサンプルホールドパルスの位相が
±１．２５ｎｓ以上ずれると、正常なクランプ動作やサ
ンプルホールド動作ができなくなる。ちなみに、前記の
ように高速でない、例えば、ＮＴＳＣ用の４０万画素Ｃ
ＣＤを搭載したカメラの場合のクランプパルス、サンプ
ルホールドパルスの位相余裕は、約±１０ｎｓ程度でよ
い。従って、本例で述べたカメラの場合、位相余裕が非
常に小さいことから、温度特性や経年変化の少ない、高
信頼性の駆動パルス回路が要求される。
Ｄ駆動回路の出力信号と、各種制御パルスの関係を示
す。ここで、画素ピッチ６９を２０ｎｓ、リセットパル
ス(ａ)の、立ち下がり時間７０を３ｎｓ、パルス幅７１
を３ｎｓ、立ち上がり時間７２を３ｎｓ、また水平転送
パルス(ｂ)のデューティーを５０％、立ち下がり時間７
３を３ｎｓ、立ち上り時間７４を３ｎｓとし、ＣＤＳ回
路のクランプ期間７５と信号蓄積期間７６を３ｎｓと仮
定した場合、出力信号(ｃ)のクランプ期間７７と光電変
換された信号蓄積期間７８は、５．５ｎｓとなる。この
場合、クランプパルス(ｄ)とサンプルホールドパルス
(ｅ)のパルス幅を３ｎｓで、信号処理を行うと、クラン
プパルス(ｄ)の位相は、規定値に対し、±１．２５ｎ
ｓ、サンプルホールドパルス(ｅ)の位相は、規定値に対
し、±１．２５ｎｓの範囲にしなければならない。も
し、クランプパルスやサンプルホールドパルスの位相が
±１．２５ｎｓ以上ずれると、正常なクランプ動作やサ
ンプルホールド動作ができなくなる。ちなみに、前記の
ように高速でない、例えば、ＮＴＳＣ用の４０万画素Ｃ
ＣＤを搭載したカメラの場合のクランプパルス、サンプ
ルホールドパルスの位相余裕は、約±１０ｎｓ程度でよ
い。従って、本例で述べたカメラの場合、位相余裕が非
常に小さいことから、温度特性や経年変化の少ない、高
信頼性の駆動パルス回路が要求される。
【０００５】
【発明が解決しようとする課題】前述の従来技術では、
例えば、図３の可変遅延線を使用した場合は、遅延線と
受端とでのインピーダンスマッチングが難しく、反射が
生じ、出力波形が乱れ、適切な位相の調整が難しい。一
方、図４のボリュウムとコンデンサを用いたローパスフ
ィルタ方式の位相調整方法では、ボリュウムとコンデン
サの温度特性と、バッファアンプのスレッシュホールド
電圧の温度変動の影響を受け易く、温度安定度に問題が
ある。また、上記２つの方式は、いずれも、位相調整を
外部制御で行なうことは、困難である。本発明は、これ
らの欠点を除去し、ＣＣＤ駆動のための水平パルスの位
相調整回路において、遠隔調整ができ、かつ高信頼性の
パルス位相調整の実現を目的とする。
例えば、図３の可変遅延線を使用した場合は、遅延線と
受端とでのインピーダンスマッチングが難しく、反射が
生じ、出力波形が乱れ、適切な位相の調整が難しい。一
方、図４のボリュウムとコンデンサを用いたローパスフ
ィルタ方式の位相調整方法では、ボリュウムとコンデン
サの温度特性と、バッファアンプのスレッシュホールド
電圧の温度変動の影響を受け易く、温度安定度に問題が
ある。また、上記２つの方式は、いずれも、位相調整を
外部制御で行なうことは、困難である。本発明は、これ
らの欠点を除去し、ＣＣＤ駆動のための水平パルスの位
相調整回路において、遠隔調整ができ、かつ高信頼性の
パルス位相調整の実現を目的とする。
【０００６】
【課題を解決するための手段】図１は、本発明の全体構
成を示すブロック図である。本発明は、水平ＣＣＤ駆動
回路２の遅延回路１３として、ゲート素子の遅延量を利
用してパルス遅延させるものである。この遅延量を決め
る制御手段は、プログラマブル制御等のリモート制御手
段によって所定の位相を選択するものである。また本発
明の遅延回路１３と水平パルス発生回路１４は、ＬＳ
Ｉ，ＩＣ，ＰＬＤ(プログラマブル・ロジック・アレイ)
のいずれかで、構成することができる。このような構成
によれば、ＲＯＭ(リード・オンリー・メモリ)によるプ
ログラマブル等、リモート制御が可能となるため、実装
に自由度が拡がり、小型化、かつ高信頼性の水平ＣＣＤ
駆動パルス及びＣＤＳ回路等の制御パルスの位相調整手
段を得ることができる。
成を示すブロック図である。本発明は、水平ＣＣＤ駆動
回路２の遅延回路１３として、ゲート素子の遅延量を利
用してパルス遅延させるものである。この遅延量を決め
る制御手段は、プログラマブル制御等のリモート制御手
段によって所定の位相を選択するものである。また本発
明の遅延回路１３と水平パルス発生回路１４は、ＬＳ
Ｉ，ＩＣ，ＰＬＤ(プログラマブル・ロジック・アレイ)
のいずれかで、構成することができる。このような構成
によれば、ＲＯＭ(リード・オンリー・メモリ)によるプ
ログラマブル等、リモート制御が可能となるため、実装
に自由度が拡がり、小型化、かつ高信頼性の水平ＣＣＤ
駆動パルス及びＣＤＳ回路等の制御パルスの位相調整手
段を得ることができる。
【０００７】
【発明の実施の形態】以下、本発明の遅延回路１３の一
実施例を、図７により詳細に説明する。各ゲート素子
(１５〜１９)の端子を、選択スイッチ２０に結線するこ
とにより、各ゲート素子により遅延したパルス信号を選
択する。 この選択スイッチ２０の制御信号２１は、外
部からの制御である。次に、別の実施例を図８に示す。
ここで、図７と異なるところは、図７の選択スイッチ２
０を、アンドゲート５４、オアゲート５５、ノットゲー
ト５６による選択スイッチとしたことである。もちろ
ん、ゲートを増設し、制御ラインを増やすことも可能で
ある。また、図９においては、ＲＯＭを使用し、ここ
に、あらかじめ、アンドゲート２２，２３，２４を選択
するプログラムを入れておき、これらによって制御し、
これらのアンドゲートの遅延分を使い、さらにオア回路
２５で、所定の遅延した信号を抽出することを可能とし
ている。
実施例を、図７により詳細に説明する。各ゲート素子
(１５〜１９)の端子を、選択スイッチ２０に結線するこ
とにより、各ゲート素子により遅延したパルス信号を選
択する。 この選択スイッチ２０の制御信号２１は、外
部からの制御である。次に、別の実施例を図８に示す。
ここで、図７と異なるところは、図７の選択スイッチ２
０を、アンドゲート５４、オアゲート５５、ノットゲー
ト５６による選択スイッチとしたことである。もちろ
ん、ゲートを増設し、制御ラインを増やすことも可能で
ある。また、図９においては、ＲＯＭを使用し、ここ
に、あらかじめ、アンドゲート２２，２３，２４を選択
するプログラムを入れておき、これらによって制御し、
これらのアンドゲートの遅延分を使い、さらにオア回路
２５で、所定の遅延した信号を抽出することを可能とし
ている。
【０００８】また、複数の種類のゲート素子の組合せに
より、細かい遅延量の設定を可能にした回路を図１０に
示す。水平パルス発生回路からの出力信号３２は、２種
類のゲート素子２６〜２７，２８〜３０を通る。このゲ
ート素子２６〜３０の出力パルスを選択スイッチ３１で
選択し、それぞれ所定量遅延したパルス出力３３を得
る。 スイッチ３１は、外部からの制御信号２１により
制御される。これにより、２種類のゲート素子の遅延量
の差異により、細かい遅延量の設定が可能である。 な
お、この回路は、複数種類のゲート素子を用いてよい。
さらに、図１１は、複数種類の３ステートバッファ(３
４〜４２)をマトリクス構造で配列し、アドレスで制御
した実施例である。本例では、３種類の異なる３ステー
トバッファを用いているが、複数の種類の３ステートバ
ッファを使用しても同様である。水平パルス発生回路か
らの信号３２は、外部制御手段５７により、設定された
アドレスのバッファのみを通過し、この通過した各バッ
ファの遅延量の総和が、出力信号３３の遅延量となる。
ここで、通過しなかったバッファは、ハイインピーダ
ンスの状態になる。このようにして所望の遅延量を得る
ことができる。また、図１２は、１種類の３ステートバ
ッファと複数種類のゲートを組合せた回路で、所定の位
相調整を実現した回路である。動作は、図１１と同様で
ある。
より、細かい遅延量の設定を可能にした回路を図１０に
示す。水平パルス発生回路からの出力信号３２は、２種
類のゲート素子２６〜２７，２８〜３０を通る。このゲ
ート素子２６〜３０の出力パルスを選択スイッチ３１で
選択し、それぞれ所定量遅延したパルス出力３３を得
る。 スイッチ３１は、外部からの制御信号２１により
制御される。これにより、２種類のゲート素子の遅延量
の差異により、細かい遅延量の設定が可能である。 な
お、この回路は、複数種類のゲート素子を用いてよい。
さらに、図１１は、複数種類の３ステートバッファ(３
４〜４２)をマトリクス構造で配列し、アドレスで制御
した実施例である。本例では、３種類の異なる３ステー
トバッファを用いているが、複数の種類の３ステートバ
ッファを使用しても同様である。水平パルス発生回路か
らの信号３２は、外部制御手段５７により、設定された
アドレスのバッファのみを通過し、この通過した各バッ
ファの遅延量の総和が、出力信号３３の遅延量となる。
ここで、通過しなかったバッファは、ハイインピーダ
ンスの状態になる。このようにして所望の遅延量を得る
ことができる。また、図１２は、１種類の３ステートバ
ッファと複数種類のゲートを組合せた回路で、所定の位
相調整を実現した回路である。動作は、図１１と同様で
ある。
【０００９】
【発明の効果】以上説明したごとく、本発明の位相調整
回路は、水平ＣＣＤ駆動パルス、水平ＣＣＤ高速制御パ
ルス(クランプ、サンプルホールド)を、ＲＯＭ等のプロ
グラマブル、あるいはリモート制御で所定の位相調整を
することができ、調整等の操作性がよく、かつ小型化、
高精度、高信頼性のＣＣＤ駆動回路を実現することが、
可能である。
回路は、水平ＣＣＤ駆動パルス、水平ＣＣＤ高速制御パ
ルス(クランプ、サンプルホールド)を、ＲＯＭ等のプロ
グラマブル、あるいはリモート制御で所定の位相調整を
することができ、調整等の操作性がよく、かつ小型化、
高精度、高信頼性のＣＣＤ駆動回路を実現することが、
可能である。
【図１】本発明の全体構成を示すブロック図。
【図２】一般的なＣＣＤの駆動部のブロック図。
【図３】従来技術による位相調整回路のブロック図。
【図４】従来技術による位相調整回路のブロック図。
【図５】水平ＣＣＤの信号出力と各種パルスの関係を示
す波形図。
す波形図。
【図６】高速駆動時の水平ＣＣＤの信号出力と各種パル
スの関係を示す波形図。
スの関係を示す波形図。
【図７】本発明の一実施例を示すブロック図。
【図８】本発明の他の実施例を示すブロック図。
【図９】本発明の他の実施例を示すブロック図。
【図１０】本発明の他の実施例を示すブロック図。
【図１１】本発明の他の実施例を示すブロック図。
【図１２】本発明の他の実施例を示すブロック図。
１：ＣＣＤ、２：水平ＣＣＤ駆動回路、４：垂直ＣＣＤ
駆動回路、６：パルス発生器、７：水平転送パルス、
８：リセットパルス、１３：遅延回路、１４：水平パル
ス発生回路、１５〜１９：ゲート素子、２０，３１：選
択回路、２１：外部制御信号、２２〜２４，５４：アン
ドゲート、２５，５５：オアゲート、２６〜３０：遅延
ゲート、３４〜４２：３ステートバッファ、５６：ノッ
トゲート、５７：外部制御手段。
駆動回路、６：パルス発生器、７：水平転送パルス、
８：リセットパルス、１３：遅延回路、１４：水平パル
ス発生回路、１５〜１９：ゲート素子、２０，３１：選
択回路、２１：外部制御信号、２２〜２４，５４：アン
ドゲート、２５，５５：オアゲート、２６〜３０：遅延
ゲート、３４〜４２：３ステートバッファ、５６：ノッ
トゲート、５７：外部制御手段。
Claims (3)
- 【請求項１】 固体撮像装置の水平駆動回路に使用する
駆動パルスあるいは水平駆動周波数と同じ周波数で固体
撮像装置の周辺回路を制御するパルスを入力とし、論理
ＩＣ内の所定のゲート素子を直列に接続する手段を具備
し、該各ゲート素子に各々出力端子を設け、所定の該出
力端子を選択する回路を具備することによって構成され
たパルス出力回路を備えたことを特徴とする固体撮像装
置。 - 【請求項２】 請求項１において、上記論理ＩＣは、複
数の異なる種類の遅延量をもったゲートを具備し、直列
および並列に複数個の該ゲートを接続する回路を複数個
具備したことを特徴とする固体撮像装置。 - 【請求項３】 請求項１において、上記ゲート素子に、
３ステートバッファゲートを用い、これらを直列および
並列に縦横接続することでマトリックス状に配列構成
し、該縦横接続したゲート素子の内、駆動パルス信号が
通過しないゲート素子の出力をハイインピーダンスの状
態にする制御手段を有したことを特徴とする固体撮像装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12443096A JP3707748B2 (ja) | 1996-05-20 | 1996-05-20 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12443096A JP3707748B2 (ja) | 1996-05-20 | 1996-05-20 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312810A true JPH09312810A (ja) | 1997-12-02 |
| JP3707748B2 JP3707748B2 (ja) | 2005-10-19 |
Family
ID=14885300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12443096A Expired - Fee Related JP3707748B2 (ja) | 1996-05-20 | 1996-05-20 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3707748B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7522317B2 (en) | 2000-12-20 | 2009-04-21 | Seiko Epson Corporation | Image reading device |
| US7791658B2 (en) | 2004-10-11 | 2010-09-07 | Media Tek Singapore Pte Ltd. | Analog front end timing generator (AFE/TG) having a bit slice output mode |
| JP4643802B2 (ja) * | 2000-07-07 | 2011-03-02 | パナソニック株式会社 | 固体撮像素子の駆動装置 |
| JP2013092586A (ja) * | 2011-10-24 | 2013-05-16 | Ricoh Co Ltd | 電源装置及び画像形成装置 |
-
1996
- 1996-05-20 JP JP12443096A patent/JP3707748B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4643802B2 (ja) * | 2000-07-07 | 2011-03-02 | パナソニック株式会社 | 固体撮像素子の駆動装置 |
| US7522317B2 (en) | 2000-12-20 | 2009-04-21 | Seiko Epson Corporation | Image reading device |
| US7791658B2 (en) | 2004-10-11 | 2010-09-07 | Media Tek Singapore Pte Ltd. | Analog front end timing generator (AFE/TG) having a bit slice output mode |
| JP2013092586A (ja) * | 2011-10-24 | 2013-05-16 | Ricoh Co Ltd | 電源装置及び画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3707748B2 (ja) | 2005-10-19 |
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