KR20030036202A - 듀얼 모드 ｃｍｏｓ 집적 이미저 - Google Patents

Abstract

본 발명은 단일 IC 위에 형성된 CMOS 집적 이미저 시스템(17)에 관한 것으로서, 시스템은 복합 온칩 타이밍을 발생하고 동작을 위해 그 타이밍을 사용하는 온칩 로직(31)을 이용하여 동작하는 제1 동작 모드와 온칩 로직이 바이패스되고(29) 외부 타이밍(19) 시스템이 사용되는 제2 동작 모드를 가진다.

Description

듀얼 모드 ＣＭＯＳ 집적 이미저{DUAL-MODE CMOS INTEGRATED IMAGER}

이미징 시스템은 디지탈 데이터로서 스틸 이미지(정지 화상)를 포착하여 기억하는 비디오 카메라, 스캐너 또는 기타 장치로부터 구한 이미지(화상)를 수신하고, 그 이미지를 2 차원 장면을 나타내는 그래픽 이미지 또는 데이터로 변환한다. 디지탈 이미지는 소정의 높이 및 폭을 가진 장방형 어레이로 배열된 픽셀들로 구성된다. 각각의 픽셀은 하나 이상의 정보 비트로 구성되며, 정보 비트는 그 점(픽셀)에서 이미지의 밝기를 나타내며, RGB(적,녹,청) 트리플로서 부호화된 색정보를 포함하고 있다. 이미징 시스템은 많은 분야에서 광범위하게 응용된다.

종래 기술의 이미징 시스템을 설계하는데 있어서, 잡음을 최소화하여 이미지에 아주 가까운 출력을 발생하고, 디바이스의 전체 크기를 최소화한 시스템을 설계하기 위한 시도가 있었다. 또한, CMOS 또는 기타 저소비 전력의 로직 패밀리로 만들어진 제어 회로를 구비함으로써 시스템의 전체 소비 전력을 저감하기 위한 CMOS 기술과 호환 가능한 이미징 시스템을 만들기 위한 시도가 있었다. 예컨대,포섬(Fossum) 등의 미국 특허 제5,841,126호는 감광 소자와 동일한 기판 위에 제어 전자 부품이 집적된 이미징 시스템을 개시하고 있다. 포섬 등의 장치는 집적, 타이밍, A/D 변환과 같은, (감광 소자와 동일 기판 위에 집적되는)제어 시스템 소자에 의해 CMOS와 호환 가능하고 축소된 크기 및 저소비 전력을 가진다.

본 발명의 발명자는, 이미징 시스템을 사용하는 일부 유저는 이미지를 제어하기 위한 신호의 갯수를 줄인 단순화된 시스템을 원하고 있음을 알았다. 그러나, 다른 유저들은 그들 자신이 직접 이미징 시스템에 대한 타이밍을 제공하는 것을 선호하거나 혹은 사전에 클록 및 타이밍 제어된 외부 FPGA 또는 다른 장치와 호환 가능한 이미징 시스템을 원하고 있다. 따라서, 2 개의 상이한 타이밍 프로토콜 하에서 동작 가능한 이미징 디바이스(촬상 소자)를 생산하는 것이 바람직하다.

종래 기술에서, 특정 신호에 대해 다른 타이밍 프로토콜을 갖는 것은 공지되어 있다. 예컨대, 체슬리(Chesley) 등의 미국 특허 제5,394,541호, 맥케나(MacKenna) 등의 미국 특허 제5,495,594호, 라이트(Wright) 등의 미국 특허 제5,587,961호, 보그리(Vogley)의 미국 특허 제5,615,358호와 같은 많은 특허에서 판독 신호가 두개의 상이한 길이를 가지는 것을 개시하고 있다. 그러나 이들 특허는 이미징 디바이스 내에서 전체적으로 생성된 타이밍 시스템 또는 외부 타이밍 시스템 중 어느 하나를 이용하는 선택권을 유저가 갖게 하기 보다는 특정 타이밍 신호를 변경하는 것을 다루고 있다.

역사적으로, 이미징 시스템은 별개 구성 요소들의 어셈블리들로 되어 있었고 디지탈부와 아날로그부를 갖고 있었다. 제품의 최대 성능을 달성하고 타 제품과의차별화를 기하기 위해 개발자들은 아날로그부(예, 이미지 어레이, 신호 체인, A/D 변환기)를 제어하는 타이밍과 바이어스를 최적화하였다. 집적 시스템에 대해 유사한 엑세스를 가능하게 하는 어떤 값이 있다.

본 발명의 목적은 내부 타이밍 소자를 이용하는 제1 모드 또는 외부 타이밍 소자를 이용하는 제2 모드 중 어느 하나의 모드에서 동작 가능한 CMOS 집적 이미저 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 최종 사용 용도에서 이미저를 제어하는 데 필요한 신호의 갯수를 줄인 내부 타이밍 소자를 구비한 이미저 시스템을 제공하는 것이다.

본 발명은 단일칩 이미징 시스템에 관한 것으로서, 특히 온칩 생성된 타이밍 신호 또는 외부 소스에서 수신된 타이밍 신호와 함께 동작 가능한 이미징(촬상) 시스템에 관한 것이다.

도 1은 내부 및 외부 타이밍 옵션을 보여주는 본 발명의 전반적인 이미저 시스템의 블록도이다.

도 2는 본 발명의 이미저 시스템의 블록도이다.

도 3은 도 2의 이미저 시스템의 대안의 실시예의 블록도이다.

도 4는 제1 동작 모드에서 도 2의 이미저 시스템의 구성 블록도이다.

도 5는 제2 동작 모드에서 도 2의 이미저 시스템의 구성 블록도이다.

도 6은 도 2의 이미저 시스템의 이미지 센서 어레이의 블록도이다.

도 7은 제1 동작 모드에서 행(row) 판독 및 행(row) 블랭킹 동작의 시작 패턴의 타이밍도이다.

도 8a 및 도 8b는 짧은 제1 이미지 프레임을 도시하는 타이밍도이다.

도 9는 행 블랭킹 스트로브를 도시하는 타이밍도이다.

도 10은 행 판독 스트로브를 도시하는 타이밍도이다.

도 11은 행 판독 끝을 도시하는 타이밍도이다.

도 12는 프레임의 끝을 도시하는 타이밍도이다.

도 13은 도 2의 이미저 시스템에서 사용되는 픽셀 어레이의 전기적 개략도이다.

도 14는 도 13에 도시한 픽셀 어레이의 타이밍도이다.

상기 목적은 복합 온칩 타이밍(complex timing on-chip)을 발생하는 온칩 로직(on-chip logic)을 사용하는 CMOS 집적 이미저 시스템에 의해서 달성된다. 이미저 시스템은 온칩 타이밍 신호를 이용하여 동작하거나 온칩 타이밍 시스템을 바이패스하고 외부 타이밍 시스템을 사용하여 동작하는 시스템을 설정하기 위한 모드 신호를 비롯한 데이터, 어드레스 및 제어 신호를 수신하는 인터페이스를 가진다. 본 발명의 이미저는 시간 및 코스트를 줄이기 위해 손쉬운 인터페이스와 간단한 동작을 이용하여 고품질의 이미지를 제공한다. 본 발명은 또한 유저가 향상된 이미징을 위해 확장 동작 모드를 필요로 한다면 필드 프로그래머블 게이트 어레이(FPGA)에서 외부적으로 스캔 타이밍의 모든 형태를 제어하기 위한 옵션을 제공한다.

도 1에 있어서, 도 1에는 내부 및 외부 타이밍 옵션 둘다를 가진 본 발명의 이미저 시스템이 도시되고 있다. 이미저 시스템(17)은 복수의 레지스터(21), A/D(아날로그-디지탈) 변환 블록(23), 상관 이중 샘플링(CDS) 블록(25), 이미저어레이(27)를 구비한 이미저 포착 다이(15)를 포함하고 있다. 이미저 시스템(17)은 제어 타이밍 버스(35)에 대한 온칩 타이밍을 발생하는 내부 타이밍 발생기(31)를 구비하고 있다. 데이터 버스(37)는 데이터를 레지스터(21)에 공급한다. 제어 버스(31)에는 바이패스 멀티플렉서(29)가 접속되며 이 바이패스 멀티플렉서를 이용하여 타이밍 필드 프로그래머블 게이트 어레이(FPGA)로 구성 가능한 외부 타이밍 블록(19)을 이용하기 위해 내부 타이밍 발생기(31)를 바이패스한다. 외부 타이밍 블록(19)은 유저가 특정 타이밍 프로토콜을 필요로 할 때 이용된다. 이 경우, 외부 로직 블록(19)은 모든 디바이스의 핀을 이용하여 이미저 시스템(17)과 인터페이스되며, 이때 외부 타이밍 블록(19)은 모든 타이밍 및 제어 신호를 이미저 시스템(17)에 공급한다. 외부 타이밍 블록(19)은 유저가 정의하는 외부 타이밍 발생기 및 색복원 블록(41)을 포함하며, 메모리 및 DMA 인터페이스 블록(39)도 포함하고 있다. 이미저 시스템(17)은 모드 신호를 수신하는 2 개의 제어 라인(33)을 검사하여 2 개의 다른 타이밍 모드를 인식한다. 제어 라인(33)은 하나 또는 2 개의 제어 라인이 로직 레벨 "1" 값을 가진 신호를 수신하지 않으면 내부 타이밍을 이용하여 동작할 것이다. 핀들은 풀다운 저항을 구비하여 0 볼트의 전압에 접속되거나 연결되지 않으면 디바이스를 자동으로 내부 타이밍에 강제 연결시킨다.

도 2에 있어서, 도 2에는 이미저 시스템(17)의 상세 블록가 도시되고 있다. 이미저 시스템(17)은 데이터 포트(42), 어드레스 포트(43), 제어 포트(44)로 구성된 인터페이스를 가진다. 데이터 포트는 외부 데이터를 수신하며 그 데이터는 데이터 버스(37)에 공급된다. 어드레스 정보는 어드레스 포트(43)에서 수신되어 어드레스 버스(36)에 공급된다. 제어 신호는 제어 포트(44)에서 수신되어 제어 버스(35)에 공급된다. 아날로그 제어 신호는 아날로그 로직 블록(88)에 의해서 발생되어 데이터 버스(37), 어드레스 버스(36) 및 제어 버스(35)에 공급된다. 제어 버스 멀티플렉서(29)는 상기한 바와 같이 제어 버스(35)에 접속된다. 시스템이 외부 타이밍 모드에 있을 때, 제어 버스 멀티플렉서(29)를 사용하여 내부 타이밍 발생기를 바이패스한다. 제어 버스 멀티플렉서는 하나 이상의 제어 포트 라인 상의 신호들에 의해서 외부적으로 제어된다. 이미저 시스템(17)은 도 6에 상세히 도시되는 이미지 센서 어레이(27)를 포함하고 있다. 도 6과 관련하여, 이미지 센서 어레이(27)는 43%의 높은 물리적 필 팩터(high physical fill factor)를 가진 1283 ×480 장방형의 엑티브 픽셀의 픽셀 어레이이다. 고정된 패턴의 이미지 잡음을 발생하는 개개의 열 상관 이중 샘플링(CDS) 정정 회로로 수직 스트라이프 RGB 파스텔 컬러 필터가 이용된다. 이미지 센서 어레이의 X축(322) 상에는 하나의 다크(dark) 픽셀과 하나의 테스트 픽셀과 함께 1,283 개의 정규 픽셀이 있고, 이미지 센서 어레이의 Y축(321) 상에는 9 개의 다크(dark) 픽셀과 하나의 테스트 픽셀과 함께 480 개의 정규 픽셀이 있다. 적색 필터(365), 녹색 필터(367), 청색 필터(369)를 사용하여 픽셀들을 정의한다.

다시 도 2로 돌아가서, 이미지 센서 로직 블록(52)은 데이터 버스(37), 어드레스 버스(36), 제어 버스(35)로부터 신호들을 수신하여 행 어드레스 신호(49) 및 열 어드레스 신호(47)를 발생한다. 열 어드레스 신호(47)는 어드레스 워드를 부호화하고 이미지 센서 어레이(27)의 열 선택을 위해 출력을 래치하는 열 디코더(46)에 입력된다. 행 어드레스 신호(49)는 이미지 센서 어레이(27)의 행 선택을 위해 어드레스 워드를 부호화하는 행 디코더에 입력된다. 이미지 센서 로직 블록(52)에는 관심 영역 및 서브샘플링된 판독을 위해 행 및 열 어드레스 신호를 발생하는 카운터가 설치된다. 이미지 센서 로직 블록은 또한 스틸 및 뷰파인더 모드를 위해 각각의 행에 대한 리세트 및 선택 타이밍을 발생한다. 데이터 버스(37), 어드레스 버스(36), 제어 버스(35)에는 또한 마이크로제어기 및 메모리 인터페이스 로직 블록(50)이 접속된다. 인터페이스 로직은 어드레스를 부호화하고, 레지스터 어드레싱을 위해 코어 선택 신호를 발생하며, 전원 및 테스트 모드를 관리한다. 이미지 센서 어레이(27)는 광학 이미지를 색분리 아날로그 전기 출력 신호로 변환한다. 센서 어레이는 상기한 바와 같이 행 및 열로 디지탈 어드레스된다. 3 개의 아날로그 신호인 청(69), 녹(67), 적(65)이 아날로그 이득 및 오프셋 블록(60)에 공급된다. 아날로그 이득 및 오프셋 블록(60)은 3 개의 아날로그 채널에 대한 조절 가능한 오프셋 및 이득을 제공하며 아날로그 이득 및 오프셋 블록(60)의 출력은 아날로그 바이어스 라인(70)에 공급된다. 글로벌 아날로그 이득 블록(54)은 3 개의 아날로그 채널에 대한 글로벌 이득을 제공하고 바이어스 라인(70)에 출력을 발생한다. A/D 변환기(23)는 아날로그 신호를 디지탈 워드로 변환한다.

도 3와 관련하여, 도 3에는 본 발명의 대안의 실시예가 도시된다. 대안의 실시예에 있어서, 모든 아날로그 제어 신호는 외부 소스와 제어 포트를 통해 공급된다. 따라서, 도 2에 도시한 바와 같은 아날로그 로직 블록(88)은 이 실시예에서는 불필요하다.

도 4와 관련하여, 도 4에는 제1 동작 모드로 구성되는 이미저 시스템(215)이 도시되고 있다. 제1 동작 모드에서, 시스템 타이밍이 이미지 포착 다이(217)에서 생성된다. 이미저 시스템(215)은 이미지 포착 다이(217)를 포함하며 유저가 선택적을 제공하는 아날로그 제어 블록(288)을 포함할 수 있다. 이미지 포착 다이(217)는 아날로그 전압 및 접지 신호(220), 디지탈 전압 및 접지 신호(221), 패드 드라이버 전압 및 접지 신호(222)를 수신한다. 이미지 포착 다이는 신호 라인(254)을 경유하여 제어 버스(244)에 접속되고, 신호 라인(274)을 경유하여 어드레스 버스(243)에 접속된다. 아날로그 제어 블록(250)은 신호 라인(232,234,236,238)을 경유하여 이미지 포착 다이와 대화한다. 마이크로제어기(250)는 신호라인(251,252,253)을 경유하여 데이터 버스, 어드레스 버스, 제어 버스에 각각 접속되며, 레지스터 부하를 통해 시스템을 제어하고 판독하며 비동기 인터럽트를 통해 시스템을 제어하고 판독한다.

도 5와 관련하여, 도 5에는 제2 동작 모드로 구성되는 이미저 시스템(115)이 도시되고 있다. 제2 동작 모드에서, 시스템 타이밍은 DMA 제어부(173)를 수용하고 있는 FPGA/ASIC(171)을 포함하는 외부 타이밍 블록에 의해서 생성된다. 이미지 포착 다이는 라인(154)을 경유하여 제어 버스(144)에 접속되며 라인(176)을 경유하여 데이터 버스(142)에 접속된다. 신호 라인(123,124)은 이미지 포착 다이(117)와 DMA(173) 사이에서 신호를 공급하며 어드레스 신호는 라인(174)을 통해 어드레스 버스(143)에 공급된다. 그 외에 시스템(115)은 도 4를 참조하여 상기와 바와 동일한 방식으로 구성된다.

도 6과 관련하여, 이미저 시스템 신호의 인터페이스에는 각종 신호들이 입력된다. 라인(307)을 통해 아날로그, 디지탈, 패드 신호용 버스 전압 및 접지 신호가 공급된다. 데이터 포트(42)는 신호 라인(301)에서 10 비트 레지스터값을 수신한다. 어드레스 포트(43)는 신호 라인(302)에서 4 비트 레지스터 어드레스를 수신한다. 제어 포트(44)는 프레임 리세트, 행 리세트, 채널 변환, 칩선택, 열 인에이블, 프레임 동기, 라인 동기, 열 클램프, 행 선택, 픽셀 기준, 픽셀 샘플, 판독 및 기록 신호를 포함하는 복수의 제어 신호를 신호 라인(303)에서 수신한다. 제어 신호들 중 하나가 디바이스를 제1 또는 제2 동작 모드로 동작시킬 지를 선택하는 모드 선택 신호(333)이다. 신호 라인(305)은 픽셀 테스트 바이어스에 입력되고 신호 라인(306)은 아날로그 입력 및 아날로그 출력 신호이다.

이미저 시스템이 제1 동작 모드에 있는 경우, 온칩 타이밍이 생성된다. 도 7 내지 도 12와 관련하여 내부 타이밍이 도시되고 있다. 도 7에 있어서, 도 7에는 행 블랭킹 및 행 판독 동작에 대한 시작 패턴이 도시되고 있다. 행 블랭킹 동작에 의해 이미저는 CDS 블록을 통해 이미지의 전체행을 처리하며, 행 판독 동작에 의해 데이터 버스로부터 출력된 이미지가 처리된다. 도 7 내지 도 12에서, 다음과 같은 신호들이 도시되고 정의된다. 글로벌 세트(GS)(501) 신호는 레지스터를 디폴트값으로 설정하는 신호이다. 프레임 동기(nFS)(502) 신호는 프레임 판독을 나타내는 디지탈 출력 신호이다. 라인 동기(nLS)(503) 신호는 라인 판독을 나타내는 디지탈 출력 신호이다. 행 판독(ROW_R)(504) 신호는 행 판독 동작을 시작하는 디지탈 입력 신호이다. 행 블랭킹(ROW_B)(505) 신호는 행 블랭킹 프로세스를 시작하는 디지탈입력 신호이다. 긍정 응답(ACK)(506) 신호는 프로세스가 진행 중인지 여부를 나타내는 디지탈 출력 신호이다. 픽셀 동기(nPIX)(507) 신호는 픽셀 판독을 나타내는 디지탈 출력 신호이다. 칩선택(nCS)(508) 신호는 임의의 데이터가 특정 데이터 레지스터에서 출력되거나 출력되지 않게 한다. 기록(nWR)(509) 신호는 기록 사이클을 표시하는 디지탈 입력 신호이다. 판독(nRD)(510) 신호는 판독 사이클을 표시하는 디지탈 입력 신호이다. 또한 어드레스 레지스터(A)(511)와 데이터 입력 레지스터(D)(512)도 도시되고 있다. 어드레스 레지스터(511)는 4 비트 레지스터 입력을 수신하며 데이터 레지스터(512)는 10 비트 판독/기록 데이터값을 수신한다.

스틸 동작은 전자 하프 셔터(electronic half shutter)를 사용하여 달성되며 고속 노출용 외부 기계 셔터에 의해서 통상 증대될 것이다. 이미지 센서 로직 레지스터는 처음에 111111111로 설정되며 이미저는 프레임 리세트 입력(도시 안됨)을 하이로 스트로브하여 리세트한다. 노출 시간은 외부 제어하에 결정되고 유저가 요구하는 한 길게 또는 하나의 긍정 응답 사이클과 같이 짧게 결정될 수 있다. 노출 주기 후, 이미저는 이미지 센서 로직 레지스터에서 정의된 영역의 좌측 하단 모서리에서 시작하는 라인 단위로 판독된다. 행 블랭킹 라인(505)을 하이로 스트로브함으로써 이미저는 CDS 블록을 통해 이미지의 전체 행을 처리한다. 이 사이클이 완료되면, 이미저는 긍정 응답 신호(506)를 로우(low)로 드롭하고, 스트림 데이터 출력을 대기한다.

도 7에 도시한 바와 같이, 글로벌 세트 주기(520) 동안에 글로벌 세트 신호(501)는 레지스터를 디폴트값으로 설정한다. 다음에, 주기(521) 동안에, 기록신호(509)는 로우(low)로 진행하여 데이터 레지스터(512)에 기록된다. 기록 신호(509)가 하이로 복귀된 다음에, 칩선택 신호는 활성화되며(508), 행 블랭킹 신호(505)는 긍정 응답 신호(506)와 동일 시각에 활성화된다. 이것에 의해 상기한 바와 같이 행 블랭킹 프로세스(522)가 시작된다. 행 블랭킹 프로세스가 완료되면, 다음에 행 판독 프로세스(523)가 시작된다. 행 판독 신호(504)는 하이로 어서트되고 이미저는 nPIX(507) 신호의 하강 엣지에서 양호한 데이터임을 나타내는 2 개의 마스터 클록 사이클 마다 하나의 픽셀의 최대 속도로 데이터를 버스에 싣는다.

도 8a 및 도 8b와 관련하여, 동 도면에는 데이터의 짧은 제1 프레임에 대한 타이밍도가 도시되고 있다. 도 8a의 제1 부분은 행 블랭킹 및 행 판독 사이클의 시작 시 신호를 기술하는 도 7을 참조하여 상기한 바와 같다. 마스터 클록 사이클의 1/2에서 행(row)에서 최종 픽셀에 대한 nPIX 신호(507)의 최종 하강 엣지 다음에, 이미저는 또한 라인 동기를 나타내는 라인 동기 신호(503)를 드롭한다. 행 블랭킹 신호(505)를 스트로브함으로써 제2 행(row)이 판독되고 온 된다. 판독된 최종 라인 다음에, 이미저는 또한 프레임 동기를 표시하는 라인 동기 신호(503)와 동시에 프레임 동기 신호(502)를 로우(low)로 드롭한다. 도 8a에서 주기(524)와 관련한 프로세스가 도시되고 있다. 다음에 도 8b와 관련하여 주기(525)에서 행 판독 및 행 블랭킹은 모든 라인에 대해서 반복하고 프레임 동기 신호(nFS)(502)는 이 프로세스가 완료되면 하강한다.

비록 기계 셔터가 이미지의 판독을 시작한 후 직접적인 노출을 방지하기 위해 사용될 수 있을지라도, 픽셀들은 계속해서 다크 전류(dark current)를 집적한다. 일단 셔터가 닫히면 판독 주기는 화상의 밝기 계조가 떨어지지 않도록 노출 시간이 가능한 한 짧게 유지되어야 한다. 이것이 시스템 또는 전송 채널의 제한 사항으로 인해 가능하지 않다면, 이를 보정하기 위한 단순 알고리즘이 구현 가능하다. 다음의 프레임 노출은 프레임 리세트 신호를 스트로브함으로써 재개된다. 이어지는 이미지의 프레임은 리세트 및 판독점이 이미저 주변을 스므스하게 감쌀 때 완전한 유효 데이터를 포함할 것이다. 노출 레지스터에 프로그램된 노출량에 의해 대기 시간이 정해진 다음에, 실제 이미지 데이터는 출력에서 이용 가능하다. 데이터를 수신하기 위해 유저는 행 블랭킹 신호가 각각의 행에 대해 긍정 응답된 후 행 판독 신호를 스트로브하고 픽셀(nPIX)(507) 신호의 하강 엣지에서 데이터를 래치한다. 유저는 데이터가 축소되지 않도록 다음의 행 블랭킹 스트로브를 인가하기 전에 행의 최종 픽셀이 출력되도록 충분히 조기에 행 판독 신호를 스트로브한다.

도 9는 행 블랭킹 프로세스(522)의 개시의 상세도이다. 부가 신호인 마스터 클록 신호(515)가 도시되고 있다. 도시된 바와 같이, 칩선택 신호(508)는 마스터 클록의 상승 엣지에서 시작된다. 시작 좌표는 내부 시작 레지스터 내에 로드되고 메인 카운터는 내부 시작 레지스터의 내용으로 리세스트된다. 칩선택 신호(508)의 하강 엣지에서, 레지스터와 카운터간의 전송이 트리거된다. 다음에 긍정 응답 신호(506)는 행 블랭킹 프로세스를 시작할 수 있음을 나타내기 위해 로우(low)로 드롭하고, 행(row) 블랭킹 신호(505)는 하이로 진행하고 다음에 행 블랭킹 절차를 시작하기 위해 로우로 진행한다. 긍정 응답 신호가 하이로 진행하면, 이것은 내부 시작 머신이 행 블랭킹의 최종 동작을 완료하였음을 표시하는 것이다.

도 10과 관련하여, 도 10에는 행 판독 스트로브(523)가 도시되고 있다. 긍정 응답 신호(506)는 다시 스트로브되어 행 판독을 시작하였음을 표시하고 행 판독 신호(504)가 스트로브되어 행 판독 프로세스를 시작한다. 프레임 동기 및 라인 동기 신호는 행 판독 프로세스가 시작될 때 하이로 진행한다. nPIX(507) 신호가 활성화되면, 데이터는 적 픽셀, 녹 픽셀, 청 픽셀의 형태로 도시된 데이터 레지스터에서 판독된다.

도 11과 관련하여, 도 11에는 다음 행 블랭킹 주기(525)의 시작 및 행 판독의 끝이 도시되고 있다. 행의 최종 픽셀이 판독되면, 라인 동기 신호(503)는 로우로 진행하고 행 판독을 종료한다. 다음에 긍정 응답 신호(506)는 로우로 진행한다. 다음의 행 블랭킹 주기를 시작하기 위해, 긍정 응답 신호는 하이로 진행하고, 행 블랭킹 신호는 또한 하이로 진행한다. 도 12와 관련하여, 프레임(530)의 끝에서, 프레임 동기 및 라인 동기 신호(502,503)는 둘다 프레임을 종료하기 위해 로우로 진행한다.

도 13 및 도 14와 관련하여, 동 도면에는 본 발명의 이미지 센서에서 사용된 픽셀 어레이(900)가 도시되고 있다. 픽셀 어레이는 종래 기술에서 공지된 픽셀 어레이 형태일 수 있다. 본 발명에서 사용되는 픽셀 어레이(900)는 3 트랜지스터 전압 모드 포토다이오드 설계이다. 픽셀은 전압 리세트 바이어스 라인(901)에 연결된 드레인 단자와 리세트 신호(Trst)를 수신하는 게이트 단자를 가진 리세트 트랜지스터(902)에 접속된다. 포토다이오드(907)는 접지에 접속된 애노드와 리세트 트랜지스터(902)의 소스 단자에 접속된 캐소드를 가진다. 버퍼 트랜지스터(903)는 리세트바이어스라인(901)에 접속된 드레인 단자와 포토다이오드(907)의 캐소드에 접속된 게이트 단자를 가진다. 선택 트랜지스터(904)는 버퍼 트랜지스터(903)의 소스 단자에 접속된 소스 단자를 가지며 그의 게이트 단자에서 선택 신호 TSEL를 수신한다. 선택 트랜지스터(904)의 드레인 단자는 출력 전압 라인(909)에 접속된다. 전압 출력 라인(VOUT)(909)은 전류원(908)에 접속되고 열 상관 이중 샘플링(CDS) 회로(905)와 열 디코더(906)를 포함하고 있다.

도 14는 선택 신호(941), 리세트 신호(942), 포토다이오드(943), 출력 전압(944)에 대한 타이밍도이다. 픽셀을 초기화하기 위해 각각의 행에 걸쳐서 다른 트랜지스터와 공통인 리세트 트랜지스터(902)는 턴온되고 포토다이오드 활성 영역을 전압 리세트 바이어스 라인(901)의 전위까지 차지한다. 리세트 트랜지스터(902)가 턴오프되어 집적 사이클(930)을 시작하면, 포토다이오드(907)는 고유 커패시터를 방전하기 시작하며 합성 전압 레벨이 버퍼 트랜지스터(903) 내지 행 선택 트랜지스터(904)에 의해 버퍼된다. 집적 사이클을 완료한 후, 행 선택 트랜지스터(904)는 선택 신호(941)의 활성화에 의해서 턴온된다. 선택 트랜지스터는 행에 걸쳐서 다른 선택 트랜지스터와 공통이다. 선택 트랜지스터(904)가 턴온되면, 픽셀 전압은 열 판독 버스(909)에 공급된다. 포토다이오드는 여전히 조명되고 있으면 계속해서 집적되거나 또 다른 노출 주기에 대비하여 트랜지스터(902)를 리세트하기 위해 리세트 신호(TRST)를 활성화하여 다시 리세트할 때까지 계속해서 집적된다. 리세트 후, 판독 사이클(932)이 시작되고 전압은 출력 전압 라인(909)의 각각의 열에서 판독된다.

본 발명의 이미저 시스템은 시간 및 코스트를 줄이기 위해 손쉬운 인터페이스와 간단한 동작을 이용하여 고품질의 이미지를 제공하고 있다. 본 발명은 또한 유저가 향상된 이미징을 위해 확장 동작 모드를 필요로 한다면 필드 프로그래머블 게이트 어레이(FPGA)에서 외부적으로 스캔 타이밍의 모든 형태를 제어하기 위한 옵션을 제공할 수 있다.

Claims (9)

1. 이미지의 포착, 기억 및 데이터 변환을 포함하는 이미징 사이클을 실행하는 개선된 COMS 집적 이미저 시스템으로서, 상기 시스템은 적어도 하나의 제어 영역이 있는 픽셀 영역의 어레이를 가지며, 상기

   픽셀 영역은 복수의 광수집 소자를 포함하며, 각각의 광수집 소자는 수광하여 집적 주기 동안에 수신된 광량를 나타내는 전자 정보량을 저장하며, 상기 제어 영역은 내부 타이밍 소자를 갖는 개선된 CMOS 집적 이미저에서,

   복수의 데이터, 어드레스, 제어 신호를 수신하는 인터페이스를 구비하며, 상기 인터페이스는 제1 동작 모드 또는 제2 동작 모드 중 하나의 동작 모드에서 상기 시스템을 설정하기 위한 모드 신호를 수신하며, 상기 제1 동작 모드는 상기 시스템의 타이밍 동작을 제어하기 위해 내부 타이밍 소자를 사용하며, 상기 제2 동작 모드는 상기 시스템의 타이밍 동작을 제어하기 위해 내부 타이밍 소자를 바이패스하고, 상기 시스템은 상기 이미징 사이클에 걸쳐서 상기 제1 동작 모드 및 제2 동작 모드 중 하나로 설정 유지되는 것을 특징으로 하는 개선된 COMS 집적 이미저 시스템.
2. 제1항에 있어서, 상기 제어 영역은 상기 인터페이스에 전기적으로 접속된 데이터 버스, 어드레스 버스, 제어 버스를 포함하며, 상기 제어 버스에 접속된 바이패스 멀티플렉서를 더 포함하고, 상기 멀티플렉서는 제1 모드 신호의 수신 시 상기제어 버스에 상기 내부 타이밍 소자를 상호 접속하도록 동작하며, 제2 모드 신호의 수신 시 상기 내부 제어 소자를 바이패스하도록 동작하는 것인 개선된 COMS 집적 이미저 시스템.
3. 제1항에 있어서, 상기 시스템이 제2 동작 모드에서 동작할 때 외부 타이밍 소자로부터 타이밍 신호를 수신하는 수단을 더 포함하는 것인 개선된 COMS 집적 이미저 시스템.
4. 제3항에 있어서, 상기 외부 타이밍 소자는 외부 타이밍 발생기와 색복원 블록을 포함하는 것인 개선된 COMS 집적 이미저 시스템.
5. 제3항에 있어서, 상기 외부 타이밍 블록은 메모리와 DMA 인터페이스 블록을 포함하는 것인 개선된 COMS 집적 이미저 시스템.
6. 제1항에 있어서, 상기 이미저는 상기 인터페이스가 상기 모드 신호를 수신하도록 접속되지 않는 경우 상기 제1 동작 모드에서 동작하는 것인 개선된 COMS 집적 이미저 시스템.
7. CMOS 집적 이미저의 타이밍 선택기로서,

   CMOS 집적 이미저와 결합되며 상기 집적 이미저와 함께 클록 회로를 동작시키기 위한 표준 타이밍 신호를 공급하는 온보드 타이밍 수단과,

   유저가 설정한 신호를 발생하는 상기 CMOS 집적 이미저에 전기적으로 접속되며 커스터마이즈 이미저 동작을 위해 유저 정의의 타이밍 신호를 설정하는 아웃보드 로직 회로와,

   상기 온보드 타이밍 수단을 이용한 제1 동작 모드 또는 아웃보드 로직 회로를 이용한 제2 동작 모드의 선택을 가능하게 하는 유저 인터페이스를 포함하며, 상기 선택된 동작 모드는 적어도 하나의 완전 이미징 사이클 동안 사용되는 것인 타이밍 선택기.
8. 제7항에 있어서, 상기 아웃보드 로직 회로는 상기 클록 회로를 바이패스하는 클록 신호를 발생하는 수단을 구비하는 것인 타이밍 선택기.
9. 제7항에 있어서, 상기 아웃보드 로직 회로는 상기 클록 회로를 이용하여 클록 신호를 발생하는 수단을 구비하는 것인 타이밍 선택기.