JP2003535511A

JP2003535511A - デュアルモードｃｍｏｓ集積化イメージャ

Info

Publication number: JP2003535511A
Application number: JP2001588229A
Authority: JP
Inventors: マクグラス，アール・ダニエル; クラーク，ビンセント・エス; ロックニー，ベネット・エイチ; ダーリワル，スリンダージット
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 2000-06-01
Filing date: 2001-06-01
Publication date: 2003-11-25
Also published as: EP1293090A1; CA2410537A1; KR20030036202A; WO2001093566A1; NO20025751L; US20020074481A1; AU2001265324A1; CN1444825A; WO2001093566B1; NO20025751D0

Abstract

(57)【要約】単一ＩＣ上に形成されるＣＭＯＳ集積化イメージャシステム（１７）であって、第１のモードを有し、第１のモードでは、システムは、オンチップ論理（３１）を用いて複合タイミングをオンチップで生成し、そのタイミングを動作のために用い、さらに、第２の動作モードを有し、第２の動作モードでは、オンチップ論理は迂回され（２９）、外部タイミング（１９）システムを用いる。

Description

【発明の詳細な説明】

【０００１】

【技術分野】

この発明は、単一チップ画像化システムに関し、より特定的には、チップ上で
生成されるタイミング信号によってまたは外部ソースから受けるタイミング信号
によって動作可能な画像化システムに関する。

【０００２】

【背景技術】

画像化システムは、静止画像をデジタルデータとして捕捉および記憶し、その
画像を二次元場面を表わすグラフィック画像またはデータに変換するビデオカメ
ラ、スキャナまたはその他の装置から得られる画像を受ける。デジタル画像は、
ある高さおよび幅を有する矩形のアレイに配置される画素からなる。各画素は、
その点での画像の輝度を表わしかつ、場合によっては、ＲＧＢ（赤、緑、青）の
３色でエンコードされる色情報を含む１ビット以上の情報からなり得る。画像化
システムは多くの分野で多様な用途を有する。

【０００３】先行技術の画像化システムを設計する場合、ノイズを最小化し、それにより画
像に忠実に従う出力を発生しかつ、装置の全体的な大きさを最小化するシステム
を設計する試みがなされてきた。さらに、ＣＭＯＳまたは何らかの他の低電力放
散論理ファミリから作製される制御回路構成を有し得ることによりシステムで放
散される全体的な電力を減じるため、ＣＭＯＳ技術と両立する画像化システムを
作製する試みがなされてきた。たとえば、フォッサムら（Fossum et al.）に対
する米国特許第５，８４１，１２６号は、コントローラエレクトロニクスが感光
素子と同じ基板の上に集積される画像化システムを開示する。フォッサムらの装
置は、ＣＭＯＳと両立するとともに、感光素子と同じ基板上に集積される、集積
、タイミング、Ａ／Ｄ変換などの制御システム素子により、大きさおよび電力放
散が減じられている。

【０００４】本発明の発明者は、画像を制御するのに必要な信号の数を低減した、単純化さ
れたシステムを有するという、画像化システムのあるユーザによる必要性を認め
た。しかしながら、他のユーザは、画像化システムに彼ら自身のタイミングを与
えることをより好んだり、または、画像化システムが、クロックおよびタイミン
グ制御を既に含む外部ＦＰＧＡもしくはその他のデバイスと両立することを必要
とする。したがって、２つの異なるタイミングプロトコル下で動作可能な画像化
装置を生産することが望ましい。

【０００５】先行技術では、特定の信号に対して異なるタイミングプロトコルを有すること
が公知である。たとえば、チェスリーら（Chesley et al.）に対する米国特許第
５，３９４，５４１号；マッケンナら（MacKenna et al.）に対する第５，４９
５，５９４号；ライトら（Wright et al.）に対する第５，５８７，９６１号；
およびヴォグリー（Vogley）に対する第５，６１５，３５８号などの多くの特許
が、２つの異なる長さの読出信号を有することを開示している。しかしながら、
これらの特許が扱っているのは、外部タイミングシステムまたは画像化装置内で
すべて生成されるタイミングシステムのいずれかを用いるという選択肢をユーザ
に与えるよりもむしろ、特定のタイミング信号を変更することである。

【０００６】歴史的に、画像化システムは別個の構成要素のアセンブリであり、デジタル部
およびアナログ部を有していた。最大限の性能を達成するためおよびそれらの製
品を差別化するため、開発者は、（たとえばイメージアレイ、信号チェーン、ア
ナログ−デジタル変換器などの）アナログ部を制御するタイミングおよびバイア
スを最適化してきた。集積化されたシステムに対して同じアクセスを可能にする
ことに価値が存在する。

【０００７】この発明の目的は、内部タイミング素子を用いる第１のモードまたは外部タイ
ミング素子を用いる第２のモードのいずれかで動作可能なＣＭＯＳ集積化イメー
ジャシステムを提供することである。

【０００８】この発明のさらなる目的は、エンドユーズ用途においてイメージャを制御する
のに必要な信号の数を低減する、内部タイミング素子を有するイメージャシステ
ムを提供することである。

【０００９】

【発明の概要】

上記目的は、オンチップで複合タイミングを生成するオンチップ論理を用いる
ＣＭＯＳ集積化イメージャシステムによって満たされる。イメージャシステムは
、オンチップタイミングシステムを用いて動作するかまたは、オンチップタイミ
ングシステムを迂回して、外部タイミングシステムを用いて動作するかのいずれ
かにシステムをセットするためのモード信号を含む、データ、アドレスおよび制
御信号を受けるためのインターフェイスを有する。時間およびコストを削減する
ため、この発明のイメージャは、容易なインターフェイスおよび単純な動作を用
いて高品質な画像を提供する。この発明はまた、高度な画像化のためにユーザが
動作モードを拡張する必要がある場合、外部からＦＰＧＡでスキャンタイミング
のあらゆる局面を制御するというオプションもユーザに与える。

【００１０】

【詳細な説明】

図１を参照して、この発明のイメージャシステムは、内部および外部タイミン
グオプションの両者を有して示される。イメージャシステム１７は、複数のレジ
スタ２１、アナログ−デジタル変換ブロック２３、相関二重サンプリング（ＣＤ
Ｓ）ブロック２５およびイメージャアレイ２７を有するイメージャ獲得ダイ（im
ager acquisition die）１５を含む。イメージャシステム１７は、制御タイミン
グバス３５にオンチップでタイミングを生成するための内部タイミング発生器３
１を有する。データバス３７はデータをレジスタ２１に与える。バイパスマルチ
プレクサ２９は制御バス３５に接続され、内部タイミング発生器３１を迂回して
外部タイミングブロック１９を用いるのに使用される。なお、外部タイミングブ
ロックはタイミングフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含み
得る。ユーザが特別なタイミングプロトコルを必要とする場合に外部タイミング
ブロック１９を用いる。この場合、外部論理ブロック１９は、すべてのデバイス
ピンを用いてイメージャ１７とインターフェイスし、次に、外部タイミングブロ
ック１９は、すべてのタイミングおよび制御信号をイメージャ１７に与える。外
部論理ブロック１９は、ユーザが規定する外部タイミング発生器および色復原ブ
ロック４１を含み、メモリおよびＤＭＡインターフェイスブロック３９も含む。
イメージャ１７は、モード信号を受ける２つの制御線３３の検査によって２つの
異なるタイミングモードを認識する。制御線３３は検査され、制御線のうち１つ
または両者が論理レベル“１”の値を有する信号を受けなければ、内部タイミン
グを用いて動作する。ピンは内部プルダウン抵抗を有し、未接続のままであった
りまたは０ボルトの電圧に繋がれたりする場合は、自動的にデバイスを強制的に
内部タイミングに合わせる。

【００１１】図２を参照して、イメージャシステム１７の詳細ブロック図が示される。イメ
ージャシステム１７は、データポート４２と、アドレスポート４３と、制御ポー
ト４４とからなるインターフェイスを有する。データポートは外部データを受け
、データはデータバス３７に与えられる。アドレス情報はアドレスポート４３で
受けられ、アドレスバス３６に与えられる。制御信号は制御ポート４４で受けら
れ、制御バス３５に与えられる。アナログ制御信号はアナログ制御ブロック８８
によって生成され、データ３７、アドレス３６および制御３５バスに与えられる
。制御バスマルチプレクサ２９は、上述のように制御バス３５に接続される。シ
ステムが外部タイミングモードにあるとき、制御バスマルチプレクサ２９を用い
て内部タイミング発生器を迂回する。制御バスマルチプレクサは、１つ以上の制
御ポート線上の信号によって外部から制御される。イメージャシステム１７は画
像センサアレイ２７を含み、これは、図６により詳細に示される。図６を参照し
て、画像センサアレイ２７は、１２８３×４８０の矩形の活性した画素の画素ア
レイであり、（マイクロレンズにより）４３％の高い物理的フィルファクタを有
する。縦縞ＲＧＢパステルカラーフィルタが個々の列相関二重サンプリング（Ｃ
ＤＳ）相関回路に用いられ、低レベルの固定パターン画像ノイズを生じる。Ｘ軸
３２２上には１，２８３個の通常の画素、２１個の暗画素および１個のテスト画
素が存在し、一方、画像センサアレイのＹ軸３２１上には、４８０個の通常の画
素、９個の暗画素および１個のテスト画素が存在する。赤３６５、緑３６７およ
び青３６９カラーフィルタを用いて画素を規定する。

【００１２】図２に戻って、画像センサ論理ブロック５２は、データ３７、アドレス３６お
よび制御３５バスから信号を受け、行アドレス４９および列アドレス４７信号を
発生する。列アドレス信号４７は列デコーダ４６に入力され、列デコーダは、ア
ドレスワードおよびラッチ出力をデコードして画像センサアレイ２７列選択を行
なう。行アドレス信号４９は行デコーダに入力され、行デコーダは、アドレスワ
ードをデコードして画像センサアレイ２７行選択を行なう。画像センサ論理ブロ
ック５２は、関心のある領域およびサブサンプリングされる読出のために、行お
よび列アドレス信号を生成するためのカウンタを設ける。これは、静止およびフ
ァインダモードのため、各行ごとにリセットおよび選択タイミングも生成する。
マイクロコントローラおよびメモリインターフェイス論理ブロック５０も、デー
タ３７、アドレス３６および制御３５バスに接続される。インターフェイス論理
はアドレスをデコードし、コア選択信号を生成してレジスタのアドレス指定を行
ないかつ、電力およびテストモードの管理も行なう。画像センサアレイ２７は、
光学的画像を、色分解されたアナログ電気出力信号に変換する。センサアレイは
、上述のように、行および列単位でデジタルにアドレス指定される。３つのアナ
ログ信号、すなわち、青６９、緑６７および赤６５は、アナログ利得およびオフ
セットブロック６０に与えられる。アナログ利得およびオフセットブロック６０
は、３つのアナログチャネルに調節可能なオフセットおよび利得を与え、アナロ
グ利得およびオフセットブロック６０の出力はアナログバイアス線７０に与えら
れる。グローバルアナログ利得ブロック５４は３つのアナログチャネルにグロー
バル利得を与え、バイアス線７０上に出力を発生する。Ａ／Ｄ変換器２３はアナ
ログ信号をデジタルワードに変換する。

【００１３】図３を参照して、この発明の代替的な実施例が示される。代替的な実施例では
、すべてのアナログ制御信号は制御ポートを通して外部ソースから与えられる。
したがって、図２に示されるように、アナログ論理ブロック８８はこの実施例で
は不要である。

【００１４】図４を参照して、第１の動作モードで構成されてイメージャシステム２１５が
示される。第１の動作モードでは、システムタイミングは画像獲得ダイ２１７上
で生成される。システム２１５は画像獲得ダイ２１７を含み、ユーザがオプショ
ンで設けるアナログ制御ブロック２８８を含んでもよい。画像獲得ダイ２１７は
、アナログ電圧および接地信号２２０、デジタル電圧および接地信号２２１なら
びにパッドドライバ電圧および接地信号２２２を受ける。画像獲得ダイは、信号
線２５４を介して制御バス２４４へおよび、信号線２７５を介してデータバス２
４２へおよび、信号線２７４を介してアドレスバス２４３へ、接続される。アナ
ログ制御ブロック２８８は、信号線２３２、２３４、２３６および２３８を介し
て画像獲得ダイと相互作用する。マイクロコントローラ２５０は、それぞれ信号
線２５１、２５２、２５３を介してデータ、アドレスおよび制御バスに接続され
、レジスタロードおよび読出を通してならびに非同期割込を通してシステム制御
を行なう。

【００１５】図５を参照して、第２の動作モードで構成されてイメージャシステム１１５が
示される。第２の動作モードでは、システムタイミングは、ＤＭＡ制御１７３を
含むＦＰＧＡ／ＡＳＩＣ１７１を含む外部タイミングブロックによって生成され
る。画像獲得ダイは、線１５４を介して制御バス１４４へならびに、線１７６お
よび１７５を介してデータバス１４２に接続される。信号線１２３および１２４
は画像獲得ダイ１１７とＤＭＡ１７３との間で信号を与え、アドレス信号は、線
１７４を介してアドレスバス１４３に与えられる。それ以外は、システム１１５
は、図４を参照して上述されたのと同じ態様で構成される。

【００１６】図６を参照して、イメージャシステム信号のインターフェイスにさまざまな信
号が入力される。線３０７は、アナログ、デジタルおよびパッド信号にバス電圧
および接地信号を与える。データポート４２は、信号線３０１上に１０ビットレ
ジスタ値を受ける。アドレスポート４３は、信号線３０２上に４ビットレジスタ
アドレスを受ける。制御ポート４４は、フレームリセット、行リセット、チャネ
ル変換、チップ選択、列イネーブル、フレーム同期、線同期、列クランプ、行選
択、画素参照、画素サンプリング並びに読出および書込信号を含む複数の制御信
号を信号線３０３上で受ける。制御信号のうち１つは、装置が第１の動作モード
で動作するかまたは第２の動作モードで動作するかを選択するモード選択信号３
３３である。信号線３０５は画素テストバイアスへの入力であり、信号線３０６
はアナログインおよびアナログアウト信号である。

【００１７】イメージャシステムが第１の動作モードにある場合、タイミングはチップ上で
生成される。内部タイミングは図７−１２を参照して示される。図７から始めて
、行ブランキングおよび行読出動作についてスタートパターンが示される。行ブ
ランキング動作により、イメージャはＣＤＳブロックを通して完全な画像の行を
処理し、一方、行読出動作は画像を処理してデータバスに送る。図７−１２の各
々に以下の信号が示され、以下のように規定される。グローバルセット（ＧＳ）
５０１は、レジスタをデフォルト値にセットする信号である。フレーム同期（ｎ
ＦＳ）５０２は、フレーム読出を示すデジタル出力信号である。線同期（ｎＬＳ
）５０３は、線読出を示すデジタル出力信号である。行読出（ＲＯＷ＿Ｒ）５０
４は、行読出動作を開始するデジタル入力信号である。行ブランキング（ＲＯＷ
＿Ｂ）５０５は、行ブランキングプロセスを開始するデジタル入力信号である。
肯定応答（acknowledge）信号（ＡＣＫ）５０６は、プロセスがビジーであるか
否かを示すデジタル出力信号である。画素同期（ｎＰＩＸ）５０７信号は、画素
読出を示すデジタル出力である。チップ選択信号（ｎＣＳ）５０８は、データが
特定のデータレジスタに出力されるのを許すかまたはそれを妨げる。書込信号（
ｎＷＲ）５０９は、書込サイクルを示すデジタル入力である。読出信号（ｎＲＤ
）５１０は、読出サイクルを示すデジタル入力信号である。アドレスレジスタ（
Ａ）５１１およびデータ入力レジスタ（Ｄ）５１２も示される。アドレスレジス
タ５１１は４ビットレジスタ入力を受け、データレジスタ５１２は１０ビットの
読出／書込データ値を受ける。

【００１８】電子ハーフシャッタを用いて静止動作が達成され、高速露光については通常は
、外部メカニカルシャッタで補われる。画像センサ論理レジスタは、まず、１１
１１１１１１１にセットされ、イメージャは、フレームリセット入力（図示せず
）をハイにストローブすることによってリセットされる。露光時間は外部制御下
で定められ、１肯定応答（acknowledgement）サイクルと同じくらい短くてもま
たはユーザが必要とするだけ長くてもよい。露光期間の後、イメージャは、画像
センサ論理レジスタに規定される区域の左下角から線ごとに読出される。行ブラ
ンキング線５０５をハイにストローブすることにより、イメージャは、ＣＤＳブ
ロックを通して画像の完全な行を処理する。このサイクルが完了すると、イメー
ジャは肯定応答信号５０６をロウに落とし、データをストリームする準備ができ
る。

【００１９】図７に示されるように、グローバルセット期間５２０の間に、グローバルセッ
ト信号５０１はレジスタをデフォルト値にセットする。次に、期間５２１の間に
、書込信号５０９がローになってデータレジスタ５１２に書込む。書込信号５０
９がハイに戻った後、チップ選択信号は活性化され５０８、行ブランキング信号
５０５は肯定応答信号５０６と同時に活性化される。上述のように、これにより
行ブランキングプロセス５２２が始まる。行ブランキングプロセスが完了すると
、行読出プロセス５２３が始まる。行読出信号５０４がハイにアサートされ、イ
メージャは、２マスタクロックサイクルごとに１画素の最大速度でバス上にデー
タを置くが、これが（ｎＰＩＸ）５０７信号の立下がりエッジ上の良好なデータ
を示す。

【００２０】図８Ａおよび図８Ｂを参照して、短い第１のデータフレームのタイミング図が
示される。図８Ａの初めの部分は図７を参照して上述されたのと同じであり、こ
れは、行ブランキングおよび行読出サイクルの開始時の信号を示す。マスタクロ
ックサイクルの半分で、行の中の最後の画素のｎＰＩＸ信号５０７の最後の立下
がりエッジの後、イメージャは、線同期信号５０３も落として線同期を指示する
。行ブランキング信号５０５を再びストローブすることにより、第２の行以下が
読出される。最後の線が読出された後、イメージャは、線同期信号５０３と一致
してフレーム同期信号５０２もローに落とし、フレーム同期を指示する。このプ
ロセスは、図８Ａの期間５２４について示される。次に、図８Ｂを参照して、期
間５２５で、行読出および行ブランキングがすべての線に対して繰返され、次に
、フレーム同期信号（ｎＦＳ）５０２は、このプロセスが完了したときに立下が
る。

【００２１】メカニカルシャッタを用いて、画像の読出が始まった後の直接露光を防止して
もよいが、画素は暗電流を集積し続ける。したがって、一旦シャッタを閉じると
、輝度勾配が画像より下がるのを回避するため、露光時間に対して読出期間をで
きるだけ短く保つ必要がある。システムまたは伝送チャネルの制約によりこれが
不可能な場合、単純なアルゴリズムを実現してこれを補正することができる。フ
レームリセット信号をストローブすることにより、次のフレーム露光を再開する
。その後の画像フレームは完全な有効データを含む。というのも、リセットおよ
び読出点はイメージャを滑らかに囲む（smoothly wrap around）からである。露
光レジスタにプログラムされる露光量によって待ち時間が定められた後、出力で
実際の画像データを入手可能である。データを受けるため、ユーザは、行ブラン
キング信号が各行ごとに肯定応答された後に行読出信号をストローブし、画素信
号（ｎＰＩＸ）５０７の立下がりエッジ上でデータをラッチする。行の中の最後
の画素が次の行ブランキングストローブが適用される前に出力されてデータを縮
小してしまうのを避けるため、ユーザは行読出信号を十分に早期にストローブし
なければならない。

【００２２】図９は、行ブランキングプロセス５２２の開始の詳細図を示す。さらなる信号
、すなわちマスタクロック信号５１５が示される。示されるように、チップ選択
信号５０８は、マスタクロックの立上がりエッジ上で開始される。開始座標は内
部スタートレジスタにロードされ、メインカウンタが内部スタートレジスタの内
容にリセットされる。チップ選択信号５０８の立下がりエッジで、これはレジス
タからカウンタへの転送をトリガする。次に肯定応答信号５０６はローに下がり
、行ブランキングプロセスが開始可能であることを示し、行ブランキング信号５
０５がハイになり、次にローになって行ブランキング手順を開始する。肯定応答
信号がハイになると、これは、内部スタートマシンが行ブランキングの最後の動
作を終えたことを示す。

【００２３】図１０を参照して、行読出ストローブ５２３が示される。肯定応答信号５０６
が再びストローブされて、行読出が開始可能であることを示し、行読出信号５０
４がストローブされて行読出プロセスを開始する。フレーム同期および線同期信
号は、行読出プロセスが開始するとハイになる。ｎＰＩＸ信号５０７が活性化さ
れると、データがデータレジスタに読出され、赤の画素、緑の画素および青の画
素の形態にあるように示される。

【００２４】図１１を参照して、行読出の終わりおよび次の行ブランキング期間５２５の始
まりが示される。行の中の最後の画素を読出すと、線同期信号５０３がローにな
り、行読出を終了する。次に肯定応答信号５０６がローになる。次の行ブランキ
ング期間を開始させるには、肯定応答信号がハイになり、次に、行ブランキング
信号もハイになる。図１２を参照して、フレーム５３０の終わりには、フレーム
同期および線同期信号５０２、５０３の両者がローになってフレームを終了する
。

【００２５】図１３および図１４を参照して、この発明の画像センサで用いられる画素アレ
イ９００が示される。画素アレイは、先行技術で公知のいかなるタイプの画素ア
レイでもあり得る。この発明で用いられる画素アレイ９００は、３トランジスタ
電圧モードフォトダイオード設計である。画素は、電圧リセットバイアス線９０
１に接続されたドレイン端子とリセット信号（Ｔｒｓｔ）を受けるゲート端子と
を有するリセットトランジスタ９０２を有する。フォトダイオード９０７の陽極
は接地に接続されかつその陰極はリセットトランジスタ９０２のソース端子に接
続される。バッファトランジスタ９０３のドレイン端子はリセットバイアス線９
０１に接続されかつそのゲート端子はフォトダイオード９０７の陰極に接続され
る。選択トランジスタ９０４のソース端子はバッファトランジスタ９０３のソー
ス端子に接続され、そのゲート端子で選択信号ＴＳＥＬを受ける。選択トランジ
スタ９０４のドレイン端子は出力電圧線９０９に接続される。電圧出力線（ＶＯ
ＵＴ）９０９は電流源９０８に接続され、列相関二重サンプリング（ＣＤＳ）回
路９０５および列デコーダ９０６を含む。

【００２６】図１４は、選択信号９４１、リセット信号９４２、フォトダイオード９４３お
よび出力電圧９４４のタイミング図を示す。画素を初期化するため、各行にわた
り他と共通のリセットトランジスタ９０２がターンオンされ、フォトダイオード
活性区域は電圧リセットバイアス線９０１の電位まで充電する。リセットトラン
ジスタ９０２がターンオフされて集積（integration）サイクル９３０を開始す
ると、フォトダイオード９０７は放電を始め、これにより固有のキャパシタを放
電し、結果として得られた電圧レベルはバッファトランジスタ９０３により行選
択トランジスタ９０４へバッファされる。集積が完了した後、行選択トランジス
タ９０４は、選択信号９４１の活性化によってターンオンされる。選択トランジ
スタは、行にわたって他の選択トランジスタと共通である。選択トランジスタ９
０４がターンオンされ、画素電圧が列読出バス９０９に与えられる。フォトダイ
オードは、依然として照射されていればまたは、次の露光期間の準備のためにリ
セットトランジスタ９０２へのリセット信号（ＴＲＳＴ）を活性化することによ
って再びリセットされるまで、集積し続ける。リセットの後、読出サイクル９３
２が始まり、電圧は出力電圧線９０９上の各列から読出される。

【図面の簡単な説明】

【図１】内部および外部タイミングオプションの両者を示す、この発明の
イメージャシステム全体のブロック図である。

【図２】この発明のイメージャシステムのブロック図である。

【図３】図２のイメージャシステムの代替的な実施例のブロック図である
。

【図４】第１の動作モードにある、図２のイメージャシステムの構成のブ
ロック図である。

【図５】第２の動作モードにある、図２のイメージャシステムの構成のブ
ロック図である。

【図６】図２のイメージャシステムの画像センサアレイのブロック図であ
る。

【図７】第１の動作モードでの行読出および行ブランキング動作のスター
トパターンのタイミング図である。

【図８Ａ】短い第１の画像フレームを示すタイミング図である。

【図８Ｂ】短い第１の画像フレームを示すタイミング図である。

【図９】行ブランキングストローブを示すタイミング図である。

【図１０】行読出ストローブを示すタイミング図である。

【図１１】行読出の終わりを示すタイミング図である。

【図１２】フレームの終わりを示すタイミング図である。

【図１３】図２のイメージャシステムで用いられる画素アレイの電気的概
略図である。

【図１４】図１３に示される画素アレイのタイミング図である。

【手続補正書】特許協力条約第１９条補正の翻訳文提出書

【提出日】平成１３年１２月８日（２００１．１２．８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者クラーク，ビンセント・エスアメリカ合衆国、02474 マサチューセッツ州、アーリントン、ガードナー・ストリート、186、アパートメント・１−４ (72)発明者ロックニー，ベネット・エイチアメリカ合衆国、01886 マサチューセッツ州、ウエストフォード、バックボード・ドライブ、29 (72)発明者ダーリワル，スリンダージットアメリカ合衆国、92677 カリフォルニア州、ラグナ・ニグエル、ミルト・サークル、27951 Ｆターム(参考） 5C024 CX61 GY31 HX23 HX50 HX57 JX35 JX41

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの制御区域を備える画素区域のアレイを有す
る、改良されたＣＭＯＳ集積化イメージャシステムであって、前記画素区域は複
数の集光素子を含み、その各々は光を受けかつ集積期間の間に受けた光の量を示
す量の電子情報を記憶し、制御区域は内部タイミング素子を有し、改良は、複数のデータ、アドレスおよび制御信号を受けるためのインターフェイスを含
み、前記インターフェイスは、第１の動作モードまたは第２の動作モードの１つ
にシステムをセットするためのモード信号を受け、第１の動作モードは、内部タイミング素子を用いてシステムのタイミング動作
を制御し、第２の動作モードは、内部タイミング素子を迂回してシステムのタイ
ミング動作を制御することを特徴とする、イメージャシステム。
【請求項２】制御区域は、インターフェイスに電気的に結合されるデータ
バス、アドレスバスおよび制御バスを含み、制御バスに接続されたバイパスマル
チプレクサをさらに含み、前記マルチプレクサは、第１のモード信号を受けると
内部タイミング素子を制御バスに相互接続するように動作しかつ、第２のモード
信号を受けると内部制御素子を迂回するように動作する、請求項１に記載のイメ
ージャシステム。
【請求項３】システムが第２の動作モードで動作しているとき、外部タイ
ミング素子からタイミング信号を受けるための手段をさらに含む、請求項１に記
載のイメージャシステム。
【請求項４】外部タイミング素子は、外部タイミング発生器および色復原
ブロックを含む、請求項３に記載のイメージャシステム。
【請求項５】外部タイミングブロックは、メモリおよびＤＭＡインターフ
ェイスブロックを含む、請求項３に記載のイメージャシステム。
【請求項６】モード信号を受けるようにインターフェイスが接続されてい
ないとき、イメージャは第１の動作モードで動作する、請求項１に記載のイメー
ジャシステム。
【請求項７】ＣＭＯＳ集積化イメージャのためのタイミングセレクタであ
って、標準タイミング信号を与えて集積化イメージャ上のクロック回路を動作するた
めの、ＣＭＯＳ集積化イメージャと関連付けられるボード上タイミング手段と、カスタマイズされたイメージャ動作のためにユーザ規定タイミング信号を確立
するため、ユーザが確立する信号を生成する、ＣＭＯＳ集積化イメージャに電気
的に接続されるボード外論理回路と、ボード上タイミング手段またはボード外論理回路の選択を可能にするユーザイ
ンターフェイスとを含む、タイミングセレクタ。
【請求項８】ボード外論理回路は、クロック回路を迂回するクロック信号
を生成するための手段を有する、請求項７に記載の装置。
【請求項９】ボード外論理回路は、クロック回路を用いてクロック信号を
生成するための手段を有する、請求項７に記載の装置。