JP4247869B2 - 高ダイナミックレンジ能動ピクセルｃｍｏｓイメージセンサと適応ピクセル・リセットを含むデータ処理システム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は固体イメージセンサと画像システムに関係し、特に積分された電荷のレベルに対応してアレイのピクセルを個別にリセットすることにより達成される高ダイナミックレンジ（ＤＲ）を有する能動ピクセルＣＭＯＳイメージセンサ（ＡＰＳ）と画像システムとに関係する。
【０００２】
優先権は２００１年２月２０日出願の仮出願一連番号第６０／２６９，５５４号に基づいている。
【０００３】
【従来の技術】
標準的なイメージセンサは、衝突光子を電子に変換しこれをセンサ・ピクセルに収集（積分）することにより光線を検出する。積分サイクルが完了した後、電荷はセンサの出力端子に与えられる電圧に変換される。進化した能動（アクティブ）ピクセルＣＭＯＳイメージセンサ・アレイ（１００）のピクセル回路図（１０１）の例が図１に示されている。この例では、電荷対電圧変換は、ｐチャネル・トランジスタ１０３の特殊ポテンシャル井戸１０２の電荷を積分することにより達成される（ハイネセックへの米国特許仮出願番号第６０／２４５，９４２号）。積分された電荷はトランジスタ１０３の閾値電圧の変化を生じる。行アドレス・トランジスタ１０４をオンにし、列電流源１１６を通してドレイン・バイアス端末１１０からピクセルへわずかなバイアス電流を与えて、ピクセル出力を検出し列検出線１０５を駆動する。ピクセル信号を水平スキャナ・バッファ１１２に転送し、走査した後、トランジスタ１０７は選択行のピクセルをリセットする。行データ記憶能力がバッファに与えられている場合、代わりにバッファへの信号転送直後にピクセル・リセットを実行可能である。リセット・トランジスタ・ゲートバス１０９にパルス１１７を印加することによりピクセル・リセットを実行できる。リセットによりポテンシャル井戸１０２に収集された電荷はドレイン１１１に流れ出す。次の段階でクロックパルスが垂直スキャナ１１３のクロック端子１１５に印加され、アレイ１００の次の行１０６が処理される。垂直スキャナは端子１１８に印加されるパルスにより開始される。アレイ全体が走査されるまでこれが繰返される。水平列走査は、水平スキャナ・クロック入力１１４にクロックパルスを印加することにより実行され、レジスタは端子１１９に印加されたパルスにより初期化される。ピクセル信号はバッファ増幅器１０８を介してセンサ出力端子１１６に渡される。
【０００４】
本発明の使用に適切なピクセルの他の例はハイネセックへの米国特許第６，０９１，２８０号に記載されている。行線を介してではなく列線を介してリセットされる任意のピクセルも本発明に使用可能であることは当業者には明らかである。簡略のためこのような多数のピクセルの説明は本明細書では与えられていない。
【０００５】
上述のアレイ走査方法は「回転シャッター走査」として当該技術で公知である。各行は同じ電荷積分期間長を有するが、この積分は「スナップショット・モード」でのようにアレイの全ての行で同時に開始停止しない。
【０００６】
【発明が解決しようとする課題】
スナップショットと回転シャッター走査モードの両方共にセンサＤＲを制限する欠点を有する。明るく輝くピクセルに対しては、これは短い積分時間を有する必要があるが、暗いピクセルに対しては、より多くの電荷を積分するために積分時間を出来るだけ延長することが望ましい。しかしながら、同一行またはアレイ全体の全てのピクセルが同時にリセットされると、これら全て同じ積分時間を有する。センサＤＲはピクセル雑音下限値に対する最大ピクセル井戸能力の比により与えられる。
【０００７】
【課題を解決するための手段】
典型的なＣＭＯＳイメージセンサ・アレイの標準アーキテクチャを変更し、積分電荷の量に応じて、各行または全アレイの各ピクセルに対して個別に選択ピクセル・リセットを行うことにより、この共通の欠点を除去できる。本発明は従って標準ＣＭＯＳイメージセンサ・アーキテクチャと共に、ある行のピクセルが同時に常にリセットされる全ての標準的ＣＣＤイメージセンサ・アーキテクチャと比較して顕著なＤＲ利点を与える。
【０００８】
本発明は、各ピクセルの積分電荷量を基に個別のピクセル・リセットを可能とする実用的で簡単なＣＭＯＳイメージセンサ・アーキテクチャを提供する。行ピクセル・リセット情報を記憶する別の水平レジスタをセンサ・チップに組込むことにより、暗い輝度のピクセルのリセットを選択的に省略可能である。高ＤＲイメージセンサは、コントラスト消失または信号クリップなしに高輝度部分と共にイメージの暗域の両方を同時にイメージ詳細を分解可能である。これはセンサの性能を著しく改良し、高ＤＲと本発明のその他の目的を達成可能である。
【０００９】
【発明の実施の形態】
以下の図面を参照して、以下の望ましい実施例の説明で本発明を詳細に説明する。
図２に、本発明のセンサ２００のブロック線図が示されている。この図はまた列検出線バイアス回路とリセット論理回路の詳細も示している。１行のピクセルはリセット・レジスタにロードされたデータに応じて選択的にリセットされる。この回路は図１に示したセンサの図と同様であるが、主要な追加点はリセット・レジスタ２２１とリセット論理ゲート２２０である。ピクセル２０１は垂直スキャナ２１３から線路２０６を介して与えられた行信号により以前のようにアドレスされる。レジスタ・クロック入力２１５に印加されたパルスがスキャナをクロックし、走査は端子２１８に開始パルスを印加することにより開始される。ピクセル信号は垂直列線２０５に、次いで水平スキャナ・バッファ２１２に転送される。端子２１４に印加されたパルスは水平スキャナをクロックし、端子２１９に印加されたパルスが走査を開始する。Ｍダミィ段２２３が水平スキャナの先頭に追加され、これによりピクセル信号が所定の遅延で出力に現れる。ピクセル出力は増幅器２０８によりバッファされ、チップ出力端子２１６に与えられる。バイアス電流が列電流源２１６を通してＶｄｄ端子２１０から与えられる。比較器２２５が出力端子２１６に接続され、ピクセル出力信号が基準電圧２２６と比較される。直列レジスタと同じクロック信号を比較器端子２１４に与えるとその出力をピクセル読出し値と同期させるが、しかしながら、いくらかの遅れＬ＝（Ｎ−Ｍ）が合わせるために必要であろう。ピクセル出力が基準電圧Ｖｒｅｆより小さい時、比較器ディジタル出力２２４は低状態である。ピクセル出力が基準値より大きい時、出力２２４は高状態となる。比較器出力はセンサ・ディジタル出力として画像処理システムに与えられ、またＭダミィ段２３３と共に比較器遅れを補償するＮダミィ段２２２を介してリセット・レジスタ２２１にもロードされる。システム状態に応じて、比較器２２５出力を無効にすることが望ましい時もある。これは、論理ゲート２２７と回路への無効入力２２８を設けることにより達成される。水平走査を完了した後、リセット・レジスタ２２１には基準値を超えた信号のピクセルに正確に対応するデータがロードされる。端子２０９にリセット・パルス２１７を印加し、論理ゲート２２０を介してレジスタからのデータを使用することにより、高出力のピクセルのみがトランジスタ２０７によりリセットされる。結果として、低出力ピクセルは電荷を積分し続ける。比較器２２５と電圧基準２２６はピクセル・アレイと同じチップ上に集積化できる。
【００１０】
図３は、ピクセルのアドレスが永続的にではあるが別々にオンされた場合に列検出線上に現れる３つの異なるピクセル出力を重ね合わせた図を示す。この図は時間基準用に図２の端子２１７に与えられたリセット・パルス３０８を示し、また比較器電圧基準レベル３０７も示している。出力３０４は明るく輝くピクセルに対応し、出力３０５は中間程度に輝くピクセルであり、出力３０６は最小照度のピクセルである。ピクセル・リセット・パルスもグラフに示されていて、必要な時間基準を与える。簡単のため、１０線のみのセンサを考える。リセット・パルス群３０１が印加された時にアドレスされた行のピクセルは最高の輝度レベルを有する。このピクセルは１つおきのリセット・パルスによりリセットされている。センサは出力に１リセット・スキップと、傾きピーク３０４に対応する１アナログ信号レベルのみを与える。リセット群３０２を印加した時に、アドレスされた行のピクセルは中間輝度で照明される。このピクセルは５回に１回のリセット・パルスでリセットされ、出力に与えられるアナログ値は傾きピーク３０５に対応する。ピクセルが照明されていない時に問題が発生する。出力は非常にゆっくりと成長し、ピクセルは過大な量のリセット・スキップにより表示される。リセット・スキップ・カウントが、例えば、パルス３０９により指示された時間で与えられた所定数を超えた時にこれらのピクセルをリセットすることはこの問題を軽減する。生成したリセット間隔はこの時センサの標準フレーム積分時間である。ここでの唯一の相違は、このモードで動作しているピクセルには積分時間の共通の同期がない点である。アレイの各ピクセルは、固定の最大値までの照度変化に応じて変動する固有の積分シーケンスを有する。ピクセル・タイミングはアレイのピクセルのリセットとは位相同期しておらず、リセット・クロック・パルス３０８により決定されるような離散的な増分でのみ変更可能である。
【００１１】
図４はシステムデータ処理配置の１つの可能な実装の例の図面を示す。センサ・ピクセル・アナログ出力４１６はＡ／Ｄ変換器４０７でディジタル化されてメモリアレイ４０１のピクセル４０２のイメージにマップされる。対応するディジタルセンサ出力４２４が同じメモリアレイ４０１のピクセル４０３のイメージにロードされる。メモリ４０１のこの部分は、特定のピクセル・イメージ４０３のリセット・スキップのカウントがある所定の限界を超えた場合に、無効信号４２８を発生する能力も有する。センサ・ピクセルのメモリ・イメージはアドレス発生器４０６により発生されたアドレスによりアドレスされる。発生器は水平及び垂直スキャナ・クロック４１４と４１５の両方を使用しており、かつこの目的のため始動パルス（４１９と４１８）を使用してもよい。センサ・ピクセル４０１のメモリ・イメージをピクセル・プロセッサ・ブロック４２０により走査処理してｎビット・ピクセル語４０４の形式でセンサ・ピクセル信号の標準ディジタル形式を復元する。クロック線４０５はセンサ走査クロックとは関係していない必要なメモリ走査クロックを与える。ピクセル・プロセッサ４２０の出力は他のメモリアレイ４０８に記憶される。メモリ４０８の出力はさらに処理されてＤＲ圧縮ブロック４１０でディジタル信号を適切に圧縮して鑑賞用に使用可能にされる。ブロック４１２は必要に応じて、必要なＤ／Ａ変換を実行する。最終の圧縮アナログ出力がインターフェース端子４１３を介してディスプレイに与えられる。さらにディジタル処理を行うため、またはディジタル・ディスプレイ用にディジタル出力４１１もシステムから利用可能である。ＤＲ圧縮ブロック４１０はモード選択入力４２５を介して制御される。この一般的なデータ流れには、当業者により容易に工夫可能なその他の精妙な信号処理方式を含む多数の変更が可能である。しかしながら、他の既知の方式との本方式の重要な相違は、センサ・アナログ・データとピクセル・リセット・スキップ・カウントからの高ＤＲディジタル・ピクセル信号の再構成にある。これは以下の２者、高ＤＲ検出を可能とする、センサ・アナログ出力とセンサ・ディジタル出力の組み合わせである。
【００１２】
限定的ではなく図解の意図で、そのピクセルが適応ピクセル・リセットを含む新規の高ＤＲ ＣＭＯＳイメージセンサと画像システムの望ましい実施例を記載してきたが、上記教示の下で当業者により変更と修正が行われうることに注意されたい。それ故、添付の特許請求の範囲に定義される発明の範囲と要旨内である、開示された発明の特定の実施例に変更を加えてもよいことを理解すべきである。
【図面の簡単な説明】
【図１】アドレスされた行のピクセルが同時にリセットされるアレイに組込まれた標準の従来技術ＣＭＯＳセンサ・ピクセルの概略回路図。
【図２】行ピクセル・リセット情報を記憶する追加シリアルレジスタをセンサ・チップに組込んだ本発明の回路ブロック図。
【図３】３つの異なる光強度により照射されているアレイの異なる３ピクセルのセンサ出力の図。
【図４】システムメモリへのイメージセンサ・ピクセルデータ・マッピングと高ＤＲ出力を得るためのピクセルデータ処理の例。
【符号の説明】
２００ センサ
２０１ ピクセル
２０５ 垂直列線
２１２ 水平スキャナ・バッファ
２１３ 垂直スキャナ
２２０ リセット論理ゲート
２２１ リセット・レジスタ
２２２ Ｎダミィ段
２２３ Ｍダミィ段
２２５ 比較器
２２６ 基準電圧
２２７ 論理ゲート
２２８ 無効入力

Claims (11)

1. ＣＭＯＳ能動ピクセル・イメージセンサにおいて、
   ＣＭＯＳセンサ・ピクセルのアレイと、
   垂直スキャナを含む、ピクセル・アドレス装置と、
   水平スキャナ・バッファを含む、ピクセル読出し装置と、
   リセット論理ゲートを含む、リセット・レジスタと、
   前記ＣＭＯＳセンサ・ピクセルのアレイの出力に接続され、予め与えられた規準レベルとピクセル出力レベルとを比較する比較部と、
   を含み、
   前記比較部が、システムの状態を示す無効入力信号に応じて自体の出力を無効化し、前記比較部からのディジタル出力が、リセット・レジスタにロードされ、かつピクセル・ディジタル・センサ出力としてデータ処理システムに与えられるＣＭＯＳ能動ピクセル・イメージセンサ。
2. 請求項１記載のイメージセンサにおいて、前記イメージセンサは、読出しの時間とは独立した異なる時間に個別にリセット可能であるピクセルを含むイメージセンサ。
3. 請求項１記載のイメージセンサにおいて、リセット・レジスタからのリセット信号は行アドレス装置ではなく列アドレス装置によりピクセルに与えられるイメージセンサ。
4. 請求項１記載のイメージセンサにおいて、ピクセル・リセット・データはリセット・レジスタに記憶され、ピクセル読出しと近似的に同時に前記リセット・レジスタにロードされるイメージセンサ。
5. 請求項１記載のイメージセンサにおいて、行読出しの終了時にリセット・レジスタ・ローディングが完了した後、選択したピクセルがリセットされるイメージセンサ。
6. 請求項１記載のイメージセンサにおいて、ピクセル出力がある閾値以下である場合にピクセル・リセットをスキップする装置を含み、結果としてリセットされる前にピクセルがより多くの電荷を積分可能とするイメージセンサ。
7. 請求項１記載のイメージセンサにおいて、高ダイナミックレンジ（大ｎビット語）ディジタル・ピクセル・データを形成するためＣＭＯＳセンサ・ピクセルのアレイから得られたアナログ及びディジタルデータの両方を使用する信号処理システムを含む、イメージセンサ。
8. 請求項７記載のイメージセンサ信号処理システムにおいて、信号処理システムは、ディジタル化センサ・アナログ・ピクセル出力とピクセル・リセット・スキップ・カウント・カウンタの数フレームとを記憶する能力をピクセルメモリ位置に含み、ピクセル・スキップカウント・メモリ位置が所定の限界を超えた時にピクセル無効出力を発生する装置を含む、イメージセンサ信号処理システム。
9. 請求項８記載のイメージセンサ信号処理システムにおいて、ピクセル毎に、ディジタル化ピクセル・アナログ・データから、かつ累計されたリセット・スキップ・カウントから高ダイナミックレンジ（大ｎビット語）ピクセル・データを計算する装置を含む、イメージセンサ信号処理システム。
10. 請求項９記載のイメージセンサ信号処理システムにおいて、高ダイナミックレンジ（大ｎビット語）ピクセル・データを処理し、データを適切なメモリ・ピクセル位置に記憶し、データを適切な圧縮アルゴリズムで圧縮してより小さなｍビット語寸法、ここでｍ＜ｎ、のピクセルを形成する装置を含む、イメージセンサ信号処理システム。
11. ＣＭＯＳ能動ピクセル・イメージセンサにおいて、
    ＣＭＯＳセンサ・ピクセルのアレイと、
    垂直スキャナを含む、ピクセル・アドレス装置と、
    水平スキャナ・バッファを含む、ピクセル読出し装置と、
    リセット論理ゲートを含む、リセット・レジスタと、
    前記ＣＭＯＳセンサ・ピクセルのアレイの出力に接続され、予め与えられた規準レベルとピクセル出力レベルとを比較する比較部と、
    読出しの時間とは独立した異なる時間に個別にリセット可能な前記アレイのピクセルと、を含み、
    前記比較部が、システムの状態を示す無効入力信号に応じて自体の出力を無効化し、前記比較部からのディジタル出力が、リセット・レジスタにロードされ、かつピクセル・ディジタル・センサ出力としてデータ処理システムに与えられるＣＭＯＳ能動ピクセル・イメージセンサ。

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