WO2021095450A1 - 撮像素子、光検出素子、及び、電子機器 - Google Patents

撮像素子、光検出素子、及び、電子機器 Download PDF

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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to an image sensor, a photodetector, and an electronic device.
  • the image sensor there is a technique for acquiring two images with different exposure amounts (exposure amounts) and combining the acquired two images to expand the dynamic range (widen the dynamic range).
  • exposure amounts exposure amounts
  • combining the acquired two images to expand the dynamic range (widen the dynamic range).
  • the image quality is deteriorated because a pseudo image is generated at the joint between the two images.
  • the random numbers have periodicity because the two image signals after analog-to-digital conversion are distributed based on the random numbers and the threshold values scattered by dither. In that case, there is a concern that a pseudo image is generated due to the periodicity and the image quality is deteriorated. Further, considering application to an image sensor having an analog-to-digital converter for each pixel string, for example, a comparator and a register for holding a threshold value must be provided for each pixel string, so that the number of pixel strings and analog -When the number of bits of digital conversion increases, the circuit scale and power consumption increase.
  • the image pickup device of the present disclosure for achieving the above object is An analog-to-digital converter that converts multiple analog pixel signals output from pixels into digital pixel signals under multiple imaging conditions that differ from each other.
  • a threshold setting unit that sets randomly distributed thresholds on the input side of the analog-to-digital converter.
  • a comparison unit that uses the threshold value set by the threshold value setting unit as the comparison threshold value and compares it with one of a plurality of analog pixel signals, and a comparison unit.
  • a selection unit that selects and outputs one digital pixel signal from a plurality of digital pixel signals output from an analog-digital converter based on the comparison result of the comparison unit. To be equipped.
  • the photodetector element of the present disclosure for achieving the above object is An analog-to-digital converter that converts multiple analog pixel signals output from pixels into digital pixel signals under multiple imaging conditions that differ from each other.
  • a threshold setting unit that sets randomly distributed thresholds on the input side of the analog-to-digital converter.
  • a comparison unit that uses the threshold value set by the threshold value setting unit as the comparison threshold value and compares it with one of a plurality of analog pixel signals, and a comparison unit.
  • a selection unit that selects and outputs one digital pixel signal from a plurality of digital pixel signals output from an analog-digital converter based on the comparison result of the comparison unit. To be equipped.
  • the electronic device of the present disclosure for achieving the above object has an image sensor having the above configuration.
  • FIG. 5 is a characteristic diagram of an input light amount-A / D output showing a state in which a random offset threshold value is provided on the input side of the A / D converter.
  • FIG. 6 is a circuit diagram showing an example of a circuit configuration of pixels having variable conversion efficiency.
  • FIG. 7 is a timing waveform diagram for explaining the basic operation of wide dynamic range by switching the conversion efficiency.
  • FIG. 8 is a block diagram showing an example of a circuit configuration for one pixel row of the signal processing system according to the first embodiment.
  • FIG. 9 is a timing waveform diagram showing a timing relationship provided for explaining the operation of the signal processing system according to the first embodiment.
  • FIG. 10 is an explanatory diagram of a first example of a method for adjusting the determination threshold value.
  • FIG. 10 is an explanatory diagram of a first example of a method for adjusting the determination threshold value.
  • FIG. 11 is an explanatory diagram for rebating the conversion efficiency ratio in the signal processing system according to the first embodiment.
  • FIG. 12 is an explanatory diagram of a second example of the method of adjusting the determination threshold value.
  • FIG. 12A shows an example of controlling the epitaxial tail current
  • FIG. 12B shows an example of controlling the NMOS tail current.
  • FIG. 13 is a timing waveform diagram used for explaining the operation of the second example of the method of superimposing the random offset.
  • FIG. 14A is an explanatory diagram of a third example of the method of adjusting the determination threshold value
  • FIG. 14B is a timing waveform diagram used for explaining the operation of the third example.
  • FIG. 15 is a block diagram showing an example of a circuit configuration for one pixel row of the signal processing system according to the second embodiment.
  • FIG. 16 is a timing waveform diagram for explaining the operation of the signal processing system according to the second embodiment.
  • FIG. 17 is a circuit diagram showing a basic form of an adaptive attenuation type single slope type analog-to-digital converter.
  • FIG. 18A is a circuit configuration diagram of an analog-to-digital converter when the level of the data signal is high, and
  • FIG. 18B is a waveform diagram illustrating a dynamic range compression effect associated with adaptive attenuation.
  • FIG. 19A is a waveform diagram illustrating the effect of reducing the D (data) phase count time due to adaptive attenuation, and FIG.
  • FIG. 19B is a circuit configuration diagram of an analog-to-digital converter when the level of the data signal is low. ..
  • FIG. 20 is a block diagram showing an example of a circuit configuration for one pixel row of the signal processing system according to the third embodiment.
  • FIG. 21 is a timing waveform diagram for explaining the operation of the signal processing system according to the third embodiment.
  • FIG. 22 is an explanatory diagram of the rebate of the conversion efficiency ratio and the rebate of the analog gain ratio in the signal processing system according to the third embodiment.
  • FIG. 23 is a block diagram showing an example of a circuit configuration for one pixel row of the signal processing system according to the fourth embodiment.
  • FIG. 24 is a timing waveform diagram for explaining the operation of the signal processing system according to the fourth embodiment.
  • FIG. 25 is an explanatory diagram of the rebate of the analog gain ratio in the signal processing system according to the fourth embodiment.
  • FIG. 26 is a block diagram showing an example of a circuit configuration for one pixel row of the signal processing system according to the fifth embodiment.
  • FIG. 27 is a timing waveform diagram for explaining the operation of the signal processing system according to the fifth embodiment.
  • FIG. 28 is a schematic diagram schematically showing a two-dimensional arrangement of pixels.
  • FIG. 29 is a waveform diagram showing how the potentials of the reset signal and the data signal for each pixel are randomly dispersed.
  • FIG. 30 is a block diagram showing an example of a circuit configuration for one pixel row of the signal processing system according to the sixth embodiment.
  • FIG. 31 is a timing waveform diagram for explaining the operation of the signal processing system according to the sixth embodiment.
  • FIG. 32 is a block diagram showing an example of a circuit configuration for one pixel row of the signal processing system according to the seventh embodiment.
  • FIG. 33 is a timing waveform diagram for explaining the operation of the signal processing system according to the seventh embodiment.
  • FIG. 34 is a diagram showing an application example of the technique according to the present disclosure.
  • FIG. 35 is a block diagram showing an outline of the configuration of an image pickup apparatus which is an example of the electronic device of the present disclosure.
  • Example 1 [Example of using one single-slope analog-to-digital converter to image the same subject with different conversion efficiencies] 3-1-1.
  • First example of a method for adjusting the judgment threshold (example of controlling the auto-zero period for high conversion efficiency) 3-1-2.
  • Second example of the method of adjusting the judgment threshold (example of controlling the bias current I bias of the comparator) 3-1-3.
  • Third example of the method of adjusting the judgment threshold (example of changing the size of the differential pair transistor constituting the comparator) 3-2.
  • Example 2 [Modification of Example 1: An example in which two single-slope analog-digital converters are provided in parallel] 3-3.
  • Example 3 [Example of adaptive attenuation single-slope analog-to-digital converter] 3-4.
  • Example 4 [Example in which one single-slope analog-to-digital converter is used to image the same subject with different analog gains] 3-5.
  • Example 5 [Modification of Example 4: An example in which two single-slope analog-digital converters are provided in parallel] 3-6.
  • Example 6 [Modification of Example 2: Example of varying the conversion efficiency determination threshold by utilizing the variation in the potential of the reset signal and the data signal for each pixel] 3-7.
  • Example 7 [Modification of Example 6: Example of imaging the same subject with different analog gains] 4. Modification example 5.
  • Application example 6 Application example of the technology according to the present disclosure 6-1.
  • Electronic device of the present disclosure (example of image sensor) 7. Configuration that can be taken by this disclosure
  • the analog-to-digital converter performs analog-to-digital conversion using the reference signal of the lamp wave whose voltage value changes with the passage of time. It can be configured as a single-slope analog-to-digital converter. Then, for the single-slope analog-to-digital converter, a comparator that compares a plurality of analog pixel signals output from the pixels with a reference signal of a ramp wave, and a comparator that compares the comparison operation from the start to the end of the comparison operation. It can be configured to have a counter for measuring the period up to.
  • the threshold value setting unit is randomized by controlling the auto-zero period in which the input / output terminals of the comparator are short-circuited. Set the thresholds that are scattered to, set the thresholds that are randomly scattered by controlling the bias current of the comparator, or set the size ratio (channel width / channel width /) of the differential to transistor that constitutes the comparator. By changing the channel length), it is possible to set a randomly dispersed threshold value.
  • the same subject is sequentially imaged with one pixel under different imaging conditions, and a plurality of analog pixel signals are sequentially imaged.
  • a plurality of pixels having different imaging conditions can be simultaneously imaged to acquire a plurality of analog pixel signals.
  • the imaging conditions may be a pixel exposure amount, an exposure time, a conversion efficiency for converting an electric charge into a voltage, or a sensitivity.
  • a plurality of imaging conditions are high conversion efficiency and low conversion efficiency
  • the floating diffusion FD is formed from the pixels.
  • the reset signal which is the reset level at the time of reset
  • the data signal which is the signal level based on the photoelectric conversion in the light receiving element
  • the reset signal with low conversion efficiency is used for the single-slope analog-digital converter.
  • the count value can be temporarily saved from the counter and returned to the counter before the count of the D-phase signal having low conversion efficiency.
  • the single-slope analog-digital converter may be configured to have two comparators and two counters in parallel for each pixel sequence.
  • the image pickup element when the image pickup condition is the analog gain of the analog-to-digital converter, one analog-to-digital converter can be used.
  • the analog-to-digital conversion can be sequentially performed by changing the analog gain, or the analog-to-digital conversion can be performed simultaneously by a plurality of analog-to-digital converters having different analog gains.
  • the threshold value setting unit may be configured to set a randomly dispersed threshold value by utilizing the variation in the potential of the reset signal and the data signal for each pixel.
  • a single slope type analog-digital The converter can be composed of an analog-to-digital converter for high conversion efficiency and an analog-digital converter for low conversion efficiency. Then, for the analog-to-digital converters for high conversion efficiency and low conversion efficiency, the latch for the D (data) phase count value, the comparison unit for determining the level of the latch output, and the comparison result of the comparison unit are used. Therefore, the configuration may have a selector for selecting the output of either an analog-to-digital converter for high conversion efficiency or low conversion efficiency.
  • the image pickup element, the light detection element, and the electronic device of the present disclosure including the above-mentioned preferable configuration, when a plurality of imaging conditions are high analog gain and low analog gain, a single slope type analog-digital.
  • the converter can be composed of an analog-to-digital converter for high analog gain and an analog-digital converter for low analog gain. Then, for the analog-to-digital converters for high analog gain and low analog gain, the latch for the D-phase count value, the comparison unit for determining the level of the latch output, and the comparison result of the comparison unit are used.
  • the configuration may have a selector for selecting the output of either an analog-to-digital converter for analog gain or low analog gain.
  • CMOS Complementary Metal Oxide Semiconductor
  • a CMOS image sensor is an image sensor made by applying or partially using a CMOS process.
  • FIG. 1 is a block diagram showing an outline of a basic configuration of a CMOS image sensor which is an example of an image pickup device to which the technique according to the present disclosure is applied.
  • the CMOS image sensor 1 has a configuration including a pixel array unit 11 and a peripheral circuit unit of the pixel array unit 11.
  • the pixel array unit 11 is formed by two-dimensionally arranging pixels 2 including a light receiving element (photoelectric conversion element) in the row direction and the column direction, that is, in a matrix.
  • the row direction refers to the arrangement direction of the pixels 2 in the pixel row
  • the column direction refers to the arrangement direction of the pixels 2 in the pixel column.
  • Pixels 2 generate and accumulate light charges according to the amount of received light by performing photoelectric conversion.
  • the peripheral circuit unit of the pixel array unit 11 is composed of, for example, a row selection unit 12, a constant current source unit 13, an analog-digital conversion unit 14, a horizontal transfer scanning unit 15, a signal processing unit 16, a timing control unit 17, and the like. Has been done.
  • pixel control lines 31 1 to 31 m are aligned along the row direction for each pixel row with respect to the matrix-like pixel array. Is wired.
  • vertical signal lines 32 1 to 32 n (hereinafter, may be collectively referred to as “vertical signal lines 32") are wired along the column direction for each pixel row.
  • the pixel control line 31 transmits a drive signal for driving when reading a signal from the pixel 2.
  • the pixel control line 31 is shown as one wiring, but the wiring is not limited to one.
  • One end of the pixel control line 31 is connected to the output end corresponding to each line of the line selection unit 12.
  • the control unit 17 will be described.
  • the read-out scanning system selectively scans the pixel 2 of the pixel array unit 11 row by row in order to read the pixel signal from the pixel 2.
  • the pixel signal read from the pixel 2 is an analog signal.
  • the sweep scanning system performs sweep scanning in advance of the read scan performed by the read scan system by the time of the shutter speed.
  • the photoelectric conversion unit is reset by sweeping out unnecessary charges from the photoelectric conversion unit of the pixel 2 in the read row. Then, by sweeping out (resetting) unnecessary charges by this sweep-out scanning system, a so-called electronic shutter operation is performed.
  • the electronic shutter operation refers to an operation of discarding the light charge of the photoelectric conversion unit and starting a new exposure (starting the accumulation of the light charge).
  • the constant current source unit 13 includes a plurality of current sources I made of, for example, MOS field effect transistors connected to each of the vertical signal lines 32 1 to 32 n for each pixel row, and is selected by the row selection unit 12. A bias current is supplied to each pixel 2 of the scanned pixel row through each of the vertical signal lines 32 1 to 32 n.
  • the analog-to-digital conversion unit 14 is composed of, for example, a set of a plurality of analog-to-digital converters provided for each pixel array, which are provided corresponding to the pixel array of the pixel array unit 11.
  • the analog-to-digital conversion unit 14 is a column-parallel type analog-to-digital conversion unit that converts an analog pixel signal output through each of the vertical signal lines 32 1 to 32 n for each pixel string into an N-bit digital signal. is there.
  • a single-slope analog-digital converter which is an example of a reference signal comparison type analog-digital converter, can be used. Details of the single-slope analog-to-digital converter will be described later.
  • the horizontal transfer scanning unit 15 is composed of a shift register, an address decoder, and the like, and controls the scanning of the pixel string and the address of the pixel string when reading the signal of each pixel 2 of the pixel array unit 11. Under the control of the horizontal transfer scanning unit 15, the pixel signal converted into a digital signal by the analog-digital conversion unit 14 is read out to the horizontal transfer line 18 having a width of 2 N bits in units of pixel strings.
  • the signal processing unit 16 performs predetermined signal processing on the digital pixel signal supplied through the horizontal transfer line 18 to generate two-dimensional image data. For example, the signal processing unit 16 corrects vertical line defects and point defects, clamps signals, and performs digital signal processing such as parallel-serial conversion, compression, coding, addition, averaging, and intermittent operation. Or something.
  • the signal processing unit 16 outputs the generated image data as an output signal of the CMOS image sensor 1 to a subsequent device.
  • the timing control unit 17 generates various timing signals, clock signals, control signals, etc., and based on these generated signals, the line selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, and the horizontal Drive control of the transfer scanning unit 15, the signal processing unit 16, and the like is performed.
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the pixel 2.
  • the pixel 2 has, for example, a photodiode 21 as a light receiving element (photoelectric conversion element).
  • the pixel 2 has a pixel configuration including a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25.
  • the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, for example, an N-channel MOS field effect transistor (FET) is used.
  • FET field effect transistor
  • a plurality of control lines are commonly wired to each pixel 2 in the same pixel line. These plurality of control lines are connected to the output end corresponding to each pixel row of the row selection unit 12 in pixel row units.
  • the line selection unit 12 appropriately outputs the transfer signal TRG, the reset signal RST, and the selection signal SEL to the plurality of control lines.
  • a transfer signal TRG in which a high level (for example, V DD level) is active is given to the gate electrode of the transfer transistor 22 from the row selection unit 12.
  • the transfer transistor 22 becomes conductive in response to the transfer signal TRG, is photoelectrically converted by the photodiode 21, and transfers the optical charge accumulated in the photodiode 21 to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the power supply voltage V DD and the floating diffusion FD.
  • a reset signal RST that activates a high level is given to the gate electrode of the reset transistor 23 from the row selection unit 12.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by discarding the charge of the floating diffusion FD to the node of the voltage V DD.
  • the gate electrode is connected to the floating diffusion FD, and the drain electrode is connected to the node of the power supply voltage V DD.
  • the amplification transistor 24 serves as an input unit of a source follower that reads out a signal obtained by photoelectric conversion in the photodiode 21. That is, in the amplification transistor 24, the source electrode is connected to the vertical signal line 32 via the selection transistor 25.
  • the amplification transistor 24 and the current source I connected to one end of the vertical signal line 32 form a source follower that converts the voltage of the floating diffusion FD into the potential of the vertical signal line 32.
  • the drain electrode is connected to the source electrode of the amplification transistor 24, and the source electrode is connected to the vertical signal line 32.
  • a selection signal SEL that activates a high level is given to the gate electrode of the selection transistor 25 from the row selection unit 12.
  • the selection transistor 25 is brought into a conductive state in response to the selection signal SEL, so that the signal output from the amplification transistor 24 is transmitted to the vertical signal line 32 with the pixel 2 in the selected state.
  • the selection transistor 25 may have a circuit configuration in which it is connected between the node of the power supply voltage V DD and the drain electrode of the amplification transistor 24. Further, in this example, as the pixel circuit of the pixel 2, a 4Tr configuration including a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25, that is, four transistors (Tr) is taken as an example. , Not limited to this.
  • the selection transistor 25 may be omitted, and the amplification transistor 24 may have a 3Tr configuration in which the function of the selection transistor 25 is provided. If necessary, the number of transistors may be increased to a configuration of 5Tr or more. ..
  • FIG. 3 is a block diagram showing an example of the configuration of the column-parallel analog-to-digital conversion unit 14.
  • the analog-to-digital converter 14 in the CMOS image sensor 1 of this example is composed of a set of a plurality of single-slope analog-digital converters provided corresponding to each of the vertical signal lines 32 1 to 32 n.
  • the n-th row single-slope analog-to-digital converter 140 will be described as an example.
  • the comparator 141 uses the analog pixel signal read from the pixel 2 as the comparison input and the reference signal of the lamp wave generated by the reference signal generation unit 19 as the reference input, and compares both signals. Then, for example, when the reference signal is larger than the pixel signal, the comparator 141 is in the first state (for example, high level), and when the reference signal is equal to or less than the pixel signal, the output is in the second state (for example). For example, low level). As a result, the comparator 141 outputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal, specifically, the magnitude of the signal level, as a comparison result.
  • the first state for example, high level
  • the comparator 141 outputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal, specifically, the magnitude of the signal level, as a comparison result.
  • the CDS processing is performed at the counter 142 as an example.
  • the counter 142 is composed of, for example, an up / down counter, and the process of the counting operation of the counter 142 is performed by taking the difference between the P-phase signal and the D-phase signal in the up / down counting operation.
  • CDS processing will be performed at.
  • the CDS data after the CDS processing by the counter 142 is latched by the data latch 143 and then output to the horizontal transfer line 18 under the drive of the horizontal transfer scanning unit 15.
  • the reference signal of the analog value that changes linearly and the pixel generated by the reference signal generator 19 A digital value is obtained from the time information until the magnitude relationship with the analog pixel signal output from 2 changes.
  • the analog-to-digital converter 14 in which the analog-to-digital converter 140 is arranged in a one-to-one relationship with respect to the pixel sequence is illustrated, but the analog-digital unit is a plurality of pixel sequences. It can also be an analog-to-digital converter 14 in which a converter 140 is arranged.
  • CMOS image sensor 1 having the above configuration, that is, an image sensor having an analog-digital converter for each pixel string, for example, it is necessary to set a different value for each pixel string as a threshold value. Since a register for holding a threshold value must be provided for each pixel string, the circuit scale and power consumption increase as the number of pixel strings and the number of bits for analog-to-digital conversion increase.
  • the two analog pixel signals output from the pixel 2 are converted into two digital pixel signals by the two analog-digital converters 140 _1 and 140 _2 under two different imaging conditions. It will be.
  • the analog-to-digital converters 140 _1 and 140 _2 will be referred to as A / D converters 140 _1 and 140 _2 .
  • a randomly dispersed threshold value is set on one input side of the A / D converters 140 _1 and 140 _2 , and the set threshold value is used as the comparison threshold value of the comparison unit. Then, based on the comparison result of the comparison unit, one digital pixel signal is selected and output from the two digital pixel signals output from the A / D converters 140 _1 and 140 _2.
  • FIG. 4 is a block diagram showing a basic form of a signal processing unit that performs signal processing for widening the dynamic range in the CMOS image sensor 1 according to the embodiment of the present disclosure.
  • the CMOS image sensor 1 is an A / D converter 140 _1 , 140 _2 that converts two analog pixel signals sequentially output from the pixel 2 into a digital pixel signal under two different imaging conditions.
  • it has a threshold setting unit 144, a comparison unit 145, a determination flag storage latch 146, and a selector 147.
  • the threshold value setting unit 144 sets the sensitivity determination threshold value as the comparison threshold value of the comparison unit 145.
  • the threshold setting unit 144 includes a random offset adjusting unit 1441 and an adder 1442, and in the adder 1442, a determination threshold value randomly distributed by the random offset adjusting unit 1441 is given from the outside. By superimposing on, a threshold that is randomly scattered in an analog manner is set as a sensitivity determination threshold.
  • the selector 147 is a selection unit that selects one digital pixel signal from the two digital pixel signals output from the A / D converters 140 _1 and 140 _2, and has high sensitivity latched by the determination flag storage latch 146. One of the two digital pixel signals is selected and output based on the output / low sensitivity output determination flag.
  • the circuit portion A surrounded by the dotted square, that is, one A / D converter 140 _2 and the comparison unit 145 for sensitivity determination are the analog-digital converter 140. If is a single slope type A / D converter, it can be integrated. However, even in the case of the single slope type A / D converter, as shown in FIG. 4, the A / D converter 140 _2 and the comparison unit 145 may be individually configured.
  • the counter 142 (see FIG. 3) is counted by the number of bits, which is difficult in terms of speeding up. Therefore, the gain is applied for the purpose of speeding up. So-called adaptive gain control is performed. Specifically, in the adaptive gain control, as an example, the resolution is set to 12 bits in a bright environment and 14 bits in a dim environment.
  • the brightness is discriminated for each pixel, amplified by the amount corresponding to the difference in the number of bits, A / D converted with a coarse resolution equivalent to 12 bits, and the amplification amount after the A / D conversion.
  • the level is adjusted (so-called gain rebate) in accordance with the above, and the process of compressing to a resolution equivalent to 14 bits is performed.
  • the determination as to whether or not to rebate the gain is performed using the determination flag latched on the determination flag storage latch 146.
  • the threshold value is adjusted by adding a randomly scattered random offset.
  • the threshold value is adjusted by utilizing the analog variation element for each device and adding an offset (random offset) based on the normal distribution of the random variation. ..
  • the determination threshold is given an offset on the analog side based on the normal distribution of analog random variation for each device, and is random. Since the offset does not have periodicity, it is possible to suppress the generation of a pseudo image and acquire a high-quality image as compared with the case of the technique of shifting the threshold by randomness and dither.
  • the signal processing unit for example, even if the A / D converter 140 is applied to an image sensor having each pixel string, as in the case of the technique of shifting the threshold value by a random number or dither, Since it is not necessary to set a different value for each pixel string as the threshold value, it is not necessary to provide a register or the like for holding the threshold value for each pixel string. Therefore, even if the number of pixel strings and the number of bits for A / D conversion increase, it is possible to suppress an increase in the circuit scale and power consumption. The same applies to the case where the A / D converter 140 is applied to an image sensor having each pixel.
  • the same subject is imaged under a plurality of different imaging conditions, and a plurality of images having different imaging conditions are acquired.
  • the "imaging condition” an exposure amount, an exposure time, a conversion efficiency, a sensitivity (for example, a difference in pixel size), a gain, and the like can be exemplified.
  • the gain is an analog gain of the A / D converter 140, and different gains can be set by controlling the inclination of the reference signal of the lamp wave and changing the resolution.
  • the conversion efficiency is the efficiency of converting an electric charge into a voltage in the floating diffusion FD of the pixel 2 shown in FIG. 2, that is, the detection sensitivity representing the signal voltage per electric charge, and is the reciprocal of the capacitance of the floating diffusion FD. Proportional. Therefore, as shown in FIG. 6, the capacitance element C is connected to the floating diffusion FD of the pixel 2 via the conversion efficiency switching transistor 26, and the conversion efficiency switching transistor 26 is turned on based on the conversion efficiency switching signal FDG. The conversion efficiency can be switched by / off control. Specifically, by turning on the conversion efficiency switching transistor 26, the capacitance of the floating diffusion FD becomes large, so that it is possible to switch from high conversion efficiency to low conversion efficiency.
  • the timing waveform diagram shown in FIG. 7 shows the timing relationship between the horizontal synchronization signal XSH, the reset signal RST, the conversion efficiency switching signal FDG, and the transfer signal TRG, and the signal line (vertical signal line 32) in the case of low illumination.
  • the signal potential and the signal potential of the signal line in the case of high illuminance are shown.
  • the pixel 2 is based on the reset signal (hereinafter, referred to as “P-phase signal”) which is the reset level at the time of resetting the floating diffusion FD by the reset transistor 23 and the photoelectric conversion by the photodiode 21.
  • a data signal (hereinafter, referred to as “D-phase signal”), which is a signal level, is output.
  • the conversion efficiency switching transistor 26 When the conversion efficiency switching signal FDG is at a high level, the conversion efficiency switching transistor 26 is turned on, so that the conversion efficiency becomes low conversion efficiency (Lo), and when the conversion efficiency switching signal FDG is at a low level, it is for conversion efficiency switching. Since the transistor 26 is turned off, the conversion efficiency becomes high conversion efficiency (Hi).
  • the P phase signal vp_l is read from the pixel 2 during the period of low conversion efficiency, and the P phase is read during the period of high conversion efficiency.
  • the signal vp_h is read out. Then, during the period of high conversion efficiency, when the transfer signal TRG becomes high level, the first transfer from the photodiode 21 to the floating diffusion FD is performed, and the D-phase signal vd_h is read out.
  • the second transfer from the photodiode 21 to the floating diffusion FD is performed.
  • the floating diffusion FD cannot be received in the first transfer in the period of high conversion efficiency, and the high illuminance signal remaining in the photodiode 21 is transferred from the photodiode 21 to the floating diffusion FD by the second transfer.
  • the signal of the difference between the P-phase signal vp_h and the D-phase signal vd_h during the period of high conversion efficiency can be A / D converted within the dynamic range (D range) of the A / D converter 140. .. Therefore, this is used as the A / D conversion result.
  • the signal of the difference between the P-phase signal vp_h and the D-phase signal vd_h during the period of high conversion efficiency is outside the dynamic range of the A / D converter 140, and A / D conversion is not possible. Therefore, the signal of the difference between the P-phase signal vp_l and the D-phase signal vd_l in the period of low conversion efficiency is used as the A / D conversion result.
  • the first embodiment is an example in which one single slope type A / D converter is used to image the same subject with different conversion efficiencies.
  • a case where a plurality of analog pixel signals are acquired by sequentially imaging by changing the conversion efficiency with one pixel is taken as an example, but a plurality of analogs are simultaneously imaged with a plurality of pixels having different conversion efficiencies.
  • the pixel signal may be acquired. This point is the same in the examples described later. The same applies not only to the conversion efficiency but also to other imaging conditions, that is, the exposure amount, the exposure time, the sensitivity, and the like.
  • FIG. 8 shows a block diagram of an example of the circuit configuration for one pixel row of the signal processing system according to the first embodiment.
  • the A / D converter 140 is a single slope type A / D converter and has a pipeline readout configuration.
  • FIG. 9 shows a timing waveform diagram for explaining the operation of the signal processing system according to the first embodiment.
  • FIG. 9 shows the timing relationship between the horizontal synchronization signal XHS, the signal potential VSL of the signal line (vertical signal line 32), and the reference signal RAMP.
  • the comparator 141 has a conversion efficiency determination function (corresponding to the function of the comparison unit 145 in FIG. 4). Specifically, the comparator 141 includes a high conversion efficiency capacitance element C H1 and an auto-zero switch SW H1 connected in series with each other on the signal potential VSL side, and a low conversion efficiency capacitance element C connected in series with each other.
  • the L1 and the auto zero switch SW L1 are provided in a state of being connected in parallel with each other.
  • the high conversion efficiency capacitance element C H2 and the auto zero switch SW H2 connected in series with each other, and the low conversion efficiency capacitance element C L2 and the auto zero switch SW L2 connected in series with each other are also provided. It is provided in a state of being connected in parallel with each other.
  • the auto-zero switch SW L1 and the auto-zero switch SW L2 reset the comparator 141 by short-circuiting the input / output terminals of the comparator 141 during the auto-zero period for low conversion efficiency shown in FIG.
  • the auto-zero switch SW H1 and the auto-zero switch SW H2 reset the comparator 141 by short-circuiting the input / output terminals of the comparator 141 during the auto-zero period for high conversion efficiency shown in FIG.
  • the selector 148 has two inputs, a latch pulse for high conversion efficiency data and a latch pulse for low conversion efficiency data.
  • the latch pulse for high conversion efficiency data and the latch pulse for low conversion efficiency data are generated by, for example, the system control unit 17 shown in FIG.
  • the selector 148 selects and outputs one of the high conversion efficiency data latch pulse and the low conversion efficiency data latch pulse according to the conversion efficiency determination flag (1/0) latched by the determination flag storage latch 146.
  • a save latch 149 is provided for that purpose. That is, the retracting latch 149 latches the P-phase count value on the low conversion efficiency side temporarily retracted from the counter 142. Then, the retracting latch 149 returns the temporarily retracted P-phase count value on the low conversion efficiency side to the counter 142 before the D-phase count on the low conversion efficiency side.
  • the comparator 141 in the A / D converter 140 has a current mirror circuit in which the bias current I bias corresponding to the tail current I tail flowing through the variable current source 151 is composed of the comparator transistors Tr p1 and Tr p2. It is designed to be supplied via 152.
  • the bias current I bias supplied to the comparator 141 decreases, the threshold variation of the comparator 141 increases.
  • the second example of the method of superimposing a random offset on the conversion efficiency judgment threshold adjusts the judgment threshold by utilizing the fact that the threshold variation of the comparator 141 increases as the bias current I bias supplied to the comparator 141 decreases. It is a method to do. Specifically, in the second example, as shown in FIG. 13, the tail current I tail flowing through the variable current source 151 is controlled during the conversion efficiency determination period, and the bias current I bias of the comparator 141 is controlled. , The conversion efficiency determination threshold can be varied, in other words, a random offset is superimposed on the conversion efficiency determination threshold.
  • the current mirror circuit 152 is composed of the msgid transistors Tr p1 and Tr p2 has been described as an example, but as shown in FIG. 12B, the case where the current mirror circuit 152 is composed of the comparator transistors Tr n1 and Tr n2. Also, by controlling the tail current I tail , the conversion efficiency determination threshold value of the comparator 141 can be varied.
  • the third example of the method of superimposing a random offset on the conversion efficiency judgment threshold value and adjusting the judgment threshold value varies the conversion efficiency judgment threshold value of the comparator 141 by changing the size of the differential pair transistor constituting the comparator 141.
  • An explanatory diagram of a third example of the method of superimposing the random offset is shown in FIG. 14A, and a timing waveform diagram used for explaining the operation of the third example is shown in FIG. 14B.
  • the comparator 141 has, for example, a circuit configuration including differential pair transistors Q n1 and Q n2 made of an NMOS, a PMOS transistors Tr p1 and Tr p2 constituting a current mirror circuit, and a constant current source 154. Then, the reference signal RAMP of the lamp wave is input to one of the gate electrodes of the differential pair transistors Q n1 and Q n2 via the capacitive element C in 2 , and the signal line is input to the other gate electrode via the capacitive element C in 1.
  • the signal potential VSL of (vertical signal line 32) is input.
  • the size ratio W n / L n of the differential pair transistors Q n1 and Q n2 is set to W 1 / L 1 ⁇ W 2 / L 2 (W).
  • the conversion efficiency determination threshold value of the comparator 141 can be varied.
  • the second embodiment is a modification of the first embodiment, and is an example in which two single-slope A / D converters (that is, a comparator 141 and a counter 142) are provided in parallel for each pixel sequence.
  • FIG. 15 shows a block diagram of an example of a circuit configuration for one pixel row of the signal processing system according to the second embodiment
  • FIG. 16 shows a timing waveform diagram for explaining the operation of the signal processing system according to the second embodiment.
  • FIG. 16 shows the timing relationship between the horizontal synchronization signal XHS, the signal potential VSL of the signal line (vertical signal line 32), and the reference signal RAMP.
  • a single slope type A / D converter 140 H for high conversion efficiency and a single slope type A / D converter for low conversion efficiency are used. It is configured to have two 140 L A / D converters.
  • the circuit scale is larger than that of the first embodiment by the amount of one set of A / D converters, but the same operations and effects as those of the first embodiment can be obtained.
  • the conversion efficiency is determined in the comparator 141 H for high conversion efficiency or the comparator 141 L for low conversion efficiency before counting the D-phase signal. At this time, it is necessary to superimpose a random offset on the judgment threshold value (conversion efficiency judgment threshold value) to adjust the judgment threshold value.
  • the method for adjusting the judgment threshold value described in the first embodiment The first example, the second example, or the third example can be applied.
  • the determination result is latched in the determination flag storage latch 146 H as a 1-bit determination flag.
  • the determination result is latched in the determination flag storage latch 146 L as a 1-bit determination flag.
  • the selector 148 selects either CDS data with high / low conversion efficiency together with the judgment flag based on the judgment flag latched by the judgment flag storage latch 146 H or the judgment flag storage latch 146 L, and the data. Output to latch 143.
  • the operation of each part after the data latch 143 is the same as in the case of the first embodiment.
  • the A / D converter is an example of an adaptive attenuation type single slope type A / D converter.
  • the A / D converter used in the signal processing system according to the third embodiment is, for example, a 14-bit adaptive attenuation type single slope type A / D converter.
  • the basic form of the adaptive attenuation type single slope type A / D converter used in the signal processing system according to the third embodiment will be described with reference to the circuit diagram of FIG.
  • the amplitude of the analog pixel signal output from the pixel 2 that is, the amplitude of the potential VSL of the signal line (vertical signal line 32)
  • the amplitude is reduced to a predetermined amount, for example, 1/4.
  • the adaptive attenuation type single slope type A / D converter for reducing the voltage by attenuating the dynamic range and reducing the voltage will be described.
  • the adaptive attenuation type single slope type A / D converter 140 has a configuration in which a sample hold circuit 155 for sample-holding a P-phase signal on the low conversion efficiency (low sensitivity) side is provided on the input side of the comparator 141.
  • the reference signal RAMP of the lamp wave is supplied to the comparator 141 as one of the inputs via a capacitance element having a capacitance value C (hereinafter, referred to as “capacity C”).
  • FIG. 18A shows a circuit configuration diagram of the A / D converter 140 when the level of the D-phase signal is high.
  • the P-phase signal on the low conversion efficiency side held in the sample hold circuit 155 is selected by the switch 156 and the other input of the comparator 141 via the capacitance 3 / 4C.
  • the D-phase signal on the low conversion efficiency side becomes the other input of the comparator 141 via the capacitance 1 / 4C.
  • the P-phase signal and the D-phase signal on the low conversion efficiency side are combined at a capacitance ratio of 3: 1, so that the D-phase signal is attenuated to 1/4.
  • FIG. 19B shows a circuit configuration diagram of the A / D converter 140 when the level of the D-phase signal is low.
  • the D-phase signal becomes the other input of the comparator 141 via the capacitance 1 / 4C and the other of the comparator 141 via the switch 156 and the capacitance 3 / 4C. Is input, and normal single slope type A / D conversion is performed.
  • FIG. 20 shows a block diagram of an example of a circuit configuration for one pixel row of the signal processing system according to the third embodiment
  • FIG. 21 shows a timing waveform diagram for explaining the operation of the signal processing system according to the third embodiment.
  • FIG. 21 shows the timing relationship between the horizontal synchronization signal XHS, the signal potential VSL of the signal line (vertical signal line 32), and the reference signal RAMP.
  • the determination flag storage latch 146 has a conversion efficiency determination flag determined by the comparator 141, for example, a logic “0” in the case of low conversion efficiency and a logic “1” in the case of high conversion efficiency 1.
  • the bit flag is latched.
  • the determination flag latch 157 latches the analog gain determination flag associated with the adaptive attenuation in the comparator 141.
  • This analog gain determination flag is, for example, a 1-bit flag having a logic "0" when the gain is low and with attenuation, and a logic "1" when the gain is high and without attenuation.
  • the conversion efficiency determination flag and the analog gain determination flag are supplied to the signal processing unit 16 via the horizontal transfer scanning unit 15 together with any of the high / low conversion efficiency data output from the data latch 143.
  • the processing unit 162 performs a conversion efficiency ratio rebate process based on the conversion efficiency determination flag and a gain ratio rebate process based on the analog gain determination flag.
  • the rebate process is performed during the period when both the conversion efficiency determination flag and the analog gain determination flag are logically “0”, that is, during the period of low conversion efficiency and low gain. Further, the reversal processing is performed during the period when the conversion efficiency determination flag and the analog gain determination flag are both logic "1", the conversion efficiency is high, and the gain is high.
  • Example 3 The series of operations in Example 3 is as follows. That is, as shown in the timing waveform diagram of FIG. 21, first, the P-phase signal on the low conversion efficiency side is acquired by the sample hold circuit 155, and then auto-zero for high conversion efficiency is performed. At this time, by shortening the auto-zero period on the high conversion efficiency side, the determination threshold value (conversion efficiency determination threshold value) in the D phase can be varied. As a method for varying the determination threshold value, the first example, the second example, or the third example of the method for adjusting the determination threshold value described in the first embodiment can be applied.
  • each operation of P-phase count of high conversion efficiency ⁇ conversion efficiency judgment is performed.
  • the judgment threshold value at the time of conversion efficiency judgment the variation adjustment of the judgment threshold value is performed by shortening the auto-zero period on the high conversion efficiency side.
  • each operation of high conversion efficiency D-phase count ⁇ low conversion efficiency auto-zero ⁇ low conversion efficiency P-phase count is performed.
  • the P-phase count with low conversion efficiency is performed based on the P-phase signal on the low conversion efficiency side acquired in advance by the sample hold circuit 155.
  • the D-phase signal is subjected to "attenuating" / "non-attenuating" analog gain determination processing based on the analog gain determination flag latched on the determination flag latch 157, and then low.
  • the D-phase count of the conversion efficiency is processed.
  • Example 3 the first example and the first method of adjusting the judgment threshold described in Example 1 Two cases or a third case can be applied.
  • the fourth embodiment is an example in which one single slope type A / D converter is used to image the same subject with different analog gains.
  • a case where one A / D converter changes the analog gain and sequentially performs A / D conversion is taken as an example, but a plurality of A / D converters having different analog gains simultaneously perform A / D conversion. The conversion may be performed.
  • the analog gains different from each other can be set by changing the slope of the ramp wave of the reference signal RAMP.
  • FIG. 23 shows a block diagram of an example of a circuit configuration for one pixel row of the signal processing system according to the fourth embodiment
  • FIG. 24 shows a timing waveform diagram for explaining the operation of the signal processing system according to the fourth embodiment.
  • FIG. 24 shows the timing relationship between the horizontal synchronization signal XHS, the signal potential VSL of the signal line (vertical signal line 32), and the reference signal RAMP.
  • the determination flag storage latch 146 is a latch that stores the analog gain determination flag for the analog gain that differs depending on the slope of the lamp wave of the reference signal RAMP.
  • the determination flag storage latch 146 is latched with a 1-bit analog gain determination flag having a logic of "0" in the case of low analog gain and a logic of "1" in the case of high analog gain.
  • the selector 148 has two inputs, a latch pulse for high gain data and a latch pulse for low gain data.
  • the high-gain data latch pulse and the low-gain data latch pulse are generated, for example, by the system control unit 17 shown in FIG.
  • the selector 148 selects and outputs either a high gain data latch pulse or a low gain data latch pulse according to the analog gain determination flag (1/0) latched by the determination flag storage latch 146.
  • a save latch 149 for temporarily saving the P-phase count value on the low conversion efficiency side is provided. That is, the retracting latch 149 latches the P-phase count value on the low gain side temporarily retracted from the counter 142. Then, the retracting latch 149 returns the temporarily retracted P-phase count value on the low conversion efficiency side to the counter 142 before the D-phase count on the low gain side.
  • low analog gain P-phase count ⁇ save P-phase count value ⁇ high analog gain P-phase.
  • count ⁇ analog gain determination ⁇ high analog gain D-phase count ⁇ low analog gain D-phase count is executed in order. Then, before the D-phase count of the low analog gain, the saved P-phase count value of the low analog gain is restored, and then the operation of the D-phase count of the low analog gain is executed.
  • the first, second, or third examples of the method for adjusting the determination threshold value described in the first embodiment are applied. Can be done.
  • the fifth embodiment is a modification of the fourth embodiment, and is an example in which two single-slope analog-to-digital converters (that is, a comparator 141 and a counter 142) are provided in parallel.
  • FIG. 26 shows a block diagram of an example of a circuit configuration for one pixel row of the signal processing system according to the fifth embodiment
  • FIG. 27 shows a timing waveform diagram for explaining the operation of the signal processing system according to the fifth embodiment.
  • FIG. 27 shows the timing relationship between the horizontal synchronization signal XHS and the signal potential VSL of the signal line (vertical signal line 32).
  • FIG. 27 further shows the timing relationship between the reference signal RAMP (broken line) for high analog gain and the reference signal RAMP (dotted line) for low analog gain.
  • the A / D converter As shown in FIG. 26, in the fifth embodiment, as the A / D converter, a single slope type A / D converter 140 H for high analog gain and a single slope type A / D converter for low analog gain are used. It is configured to have two 140 L A / D converters.
  • the circuit scale is larger than that of the fourth embodiment by the amount of one set of A / D converters, but the same operations and effects as those of the fourth embodiment can be obtained.
  • the fifth embodiment since one set of single slope type A / D converters is provided for each of the high analog gain and the low analog gain, the low analog gain side which was performed in the fourth embodiment There is an advantage that the operation of temporarily saving the P-phase count value becomes unnecessary.
  • the determination of the analog gain is performed in the comparator 141 H for high analog gain or the comparator 141 L for low analog gain before counting the D-phase signal. At this time, it is necessary to superimpose a random offset on the judgment threshold value (analog gain judgment threshold value) to adjust the judgment threshold value.
  • the method for adjusting the judgment threshold value described in the first embodiment The first example, the second example, or the third example can be applied.
  • the sixth embodiment is a modification of the second embodiment, and is an example in which the conversion efficiency determination threshold value is varied by utilizing the variation in the potentials of the P-phase signal and the D-phase signal for each pixel.
  • the technique according to the sixth embodiment can be similarly applied to imaging conditions such as a difference in storage time (long and short) and a difference in pixel size (large and small) in addition to the conversion efficiency.
  • FIG. 30 shows a block diagram of an example of a circuit configuration for one pixel row of the signal processing system according to the sixth embodiment
  • FIG. 31 shows a timing waveform diagram for explaining the operation of the signal processing system according to the sixth embodiment.
  • FIG. 31 shows the timing relationship between the horizontal synchronization signal XHS, the signal potential VSL of the signal line (vertical signal line 32), and the reference signal RAMP.
  • the selector 148 selects a counter output with high conversion efficiency or low conversion efficiency based on either the high / low conversion efficiency determination flag output from the comparison unit 159 H / comparison unit 159 L, and together with the conversion efficiency determination flag. , Supply to latch 143.
  • the operation of each part after the latch 143 is the same as in the case of the first embodiment.
  • Example 7 The seventh embodiment is a modification of the sixth embodiment, and is an example in which the same subject is imaged with different analog gains.
  • FIG. 32 shows a block diagram of an example of a circuit configuration for one pixel row of the signal processing system according to the seventh embodiment
  • FIG. 33 shows a timing waveform diagram for explaining the operation of the signal processing system according to the seventh embodiment.
  • FIG. 33 shows the timing relationship between the horizontal synchronization signal XHS and the signal potential VSL of the signal line (vertical signal line 32).
  • FIG. 33 further shows the timing relationship between the reference signal RAMP (broken line) for high analog gain and the reference signal RAMP (dotted line) for low analog gain.
  • the technique according to the present disclosure is limited to the application to the CMOS image sensor. It's not a thing. That is, the technique according to the present disclosure can be applied to all XY address type image pickup devices in which pixels 2 are two-dimensionally arranged in a matrix.
  • Devices that take images for viewing such as digital cameras and portable devices with camera functions.
  • Devices used for traffic such as in-vehicle sensors that photograph the rear, surroundings, and interior of vehicles, surveillance cameras that monitor traveling vehicles and roads, and distance measurement sensors that measure distance between vehicles, etc.
  • Devices used in home appliances such as TVs, refrigerators, and air conditioners to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, devices that perform angiography by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes ⁇ Equipment used for security such as surveillance cameras for crime prevention and cameras for person authentication ⁇ Skin measuring instruments for taking pictures of the skin and taking pictures of the scalp Equipment used for beauty such as microscopes ⁇ Equipment used for sports such as action cameras and wearable cameras for sports applications ⁇ Camera for monitoring the condition of fields and crops, etc.
  • Equipment used for agriculture ⁇ Equipment used for medical and healthcare purposes
  • Equipment used for security such as surveillance cameras for crime prevention and cameras for person authentication
  • Skin measuring instruments for taking pictures of the skin and taking pictures of the scalp Equipment used for beauty such as microscopes
  • Equipment used for sports such as action cameras and wearable cameras for sports applications
  • Camera for monitoring the condition of fields and crops, etc.
  • Equipment used for agriculture ⁇ Equipment used for agriculture
  • the technology according to the present disclosure can be applied to various products. More specifically, it can be applied to an image pickup device such as a digital still camera or a video camera, a mobile terminal device having an image pickup function such as a mobile phone, or an electronic device such as a copier that uses an image sensor for an image reading unit. it can.
  • an imaging device such as a digital still camera or a video camera will be described below.
  • the imaging optical system 101 captures incident light (image light) from the subject and forms an image on the imaging surface of the imaging unit 102.
  • the imaging unit 102 converts the amount of incident light imaged on the imaging surface by the optical system 101 into an electric signal in pixel units and outputs it as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing, for example, white balance processing, demosaic processing, gamma correction processing, and the like.
  • the image pickup unit 102 relates to the above-described embodiment, which can suppress the generation of a pseudo image while suppressing an increase in circuit scale and power consumption in order to achieve a wide dynamic range.
  • An image sensor can be used. Therefore, according to the image pickup device 100 that uses the image pickup device as the image pickup unit 102, it is possible to acquire a high-quality image and contribute to miniaturization and low power consumption.
  • the present disclosure may also have the following configuration.
  • Image sensor ⁇ [A-1] An analog-to-digital converter that converts a plurality of analog pixel signals output from pixels into digital pixel signals under a plurality of imaging conditions different from each other.
  • a threshold setting unit that sets randomly distributed thresholds on the input side of the analog-to-digital converter.
  • a comparison unit that uses the threshold value set by the threshold value setting unit as the comparison threshold value and compares it with one of a plurality of analog pixel signals, and a comparison unit.
  • a selection unit that selects and outputs one digital pixel signal from a plurality of digital pixel signals output from an analog-digital converter based on the comparison result of the comparison unit.
  • An image sensor comprising.
  • the analog-to-digital converter is a single-slope analog-to-digital converter that performs analog-to-digital conversion using a reference signal of a lamp wave whose voltage value changes over time.
  • the single-slope analog-to-digital converter is A comparator that compares a plurality of analog pixel signals output from pixels with a reference signal of a lamp wave, and A counter that measures the period from the start of the comparison operation of the comparator to the end of the comparison operation, Have, The image sensor according to the above [A-2].
  • the threshold value setting unit sets randomly dispersed threshold values by controlling the auto-zero period in which the input / output terminals of the comparator are short-circuited.
  • the threshold value setting unit sets randomly dispersed threshold values by controlling the bias current of the comparator.
  • [A-6] The threshold value setting unit sets randomly dispersed threshold values by changing the size ratio (channel width / channel length) of the differential to transistor constituting the comparator. The image sensor according to the above [A-3].
  • the single-slope analog-to-digital converter temporarily saves the count value of the low conversion efficiency P-phase signal from the counter and returns it to the counter before the count of the low conversion efficiency D-phase signal.
  • the single-slope analog-to-digital converter has two comparators and two counters in parallel for each pixel sequence.
  • the single-slope analog-to-digital converter is an adaptive attenuation method that attenuates the amplitude by a predetermined amount to compress the dynamic range when the amplitude of the analog pixel signal output from the pixel is relatively large.
  • An analog-to-digital converter The image sensor according to the above [A-10].
  • the adaptive attenuation type analog-to-digital converter has a sample hold circuit for sample-holding a P-phase signal with low conversion efficiency on the input side of the comparator.
  • the imaging condition is the analog gain of the analog-to-digital converter
  • One analog-to-digital converter changes the analog gain to perform sequential analog-to-digital conversion, or multiple analog-to-digital converters with different analog gains simultaneously perform analog-to-digital conversion.
  • the image sensor according to any one of the above [A-1] to the above [A-6].
  • the plurality of imaging conditions are high analog gain and low analog gain.
  • the single-slope analog-to-digital converter temporarily saves the count value of the low analog gain P-phase signal from the counter and returns it to the counter before the count of the low analog gain D-phase signal.
  • the single-slope analog-to-digital converter has two comparators and two counters in parallel for each pixel sequence.
  • the threshold value setting unit sets randomly dispersed threshold values by controlling the auto-zero period in which the input / output terminals of the comparator are short-circuited.
  • the threshold value setting unit sets randomly dispersed threshold values by controlling the bias current of the comparator.
  • [B-6] The threshold value setting unit sets randomly dispersed threshold values by changing the size ratio (channel width / channel length) of the differential to transistor constituting the comparator. The electronic device according to the above [B-3].
  • [B-7] The same subject is sequentially imaged with one pixel under different imaging conditions to acquire a plurality of analog pixel signals, or a plurality of pixels with different imaging conditions are simultaneously imaged with a plurality of analog pixels. Get the signal, The electronic device according to any one of the above [B-1] to the above [B-6].
  • the imaging conditions are the exposure amount of the pixel, the exposure time, the conversion efficiency for converting the electric charge into a voltage, or the sensitivity.
  • [B-9] The plurality of imaging conditions are high conversion efficiency and low conversion efficiency.
  • the single-slope analog-to-digital converter temporarily saves the count value of the low conversion efficiency P-phase signal from the counter and returns it to the counter before the count of the low conversion efficiency D-phase signal.
  • the single-slope analog-to-digital converter has two comparators and two counters in parallel for each pixel sequence.
  • the single-slope analog-to-digital converter temporarily saves the count value of the low analog gain P-phase signal from the counter and returns it to the counter before the count of the low analog gain D-phase signal.
  • the single-slope analog-to-digital converter has two comparators and two counters in parallel for each pixel sequence.
  • the single-slope analog-to-digital converter consists of an analog-to-digital converter for high analog gain and an analog-to-digital converter for low analog gain.
  • the analog-to-digital converter for high analog gain and low analog gain has a high analog gain based on the comparison result of the latch for the D-phase count value, the comparison unit for determining the level of the latch output, and the comparison unit.

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Abstract

本開示の撮像素子は、互いに異なる複数の撮像条件の下に、画素から出力される複数のアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器、アナログ－デジタル変換器の入力側において、ランダムにばらつかせた閾値を設定する閾値設定部、閾値設定部で設定された閾値を比較閾値とし、複数のアナログ画素信号の一つと比較する比較部、及び、比較部の比較結果に基づいて、アナログ－デジタル変換器から出力される複数のデジタル画素信号の中から１つのデジタル画素信号を選択して出力する選択部、を備える。

Description

撮像素子、光検出素子、及び、電子機器
　本開示は、撮像素子、光検出素子、及び、電子機器に関する。
　撮像素子において、異なる露光量（露出量）で２つの画像を取得し、この取得した２つの画像を合成することによってダイナミックレンジの拡大（広ダイナミックレンジ化）を図る技術がある。この広ダイナミックレンジ化の技術の場合、２つの画像のつなぎ目で擬似画像が生じるため、画質を劣化させる問題がある。
　従来は、広ダイナミックレンジ化を図るに当たって、異なる露光量にて取得した２つの画像信号をアナログ－デジタル変換した後、画像信号と、確率的に変化する閾値との大小関係に基づいて、２つの画像信号の中から、１つの画像信号を選択することにより、擬似画像の改善を図っていた（例えば、特許文献１参照）。
特開平４－１７２０８６号公報
　上記の特許文献１に記載の従来技術では、乱数、ディザによってばらつかせた閾値を基に、アナログ－デジタル変換後の２つの画像信号を振り分けるようにしているために、乱数が周期性を持った場合、その周期性により擬似画像が発生し、画質を劣化させるという懸念がある。また、アナログ－デジタル変換器を例えば画素列毎に有する撮像素子への適用を考えると、画素列毎に比較器や、閾値を保持するレジスタを設けなければならないため、画素列の数や、アナログ－デジタル変換のビット数が増えたときに、その回路規模及び消費電力が増大する。
　本開示は、広ダイナミックレンジ化を図るに当たって、乱数、ディザによる閾値ずらしの技術に比べて、擬似画像の発生を抑え、高画質の画像を取得できるとともに、回路規模及び消費電力の増大を抑制できる撮像素子、光検出素子、及び、当該撮像素子を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の撮像素子は、
　互いに異なる複数の撮像条件の下に、画素から出力される複数のアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器、
　アナログ－デジタル変換器の入力側において、ランダムにばらつかせた閾値を設定する閾値設定部、
　閾値設定部で設定された閾値を比較閾値とし、複数のアナログ画素信号の一つと比較する比較部、及び、
　比較部の比較結果に基づいて、アナログ－デジタル変換器から出力される複数のデジタル画素信号の中から１つのデジタル画素信号を選択して出力する選択部、
　を備える。
　また、上記の目的を達成するための本開示の光検出素子は、
　互いに異なる複数の撮像条件の下に、画素から出力される複数のアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器、
　アナログ－デジタル変換器の入力側において、ランダムにばらつかせた閾値を設定する閾値設定部、
　閾値設定部で設定された閾値を比較閾値とし、複数のアナログ画素信号の一つと比較する比較部、及び、
　比較部の比較結果に基づいて、アナログ－デジタル変換器から出力される複数のデジタル画素信号の中から１つのデジタル画素信号を選択して出力する選択部、
　を備える。
　また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像素子を有する。
図１は、本開示に係る技術が適用される撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３は、ＣＭＯＳイメージセンサに搭載される列並列アナログ－デジタル変換部の構成の一例を示すブロック図である。 図４は、本開示の実施形態に係るＣＭＯＳイメージセンサにおいて、広ダイナミックレンジ化のための信号処理を行う信号処理部の基本形を示すブロック図である。 図５は、Ａ／Ｄ変換器の入力側にランダムオフセット閾値を持たせる様子を示す入力光量－Ａ／Ｄ出力の特性図である。 図６は、変換効率が可変な画素の回路構成の一例を示す回路図である。 図７は、変換効率の切替えによる広ダイナミックレンジ化の基本動作の説明に供するタイミング波形図である。 図８は、実施例１に係る信号処理系の１画素列分の回路構成の一例を示すブロック図である。 図９は、実施例１に係る信号処理系の動作説明に供するタイミング関係を示すタイミング波形図である。 図１０は、判定閾値を調整する手法の第１例についての説明図である。 図１１は、実施例１に係る信号処理系における変換効率比の割戻しについての説明図である。 図１２は、判定閾値を調整する手法の第２例についての説明図であり、図１２Ａに、ＰＭＯＳテール電流を制御する例を示し、図１２Ｂに、ＮＭＯＳテール電流を制御する例を示している。 図１３は、ランダムオフセットを重畳する手法の第２例の動作説明に供するタイミング波形図である。 図１４Ａは、判定閾値を調整する手法の第３例についての説明図であり、図１４Ｂは、第３例の動作説明に供するタイミング波形図である。 図１５は、実施例２に係る信号処理系の１画素列分の回路構成の一例を示すブロック図である。 図１６は、実施例２に係る信号処理系の動作説明に供するタイミング波形図である。 図１７は、適応減衰方式シングルスロープ型アナログ－デジタル変換器の基本形を示す回路図である。 図１８Ａは、データ信号のレベルが大のときのアナログ－デジタル変換器の回路構成図であり、図１８Ｂは、適応減衰に伴うダイナミックレンジ圧縮効果について説明する波形図である。 図１９Ａは、適応減衰に伴うＤ（データ）相カウント時間の削減効果について説明する波形図であり、図１９Ｂは、データ信号のレベルが小のときのアナログ－デジタル変換器の回路構成図である。 図２０は、実施例３に係る信号処理系の１画素列分の回路構成の一例を示すブロック図である。 図２１は、実施例３に係る信号処理系の動作説明に供するタイミング波形図である。 図２２は、実施例３に係る信号処理系における変換効率比の割戻し、及び、アナログゲイン比の掛戻しについての説明図である。 図２３は、実施例４に係る信号処理系の１画素列分の回路構成の一例を示すブロック図である。 図２４は、実施例４に係る信号処理系の動作説明に供するタイミング波形図である。 図２５は、実施例４に係る信号処理系におけるアナログゲイン比の割戻についての説明図である。 図２６は、実施例５に係る信号処理系の１画素列分の回路構成の一例を示すブロック図である。 図２７は、実施例５に係る信号処理系の動作説明に供するタイミング波形図である。 図２８は、画素の２次元配列を模式的に示す概略図である。 図２９は、画素毎のリセット信号、データ信号の電位が、ランダムにばらついている様子を示す波形図である。 図３０は、実施例６に係る信号処理系の１画素列分の回路構成の一例を示すブロック図である。 図３１は、実施例６に係る信号処理系の動作説明に供するタイミング波形図である。 図３２は、実施例７に係る信号処理系の１画素列分の回路構成の一例を示すブロック図である。 図３３は、実施例７に係る信号処理系の動作説明に供するタイミング波形図である。 図３４は、本開示に係る技術の適用例を示す図である。 図３５は、本開示の電子機器の一例である撮像装置の構成の概略を示すブロック図である。
　以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像素子、光検出素子、及び、電子機器、全般に関する説明
２．本開示に係る技術が適用される撮像素子
　２－１．ＣＭＯＳイメージセンサの構成例
　２－２．画素の回路構成例
　２－３．アナログ－デジタル変換部の構成例
　２－４．広ダイナミックレンジ化について
３．本開示の実施形態
　３－１．実施例１［シングルスロープ型アナログ－デジタル変換器が１つで、同一の被写体を互いに異なる変換効率で撮像する例］
　　３－１－１．判定閾値を調整する手法の第１例（高変換効率用オートゼロ期間を制御する例）
　　３－１－２．判定閾値を調整する手法の第２例（比較器のバイアス電流Ｉbiasを制御する例）
　　３－１－３．判定閾値を調整する手法の第３例（比較器を構成する差動対トランジスタのサイズを変える例）
　３－２．実施例２［実施例１の変形例：シングルスロープ型アナログ－デジタル変換器を２つ並列に設ける例］
　３－３．実施例３［適応減衰方式シングルスロープ型アナログ－デジタル変換器の例］
　３－４．実施例４［シングルスロープ型アナログ－デジタル変換器が１つで、同一の被写体を互いに異なるアナログゲインで撮像する例］
　３－５．実施例５［実施例４の変形例：シングルスロープ型アナログ－デジタル変換器を２つ並列に設ける例］
　３－６．実施例６［実施例２の変形例：各画素毎のリセット信号、データ信号の電位のばらつきを利用して変換効率判定閾値をばらつかせる例］
　３－７．実施例７［実施例６の変形例：同一の被写体を互いに異なるアナログゲインで撮像する例］
４．変形例
５．応用例
６．本開示に係る技術の適用例
　６－１．本開示の電子機器（撮像素子の例）
７．本開示がとることができる構成
＜本開示の撮像素子、光検出素子、及び、電子機器、全般に関する説明＞
　本開示の撮像素子、光検出素子、及び、電子機器にあっては、アナログ－デジタル変換器について、時間が経過するにつれて電圧値が変化するランプ波の参照信号を用いてアナログ－デジタル変換を行うシングルスロープ型アナログ－デジタル変換器である構成とすることができる。そして、シングルスロープ型アナログ－デジタル変換器について、画素から出力される複数のアナログ画素信号と、ランプ波の参照信号とを比較する比較器、及び、比較器の比較動作の開始から比較動作の終了までの期間を計測するカウンタ、を有する構成とすることができる。
　上述した好ましい構成を含む本開示の撮像素子、光検出素子、及び、電子機器にあっては、閾値設定部について、比較器の入出力の端子間を短絡するオートゼロ期間を制御することにより、ランダムにばらつかせた閾値を設定する、比較器のバイアス電流を制御することにより、ランダムにばらつかせた閾値を設定する、又は、比較器を構成する差動対トランジスタのサイズ比（チャネル幅／チャネル長）を変えることにより、ランダムにばらつかせた閾値を設定する構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子、光検出素子、及び、電子機器にあっては、同一の被写体を、１つの画素で撮像条件を変えて順次撮像して複数のアナログ画素信号を取得する、又は、撮像条件が異なる複数の画素で同時に撮像して複数のアナログ画素信号を取得する構成とすることができる。撮像条件については、画素の露光量、露光時間、電荷を電圧に変換する変換効率、又は、感度である構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子、光検出素子、及び、電子機器にあっては、複数の撮像条件が、高変換効率及び低変換効率であり、画素から、フローティングディフュージョンＦＤのリセット時のリセットレベルであるリセット信号、及び、受光素子での光電変換に基づく信号レベルであるデータ信号が順に出力されるとき、シングルスロープ型アナログ－デジタル変換器について、低変換効率のリセット信号のカウント値をカウンタから一時的に退避させ、低変換効率のＤ相信号のカウントの手前でカウンタに復帰させる動作を行う構成とすることができる。あるいは又、シングルスロープ型アナログ－デジタル変換器について、画素列毎に、比較器及びカウンタを２つ並列に有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子、光検出素子、及び、電子機器にあっては、シングルスロープ型アナログ－デジタル変換器について、画素から出力されるアナログ画素信号の振幅が相対的に大きいときに、所定量だけ振幅を減衰させてダイナミックレンジを圧縮する適応減衰方式のアナログ－デジタル変換器である構成とすることができる。そして、適応減衰方式のアナログ－デジタル変換器については、比較器の入力側に、低変換効率のリセット信号をサンプルホールドするサンプルホールド回路を有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子、光検出素子、及び、電子機器にあっては、撮像条件がアナログ－デジタル変換器のアナログゲインであるとき、１つのアナログ－デジタル変換器でアナログゲインを変えて順次アナログ－デジタル変換を行う、又は、アナログゲインが異なる複数のアナログ－デジタル変換器で同時にアナログ－デジタル変換を行う構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子、光検出素子、及び、電子機器にあっては、複数の撮像条件が高アナログゲイン及び低アナログゲインであり、画素から、フローティングディフュージョンＦＤのリセット時のリセット信号、及び、受光素子での光電変換に基づくデータ信号が順に出力されるとき、シングルスロープ型アナログ－デジタル変換器について、低アナログゲインのリセット信号のカウント値をカウンタから一時的に退避させ、低アナログゲインのデータ信号のカウントの手前でカウンタに復帰させる動作を行う構成とすることができる。あるいは又、シングルスロープ型アナログ－デジタル変換器について、画素列毎に、比較器及びカウンタを２つ並列に有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子、光検出素子、及び、電子機器にあっては、画素から、フローティングディフュージョンＦＤのリセット時のリセット信号、及び、受光素子での光電変換に基づくデータ信号が順に出力されるとき、閾値設定部について、各画素毎のリセット信号及びデータ信号の電位のばらつきを利用してランダムにばらつかせた閾値を設定する構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子、光検出素子、及び、電子機器にあっては、複数の撮像条件が、高変換効率及び低変換効率であるとき、シングルスロープ型アナログ－デジタル変換器は、高変換効率用のアナログ－デジタル変換器、及び、低変換効率用のアナログ－デジタル変換器から成る構成とすることができる。そして、高変換効率用及び低変換効率用のアナログ－デジタル変換器について、Ｄ（データ）相カウント値用のラッチ、ラッチ出力のレベル判定のための比較部、及び、比較部の比較結果に基づいて、高変換効率用及び低変換効率用のアナログ－デジタル変換器のいずれかの出力を選択するセレクタを有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子、光検出素子、及び、電子機器にあっては、複数の撮像条件が、高アナログゲイン及び低アナログゲインであるとき、シングルスロープ型アナログ－デジタル変換器は、高アナログゲイン用のアナログ－デジタル変換器、及び、低アナログゲイン用のアナログ－デジタル変換器から成る構成とすることができる。そして、高アナログゲイン用及び低アナログゲイン用のアナログ－デジタル変換器について、Ｄ相カウント値用のラッチ、ラッチ出力のレベル判定のための比較部、及び、比較部の比較結果に基づいて、高アナログゲイン用及び低アナログゲイン用のアナログ－デジタル変換器のいずれかの出力を選択するセレクタを有する構成とすることができる。
＜本開示に係る技術が適用される撮像素子＞
　本開示に係る技術が適用される撮像素子の基本的な構成について説明する。ここでは、撮像素子として、Ｘ－Ｙアドレス方式の撮像素子の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
［ＣＭＯＳイメージセンサの構成例］
　図１は、本開示に係る技術が適用される撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
　本例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１、及び、当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光素子（光電変換素子）を含む画素２が行方向及び列方向に、即ち、行列状に２次元配置されて成る。ここで、行方向とは、画素行の画素２の配列方向を言い、列方向とは、画素列の画素２の配列方向を言う。画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等によって構成されている。
　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１1～３１m（以下、総称して「画素制御線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２1～３２n（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。画素制御線３１は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
　以下に、画素アレイ部１１の周辺回路部の各回路部分、即ち、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７について説明する。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　定電流源部１３は、画素列毎に垂直信号線３２1～３２nの各々に接続された、例えばＭＯＳ型電界効果トランジスタから成る複数の電流源Ｉを備えており、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２1～３２nの各々を通してバイアス電流を供給する。
　アナログ－デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ－デジタル変換器の集合から成る。アナログ－デジタル変換部１４は、画素列毎に垂直信号線３２1～３２nの各々を通して出力されるアナログの画素信号を、Ｎビットのデジタル信号に変換する列並列型のアナログ－デジタル変換部である。
　列並列アナログ－デジタル変換部１４におけるアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。シングルスロープ型アナログ－デジタル変換器の詳細については後述する。
　水平転送走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、アナログ－デジタル変換部１４でデジタル信号に変換された画素信号が画素列単位で、２Ｎビット幅の水平転送線１８に読み出される。
　信号処理部１６は、水平転送線１８を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１６は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理部１６は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号として後段の装置に出力する。
　タイミング制御部１７は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、及び、信号処理部１６等の駆動制御を行う。
［画素の回路構成例］
　図２は、画素２の回路構成の一例を示す回路図である。画素２は、受光素子（光電変換素子）として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１の他、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）を用いている。画素２をＮＭＯＳのトランジスタのみで構成することで、面積効率や工程削減視点の最適化を図ることができる。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素２に対して、先述した画素制御線３１として、複数の制御線が同一画素行の各画素２に対して共通に配線されている。これら複数の制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
　選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
　尚、選択トランジスタ２５については、電源電圧ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
［アナログ－デジタル変換部の構成例］
　次に、列並列アナログ－デジタル変換部１４の構成例について説明する。図３は、列並列アナログ－デジタル変換部１４の構成の一例を示すブロック図である。本例のＣＭＯＳイメージセンサ１におけるアナログ－デジタル変換部１４は、垂直信号線３２1～３２nの各々に対応して設けられた複数のシングルスロープ型アナログ－デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型アナログ－デジタル変換器１４０を例に挙げて説明する。
　シングルスロープ型アナログ－デジタル変換器１４０は、比較器１４１、カウンタ１４２、及び、データラッチ１４３を有する回路構成となっている。シングルスロープ型アナログ－デジタル変換器１４０では、時間が経過するにつれて電圧値が線形に変化する、所謂、ランプ（ＲＡＭＰ）波の参照信号が用いられる。ランプ波の参照信号は、参照信号生成部１９で生成される。参照信号生成部１９については、例えば、ＤＡＣ（デジタル－アナログ変換）回路を用いて構成することができる。
　比較器１４１は、画素２から読み出されるアナログの画素信号を比較入力とし、参照信号生成部１９で生成されるランプ波の参照信号を基準入力とし、両信号を比較する。そして、比較器１４１は、例えば、参照信号が画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号が画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１４１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
　カウンタ１４２には、比較器１４１に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部１７からクロック信号ＣＬＫが与えられる。そして、カウンタ１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１４１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ１４２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
　ＣＭＯＳイメージセンサ１では、一般的に、画素２のリセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行わる。ＣＤＳ処理を実現するために、画素２からは、リセットトランジスタ２３によるフローティングディフュージョンＦＤのリセット時のリセットレベルであるリセット信号（以下、「Ｐ相信号」と記述する）と、フォトダイオード２１での光電変換に基づく信号レベルであるデータ信号（以下、「Ｄ相信号」と記述する）とが出力される。
　ここでは、ＣＤＳ処理は、一例として、カウンタ１４２において行われることとする。具体的には、カウンタ１４２は、例えば、アップ／ダウンカウンタから成り、そのアップ／ダウンカウント動作にて、Ｐ相信号とＤ相信号との差分がとられることにより、カウンタ１４２のカウント動作の過程でＣＤＳ処理が行われることになる。カウンタ１４２でのＣＤＳ処理後のＣＤＳデータは、データラッチ１４３にラッチされた後、水平転送走査部１５による駆動の下に、水平転送線１８に出力される。
　上述したように、シングルスロープ型アナログ－デジタル変換器１４０の集合から成る列並列アナログ－デジタル変換部１４では、参照信号生成部１９で生成される、線形に変化するアナログ値の参照信号と、画素２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。尚、上記の例では、画素列に対して１対１の関係でアナログ－デジタル変換器１４０が配置されて成るアナログ－デジタル変換部１４を例示したが、複数の画素列を単位としてアナログ－デジタル変換器１４０が配置されて成るアナログ－デジタル変換部１４とすることもできる。
［広ダイナミックレンジ化について］
　上記の構成のＣＭＯＳイメージセンサ１に代表される撮像素子において、広ダイナミックレンジ化を図る技術の１つとして、異なる撮像条件にて複数の画像、例えば２つの画像を取得し、この取得した２つの画像を合成することによってダイナミックレンジの拡大を図る技術がある。
　この広ダイナミックレンジ化の技術の場合、２つの画像のつなぎ目で擬似画像が生じ、画質の劣化を招く問題がある。この問題を解決するために、従来、取得した２つの画像信号をアナログ－デジタル変換し、アナログ－デジタル変換器の出力側、即ちデジタル領域において、乱数、ディザによってばらつかせた閾値を基に、アナログ－デジタル変換後の２つの画像信号を振り分ける手法がとられていた。
　しかし、上記の手法の場合にも、乱数が周期性を持った場合、その周期性によって擬似画像が発生し、画質を劣化させるという懸念がある。また、上記の構成のＣＭＯＳイメージセンサ１、即ち、アナログ－デジタル変換器を例えば画素列毎に有する撮像素子への適用を考えると、閾値として画素列毎に別の値を設定する必要が有り、閾値を保持するレジスタを画素列毎に設けなければならないため、画素列の数や、アナログ－デジタル変換のビット数が増えたときに、その回路規模及び消費電力が増大することになる。
＜本開示の実施形態＞
　本開示の実施形態では、画素２から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器、例えばシングルスロープ型アナログ－デジタル変換器１４０を、例えば画素列毎に有するＣＭＯＳイメージセンサ１において、同一の被写体を、互いに異なる複数の撮像条件にて撮像し、撮像条件が異なる複数の画像を取得する。以下では、複数の撮像条件を２つの撮像条件とし、複数の画像を２つの画像として説明する。この場合、アナログ－デジタル変換器１４０は、２つの撮像条件に対応して、画素列毎に２つずつ設けられることになる。但し、２つの撮像条件、及び、２つの画像に限られるものでない。
　上記の構成により、互いに異なる２つの撮像条件の下に、画素２から出力される２つのアナログ画素信号が、２つのアナログ－デジタル変換器１４０_1，１４０_2で２つのデジタル画素信号に変換されることになる。以下、アナログ－デジタル変換器１４０_1，１４０_2を、Ａ／Ｄ変換器１４０_1，１４０_2と記述する。
　本開示の実施形態では、Ａ／Ｄ変換器１４０_1，１４０_2の一方の入力側において、ランダムにばらつかせた閾値を設定し、この設定した閾値を比較部の比較閾値とする。そして、比較部の比較結果に基づいて、Ａ／Ｄ変換器１４０_1，１４０_2から出力される２つのデジタル画素信号の中から、１つのデジタル画素信号を選択して出力するようにする。
　図４は、本開示の実施形態に係るＣＭＯＳイメージセンサ１において、広ダイナミックレンジ化のための信号処理を行う信号処理部の基本形を示すブロック図である。
　本実施形態に係るＣＭＯＳイメージセンサ１は、互いに異なる２つの撮像条件の下に、画素２から順次出力される２つのアナログ画素信号をデジタル画素信号に変換するＡ／Ｄ変換器１４０_1，１４０_2の他に、閾値設定部１４４、比較部１４５、判定フラグ格納ラッチ１４６、及び、セレクタ１４７を有する構成となっている。
　閾値設定部１４４は、比較部１４５の比較閾値として感度判定閾値を設定する。具体的には、閾値設定部１４４は、ランダムオフセット調整部１４４１及び加算器１４４２から成り、加算器１４４２において、ランダムオフセット調整部１４４１でランダムにばらつかせたランダムオフセットを、外部から与えられる判定閾値に重畳することにより、アナログ的にランダムにばらつかせた閾値を、感度判定閾値として設定する。
　比較部１４５は、感度判定のための比較部であり、閾値設定部１４４で設定された、アナログ的にランダムにばらつかせた感度判定閾値を比較閾値とし、画素２から出力される、例えば高感度出力（アナログ画素信号）と比較することにより、高感度出力／低感度出力の判定を行う。比較部１４５の比較結果、即ち、高感度出力／低感度出力の判定フラグは、判定フラグ格納ラッチ１４６にラッチされる。
　セレクタ１４７は、Ａ／Ｄ変換器１４０_1，１４０_2から出力される２つのデジタル画素信号の中から１つのデジタル画素信号を選択する選択部であり、判定フラグ格納ラッチ１４６にラッチされた高感度出力／低感度出力の判定フラグに基づいて、２つのデジタル画素信号の一方を選択して出力する。
　上記の構成の信号処理部において、点線の四角で囲った回路部分Ａ、即ち、一方のＡ／Ｄ変換器１４０_2、及び、感度判定のための比較部１４５については、アナログ－デジタル変換器１４０がシングルスロープ型Ａ／Ｄ変換器の場合、一体化することができる。但し、シングルスロープ型Ａ／Ｄ変換器の場合であっても、図４に示すように、Ａ／Ｄ変換器１４０_2及び比較部１４５を個別の構成としてもよい。
　シングルスロープ型Ａ／Ｄ変換器１４０では、ビット数分だけカウンタ１４２（図３参照）をカウント動作させることになり、高速化の点で難があることから、高速化を目的として、ゲインを適応的に調整する、所謂、適応ゲイン制御が行われる。具体的には、適応ゲイン制御では、一例として、明るい環境下では分解能を１２ビット、薄暗い環境下では分解能を１４ビットとする。
　そして、薄暗い環境下では、画素毎に明るさを判別して、ビット数の差分に相当する分だけ増幅し、１２ビット相当の粗い分解能でＡ／Ｄ変換し、Ａ／Ｄ変換後にその増幅量にあわせてレベル調整（所謂、ゲインの割戻し）を行って１４ビット相当の分解能に圧縮する処理が行われる。ゲインの割戻しを行うか否かの判定は、判定フラグ格納ラッチ１４６にラッチされた判定フラグを用いて行われることになる。
　上述したように、本実施形態に係る広ダイナミックレンジ化の信号処理部では、図５に示すように、Ａ／Ｄ変換器１４０の入力側に、即ち、２進数化する前にアナログ的に、ランダムにばらつかせたランダムオフセットを付加して調整した閾値を基に感度判定を実現するようにしている。具体的には、本信号処理では、デバイス毎のアナログ的なばらつき要素を活用し、そのランダムなばらつきの正規分布を基にオフセット（ランダムオフセット）を付加することによって閾値を調整するようにしている。
　このように、本実施形態に係る広ダイナミックレンジ化の信号処理部では、デバイス毎のアナログ的なランダムなばらつきの正規分布を基に、アナログ側で判定閾値にオフセットを与えるようにしており、ランダムオフセットが周期性を持つようなことがないため、乱数、ディザによる閾値ずらしの技術の場合に比べて、擬似画像の発生を抑え、高画質の画像を取得できることになる。
　また、本実施形態に係る信号処理部によれば、例えば、Ａ／Ｄ変換器１４０を画素列毎に有する撮像素子に適用しても、乱数、ディザによる閾値ずらしの技術の場合のように、閾値として、画素列毎に別の値を設定する必要がないため、閾値を保持するレジスタ等を画素列毎に設ける必要がない。従って、画素列数や、Ａ／Ｄ変換のビット数が増えたとしても、その回路規模及び消費電力の増大を抑制できることになる。この点については、Ａ／Ｄ変換器１４０を画素毎に有する撮像素子に適用する場合にも同様である。
　尚、広ダイナミックレンジ化に当たっては、同一の被写体を、互いに異なる複数の撮像条件にて撮像し、撮像条件が異なる複数の画像を取得することになる。ここで、「撮像条件」としては、露光量、露光時間、変換効率、感度（例えば、画素サイズの違い）、ゲイン等を例示することができる。ゲインは、Ａ／Ｄ変換器１４０のアナログゲインであり、ランプ波の参照信号の傾きを制御し、分解能を変化させることによって異なるゲインを設定することができる。
　変換効率は、図２に示す画素２のフローティングディフュージョンＦＤにおいて、電荷を電圧に変換する効率、即ち、電荷１個当たりの信号電圧を表す検出感度であり、フローティングディフュージョンＦＤの静電容量の逆数に比例する。このことから、図６に示すように、画素２のフローティングディフュージョンＦＤに、変換効率切替用トランジスタ２６を介して容量素子Ｃを接続し、変換効率切替信号ＦＤＧに基づく変換効率切替用トランジスタ２６のオン／オフ制御によって変換効率を切り替えることができる。具体的には、変換効率切替用トランジスタ２６をオン状態にすることで、フローティングディフュージョンＦＤの静電容量が大きくなるために、高変換効率から低変換効率に切り替えることができる。
　ここで、撮像条件の一例である変換効率の切替えによる広ダイナミックレンジ化の基本動作について、図７のタイミング波形図を用いて説明する。
　図７に示すタイミング波形図には、水平同期信号ＸＳＨ、リセット信号ＲＳＴ、変換効率切替信号ＦＤＧ、及び、転送信号ＴＲＧのタイミング関係、並びに、低照度の場合の信号線（垂直信号線３２）の信号電位、及び、高照度の場合の信号線の信号電位を示している。
　先述したように、画素２からは、リセットトランジスタ２３によるフローティングディフュージョンＦＤのリセット時のリセットレベルであるリセット信号（以下、「Ｐ相信号」と記述する）と、フォトダイオード２１での光電変換に基づく信号レベルであるデータ信号（以下、「Ｄ相信号」と記述する）とが出力される。
　変換効率切替信号ＦＤＧが高レベルのとき、変換効率切替用トランジスタ２６がオン状態となるため、変換効率が低変換効率（Ｌｏ）となり、変換効率切替信号ＦＤＧが低レベルのとき、変換効率切替用トランジスタ２６がオフ状態となるため、変換効率が高変換効率（Ｈｉ）となる。
　リセット信号ＲＳＴが高レベルとなり、リセットトランジスタ２３によってフローティングディフュージョンＦＤがリセットされることで、画素２からは、低変換効率の期間でＰ相信号ｖｐ＿ｌが読み出され、高変換効率の期間でＰ相信号ｖｐ＿ｈが読み出される。その後、高変換効率の期間において、転送信号ＴＲＧが高レベルになることで、フォトダイオード２１からフローティングディフュージョンＦＤへの１回目の転送が行われ、Ｄ相信号ｖｄ＿ｈが読み出される。
　次に、低変換効率の期間に入り、転送信号ＴＲＧが高レベルになることで、フォトダイオード２１からフローティングディフュージョンＦＤへの２回目の転送が行われる。高変換効率の期間での１回目の転送でフローティングディフュージョンＦＤが受けきれなく、フォトダイオード２１に残っている高照度信号について、２回目の転送により、フォトダイオード２１からフローティングディフュージョンＦＤへ転送される。
　低照度の場合、高変換効率の期間におけるＰ相信号ｖｐ＿ｈとＤ相信号ｖｄ＿ｈとの差分の信号は、Ａ／Ｄ変換器１４０のダイナミックレンジ（Ｄレンジ）内で、Ａ／Ｄ変換可能である。従って、これをＡ／Ｄ変換結果として使う。高照度の場合、高変換効率の期間におけるＰ相信号ｖｐ＿ｈとＤ相信号ｖｄ＿ｈとの差分の信号は、Ａ／Ｄ変換器１４０のダイナミックレンジ外で、Ａ／Ｄ変換不可である。従って、低変換効率の期間におけるＰ相信号ｖｐ＿ｌとＤ相信号ｖｄ＿ｌとの差分の信号を、Ａ／Ｄ変換結果として使う。
　以下に、本実施形態に係る広ダイナミックレンジ化の信号処理を実現する具体的な実施例について説明する。
［実施例１］
　実施例１は、シングルスロープ型Ａ／Ｄ変換器が１つで、同一の被写体を互いに異なる変換効率で撮像する例である。実施例１では、１つの画素で変換効率を変えて順次撮像して複数のアナログ画素信号を取得する場合を例に挙げているが、変換効率が異なる複数の画素で同時に撮像して複数のアナログ画素信号を取得するようにしてもよい。この点については、後述する実施例においても同様である。また、変換効率に限らず、他の撮像条件、即ち、露光量、露光時間、又は、感度等の場合にも同様である。
　実施例１に係る信号処理系の１画素列分の回路構成の一例のブロック図を図８に示す。Ａ／Ｄ変換器１４０は、シングルスロープ型Ａ／Ｄ変換器であり、パイプライン読み出し構成となっている。
　シングルスロープ型Ａ／Ｄ変換器１４０には、画素２から垂直信号線３２を通して画素信号が供給され、参照信号生成部１９（図３参照）からランプ波の参照信号ＲＡＭＰが供給される。実施例１に係る信号処理系の動作説明に供するタイミング波形図を図９に示す。図９には、水平同期信号ＸＨＳ、信号線（垂直信号線３２）の信号電位ＶＳＬ、及び、参照信号ＲＡＭＰのタイミング関係を示している。
　図９に示すように、画素２から垂直信号線３２へは、画素信号として、例えば、低変換効率のＰ相信号→高変換効率のＰ相信号→高変換効率のＤ相信号→低変換効率のＤ相信号の順に読み出される。但し、ここで例示する信号の順番は一例であって、その順番については入れ替えてもよい。
　シングルスロープ型Ａ／Ｄ変換器１４０において、比較器１４１は、変換効率判定機能（図４の比較部１４５の機能に相当）を持っている。具体的には、比較器１４１は、信号電位ＶＳＬ側に、互いに直列に接続された高変換効率用容量素子ＣH1及びオートゼロスイッチＳＷH1と、互いに直列に接続された低変換効率用容量素子ＣL1及びオートゼロスイッチＳＷL1とが、互いに並列に接続された状態で設けられている。
　参照信号ＲＡＭＰ側にも、互いに直列に接続された高変換効率用容量素子ＣH2及びオートゼロスイッチＳＷH2と、互いに直列に接続された低変換効率用容量素子ＣL2及びオートゼロスイッチＳＷL2とが、互いに並列に接続された状態で設けられている。
　ここで、オートゼロスイッチＳＷL1及びオートゼロスイッチＳＷL2は、図９に示す低変換効率用オートゼロ期間において、比較器１４１の入出力の端子間を短絡することで、比較器１４１をリセットする。オートゼロスイッチＳＷH1及びオートゼロスイッチＳＷH2は、図９に示す高変換効率用オートゼロ期間において、比較器１４１の入出力の端子間を短絡することで、比較器１４１をリセットする。
　実施例１に係る広ダイナミックレンジ化の信号処理では、比較器１４１において、図９に示す変換効率判定期間、即ち、高変換効率のＤ相信号の最初の期間において変換効率判定を行う。比較器１４１が変換効率判定機能を持っていることで、別途、変換効率判定のための比較部（図４の比較部１４５に相当）を設ける必要が無い。比較器１４１において、変換効率判定を行うためには、比較器１４１の比較閾値である変換効率判定閾値（以下、単に「判定閾値」と記述する場合がある）にランダムにばらつかせたオフセット（ランダムオフセット）を重畳する、即ち、判定閾値を調整する必要がある。
（判定閾値を調整する手法の第１例）
　ここでは、変換効率判定閾値にランダムオフセットを重畳し、判定閾値を調整する手法の第１例として、図９に示す高変換効率用オートゼロ期間を制御することによって、高変換効率のＤ相信号での判定閾値（判定基準レベル）をばらつかせる手法を例示する。
　具体的には、図１０において、オートゼロスイッチＳＷH1及びオートゼロスイッチＳＷH2を駆動するスイッチパルスのパルス幅を、実線の円Ｂ内に示すように狭くし、高変換効率用オートゼロ期間を縮める。これにより、セトリングが悪化するため、アップ／ダウンカウンタから成るカウンタ１４２で実行される、Ｐ相とＤ相との差分をとるＣＤＳ処理の前であるが故に、画素列毎に、実線の楕円Ｃ内に示すように、高変換効率のＤ相信号での変換効率判定閾値（判定基準レベル）をばらつかせる、即ち、変換効率判定閾値にランダムオフセットを重畳することができる。
　実施例１の場合、シングルスロープ型Ａ／Ｄ変換器１４０が１つであり、従って、カウンタ１４２も１つである。そして、カウンタ１４２の周りには、判定フラグ格納ラッチ１４６、セレクタ１４８、及び、退避用ラッチ１４９が設けられている。判定フラグ格納ラッチ１４６は、図４に示す判定フラグ格納ラッチ１４６に相当し、比較器１４１で判定された変換効率判定フラグをラッチする。変換効率判定フラグは、比較器１４１で判定された変換効率が、例えば、低変換効率の場合には論理“０”、高変換効率の場合には論理“１”となる１ビットのフラグである。
　セレクタ１４８は、高変換効率データ用ラッチパルス及び低変換効率データ用ラッチパルスを２入力としている。高変換効率データ用ラッチパルス及び低変換効率データ用ラッチパルスは、例えば、図１に示すシステム制御部１７で生成される。セレクタ１４８は、判定フラグ格納ラッチ１４６にラッチされた変換効率判定フラグ（１／０）に応じて、高変換効率データ用ラッチパルス及び低変換効率データ用ラッチパルスの一方を選択して出力する。
　カウンタ１４２は、１つであることから、低変換効率側のＰ相カウント値については、一時的に退避させておく必要があり、そのために退避用ラッチ１４９が設けられている。すなわち、退避用ラッチ１４９は、カウンタ１４２から一時的に退避される低変換効率側のＰ相カウント値をラッチする。そして、退避用ラッチ１４９は、一時的に退避されていた低変換効率側のＰ相カウント値を、低変換効率側のＤ相カウントの手前でカウンタ１４２に復帰させる。
　カウンタ１４２の後段のデータラッチ１４３は、セレクタ１４８にて選択されたラッチパルス（高変換効率データ用／低変換効率データ用）に基づいて、最初にくる高変換効率のＣＤＳデータをラッチ後、高変換効率と判定されたら、低変換効率データはラッチせず、低変換効率と判定されたら、低変換効率データで上書きする。ここで、ＣＤＳデータは、Ａ／Ｄ変換器１４０でＣＤＳ処理が行われたデータである。
　水平転送走査部１５には、データラッチ１４３から出力される高変換効率及び低変換効率のいずれかのデータ、及び、判定フラグ格納ラッチ１４６にラッチされた変換効率判定フラグ（本例では、１ビット）が供給される。高／低変換効率のいずれかのデータ及び変換効率判定フラグは、最終的に、図１に示す信号処理部１６に供給される。
　信号処理部１６は、例えば、メモリ１６１、及び、補正や並べ替えなどの処理を行う処理部１６２を有している。メモリ１６１としては、ラインメモリやフレームメモリを用いることができる。フレームメモリを用いる場合は、高／低変換効率のいずれかのデータに絞る効果は大きい。処理部１６２は、補正や並べ替えなどの処理の他に、変換効率判定フラグを基にした変換効率比の割戻し等の処理を行う。変換効率比の割戻しについての概念図を図１１に示す。図１１において、変換効率判定フラグが論理“１”の期間、即ち、高変換効率の期間で割戻し処理が行われる。信号処理部１６で所望の信号処理が施されたデータは、出力Ｉ／Ｆ２０から外部へ出力される。
（判定閾値を調整する手法の第２例）
　Ａ／Ｄ変換器１４０における比較器１４１は、図１２Ａに示すように、可変電流源１５１に流れるテール電流Ｉtailに応じたバイアス電流Ｉbiasが、ＰＭＯＳトランジスタＴｒp1，Ｔｒp2から成るカレントミラー回路１５２を介して供給されるようになっている。ここで、比較器１４１に供給されるバイアス電流Ｉbiasが減ると、比較器１４１の閾値ばらつきが大きくなる。
　変換効率判定閾値にランダムオフセットを重畳する手法の第２例は、比較器１４１に供給されるバイアス電流Ｉbiasが減ると、比較器１４１の閾値ばらつきが大きくなることを利用し、判定閾値を調整する手法である。具体的には、第２例では、図１３に示すように、変換効率判定期間において、可変電流源１５１に流れるテール電流Ｉtailを制御し、比較器１４１のバイアス電流Ｉbiasを制御することにより、変換効率判定閾値をばらつかせる、換言すれば、変換効率判定閾値にランダムオフセットを重畳する。
　可変電流源１５１に流れるテール電流Ｉtailの制御は、テール電流制御部１５３による制御の下に実行される。テール電流制御部１５３は、変換効率判定期間において、外部から与えられるレジスタ信号及び同期信号に基づいてテール電流Ｉtailを制御し、比較器１４１に供給するバイアス電流Ｉbiasを、Ｉbias1→Ｉbias2（＜Ｉbias1）→Ｉbias1、という具合に変化させることで、比較器１４１の変換効率判定閾値をばらつかせることができる。
　ここでは、カレントミラー回路１５２がＰＭＯＳトランジスタＴｒp1，Ｔｒp2から成る場合を例に挙げて説明したが、図１２Ｂに示すように、カレントミラー回路１５２がＮＭＯＳトランジスタＴｒn1，Ｔｒn2から成る場合にも、テール電流Ｉtailを制御することで、比較器１４１の変換効率判定閾値をばらつかせることができる。
（判定閾値を調整する手法の第３例）
　変換効率判定閾値にランダムオフセットを重畳し、判定閾値を調整する手法の第３例は、比較器１４１を構成する差動対トランジスタのサイズを変えることによって比較器１４１の変換効率判定閾値をばらつかせる例である。ランダムオフセットを重畳する手法の第３例についての説明図を図１４Ａに示し、第３例の動作説明に供するタイミング波形図を図１４Ｂに示す。
　比較器１４１は、例えば、ＮＭＯＳから成る差動対トランジスタＱn1，Ｑn2、カレントミラー回路を構成するＰＭＯＳトランジスタＴｒp1，Ｔｒp2、及び、定電流源１５４を有する回路構成となっている。そして、差動対トランジスタＱn1，Ｑn2の一方のゲート電極に、容量素子Ｃin2を介してランプ波の参照信号ＲＡＭＰが入力され、他方のゲート電極に、容量素子Ｃin1を介して信号線（垂直信号線３２）の信号電位ＶＳＬが入力される。
　上記の構成の比較器１４１において、差動対トランジスタＱn1，Ｑn2のサイズ比Ｗ／Ｌ（チャネル幅／チャネル長）について、変換効率判定閾値にランダムオフセットを重畳する手法の第３例では、変換効率判定期間において変更するようにする。具体的には、図１４Ｂに示すように、変換効率判定期間において、差動対トランジスタＱn1，Ｑn2のサイズ比Ｗn／Ｌnを、Ｗ1／Ｌ1→Ｗ2／Ｌ2（Ｗ1／Ｌ1＞Ｗ2／Ｌ2）、という具合に変化させることで、比較器１４１の変換効率判定閾値をばらつかせることができる。
［実施例２］
　実施例２は、実施例１の変形例であり、画素列毎に、シングルスロープ型Ａ／Ｄ変換器（即ち、比較器１４１及びカウンタ１４２）を２つ並列に設ける例である。実施例２に係る信号処理系の１画素列分の回路構成の一例のブロック図を図１５に示し、実施例２に係る信号処理系の動作説明に供するタイミング波形図を図１６に示す。図１６には、水平同期信号ＸＨＳ、信号線（垂直信号線３２）の信号電位ＶＳＬ、及び、参照信号ＲＡＭＰのタイミング関係を示している。
　図１５に示すように、実施例２では、Ａ／Ｄ変換器として、高変換効率用のシングルスロープ型Ａ／Ｄ変換器１４０H、及び、低変換効率用のシングルスロープ型Ａ／Ｄ変換器１４０Lの２つのＡ／Ｄ変換器を有する構成となっている。実施例２の場合、Ａ／Ｄ変換器が１セット増える分だけ、実施例１に比べて回路規模が大きくなるものの、実施例１と同様の作用、効果を得ることができる。
　また、実施例２では、高変換効率用及び低変換効率用に、シングルスロープ型Ａ／Ｄ変換器を１セットずつ有しているため、実施例１で行われていた、低変換効率側のＰ相カウント値を一時的に退避させておく、という動作が不要となる利点がある。
　実施例２での一連の動作としては、図１６のタイミング波形図に示すように、低変換効率用オートゼロ→低変換効率のＰ相カウント→高変換効率用オートゼロ→高変換効率のＰ相カウント→変換効率判定→高変換効率のＤ相カウント→低変換効率のＤ相カウントの各動作が順に実行されることになる。
　変換効率の判定については、高変換効率用の比較器１４１H、又は、低変換効率用の比較器１４１Lにおいて、Ｄ相信号のカウント前に行う。このとき、判定閾値（変換効率判定閾値）にランダムオフセットを重畳し、判定閾値を調整する必要があるが、実施例２の場合においても、実施例１で説明した、判定閾値を調整する手法の第１例、第２例、又は、第３例を適用することができる。
　高変換効率用の比較器１４１Hでの変換効率の判定の場合、その判定結果は、１ビットの判定フラグとして判定フラグ格納ラッチ１４６Hにラッチされる。低変換効率用の比較器１４１Lでの変換効率の判定の場合、その判定結果は、１ビットの判定フラグとして判定フラグ格納ラッチ１４６Lにラッチされる。そして、セレクタ１４８は、判定フラグ格納ラッチ１４６H、又は、判定フラグ格納ラッチ１４６Lにラッチされた判定フラグに基づいて、高／低変換効率のいずれかのＣＤＳデータを判定フラグと共に選択してデータラッチ１４３に出力する。データラッチ１４３以降の各部の動作については、実施例１の場合と同様である。
［実施例３］
　実施例３は、Ａ／Ｄ変換器が、適応減衰方式シングルスロープ型Ａ／Ｄ変換器の例である。実施例３に係る信号処理系に用いるＡ／Ｄ変換器は、例えば１４ビットの適応減衰方式シングルスロープ型Ａ／Ｄ変換器である。
　先ず、実施例３に係る信号処理系に用いる適応減衰方式シングルスロープ型Ａ／Ｄ変換器の基本形について、図１７の回路図を用いて説明する。ここでは、一例として、画素２から出力されるアナログ画素信号の振幅、即ち、信号線（垂直信号線３２）の電位ＶＳＬの振幅が相対的に大きいときに、所定量、例えば１／４に振幅を減衰させてダイナミックレンジを圧縮し、低電圧化を図る適応減衰方式シングルスロープ型Ａ／Ｄ変換器について説明する。
　適応減衰方式シングルスロープ型Ａ／Ｄ変換器１４０は、比較器１４１の入力側に、低変換効率（低感度）側のＰ相信号をサンプルホールドするサンプルホールド回路１５５を有する構成となっている。ランプ波の参照信号ＲＡＭＰは、容量値Ｃの容量素子（以下、「容量Ｃ」と記述する）を介して比較器１４１にその一方の入力として供給される。
　信号線の電位ＶＳＬは、容量値1/4Ｃの容量素子（以下、「容量1/4Ｃ」と記述する）を介して比較器１４１にその他方の入力として供給される。信号線の電位ＶＳＬは更に、スイッチ１５６を経由して選択的に、容量値3/4Ｃの容量素子（以下、「容量3/4Ｃ」と記述する）を介して比較器１４１にその他方の入力として供給される。サンプルホールド回路１５５に保持された低変換効率側のＰ相信号は、スイッチ１５６を経由して選択的に、容量3/4Ｃを介して比較器１４１にその他方の入力として供給される。比較器１４１の入出力の端子間には、オートゼロスイッチＳＷAZが接続されている。
（Ｄ相信号のレベルが大のとき）
　Ｄ相信号のレベルが大のときのＡ／Ｄ変換器１４０の回路構成図を図１８Ａに示す。Ｄ相信号のレベルが相対的に大きいときは、サンプルホールド回路１５５に保持された低変換効率側のＰ相信号がスイッチ１５６によって選択され、容量3/4Ｃを介して比較器１４１の他方の入力となるとともに、低変換効率側のＤ相信号が容量1/4Ｃを介して比較器１４１の他方の入力となる。これにより、低変換効率側のＰ相信号とＤ相信号とが、容量比３：１で合成されるため、Ｄ相信号が１／４に減衰する。
　このように、レベルが大きい信号を減衰させることにより、図１８Ｂに示すように、比較器１４１の入力ダイナミックレンジを圧縮することができる。そして、比較器１４１の入力ダイナミックレンジが圧縮される分だけ、比較器１４１の回路電源の低電圧化を図ることができる。また、信号レベルを減衰できることにより、図１９Ａに示すように、Ｄ相のカウント時間の削減を図ることもできる。
（Ｄ相信号のレベルが小のとき）
　Ｄ相信号のレベルが小のときのＡ／Ｄ変換器１４０の回路構成図を図１９Ｂに示す。Ｄ相信号のレベルが相対的に小さいときは、Ｄ相信号が容量1/4Ｃを介して比較器１４１の他方の入力となるとともに、スイッチ１５６及び容量3/4Ｃを介して比較器１４１の他方の入力となり、通常のシングルスロープ型のＡ／Ｄ変換が行われる。
　実施例３に係る信号処理系は、上記の構成の適応減衰方式シングルスロープ型Ａ／Ｄ変換器１４０を用いている。実施例３に係る信号処理系の１画素列分の回路構成の一例のブロック図を図２０に示し、実施例３に係る信号処理系の動作説明に供するタイミング波形図を図２１に示す。図２１には、水平同期信号ＸＨＳ、信号線（垂直信号線３２）の信号電位ＶＳＬ、及び、参照信号ＲＡＭＰのタイミング関係を示している。
　図２０において、判定フラグ格納ラッチ１４６には、比較器１４１で判定された変換効率判定フラグ、例えば、低変換効率の場合に論理“０”、高変換効率の場合に論理“１”となる１ビットのフラグがラッチされる。これに対して、判定フラグラッチ１５７には、比較器１４１での適応減衰に伴うアナログゲイン判定フラグがラッチされる。このアナログゲイン判定フラグは、例えば、低ゲイン、減衰ありの場合に論理“０”、高ゲイン、減衰なしの場合に論理“１”となる１ビットのフラグである。
　変換効率判定フラグ及びアナログゲイン判定フラグは、データラッチ１４３から出力される高／低変換効率のいずれかのデータと共に、水平転送走査部１５を経由して信号処理部１６に供給される。信号処理部１６において、処理部１６２では、図２２に示すように、変換効率判定フラグに基づく変換効率比の割戻し処理、及び、アナログゲイン判定フラグに基づくゲイン比の掛戻し処理が行われる。
　具体的には、図２２において、変換効率判定フラグ及びアナログゲイン判定フラグが共に論理“０”の期間、即ち、低変換効率、且つ、低ゲインの期間で割戻し処理が行われる。また、変換効率判定フラグ及びアナログゲイン判定フラグが共に論理“１”の期間、高変換効率、且つ、高ゲインの期間で掛戻し処理が行われる。
　実施例３での一連の動作は、次の通りである。すなわち、図２１のタイミング波形図に示すように、先ず、低変換効率側のＰ相信号を、サンプルホールド回路１５５で取得し、次いで、高変換効率用オートゼロを行う。このとき、高変換効率側オートゼロ期間を短縮することによって、Ｄ相での判定閾値（変換効率判定閾値）をばらつかせる。判定閾値をばらつかせる手法としては、実施例１で説明した、判定閾値を調整する手法の第１例、第２例、又は、第３例を適用することができる。
　高変換効率側オートゼロ終了後、高変換効率のＰ相カウント→変換効率判定の各動作を行う。変換効率判定の際の判定閾値については、高変換効率側オートゼロ期間の短縮により、判定閾値のばらつき調整は行われている。変換効率判定後、高変換効率のＤ相カウント→低変換効率用オートゼロ→低変換効率のＰ相カウントの各動作を行う。低変換効率のＰ相カウントは、あらかじめサンプルホールド回路１５５で取得しておいた低変換効率側のＰ相信号を基に行われる。
　低変換効率のＰ相カウント終了後、判定フラグラッチ１５７にラッチされたアナログゲイン判定フラグに基づいて、Ｄ相信号について“減衰する”／“減衰しない”のアナログゲイン判定の処理を行い、次いで、低変換効率のＤ相カウントの処理を行う。以上が、実施例３に係る信号処理系での一連の動作である。
　判定閾値（変換効率判定閾値）にランダムオフセットを重畳し、判定閾値を調整する必要があるが、実施例３においても、実施例１で説明した、判定閾値を調整する手法の第１例、第２例、又は、第３例を適用することができる。
［実施例４］
　実施例４は、シングルスロープ型Ａ／Ｄ変換器が１つで、同一の被写体を互いに異なるアナログゲインで撮像する例である。実施例４では、１つのＡ／Ｄ変換器でアナログゲインを変えて順次Ａ／Ｄ変換を行う場合を例に挙げているが、アナログゲインが異なる複数のＡ／Ｄ変換器で同時にＡ／Ｄ変換を行うようにしてもよい。互いに異なるアナログゲインについては、参照信号ＲＡＭＰのランプ波の傾きを変えることによって設定することができる。
　実施例４に係る信号処理系の１画素列分の回路構成の一例のブロック図を図２３に示し、実施例４に係る信号処理系の動作説明に供するタイミング波形図を図２４に示す。図２４には、水平同期信号ＸＨＳ、信号線（垂直信号線３２）の信号電位ＶＳＬ、及び、参照信号ＲＡＭＰのタイミング関係を示している。
　実施例４に係る信号処理系のカウンタ１４２以降の構成については、実施例４に係る信号処理系の場合と基本的に同じである。比較器１４１には、その一方の入力として、ランプ波の傾きが互いに異なる参照信号ＲＡＭＰが容量素子ＣIN供給され、その他方の入力として、信号線（垂直信号線３２）の信号電位ＶＳＬが供給される。比較器１４１の入出力の端子間には、オートゼロスイッチＳＷAZが接続されている。
　判定フラグ格納ラッチ１４６は、参照信号ＲＡＭＰのランプ波の傾きによって異なるアナログゲインについてのアナログゲイン判定フラグを格納するラッチである。判定フラグ格納ラッチ１４６には、低アナログゲインの場合に論理“０”、高アナログゲインの場合に論理“１”となる１ビットのアナログゲイン判定フラグがラッチされる。
　セレクタ１４８は、高ゲインデータ用ラッチパルス及び低ゲインデータ用ラッチパルスを２入力としている。高ゲインデータ用ラッチパルス及び低ゲインデータ用ラッチパルスは、例えば、図１に示すシステム制御部１７で生成される。セレクタ１４８は、判定フラグ格納ラッチ１４６にラッチされたアナログゲイン判定フラグ（１／０）に応じて、高ゲインデータ用ラッチパルス及び低ゲインデータ用ラッチパルスのいずれか一方を選択して出力する。
　カウンタ１４２が１つであることから、低変換効率側のＰ相カウント値を一時的に退避させるための退避用ラッチ１４９が設けられている。すなわち、退避用ラッチ１４９は、カウンタ１４２から一時的に退避される低ゲイン側のＰ相カウント値をラッチする。そして、退避用ラッチ１４９は、一時的に退避されていた低変換効率側のＰ相カウント値を、低ゲイン側のＤ相カウントの手前でカウンタ１４２に復帰させる。
　判定フラグ格納ラッチ１４６にラッチされたアナログゲイン判定フラグは、データラッチ１４３から出力される高／低変換効率のいずれかのデータと共に、水平転送走査部１５を経由して信号処理部１６に供給される。信号処理部１６において、処理部１６２では、図２５に示すように、アナログゲイン判定フラグに基づくアナログゲイン比の割戻し処理が行われる。具体的には、図２５において、アナログゲイン判定フラグが論理“１”の期間、即ち、高ゲインの期間でアナログゲイン比の割戻し処理が行われる。
　実施例４での一連の動作としては、図２４のタイミング波形図に示すように、比較器１４１のオートゼロ後、低アナログゲインのＰ相カウント→Ｐ相カウント値を退避→高アナログゲインのＰ相カウント→アナログゲイン判定→高アナログゲインのＤ相カウント→低アナログゲインのＤ相カウントの各動作が順に実行される。そして、低アナログゲインのＤ相カウントの前で、退避させておいた低アナログゲインのＰ相カウント値を復帰させ、続いて、低アナログゲインのＤ相カウントの動作が実行される。
　実施例４の場合においても、アナログゲイン判定閾値をばらつかせる手法として、実施例１で説明した、判定閾値を調整する手法の第１例、第２例、又は、第３例を適用することができる。
［実施例５］
　実施例５は、実施例４の変形例であり、シングルスロープ型アナログ－デジタル変換器（即ち、比較器１４１及びカウンタ１４２）を２つ並列に設ける例である。
　実施例５に係る信号処理系の１画素列分の回路構成の一例のブロック図を図２６に示し、実施例５に係る信号処理系の動作説明に供するタイミング波形図を図２７に示す。図２７には、水平同期信号ＸＨＳ及び信号線（垂直信号線３２）の信号電位ＶＳＬのタイミング関係を示している。図２７には更に、高アナログゲイン用の参照信号ＲＡＭＰ（破線）及び低アナログゲイン用の参照信号ＲＡＭＰ（点線）のタイミング関係を示している。
　図２６に示すように、実施例５では、Ａ／Ｄ変換器として、高アナログゲイン用のシングルスロープ型Ａ／Ｄ変換器１４０H、及び、低アナログゲイン用のシングルスロープ型Ａ／Ｄ変換器１４０Lの２つのＡ／Ｄ変換器を有する構成となっている。実施例５の場合、Ａ／Ｄ変換器が１セット増える分だけ、実施例４に比べて回路規模が大きくなるものの、実施例４と同様の作用、効果を得ることができる。
　また、実施例５では、高アナログゲイン用及び低アナログゲイン用に、シングルスロープ型Ａ／Ｄ変換器を１セットずつ有しているため、実施例４で行われていた、低アナログゲイン側のＰ相カウント値を一時的に退避させておく、という動作が不要となる利点がある。
　アナログゲインの判定については、高アナログゲイン用の比較器１４１H、又は、低アナログゲイン用の比較器１４１Lにおいて、Ｄ相信号のカウント前に行う。このとき、判定閾値（アナログゲイン判定閾値）にランダムオフセットを重畳し、判定閾値を調整する必要があるが、実施例５の場合においても、実施例１で説明した、判定閾値を調整する手法の第１例、第２例、又は、第３例を適用することができる。
［実施例６］
　実施例６は、実施例２の変形例であり、各画素毎のＰ相信号及びＤ相信号の電位のばらつきを利用して変換効率判定閾値をばらつかせる例である。実施例６に係る技術については、変換効率以外にも、蓄積時間の違い（長短）、画素サイズの違い（大小）等の撮像条件にも同様に適用可能である。
　図２８の概略図に模式的に示す画素２の２次元配列において、各画素毎のＰ相信号及びＤ相信号の電位は、図２９に示すように、画素２の増幅トランジスタ２４（図２参照）などによってランダムにばらついている。従って、同じ入射光量の場合においても、Ｄ相単独の電位、及び、デジタル変換後のＤ相デジタルデータはランダムにばらついている。このことを利用し、Ｄ相デジタルデータを固定のデジタル閾値で比較することによっても、変換効率判定閾値をばらつかせる場合と同様の作用、効果を実現できる。すなわち、Ｄ相単独単独で固定のデジタル閾値によりデジタル比較することで、切り替わりコードについて、自然とランダムにばらつかせることができる。
　実施例６に係る信号処理系の１画素列分の回路構成の一例のブロック図を図３０に示し、実施例６に係る信号処理系の動作説明に供するタイミング波形図を図３１に示す。図３１には、水平同期信号ＸＨＳ、信号線（垂直信号線３２）の信号電位ＶＳＬ、及び、参照信号ＲＡＭＰのタイミング関係を示している。
　高変換効率用のシングルスロープ型Ａ／Ｄ変換器１４０Hは、Ｄ相カウント値用のラッチ１５８H、及び、ラッチ１５８Hの出力のレベル判定のための比較部１５９Hを有しており、低変換効率用のシングルスロープ型Ａ／Ｄ変換器１４０Lは、Ｄ相カウント値用のラッチ１５８L、及び、ラッチ１５８Lの出力のレベル判定のための比較部１５９Lを有している。比較部１５９H及び比較部１５９Lには、レベル判定閾値として、画素列一律の固定のデジタル閾値がレジスタ１６０から与えられる。
　セレクタ１４８は、比較部１５９H／比較部１５９Lから出力される高／低いずれかの変換効率判定フラグに基づいて、高変換効率又は低変換効率のカウンタ出力を選択し、変換効率判定フラグと共に、ラッチ１４３に供給する。ラッチ１４３以降の各部の動作については、実施例１の場合と同様である。
　実施例６での一連の動作としては、図３１のタイミング波形図に示すように、低変換効率用オートゼロ→低変換効率のＰ相カウント→高変換効率用オートゼロ→高変換効率のＰ相カウント→高変換効率のＤ相カウント→低変換効率のＤ相カウントの各動作が順に実行されることになる。
［実施例７］
　実施例７は、実施例６の変形例であり、同一の被写体を互いに異なるアナログゲインで撮像する例である。
　実施例７に係る信号処理系の１画素列分の回路構成の一例のブロック図を図３２に示し、実施例７に係る信号処理系の動作説明に供するタイミング波形図を図３３に示す。図３３には、水平同期信号ＸＨＳ及び信号線（垂直信号線３２）の信号電位ＶＳＬのタイミング関係を示している。図３３には更に、高アナログゲイン用の参照信号ＲＡＭＰ（破線）及び低アナログゲイン用の参照信号ＲＡＭＰ（点線）のタイミング関係を示している。
　同一の被写体を互いに異なるアナログゲインで撮像する具体的な動作については、基本的に、実施例４の場合と同様である。また、各画素毎のＰ相、Ｄ相の電位のばらつきを利用して変換効率判定閾値をばらつかせる点については基本的に、実施例６の場合と同様である。
＜変形例＞
　以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示の技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像素子の構成、構造は例示であり、適宜、変更することができる。
　例えば、上記の実施形態では、画素２が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示に係る技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示に係る技術は、画素２が行列状に２次元配置されて成るＸ－Ｙアドレス方式の撮像素子全般に対して適用可能である。
　また、上記の実施形態では、画素２の受光素子としてフォトダイオード２１を用いるＣＭＯＳイメージセンサに代表される撮像素子を例に挙げて説明したが、図４乃至図３３に示す上記の実施形態に係る撮像素子を光検出素子として用いることができる。光検出素子の場合、画素２の受光素子としては、光子の受光に応じて信号を発生する素子、例えば、ＳＰＡＤ（Single Photon Avalanche Diode：単一光子アバランシェダイオード）素子や、画素の輝度変化が所定の閾値を超えたことをイベントとして検出する、ＤＶＳ（Dynamic Vision Sensor）と呼ばれるイベント検出センサ等を例示することができる。
＜応用例＞
　以上説明した本実施形態に係る撮像素子は、例えば図３４に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜本開示に係る技術の適用例＞
　本開示に係る技術は、様々な製品に適用することができる。より具体的には、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機等の電子機器に適用することができる。以下に、デジタルスチルカメラやビデオカメラ等の撮像装置に適用する場合について説明する。
［本開示の電子機器］
　図３５は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図３５に示すように、本例に係る撮像装置１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像装置１００において、撮像部１０２として、広ダイナミックレンジ化を図るに当たって、回路規模及び消費電力の増大を抑制しつつ、擬似画像の発生を抑えることができる、先述した実施形態に係る撮像素子を用いることができる。従って、当該撮像素子を撮像部１０２として用いる撮像装置１００によれば、高画質の画像を取得できるととも、小型化、低消費電力化に寄与することができる。
＜本開示がとることができる構成＞
　尚、本開示は、以下のような構成をとることもできる。
≪Ａ．撮像素子≫
［Ａ－１］互いに異なる複数の撮像条件の下に、画素から出力される複数のアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器、
　アナログ－デジタル変換器の入力側において、ランダムにばらつかせた閾値を設定する閾値設定部、
　閾値設定部で設定された閾値を比較閾値とし、複数のアナログ画素信号の一つと比較する比較部、及び、
　比較部の比較結果に基づいて、アナログ－デジタル変換器から出力される複数のデジタル画素信号の中から１つのデジタル画素信号を選択して出力する選択部、
　を備える撮像素子。
［Ａ－２］アナログ－デジタル変換器は、時間が経過するにつれて電圧値が変化するランプ波の参照信号を用いてアナログ－デジタル変換を行うシングルスロープ型アナログ－デジタル変換器である、
　上記［Ａ－１］に記載の撮像素子。
［Ａ－３］シングルスロープ型アナログ－デジタル変換器は、
　画素から出力される複数のアナログ画素信号と、ランプ波の参照信号とを比較する比較器、及び、
　比較器の比較動作の開始から比較動作の終了までの期間を計測するカウンタ、
　を有する、
　上記［Ａ－２］に記載の撮像素子。
［Ａ－４］閾値設定部は、比較器の入出力の端子間を短絡するオートゼロ期間を制御することにより、ランダムにばらつかせた閾値を設定する、
　上記［Ａ－３］に記載の撮像素子。
［Ａ－５］閾値設定部は、比較器のバイアス電流を制御することにより、ランダムにばらつかせた閾値を設定する、
　上記［Ａ－３］に記載の撮像素子。
［Ａ－６］閾値設定部は、比較器を構成する差動対トランジスタのサイズ比（チャネル幅／チャネル長）を変えることにより、ランダムにばらつかせた閾値を設定する、
　上記［Ａ－３］に記載の撮像素子。
［Ａ－７］同一の被写体を、１つの画素で撮像条件を変えて順次撮像して複数のアナログ画素信号を取得する、又は、撮像条件が異なる複数の画素で同時に撮像して複数のアナログ画素信号を取得する、
　上記［Ａ－１］乃至上記［Ａ－６］のいずれかに記載の撮像素子。
［Ａ－８］撮像条件は、画素の露光量、露光時間、電荷を電圧に変換する変換効率、又は、感度である、
　上記［Ａ－７］に記載の撮像素子。
［Ａ－９］複数の撮像条件が、高変換効率及び低変換効率であり、
　画素から、フローティングディフュージョンＦＤのリセット時のリセットレベルであるＰ相信号、及び、受光素子での光電変換に基づく信号レベルであるＤ相信号が順に出力されるとき、
　シングルスロープ型アナログ－デジタル変換器は、低変換効率のＰ相信号のカウント値をカウンタから一時的に退避させ、低変換効率のＤ相信号のカウントの手前でカウンタに復帰させる動作を行う、
　上記［Ａ－８］に記載の撮像素子。
［Ａ－１０］シングルスロープ型アナログ－デジタル変換器は、画素列毎に、比較器及びカウンタを２つ並列に有する、
　上記［Ａ－９］に記載の撮像素子。
［Ａ－１１］シングルスロープ型アナログ－デジタル変換器は、画素から出力されるアナログ画素信号の振幅が相対的に大きいときに、所定量だけ振幅を減衰させてダイナミックレンジを圧縮する適応減衰方式のアナログ－デジタル変換器である、
　上記［Ａ－１０］に記載の撮像素子。
［Ａ－１２］適応減衰方式のアナログ－デジタル変換器は、比較器の入力側に、低変換効率のＰ相信号をサンプルホールドするサンプルホールド回路を有する、
　上記［Ａ－１１］に記載の撮像素子。
［Ａ－１３］撮像条件がアナログ－デジタル変換器のアナログゲインであるとき、
　１つのアナログ－デジタル変換器でアナログゲインを変えて順次アナログ－デジタル変換を行う、又は、アナログゲインが異なる複数のアナログ－デジタル変換器で同時にアナログ－デジタル変換を行う、
　上記［Ａ－１］乃至上記［Ａ－６］のいずれかに記載の撮像素子。
［Ａ－１４］複数の撮像条件が、高アナログゲイン及び低アナログゲインであり、
　画素から、フローティングディフュージョンＦＤのリセット時のリセットレベルであるＰ相信号、及び、受光素子での光電変換に基づく信号レベルであるＤ相信号が順に出力されるとき、
　シングルスロープ型アナログ－デジタル変換器は、低アナログゲインのＰ相信号のカウント値をカウンタから一時的に退避させ、低アナログゲインのＤ相信号のカウントの手前でカウンタに復帰させる動作を行う、
　上記［Ａ－１３］に記載の撮像素子。
［Ａ－１５］シングルスロープ型アナログ－デジタル変換器は、画素列毎に、比較器及びカウンタを２つ並列に有する、
　上記［Ａ－１３］に記載の撮像素子。
［Ａ－１６］画素から、フローティングディフュージョンＦＤのリセット時のリセットレベルであるＰ相信号、及び、受光素子での光電変換に基づく信号レベルであるＤ相信号が順に出力されるとき、
　閾値設定部は、各画素毎のＰ相信号及びＤ相信号の電位のばらつきを利用してランダムにばらつかせた閾値を設定する、
　上記［Ａ－１］又は上記［Ａ－２］に記載の撮像素子。
［Ａ－１７］複数の撮像条件が、高変換効率及び低変換効率であるとき、
　シングルスロープ型アナログ－デジタル変換器は、高変換効率用のアナログ－デジタル変換器、及び、低変換効率用のアナログ－デジタル変換器から成り、
　高変換効率用及び低変換効率用のアナログ－デジタル変換器は、Ｄ相カウント値用のラッチ、ラッチ出力のレベル判定のための比較部、及び、比較部の比較結果に基づいて、高変換効率用及び低変換効率用のアナログ－デジタル変換器のいずれかの出力を選択するセレクタを有する、
　上記［Ａ－１６］に記載の撮像素子。
［Ａ－１８］複数の撮像条件が、高アナログゲイン及び低アナログゲインであるとき、
　シングルスロープ型アナログ－デジタル変換器は、高アナログゲイン用のアナログ－デジタル変換器、及び、低アナログゲイン用のアナログ－デジタル変換器から成り、
　高アナログゲイン用及び低アナログゲイン用のアナログ－デジタル変換器は、Ｄ相カウント値用のラッチ、ラッチ出力のレベル判定のための比較部、及び、比較部の比較結果に基づいて、高アナログゲイン用及び低アナログゲイン用のアナログ－デジタル変換器のいずれかの出力を選択するセレクタを有する、
　上記［Ａ－１６］に記載の撮像素子。
≪Ｂ．電子機器≫
［Ｂ－１］互いに異なる複数の撮像条件の下に、画素から出力される複数のアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器、
　アナログ－デジタル変換器の入力側において、ランダムにばらつかせた閾値を設定する閾値設定部、
　閾値設定部で設定された閾値を比較閾値とし、複数のアナログ画素信号の一つと比較する比較部、及び、
　比較部の比較結果に基づいて、アナログ－デジタル変換器から出力される複数のデジタル画素信号の中から１つのデジタル画素信号を選択して出力する選択部、
　を備える撮像素子を有する電子機器。
［Ｂ－２］アナログ－デジタル変換器は、時間が経過するにつれて電圧値が変化するランプ波の参照信号を用いてアナログ－デジタル変換を行うシングルスロープ型アナログ－デジタル変換器である、
　上記［Ｂ－１］に記載の電子機器。
［Ｂ－３］シングルスロープ型アナログ－デジタル変換器は、
　画素から出力される複数のアナログ画素信号と、ランプ波の参照信号とを比較する比較器、及び、
　比較器の比較動作の開始から比較動作の終了までの期間を計測するカウンタ、
　を有する、
　上記［Ｂ－２］に記載の電子機器。
［Ｂ－４］閾値設定部は、比較器の入出力の端子間を短絡するオートゼロ期間を制御することにより、ランダムにばらつかせた閾値を設定する、
　上記［Ｂ－３］に記載の電子機器。
［Ｂ－５］閾値設定部は、比較器のバイアス電流を制御することにより、ランダムにばらつかせた閾値を設定する、
　上記［Ｂ－３］に記載の電子機器。
［Ｂ－６］閾値設定部は、比較器を構成する差動対トランジスタのサイズ比（チャネル幅／チャネル長）を変えることにより、ランダムにばらつかせた閾値を設定する、
　上記［Ｂ－３］に記載の電子機器。
［Ｂ－７］同一の被写体を、１つの画素で撮像条件を変えて順次撮像して複数のアナログ画素信号を取得する、又は、撮像条件が異なる複数の画素で同時に撮像して複数のアナログ画素信号を取得する、
　上記［Ｂ－１］乃至上記［Ｂ－６］のいずれかに記載の電子機器。
［Ｂ－８］撮像条件は、画素の露光量、露光時間、電荷を電圧に変換する変換効率、又は、感度である、
　上記［Ｂ－７］に記載の電子機器。
［Ｂ－９］複数の撮像条件が、高変換効率及び低変換効率であり、
　画素から、フローティングディフュージョンＦＤのリセット時のリセットレベルであるＰ相信号、及び、受光素子での光電変換に基づく信号レベルであるＤ相信号が順に出力されるとき、
　シングルスロープ型アナログ－デジタル変換器は、低変換効率のＰ相信号のカウント値をカウンタから一時的に退避させ、低変換効率のＤ相信号のカウントの手前でカウンタに復帰させる動作を行う、
　上記［Ｂ－８］に記載の電子機器。
［Ｂ－１０］シングルスロープ型アナログ－デジタル変換器は、画素列毎に、比較器及びカウンタを２つ並列に有する、
　上記［Ｂ－９］に記載の電子機器。
［Ｂ－１１］シングルスロープ型アナログ－デジタル変換器は、画素から出力されるアナログ画素信号の振幅が相対的に大きいときに、所定量だけ振幅を減衰させてダイナミックレンジを圧縮する適応減衰方式のアナログ－デジタル変換器である、
　上記［Ｂ－１０］に記載の電子機器。
［Ｂ－１２］適応減衰方式のアナログ－デジタル変換器は、比較器の入力側に、低変換効率のＰ相信号をサンプルホールドするサンプルホールド回路を有する、
　上記［Ｂ－１１］に記載の電子機器。
［Ｂ－１３］撮像条件がアナログ－デジタル変換器のアナログゲインであるとき、
　１つのアナログ－デジタル変換器でアナログゲインを変えて順次アナログ－デジタル変換を行う、又は、アナログゲインが異なる複数のアナログ－デジタル変換器で同時にアナログ－デジタル変換を行う、
　上記［Ｂ－１］乃至上記［Ｂ－６］のいずれかに記載の電子機器。
［Ｂ－１４］複数の撮像条件が、高アナログゲイン及び低アナログゲインであり、
　画素から、フローティングディフュージョンＦＤのリセット時のリセットレベルであるＰ相信号、及び、受光素子での光電変換に基づく信号レベルであるＤ相信号が順に出力されるとき、
　シングルスロープ型アナログ－デジタル変換器は、低アナログゲインのＰ相信号のカウント値をカウンタから一時的に退避させ、低アナログゲインのＤ相信号のカウントの手前でカウンタに復帰させる動作を行う、
　上記［Ｂ－１３］に記載の電子機器。
［Ｂ－１５］シングルスロープ型アナログ－デジタル変換器は、画素列毎に、比較器及びカウンタを２つ並列に有する、
　上記［Ｂ－１３］に記載の電子機器。
［Ｂ－１６］画素から、フローティングディフュージョンＦＤのリセット時のリセットレベルであるＰ相信号、及び、受光素子での光電変換に基づく信号レベルであるＤ相信号が順に出力されるとき、
　閾値設定部は、各画素毎のＰ相信号及びＤ相信号の電位のばらつきを利用してランダムにばらつかせた閾値を設定する、
　上記［Ｂ－１］又は上記［Ｂ－２］に記載の電子機器。
［Ｂ－１７］複数の撮像条件が、高変換効率及び低変換効率であるとき、
　シングルスロープ型アナログ－デジタル変換器は、高変換効率用のアナログ－デジタル変換器、及び、低変換効率用のアナログ－デジタル変換器から成り、
　高変換効率用及び低変換効率用のアナログ－デジタル変換器は、Ｄ相カウント値用のラッチ、ラッチ出力のレベル判定のための比較部、及び、比較部の比較結果に基づいて、高変換効率用及び低変換効率用のアナログ－デジタル変換器のいずれかの出力を選択するセレクタを有する、
　上記［Ｂ－１６］に記載の電子機器。
［Ｂ－１８］複数の撮像条件が、高アナログゲイン及び低アナログゲインであるとき、
　シングルスロープ型アナログ－デジタル変換器は、高アナログゲイン用のアナログ－デジタル変換器、及び、低アナログゲイン用のアナログ－デジタル変換器から成り、
　高アナログゲイン用及び低アナログゲイン用のアナログ－デジタル変換器は、Ｄ相カウント値用のラッチ、ラッチ出力のレベル判定のための比較部、及び、比較部の比較結果に基づいて、高アナログゲイン用及び低アナログゲイン用のアナログ－デジタル変換器のいずれかの出力を選択するセレクタを有する、
　上記［Ｂ－１６］に記載の電子機器。
　１・・・ＣＭＯＳイメージセンサ、２・・・画素、１１・・・画素アレイ部、１２・・・行選択部、１３・・・定電流源部、１４・・・アナログ－デジタル変換部、１５・・・水平転送走査部、１６・・・信号処理部、１７・・・タイミング制御部、１８・・・水平転送線、１９・・・参照信号生成部、２１・・・フォトダイオード、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素制御線、３２（３２1～３２n）・・・垂直信号線、１４１・・・比較器、１４２・・・カウンタ、１４３・・・データラッチ、１４４・・・閾値設定部、１４５・・・比較部、１４６・・・判定フラグ格納ラッチ、１４７・・・セレクタ（選択部）

Claims (20)

  1. 　互いに異なる複数の撮像条件の下に、画素から出力される複数のアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器、
    　アナログ－デジタル変換器の入力側において、ランダムにばらつかせた閾値を設定する閾値設定部、
    　閾値設定部で設定された閾値を比較閾値とし、複数のアナログ画素信号の一つと比較する比較部、及び、
    　比較部の比較結果に基づいて、アナログ－デジタル変換器から出力される複数のデジタル画素信号の中から１つのデジタル画素信号を選択して出力する選択部、
    　を備える撮像素子。
  2. 　アナログ－デジタル変換器は、時間が経過するにつれて電圧値が変化するランプ波の参照信号を用いてアナログ－デジタル変換を行うシングルスロープ型アナログ－デジタル変換器である、
    　請求項１に記載の撮像素子。
  3. 　シングルスロープ型アナログ－デジタル変換器は、
    　画素から出力される複数のアナログ画素信号と、ランプ波の参照信号とを比較する比較器、及び、
    　比較器の比較動作の開始から比較動作の終了までの期間を計測するカウンタ、
    　を有する、
    　請求項２に記載の撮像素子。
  4. 　閾値設定部は、比較器の入出力の端子間を短絡するオートゼロ期間を制御することにより、ランダムにばらつかせた閾値を設定する、
    　請求項３に記載の撮像素子。
  5. 　閾値設定部は、比較器のバイアス電流を制御することにより、ランダムにばらつかせた閾値を設定する、
    　請求項３に記載の撮像素子。
  6. 　閾値設定部は、比較器を構成する差動対トランジスタのサイズ比（チャネル幅／チャネル長）を変えることにより、ランダムにばらつかせた閾値を設定する、
    　請求項３に記載の撮像素子。
  7. 　同一の被写体を、１つの画素で撮像条件を変えて順次撮像して複数のアナログ画素信号を取得する、又は、撮像条件が異なる複数の画素で同時に撮像して複数のアナログ画素信号を取得する、
    　請求項１に記載の撮像素子。
  8. 　撮像条件は、画素の露光量、露光時間、電荷を電圧に変換する変換効率、又は、感度である、
    　請求項７に記載の撮像素子。
  9. 　複数の撮像条件が、高変換効率及び低変換効率であり、
    　画素から、フローティングディフュージョンＦＤのリセット時のリセットレベルであるＰ相信号、及び、受光素子での光電変換に基づく信号レベルであるＤ相信号が順に出力されるとき、
    　シングルスロープ型アナログ－デジタル変換器は、低変換効率のＰ相信号のカウント値をカウンタから一時的に退避させ、低変換効率のＤ相信号のカウントの手前でカウンタに復帰させる動作を行う、
    　請求項８に記載の撮像素子。
  10. 　シングルスロープ型アナログ－デジタル変換器は、画素列毎に、比較器及びカウンタを２つ並列に有する、
    　請求項９に記載の撮像素子。
  11. 　シングルスロープ型アナログ－デジタル変換器は、画素から出力されるアナログ画素信号の振幅が相対的に大きいときに、所定量だけ振幅を減衰させてダイナミックレンジを圧縮する適応減衰方式のアナログ－デジタル変換器である、
    　請求項１０に記載の撮像素子。
  12. 　適応減衰方式のアナログ－デジタル変換器は、比較器の入力側に、低変換効率のＰ相信号をサンプルホールドするサンプルホールド回路を有する、
    　請求項１１に記載の撮像素子。
  13. 　撮像条件がアナログ－デジタル変換器のアナログゲインであるとき、
    　１つのアナログ－デジタル変換器でアナログゲインを変えて順次アナログ－デジタル変換を行う、又は、アナログゲインが異なる複数のアナログ－デジタル変換器で同時にアナログ－デジタル変換を行う、
    　請求項１に記載の撮像素子。
  14. 　複数の撮像条件が、高アナログゲイン及び低アナログゲインであり、
    　画素から、フローティングディフュージョンＦＤのリセット時のリセットレベルであるＰ相信号、及び、受光素子での光電変換に基づく信号レベルであるＤ相信号が順に出力されるとき、
    　シングルスロープ型アナログ－デジタル変換器は、低アナログゲインのＰ相信号のカウント値をカウンタから一時的に退避させ、低アナログゲインのＤ相信号のカウントの手前でカウンタに復帰させる動作を行う、
    　請求項１３に記載の撮像素子。
  15. 　シングルスロープ型アナログ－デジタル変換器は、画素列毎に、比較器及びカウンタを２つ並列に有する、
    　請求項１３に記載の撮像素子。
  16. 　画素から、フローティングディフュージョンＦＤのリセット時のリセットレベルであるＰ相信号、及び、受光素子での光電変換に基づく信号レベルであるＤ相信号が順に出力されるとき、
    　閾値設定部は、各画素毎のＰ相信号及びＤ相信号の電位のばらつきを利用してランダムにばらつかせた閾値を設定する、
    　請求項１に記載の撮像素子。
  17. 　複数の撮像条件が、高変換効率及び低変換効率であるとき、
    　シングルスロープ型アナログ－デジタル変換器は、高変換効率用のアナログ－デジタル変換器、及び、低変換効率用のアナログ－デジタル変換器から成り、
    　高変換効率用及び低変換効率用のアナログ－デジタル変換器は、Ｄ相カウント値用のラッチ、ラッチ出力のレベル判定のための比較部、及び、比較部の比較結果に基づいて、高変換効率用及び低変換効率用のアナログ－デジタル変換器のいずれかの出力を選択するセレクタを有する、
    　請求項１６に記載の撮像素子。
  18. 　複数の撮像条件が、高アナログゲイン及び低アナログゲインであるとき、
    　シングルスロープ型アナログ－デジタル変換器は、高アナログゲイン用のアナログ－デジタル変換器、及び、低アナログゲイン用のアナログ－デジタル変換器から成り、
    　高アナログゲイン用及び低アナログゲイン用のアナログ－デジタル変換器は、Ｄ相カウント値用のラッチ、ラッチ出力のレベル判定のための比較部、及び、比較部の比較結果に基づいて、高アナログゲイン用及び低アナログゲイン用のアナログ－デジタル変換器のいずれかの出力を選択するセレクタを有する、
    　請求項１６に記載の撮像素子。
  19. 　互いに異なる複数の撮像条件の下に、画素から出力される複数のアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器、
    　アナログ－デジタル変換器の入力側において、ランダムにばらつかせた閾値を設定する閾値設定部、
    　閾値設定部で設定された閾値を比較閾値とし、複数のアナログ画素信号の一つと比較する比較部、及び、
    　比較部の比較結果に基づいて、アナログ－デジタル変換器から出力される複数のデジタル画素信号の中から１つのデジタル画素信号を選択して出力する選択部、
    　を備える光検出素子。
  20. 　互いに異なる複数の撮像条件の下に、画素から出力される複数のアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器、
    　アナログ－デジタル変換器の入力側において、ランダムにばらつかせた閾値を設定する閾値設定部、
    　閾値設定部で設定された閾値を比較閾値とし、複数のアナログ画素信号の一つと比較する比較部、及び、
    　比較部の比較結果に基づいて、アナログ－デジタル変換器から出力される複数のデジタル画素信号の中から１つのデジタル画素信号を選択して出力する選択部、
    　を備える撮像素子を有する電子機器。
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