JPH10508133A - 集積化されたｃｍｏｓ回路を備えた光学読み取り器 - Google Patents

Abstract

(57)【要約】 光学的又は記号読み取り器チップ（１００）は、それぞれ従来の画素サイト回路を有し、複数の画素を有するＣＭＯＳ画像化アレイ（１０２）を備える。電荷は各画素位置で蓄積されて要求に応じて共通バスに転送される。上記画像化アレイの露光時間はフィードバックループを用いて制御される。１つ又はそれ以上の露光制御画素は、上記画像化アレイに隣接して、又は上記画像化アレイ内に配置され、上記画像化アレイに沿って受光する。ＣＭＯＳ信号処理回路は、露光制御回路（４５０）と組み合わせて用いられ、光レベルの広い範囲にわたって読取時間を最小化する一方、静的に光学的なフィルタリングを実行する。複数のクロックサイクル（１２２）と複数の制御信号は、信号処理回路（１０９）によって不変の周波数応答を提供するように、上記画像化アレイの変化する出力周波数に従って時間調整される。

Description

【発明の詳細な説明】 発明の名称 集積化されたＣＭＯＳ回路を備えた光学読み取り器 発明の背景 １）発明の技術分野 この発明の技術分野は、例えばバーコードのような記号の読み取りに関し、特 に、集積化された光学及び信号処理回路を有するバーコード又は記号読み取り器 に関する。 ２）背景 現在、入手できるバーコード読み取り器は、典型的には、数ダースの機械的及 び光学的部品と共に、１０個から５０個の集積化回路を有している。しかしなが ら、市場の要求は、信頼性及び性能を犠牲にすることなく、バーコード読み取り 器のコスト及びサイズを劇的に減少させることである。バーコード読み取り器で 使用される部品数の減少は、これらの要求達成を助けるだろう。 これまでの減少化の試みでは、様々な集積化レベルを通して、可視レーザーを 基礎とするスキャナにおける部品数は困難性を伴っていた。ＡｌＧａＩｎＰ材料 を用いて典型的に形成された可視レーザーダイオードは、電子回路又は信号処理 回路の少なくとも幾つかの部分が設けられるシリコン基板上に直接集積化するこ とは不可能である。シリコン基板上に装着された熱伝導パッド上にレーザーダイ オードが装着されるというハイブリッドのアプローチの方法は、ソニーによって （たとえば、コンパクトディスク製品に使われている彼等のレーザーカップラに おいて）実証されている。このタイプの構成では、シリコン基板上の電子回路の 性能は、ダイでの多大な熱勾配のために低下する。性能もまた、レーザー迷光か らの光再結合によって、不運にも影響を受けて、ノイズレベルの増加を引き起こ す。さらに、信頼性はまた、レーザーの結合での巨大な電力密度のために、多く のレーザーを基礎とするスキャナ製品において比較的悪い。 幾つかのバーコード読み取り器は、レーザーダイオードの代用品として電荷結 合素子（ＣＣＤ）を用いている。しかしながら、ＣＣＤチップは、一般的には他 のタイプの回路の形成にはあまり適さない、非常に特殊化された金属酸化膜半導 体（ＭＯＳ）処理を必要とするために、これらのシステムにおける回路コンポー ネントの集積化はまた、困難である。たとえば、ほとんどのＣＣＤチップに要求 される同一のＭＯＳプロセスを用いて、一般的に演算増幅器の構築に必要とされ る高相互コンダクタンスの電界効果トランジスタ（ＦＥＴｓ）を形成することは 、実際的ではない。さらに、シリコン領域の単位当たりのこの特殊化されたプロ セスに対する製造コストは、従来のバイポーラ及びＣＭＯＳプロセスの製造コス トよりかなり高くなる。なぜなら、主として、妥当な電荷転送効率を達成するた めには非常に高純度なシリコンが必要とされるからである。したがって、ＣＣＤ を基礎としたバーコード読み取り器での回路の集積化は困難であり、可能だとし ても、製造的見地からは比較的高価になるだろう。 本発明者は、それゆえ、製造コストが非常に高価ではなく、集積化が比較的容 易な回路を有するバーコード又は記号読み取り器を提供することが有益であると 決定した。さらに、減少した部品数を有するバーコード読み取り器を提供すると ともに、さらに加えて、集積化光学及び信号処理回路を含むサイズが小さくされ たバーコード読み取り器を提供することが有益である。 発明の概要 本発明は、集積化されたＣＭＯＳ回路を含む光学読み取り器を、１つの態様に おいて提供する。ＣＭＯＳ画像化アレイは、複数の画素位置で光を受け取り、そ の結果の電荷を各画素サイトでの局部的な電圧に変換する。その電荷は、要求に 応じて直接共通の金属バスに転送される。ＣＭＯＳ画像化アレイは、光学読み取 り器内の他のＣＭＯＳ回路と共に集積化してもよい。 本発明のもう１つの態様においては、画像化アレイの露光時間は、フィードバ ックループを用いて制御される。１つ又はそれ以上の露光コントロール画素は、 画像化アレイに隣接して、又は画像化アレイ内に配置され、画像化アレイに沿っ て光を受け取る。１つ又は複数の露光コントロール画素の電荷は、しきい値レベ ルと比較され、しきい値レベルまで到達するのに必要な時間量は、画像化アレイ の画素の露光時間を決定する。１つ又は複数の露光コントロール画素及びコント ロ ールループの両方は、同一のＣＭＯＳプロセスを用いて形成することができ、画 像化アレイと同じ基板上に配置することができる。バーコード読み取り器を使用 者が使う前に、露光時間を最適に又はほとんど最適に設定することができ、これ によって、（例えば、バーコードラベルなどの）記号又はコードを読むために必 要な時間量を減少させる。 この発明のもう１つの態様においては、ＣＭＯＳ信号処理回路は、露光コント ロール回路と組み合わせることにより、空間的な最適化フィルタリングを行って いる間、光レベルの大きな範囲にわたって読み取り時間を最少化するために用い られる。クロックサイクル及びコントロール信号は、信号処理回路による不変の 空間周波数応答を供給するように、画像化アレイの変化する出力周波数に応じて 時間が調整される。これらの信号処理の方法は、ＣＭＯＳ内で効率的に実現され るだろう。 本発明のもうひとつの態様においては、画素内容を非破壊的に読み取り、同時 画素露光を行う多次元画像化アレイが提供される。多次元画像化アレイは、ある 選択された複数の画素が１つ以上の一次元画像化アレイで用いられ、例えば、一 次元画像化アレイの格子又は他の組み合わせのような二次元パターンを備えても よい。非破壊読み取り能力は、ある画素が１つのメンバーである各一次元画像化 アレイに対して一度、同一の画素が、複数回読み出されること可能にしている。 上記に対する別の変形例や変更例は、また記載される。 図面の簡単な説明 図１は、好ましい光学読み取り器のブロック図である。 図２から図５は、種々の変形のＣＭＯＳ画像化アレイパターンの図である。 図６及び図７は、活性画素ＣＭＯＳアレイの１部分を形成する、好ましい画素 サイト回路の図であって、図８は、画素サイト回路の変形の実施例の図である。 図９は、図６及び図７の回路に関連するタイミングチャートである。 図１０及び図１１は、低レベル光及び高レベル光の各々の適応的露光回路を含 む好ましい光学読み取り器の動作を図示したタイミングチャートである。 図１２は、適応的露光回路を含む光学読み取り器の変形の実施例の動作を図示 したタイミングチャートである。 図１３及び図１４は、ＣＣＤセルの非破壊読み込み及び同時露光を有する発明 の好ましい実施例に係るＣＣＤセルの図である。 図１５は、単一画素を制御する適応的露光回路の図である。 図１６は、本発明の１つの実施例に係る画像化アレイ及び関連したアドレス回 路のブロック図である。 図１７は、適応的露光コントロールループのブロック図である。 図１８は、調整可能な露光時間期間を提供するための１つの手段を図示したタ イミングチャートである。 図１９は、適応的露光制御回路の変形の実施例を図示したブロック図である。 図２０は、レンズ及び集積化されたＣＭＯＳ回路を含む光学読み取り器の図で ある。 好ましい実施例の詳細な説明 図１は、好ましい単一チップの光学読み取り器のアーキテクチャを有する光学 読み取り器のブロック図である。図１に示されている各構成要素は、好ましくは 、同じＣＭＯＳプロセスを使用し、同じシリコン基板を分けあった同じチップ上 に、集積化される。しかし、幾つかの実施例においては、図１に示されている全 ての構成要素よりも少量の構成要素をそのような方法で集積化してもよく、又は 他の付加的な構成要素はまた同一チップ上に集積化してもよい。 図１においては、ゲイン／オフセットブロック１０３及びシャッタ時間コント ローラ１２１に接続された画像化アレイ１０２を備えた光学読み取りチップ１０ ０が図示されている。ゲイン／オフセットブロック１０３は、全画素に対し一定 のゲイン及びオフセットを印加してもよく、又は画素と画素との間の不均一性を 補償するために、各画素に対し独特のゲイン及び／又はオフセットを与えてもよ い。ゲイン／オフセットブロック１０３は、アナログ形式からデジタル形式に変 換するためのＡ／Ｄ変換器１０５にオプションで接続された映像信号１１２を出 力する。次いで、アナログ形式の、又はＡ／Ｄ変換器によりデジタル化された映 像信号は、低域通過フィルタ１０６を通過させられる。低域通過フィルタ１０６ は、バー信号１１３を出力するエッジ検出器１０７に接続される。バー信号１１ ３はまた、文字データ信号１１４及び文字クロック信号１１５を出力する、オプ ションで設置されるオンチップの記号復号器１０９に接続される。 図１においてはまた、アドレス発生器／復号ロジックブロック１２３及びクロ ック発生器１２２に接続された画素クロック信号１２４が図示されている。画素 クロック信号は、（もし含まれていれば）オプションでＡ／Ｄ変換器１０５、（ デジタルであれば）低域通過フィルタ１０６、（デジタルであれば）エッジ検出 器１０７、及び（チップ上に含まれていれば）記号復号器１０９に接続される。 アドレス発生器／復号ロジックブロック１２３は、画像化アレイ１０２に接続さ れ、クロック発生器１２２からの入力を受け取る。シャッタ時間コントローラ１ ２１はまたクロック発生器１２２に接続される。 動作中において、画像化アレイ１０２は、好ましくは、画像化システム（図示 せず）によって集光され合焦された光を受光し、上記画像化システムは、１つ若 しくはそれ以上のレンズ及び他の従来の画像化コンポーネントを備えてもよく、 特にマルチフォーカスレンズとスリットのあるアパーチャ、若しくは、１９９４ 年１２月２３日に出願された係属中の米国出願の出願シリアル番号０８／３６３ ，２５８、又は１９９５年１２月２１日に出願された米国出願シリアル番号０８ ／５７６，２０３に記載された他の特徴を備えてもよく、両方の出願はあたかも ここに完全に記載されたように参照することによりここに含まれる。 画像化アレイ１０２は複数の光電画素を備え、選択された各画素位置で受け取 った光のレベルを示す信号を出力する。ある１つの画素が光を受光したとき、１ つの電荷は画素位置で形成される。上記電荷が出力バス上に読み出されたとき、 後述するように、集められた電子数に正比例する電圧が出力バスに現れる。 好ましい実施例では、各画素は、画像化アレイ１０２に印加される選択信号に より個々にアクセス可能である。図１において、この目的のための選択信号１２ ５は、アドレス発生器／復号ロジックブロック１２３から画像化アレイ１０２に 印加される。選択信号１２５は、画像化アレイ１０２の選択された画素に対応し たアドレス位置を備える。好ましい実施例では、アドレス発生器／復号ロジック ブロック１２３は、画像化アレイ１０２の複数の画素が選択信号１２５の制御の 元で順次選択されて、読み出されるような一連の方法で、複数の画素アドレスを 発生する。とって代わって、複数の画素は一連の方法以外で選択してもよいし、 いくつかの画素は一度以上で読み出してもよく、種々の実施例については後述す る。 図６及び図７は、画像化アレイ１０２のために用いられる、活性画素ＣＭＯＳ 画像化アレイの一部を形成する好ましい画素サイト回路１５０を、より詳細に示 す。図７は、画素サイト回路１５０の回路図を示し、図６は、電位グラフ１５９ を用いてＭＯＳＦＥＴ Ｑ１に蓄積された電荷の表現を含む画素サイト回路の図 を表す。 図６及び図７の画素サイト回路１５０は、電荷を電圧に変換させ、画素位置で 低インピーダンス出力を供給するソースフォロワーの金属酸化物シリコン電界効 果トランジスタ（ＭＯＳＦＥＴ）を備える。動作中において、ソースフォロワー のＭＯＳＦＥＴ Ｑ１の拡張されたフォトゲート領域１５７にフォトンが衝突す ることにより、伝導体内で価電子が励起される。これらの自由電子は、リセット 線をロー電位に保持することによって収集期間中に境界線が形成される電位の井 戸に蓄積される。収集期間が完全に終了すると、選択線１５２はオンされて、出 力選択ＭＯＳＦＥＴ Ｑ２をオンし、ソースフォロワーのＭＯＳＦＥＴ Ｑ１を その活性領域でバイアスする。そのとき収集された電子数に比例する電圧は、出 力バス１５３に現れる。リセット線の電圧の増加は、ＭＯＳＦＥＴ Ｑ３を十分 に活性化し、これによって、電位の井戸を開き、光によって発生された電子を電 源電圧ノードＶＤＤ１５４に排出することを可能にし、蓄えられた電荷をクリア する。 もし、その不活性な電位が適切に選択されると、図６で示されているリセット ゲート１５６（即ち、図７で示されているＱ３のゲート）は、電子数が電位の井 戸の容量を越えるときのオーバーフローの機構として機能するであろう。このこ とは、１つの画素から隣接した画素に溢れた電子のオーバーフローによって引き 起こされるいわゆる“ブルーミング”を防止することを援助する。 変形の実施例では、電流は、従来のＰ−Ｎ、又はＰ−Ｉ−Ｎフォトダイオード （即ち、Ｐにドープされた領域とＮにドープされた領域との間に挟まれたドープ されていないシリコン領域を有するダイオード）を用いて発生され、電流は露光 時間にわたって積分され、ＭＯＳＦＥＴのゲートキャパシタンス上に蓄えられる 。この変形の実施例は、図８に図示している。図８の回路の動作は、光電ダイオ ード１４９の付加、及びフォトゲートの代わりの通常のゲートを有するＭＯＳＦ ＥＴ Ｑ１’の使用を除いて、図７のものと類似している。動作中においては、 光電ダイオード１４９は、光電ダイオード１４９に入射する光に応答して電流を 発生し、ＭＯＳＦＥＴ Ｑ１’のゲートで電荷を形成する。蓄えられた電荷に関 係する電圧レベルは、選択信号１５２’の印加により読み出すことができ、蓄積 された電荷は、リセット信号１５１’の印加によって、ダンプされることが可能 である。 画像化アレイ１０２は、好ましくは、例えば、図６及び図７に図示されている ような画素サイト回路１５０をそれぞれが有する複数の画素を備える。関連した 選択回路を有する具体例の画像化アレイのブロック図は、図１６に図示している 。図１６の画像化アレイ４００は複数の画素４０１ａ−ｎを備え、複数の光電検 出器４０２ａ−ｎを備え、ここで、各画素４０１ａ−ｎに対して１つの光電検出 器４０２ａ−ｎを備える。複数の光電検出器４０２ａ−ｎの各々は、画素サイト 回路４０３ａ−ｎ（それぞれは、例えば、図６及び図７に図示されたような画素 サイト回路を備える）に接続される。図１６はまた、複数の選択信号４０５ａ− ｎ及びリセット信号４０６ａ−ｎを示し、各画素４０１ａ−ｎに対して１つのリ セット信号４０６ａ−ｎが備えられる。 各画素サイト回路４０３ａ−ｎは、共通の出力バス４０８に接続される。アド レス選択信号４１０は画像化アレイ及び選択回路に入力され、アドレス復号器４ １１に接続される。マスター選択信号４１２及びマスターリセット信号４１３は またアドレス復号器４１１に供給される。アドレス復号器４１１は選択信号４１ ０を復号化し、その入力に基づいて、一度に選択信号４０５ａ−ｎの１つ及び／ またはリセット信号４０６ａ−ｎの１つを印加し、これによって画素サイト回路 ４０３ａ−ｎのうちの対応する１つを活性化する。もしその選択信号４０５が活 性化されているならば、そのとき選択された画素サイト回路４０３は、その蓄積 された電荷を共通の出力バス４０８に転送する。もしそのリセット信号４０６が 活性化されているならば、選択された画素サイト回路４０３はその電荷を放出し 、それの光電検出器４０２をクリアにする。アドレス選択信号４１０を用いると 、複数の画素４０１ａ−ｎは、画素４０１ａ−ｎのすべて又は選択された数の内 容が読み出されるようにシーケンシャルに、又はランダムにアクセスしてもよい 。 変形の実施例では、シリアルシフトレジスタはアドレス復号器４１１の代わり に用いられてもよい。シリアルシフトレジスタに供給される初期パルスは、シリ アルシフトレジスタのステージからステージヘ伝達される。シリアルレジスタの 各ステージはタップ付けされて、各ステージの出力は、その画素のための制御信 号として個々の画素に接続される。リセット信号及び選択信号のために必要とさ れるパルスを発生するために、当業者には明白である様々な方法で、制御信号を クロック信号によってゲートで制御することができる。シリアルシフトレジスタ を用いた変形の実施例の利点は、複合器の実施例において要求されるシリコン面 積を潜在的に節約することである。 図９は、図１６の画像化アレイと選択回路に関連したタイミングチャートであ る。図９は、図１６の画像化アレイ４００の２つの隣接した画素４０１のための 相対的なタイミングを図示しているが、画素４０１の任意の数Ｎをカバーするよ うに外挿することができる。 前述したように、各画素はそれ自身の選択線４０５ａ−ｎ及びリセット線４０ ６ａ−ｎを有して設けられる。図９は、２番目の画素４０１に対する選択線１６ ４及びリセット線１６３と同一のグラフ上に、最初の画素４０１に対する選択線 １６１及びリセット線１６０のタイミング図示している。図９はまた、最初の画 素４０１のための画素サイト回路の（図６と図７に図示。）フォトゲート１５７ によって蓄えられた電圧に対応するゲート電圧信号１６２を図示すると共に、出 力バス４０８（又は図６と図７の出力バス１５３）の電圧レベルでの変化を示す 出力バス電圧信号１６５を図示する。 最初の画素４０１が、ハイとされた選択信号１６１によって選択されたとき、 最初の画素４０１の出力は出力バス４０８上でサンプリングされる。従って、選 択信号１６１がハイとなる同一のポイント１７０で、出力バス電圧信号１６５は 、ゲート電圧信号１６２の電圧レベルをとる。この情報は、出力バス４０８から 、図１に図示されたゲイン／オフセットブロック１０３のような別のシステムの 構成要素に転送されてもよい。最初の画素４０１の出力が読み出された後、リセ ット信号１６０は活性化され、最初の画素４０１に対してその電荷の放出を生じ せる。したがって、ポイント１７１で、ゲート電圧信号１６２に対して図示され た電圧レベルは電源電圧にリセットされることが示されている。ポイント１７１ とポイント１７２との間のリセット信号の活性期間中に、画素４０１のダークレ ベルは、出力バス電圧信号１６５において反映するように、出力バス４０８上で サンプリングされ、出力バス電圧信号１６５の情報は、同様に出力バス４０８か らその情報を利用する別のシステムの構成要素に転送してもよい。 ゲート電圧信号１６２はリセット信号１６０がハイに保持されている間クラン プされる。リセット信号１６０がローなった後は、最初の画素４０１に関連する 光電検出器は、ゲート電圧信号１６２のグラフにおける徐々に下降する特性によ って図示されているように、次の読み取りのために再び電荷を積分し始める。 最初の画素４０１のための選択信号１６１及びリセット信号１６０は、実質上 同時にローに切り替えられる。これらの信号がポイント１７２で状態を切り替え たとき、次の画素４０１に対する選択信号１６４は活性化される。次いで、２番 目の画素４０１の出力は、図９に示されている出力バス電圧信号１６５によって 反映されているように、出力バス４０８上でサンプリングされる。十分な読み取 り時間の後、２番目の画素４０３のためのリセット信号１６３は活性化され、２ 番目の画素４０１に対してポイント１７３でその電荷を放出させる。その電荷が 放出されたとき、２番目の画素４０１に対する選択信号１６４及びリセット信号 １６３は状態を切り替え、もし所望されるなら、より多くの画素を読み出すこと も可能である。 図９に図示されたタイミングパターンの結果は、すべての画素４０１ａ−ｎが 読み出されることを仮定し、各画素４０１ａ−ｎに対する信号電圧レベル１８２ ａ−ｎ及びリセット電圧レベル１８３ａ−ｎを与えている。信号電圧レベル１８ ２ａ−ｎは、各画素４０１ａ−ｎに対するリセット電圧レベル１８３ａ−ｎに隣 接している。画像化アレイ４００の出力において、信号電圧レベル１８２は、潜 在的には固定されたパターンノイズに対する最も大きい寄与物である画素サイト 回路４０２で用いられるソースフォロワＭＯＳＦＥＴ Ｑ１のしきい値電圧にお ける変動を減らすように、各画素４０１に対するリセット電圧レベル１８３から 減算されるであろう。そのような目的に適した減算回路（図示せず。）は、当業 者の範囲内と考えられ、画像化アレイ１０２の回路の一部分として含まれてもよ く、いかなる場合でも好ましくは、単一チップの光学読み取り器１００（図１に 図示。）上に設けられる。 図２から図５は、種々の変形のＣＭＯＳ画像化アレイパターンを示す。図２は 、複数の画素の単一線パターン１３１を有するＣＭＯＳ画像化アレイ１３０を示 している。図２の画像化アレイ１３０は、初期読み出し成功レートの点ではより 劣った性能を提供しているが、安価なコスト及びただ少量のシリコン面積を必要 とするという点から有利である。従って、図２の画像化アレイパターンは特に低 コストなハンドヘルド光学読み取り器には特に適している。 図３、図４及び図５の変形の実施例は、より大きい読み取り領域の有効範囲を 提供しており、従って、平均してより短い読み取り時間を提供する。図３は、複 数の画素のアスタリスクパターン１３６を有するＣＭＯＳ画像化アレイ１３５を 表している。図４は、複数の画素の格子状パターン１４０を有するＣＭＯＳ画像 化アレイ１３９を示している。図５は、複数の画素の格子状パターンとアスタリ スクパターンを結合したパターン１４５を有するＣＭＯＳ画像化アレイ１４４を 示している。複数の画素のパターンはまた、複数の線又はその線の一部をディス エーブルすることにより、パターン反復率に対してパターン密度を変更し、各特 定の使用者の必要性に合わせて電気的に適合させることが可能である。読み取り すべき線（又は線の部分）が多くなれば、有効範囲も広がるが、より少ない回数 で、与えられた時間期間内で完全な読み込みを終えることができる。 従来の二次元ＣＭＯＳセンサは、一般的なビデオキャプチャ及びマシンビジョ ンのアプリケーションのために形成され、例えば、以下の出版物に記述されてい る。これらの出版物の各々は、あたかもここにすべて記載したように参照によっ てここに含まれる。：エフ・アンドー他、“高速テレビジョンカメラのための各 画素でのＦＥＴ増幅を有する２５０，０００画素のイメージセンサ”、１９９０ ＩＥＥＥ インターナショナル・ソリッド−ステート・サーキット・カンファ レンス（工学論文の要約）、ｐｐ．２１２−２１３；ピー・ビー・デンヤー他、 “マルチメディアアプリケーションのためのＣＭＯＳイメージセンサ”、プロシ ーディング・オブ・ザ・ＩＥＥＥ・カスタム・インテグレイテッド・サーキット ・カンファレンス（１９９３）、ｐｐ．１１．５．１．−１１．５．４；イー・ フォーサム、“活性画素センサがＣＣＤに挑戦する”、レーザー・フォーカス・ ワールド（１９９３ ６月）、ｐｐ．８３−８５；エス・ケー・メンディス他、 “オンチップの信号処理を有する低光レベルイメージセンサ”、プロシーディン グ・オブ・ザ・ＳＰＩＥ、Ｖｏｌ．１９５２、アエロスペース・サイエンス・ア ンド・センシング−−サーベイランス・センサーズ（１９９３）、ｐｐ．１−１ １；オー・ベラコット、“カメラにおけるＣＭＯＳ”、ＩＥＥＥ リビュー（１ ９９４ ５月）、ｐｐ．１１１−１１４。 従来の二次元ＣＭＯＳセンサでは、電荷は、画素サイトで局所的に電圧に変換 され、金属バスを経て、要求に応じて転送される。これに対して、ＣＣＤセンサ は、典型的には、電荷がＣＣＤアレイにわたって画素から画素に転送されるが、 電荷が出力増幅器に到着するまでは電圧には変換されないことを要求する。なぜ ならば、ＣＣＤアレイを用いてなされるように、長距離にわたる電荷転送に対す る必要性は、局所的な画素サイトにおける電荷から電圧への変換を有するＣＭＯ Ｓセンサを用いることによって緩和され、画像化アレイ１０２を形成するための プロセスの必要条件は、ＣＣＤアレイのプロセスの必要条件に対して実質的に緩 和されるであろう。緩和されたプロセスの必要条件は、集積化されたチップのよ り経済的製造を可能にする。 例えば、図２ないし図５に図示された画像化アレイの幾つかのように具体化さ れたような図１の画像化アレイは、選択された各画素位置で受け取った光のレベ ルを示した信号を出力する。図１で示されているように、画像化アレイ１０２は 好ましくは、ゲイン／オフセットブロック１０３に接続され、ゲイン／オフセッ トブロック１０３は、画像化アレイから出力された信号を増幅し、又は調整して 、映像信号１１２を出力する。映像信号１１２は、低域通過フィルタ１０６によ り低域通過ろ波され、そしてエッジ検出器１０７に送られる。エッジ検出器１０ ７は、当業者に知られた既知の様々な方法により（例えば、米国特許第５，４６ ３，２１１号において記載され、この内容は、あたかもここにすべて記載したよ うに参照することによりここに含まれる。）、読まれた記号のより明るい部分と より暗い部分の間の変化に対応する映像信号１１２での変化を検出する。エッジ 検出器１０７は、エッジ検出情報を含むバー信号１１３を出力する。 前述したように、ゲイン／オフセットブロック１０３から出力された映像信号 １１２は、（図１で点線で示された）オプションのＡ／Ｄ変換器１０５によって デジタル形式にオプションで変換してもよい。もしＡ／Ｄ変換器が用いられるな らば、低域通過フィルタ１０６は無限インパルス応答（ＩＩＲ）フィルタ又は有 限インパルス応答（ＦＩＲ）フィルタのようなデジタルフィルタを備えてもよい 。 エッジ検出器１０７から出力されたバー信号１１３は、記号復号器１０９に入 力され、記号復号器１０９は、当業者に知られた様々な方法の任意の方法で読み 取られた記号の表示を識別し、文字データ信号１１４と文字クロック信号１１５ とを出力する。記号復号器１０９は、図１に図示された他の回路と同じチップ上 にオプションで設置される。 本発明の別の態様では、露光時間制御回路は、画像化アレイ１０２の複数の画 素が光を収集する時間量を適応的に調整し、読み込み時間を最適化するように、 チップ上に設けられる。画像化アレイ１０２に隣接し、又は画像化アレイ１０２ 内に設けられた単一の画素、又は画像化アレイ１０２の周囲に散乱されて設けら れた複数の画素は、受け取った光レベルの連続的なフィードバックを露光時間制 御ループに提供するために使用することができる。 図１５は、１つの光電検出器３５２を備えた具体例の露光測定回路３５０の図 である。図１５の光電検出器３５２は、この例では、コンデンサ３５４と共に図 示されたように並列に接続された光電変換ダイオード３５３を備える。しかしな がら、任意の適当な光電検出器のアーキテクチャで十分である。光電検出器３５ ２の光電感度は、好ましくは、画像化アレイ１０２の画素の光電感度とほぼ同様 である。もし、例えば、光電検出器３５２が、画像化アレイ１０２の光電素子と 同様の方法で形成されるならば、光電検出器３５２と画像化アレイ１０２の光電 素子は、好ましくは、おおよそ同一のサイズにする必要があり、１個の光電検出 器３５２は、どれだけの光が画像化アレイ１０２により受光されて、吸収された かの正確な基準となるであろう。 光電検出器３５２は、画像化アレイ１０２の露光を測定するために用いられる 。読み取り動作中において、光電検出器３５２は、この電荷によって生成された 電圧が、しきい値信号３６１の電圧レベルを越えるまで、その電位の井戸で電荷 を収集する。ライン３５５上の光電検出器電圧は、比較器３６０を用いてしきい 値信号３６１と比較される。しきい値信号３６１の電圧レベルが越えたとき、比 較器３６０は状態を変化させ、その出力シャッタ信号の状態変化を生じさせ、画 像化アレイ１０２の全画素に対する露光を終了する。次の露光期間の前に、クリ ア信号３６５が印加され、光電検出器３５２（例えば、コンデンサ３５４）から の蓄積された電荷を徐々に排出させる。 シャッタ信号３６２に応答する露光コントロールループを用いて、画像化アレ イ１０２における複数の画素が入射光により露光される時間量は、光電検出器３ ５２（露光コントロール画素）がしきい値信号３６１のしきい値電圧まで充電す るために必要な時間に比例する。しきい値信号３６１のしきい値電圧を、画像化 アレイ１０２から出力される信号レベルの相対強度を変えるために様々に変化す ることが可能である。 適応的露光コントロールループのための２つの変形のシステムのタイミングチ ャートが開示される。第一のタイミングチャートは図１０及び図１１に図示され 、第二のタイミングチャートは図１２に図示されている。 図１０及び図１１のタイミングチャートは、（例えば、図１５のそれのように ） 露光測定回路により検出された光レベルの変化に応答して、すべての適切なクロ ック及びコントロール信号の周波数を同時に変化することを含む。露光期間は、 図１０、図１１及び図１２のために、与えられた画素のリセット信号の立ち下が りエッジ及びリセット信号の次の印加点との間の時間として定義される。例えば 、図９において、最初の画素に対する露光期間は、リセット信号１６０の立ち下 がりエッジであるポイント１７２で始まり、リセット信号１６０の次の印加点で あるポイント１７９で終了する。 露光期間は、露光測定回路により測定されたように光レベルが減少すると増加 し、測定された光レベルが増加すると減少する。図１０は、システムが比較的低 い光レベルで動作している状況を示している。図１０における信号１９０、１９ １、１９２及び１９３は、図９で示された信号１６０、１６１、１６３及び１６ ４にそれぞれ類似している。最初の画素の露光期間２１７は、リセット信号１９ ０の立ち下がりエッジであるポイント２０３から始まり、リセット信号１９０の 次の印加点であるポイント２１２で終了する。同様に、第二の画素の露光期間２ １８は、リセット信号１９２の立ち下がりエッジであるポイント２０５から始ま り、リセット信号１９２の次の印加点であるポイント２１４で終了する。図１１ と比較すると、露光時間の期間２１７及び２１８はかなり長く、出力バス信号１ ９４によって反映されたように出力バス上での遷移の周波数は、かなり低い。 これに対して、図１１は、システムが比較的高い光レベルで動作している状況 を示している。信号２２０、２２１、２２２及び２２３は、それぞれ、図１０で の信号１９０、１９１、１９２及び１９３に、図９での信号１６０、１６１、１ ６３及び１６４に類似している。図１０と同様に、最初の画素の露光期間２４５ は、リセット信号２２０の立ち下がりエッジであるポイント２３２から始まり、 リセット信号２２０の次の印加点であるポイント２３９で終了する。同様に、第 二の画素の露光時間の期間２４６は、リセット信号２２２の立ち下がりエッジで あるポイント２３４から始まり、リセット信号２２２の次の印加点であるポイン ト２４１で終了する。図１０と比較すると、露光時間の期間２４５及び２４６は 比較的短く、出力バス信号１９４によって反映されたように出力バス上での遷移 の周波数はかなり高い。 第二の変形システムのタイミングチャートは、図１２に図示されている。図１ ２のタイミングチャートでは、データクロック周波数は一定に保持され、代わり に各画素のためのリセット信号のデューティサイクルは変化され、受け取った光 レベルにおける変化に応答して露光時間を変化する。図１２において図示されて いるように、（例えば、図１６に図示された画素４０３である）第一の画素に対 する選択信号２５１は、第一の画素の内容を読み出すためにポイント２５５で印 加される。第一の画素が読まれた後、第一の画素のためのリセット信号２５０は 、第一の画素をクリアするためにポイント２５６で印加される。最初の画素をク リアするために十分な時間の後に、選択信号２５１は印加されず、第二の画素の ための選択信号２５３が印加される。 図９のタイミングチャートと異なり、選択信号２５１が印加されないとき、リ セット信号２５０は、同時に印加されないようにする必要はない。むしろ、リセ ット信号２５０は、受け取った光レベルによって決定される、その後の変化可能 な時間量の間、活性状態で保持される。露光測定回路によって検出される光が減 少すれば、リセット信号２５０の非印加はより早く行なわれる。逆に、露光測定 回路によって検出される光が増加するにつれて、リセット信号２５０の非印加は より遅く行なわれる。 図１２は、リセット信号２５０の立ち下がりエッジのタイミングが変化するこ とを図示している。リセット信号２５０の立ち下がりエッジが存在している具体 的な範囲２６５が図１２に図示されているが、この範囲２６５は単に図示の目的 のためであり、実際の範囲は様々なファクタ（例えば、光学読み取り器によって 受け取られた光に関する最大量と最少量のような）に依存し、変化するであろう 。最初の画素のための露光期間２６０は、その後のリセット信号２５０の次の印 加がポイント２７１でなされるまで、ポイント２６１におけるリセット信号２５ ０の立ち下がりエッジにより決定される。他の画素のための露光時間の期間は、 同様の方法で決定される。 露光時間の期間２６０は、好ましくは、与えられた読み取りサイクル（すなわ ち、全画素の１つのうちの読み取りに対して）で各画素に対して同一である。（ 他の各画素のリセット信号とともに）リセット信号２５０の立ち下がりエッジの タイミングは、露光測定回路により制御される。露光測定回路に応答する露光コ ントロールループは、各選択信号（例えば、選択信号２５１）が続く変化可能な 遅延期間を提供し、その後、リセット信号（例えば、リセット信号２５０）は立 下がる。変化可能な遅延期間は、結果として、各リセット信号の変化可能なデュ ーティサイクルを得ることができ、これによって、光レベルにおける変化に応答 して露光時間を変化する。動作中においては、第一の画素に対する例を用いて説 明したように、選択信号２５１は、リセット信号の丁度前に活性化される。もし リセット信号２５０が選択信号２５１におけるパルス間期間の比較的長い期間に 対してハイであるならば、その画素に対する露光時間の期間は比較的短くなるだ ろう。一方、もしリセット信号２５０が選択信号２５１のパルス間の期間の比較 的短い期間に対してハイであるならば、その画素に対する露光期間は比較的長く なるだろう。 図１７は、本発明の一実施例に係る露光時間コントロール回路４５０の一例を 図示する図である。図１８は、図１７の露光時間コントロール回路４５０に関連 した種々の波形と、（例えば、図１における画像化アレイのような）画像化アレ イの画素露光タイミングに対する影響を図示するタイミング図である。図１７の 露光時間コントロール回路４５０は、（例えば、図１５で示された露光測定回路 ３５０のような）露光測定回路４５１、露光遅延期間計算器４５５、クロック発 生器４５６、及びコントローラ４５３を備える。クロック発生器４５６はまた、 クロック信号４６５を用いて画像化アレイ（図示せず。）に接続される。 動作中においては、コントローラ４５３は、露光開始信号４５８を活性化する ことにより露光測定回路４５１の露光期間を開始する。露光開始信号４５８の活 性化はまた、例えば、図１５について前述されたように、露光遅延期間計算器４ ５５に対して、露光測定回路４５１がしきい値電圧レベルに充電するまでにかか る時間の長さを計算し始める。露光遅延期間計算器４５５は、クロック発生器４ ５６に接続され、クロック発生器４５６は露光遅延期間計算器４５５を含む種々 の目的地回路にシステムクロック信号４６３を出力する。露光遅延期間計算器４ ５５は、例えば、露光測定回路４５３がしきい値電圧レベルまでの充電を終了す るまでの、システムクロック信号４６３のクロック期間数を計数するデジタルカ ウンタとして具体化してもよい。それが起こると、露光測定回路４５１は、（例 えば、図１５で示したシャッタ信号３６２と同様に）露光終了信号４５９を活性 化し、その露光終了信号４５９は露光遅延期間計算器４５５がクロックサイクル の計数を終了させる。 露光遅延期間計算器４５５によって計数されたクロックサイクル数は、（例え ば、それぞれ１ビットを表す１組のデジタルラインを備えた）露光遅延期間信号 ４６４を用いてクロック発生器４５６に転送されてもよい。クロック発生器４５ ６は、画像化アレイの各画素の読み出し期間を制御する。複数の画素の露光時間 の長さを調節するために、クロック発生器４５６は、付加的期間中、画素に対す るリセット信号をハイに保持するために、各リセット信号に対して、露光遅延期 間計算器４５５により計算されたクロックサイクル数を加える。 図１８は、図１７の実施例に係るタイミングチャートを図示している。図１８ は、画素の内容が読み出される期間における一連の固定化された読み出し期間４ ８０ａ、４８０ｂ、４８０ｃ、．．．を図示している。露光信号２９０は、露光 測定回路４５１に対する露光時間の始点及び終点を示す。したがって、例えば、 コントローラ４５３は、ポイント４８１で露光開始信号４５９を活性化すること により、露光測定回路４８１の露光時間を開始する。露光測定回路４５１は、ポ イント４８２でしきい値電圧レベルまで到達することを示す、露光終了信号４５ ９を活性化する。同様に、コントローラ４５３は、付加ポイント４８３、４８５ 、４８７、及び４８９で、露光測定回路４５１の露光時間を開始し、露光測定回 路４５１は、付加ポイント４８４、４８６及び４８８で、露光終了信号４５９を 活性化する。 露光終了ポイント、及びすぐ次の露光開始ポイントの間の時間は、図１８にお ける、遅延−１ ４９０ａ、遅延−２ ４９０ｂ、遅延−３ ４９０ｃ、などで 示された露光遅延期間を備える。露光遅延期間４９０ａは、すぐ次の読み出し期 間内で、各画素のリセット信号に対する延長時間量として動作する。したがって 、図１８で示されたように、最初の画素に関連するリセット信号４９１は、同じ 最初の画素に関連する選択信号４９２の活性期間中に、ポイント４９３で印加さ れ、選択信号４９２が立ち下がった後でさえ、ハイに保持される。リセット信号 ４９１は、露光遅延期間計算器４５５によって計算された露光遅延期間４９０ａ の期間中のポイント５０２における選択信号４９２の立ち下がりエッジを越えて ハイに保持される。個々の各画素に対するリセット信号は、前の画素のリセット 信号からオフセットされるが、各リセット信号は、その画素に関連する選択信号 の立ち下がりエッジに続く、同じ露光遅延期間４９０ａの間、ハイに保持される 。 図１７、１８の回路及びタイミングの効果は、露光測定回路４５１がしきい値 電圧レベルまで到達するのに掛かる時間量に応答して変化する、露光時間を有し て、画像化アレイの複数の画素に対して適応的な露光時間を提供することである 。露光遅延期間４９０ａ、４９０ｂ、４９０ｃ．．．は、各読み出し期間の反復 のために新たに決定され、与えられた読み出し期間４８０ａ、４８０ｂ、４８０ ｃ．．．（一般的に全画素へ）の間に、読み取られる各画素に印加される。図１ ８から分かるように、露光測定回路４５１が充電するためにかかる時間が長くな ればなるほど、画素のリセット信号に適用される露光遅延期間は短くなり、それ によって各画素がより長い時間で光を受光することを可能にさせる。逆に、露光 測定回路４５１が充電するためにかかる時間が短くなればなるほど、画素リセッ ト信号に適用される露光遅延期間が長くなり、それにより画素がより短い時間で 光を受光することを提供する。 前述したように、同じ露光遅延期間４９０ａ、４９０ｂ、４９０ｃ、．．．は 好ましくは、与えられた読み出し期間内での各画素のリセット信号に付加される 。したがって、例えば、読み出し期間４８０ｂの間に読み出されるべき全画素は 、露光遅延期間４９０ａによって拡大され、また、読み出し期間４８０ｃの間に 読み出されるべき全画素は、露光遅延期間４９０ｂによって拡大され、その他も 同様である。なぜならば、同じ露光遅延期間４９０は好ましくは、与えられた読 み出し期間内で各画素に付加され、各画素は、別々の選択信号と別々のリセット 信 号を有し、露光遅延期間は、例えば、リセット信号を動的に調整するようなアナ ログフィードバックループで利用されるより、むしろ（例えば、露光遅延期間計 算器４５５のような）デジタル回路を用いて、保持されて記憶される。変形の回 路は、例えば、各画素信号に対して１つのタップである複数のタップを備えた遅 延ラインを利用した、アナログ又はデジタル露光時間測定方法と同様の機能とし て用いられてもよい。 図１９は、図１７のそれと同様の機能を実行する変形の回路配置の図である。 図１９においては、適応的露光コントロール回路５５０は、図１５に示された回 路と同様の露光測定回路５５２を備える。露光測定回路５５２は、発振器５５３ からクリア信号５５４を受け取り、シャッタ信号５５６をシリアル入力シフトレ ジスタに出力する。シフトレジスタ５５８は、クロック発生器５６５から出力さ れるクロック信号５６５によってクロック同期される。シリアルシフトレジスタ ５５８は、各画素サイト回路に対し１つの、複数出力リセット信号５６１ａ−ｎ を有する。リセット信号５６１ａ−ｎは、画像出力信号５６７を生成する画像化 アレイ５６２に接続される。 動作上において、発振器５５３は、好ましくは比較的短いデューティサイクル の（固定された読み取り時間サイクルに対応する）期間Ｔの方形波を備えたクリ ア信号５５４を発生する。短いパルス５５３は、各露光サイクルの最初で露光測 定回路５５２の露光素子（すなわち、光電検出器）をクリアする。露光測定回路 ５５２は、図１５で表された回路と同様の方法で、シャッタ信号５５６を発生す る。シャッタ信号５５６が、（例えば、しきい値電圧を越えた光電検出電圧に応 答して）状態を切り換えるとき、シャッタ信号５５６の変化は、クロック信号５ ６５によって調節された速度でシフトレジスタ５５８を伝搬する。シャッタ信号 ５５６の信号状態での変化は、シフトレジスタ５５８の各状態５６１へ到着した とき、それはリセット信号５６０ａ−ｎのうちの対応する１つを活性化する。こ れによって、リセット信号５６０ａ−ｎは、順次活性化し、シャッタ信号５５６ が発振器５５３から出力されるクリア信号５５４に応答してリセットされるまで 、そのまま残る。 図１９の回路の効果は、間隔Ｔの固定された読み取りサイクルを有して、露光 測定回路５５２の出力に接続された、各画素に対する変化可能なデューティサイ クルの露光コントロール信号を実行することである。 図１０及び図１１のタイミングチャートの作用を図１２のそれと比較すると、 一般的に図１０及び図１１のタイミングチャートは、より詳細に後述されるよう に、十分な調整が信号処理回路になされたという仮定のもとで、種々の異なった 光レベルにわたって、読み取り時間を最小化する傾向がある観点から好ましい。 図１０及び図１１のタイミングチャートは、読み取り時間を受光した光レベルと 相関させ、受け取った光があり余るなら読み取り時間を短縮し、受け取った光が 比較的少なければ読み取り時間も長くする。 一方、図１２のタイミングチャートは、一定の読み出し時間の期間を用い、各 画素のリセット信号のデューティサイクルを調整することにより露光時間を調整 している。それゆえ、図１２のタイミングチャートは、一般的に、露光測定回路 ４５１が最大であろうしきい値電圧に到達するまで時間を掛かるような最悪の光 の状況の場合に従って固定された一定の読み出し期間を供給する。強力な光の状 況では、画素の露光時間はおそらく短いが、読み出し時間は、最悪の光環境と同 じぐらいであろう。それゆえ、いくつかの読み取り速度効率のロスを引き起こす 。しかしながら、図１２のタイミングチャートは、一般的に、復号化を簡単化す る一定の出力データレートを提供する。（多くの光学読み取り器が接続された、 離れた所に位置する復号器のような）外部の復号器が（生のバー／スペース信号 データのような）生の出力データの受け取り及び復号に使用されている、復号速 度の限界が存在する状況下において、この効果は有効であるだろう。 実装では、露光測定回路及び関連した（例えば、図１７で示された）露光時間 コントロール回路は、画像化アレイ１０２及び選ばれた他の回路と同一チップ基 板法に設置されるのが好ましい。特に、そのような回路は、シャッタ時間コント ローラ１２１の一部分の回路として組み込まれるのが好ましい。図１０及び図１ １のタイミングチャートが使われる場合では、シャッタ時間コントローラ１２１ は、測定された光レベルに対応した適切なクロック及びコントロール信号の周波 数を調整するクロック発生器１２２に接続する。クロック発生器１２２は、画像 化アレイ１０２の充電時間及び読み出しレートを制御するアドレス発生器／復号 ロジックブロック１２３に接続する。 図１２のタイミングチャートのために、画像化アレイ１０２（図１）の出力の 信号処理は、一定の空間帯域幅を提供するために、一定の時間領域の応答特性を 有する信号処理回路を利用して実行してもよい。多くの従来の固定された応答ア ナログ又はデジタル信号処理システムは、図１２のタイミングチャートを用いて 使用することができ、又は使用のために採用することができる。 一方、もし図１０及び図１１のタイミングチャートを利用すれば、従来の信号 処理方法は不適当であろう。なぜなら、信号処理回路の時間領域応答が一定に保 たれている間、画像化アレイ１０２の出力からのデータレートは、一般に、受け 取った光のレベルによって異なるからである。静的時間領域応答を用いる従来の 信号処理回路を使用することは、（質的には、信号プロセッサによって処理され たターゲット上での最小の特徴サイズの）空間帯域幅を光レベルによって変化さ せるという傾向がある。なぜなら、バーコードの最小特徴サイズは、しばしば、 基本媒体及び／又はインクの特定の特徴を、明確に区別可能な十分な大きさにな るように選択され、一般的には、できるだけ一定に近い空間帯域幅を保持するこ とが望ましい。このため、図１０及び図１１の変化可能な周波数タイミングチャ ートを用いて使用される好ましい信号プロセッサは、空間応答が不変である方法 で、画像化アレイのデータクロックに正比例するその時間領域応答を変化させる ように構築される。 好ましい信号プロセッサは、有限インパルス応答（ＩＩＲ）又は無限インパル ス応答（ＦＩＲ）を有する同期デジタルフィルタのようなフィルタ、（一般的に 、ＣＣＤ、又はサンプルホールド技術を基礎とする）クロック同期されたバケッ トブリゲード遅延ラインを用いた同期トランスバーサルアナログフィルタ、又は スイッチトキャパシタフィルタを備え、それらの各々は、画像化アレイ１０２の 画素をアクセスして読み出すために用いられるものと同一の調整された周波数ク ロック信号を使用することによって、不変な時間領域応答を提供するように形成 される。 同期遅延ライン微分器はまた、信号処理内で用いられ、その信号処理内では、 ピーク検出のために用いられる１つ又は複数の微分係数は、現在の画素の振幅及 びその近隣の画素の振幅との差異から得られる。遅延ラインを基礎とする微分器 は、例えば、米国特許第５，４６３，２１１号に記載され、あたかもここに完全 に記載されたように、参照することによりここに含まれる。同様に、時間領域の アタック及び減衰特性が、入力データクロックレートに従って変わるようなピー ク検出器は、信号処理回路内で用いられ、当業者により簡単な方法で実装可能で ある。（例えば、図１０及び図１１のタイミングチャートに関して記載したよう に）変化可能な周波数の画像化アレイと同期信号処理器を組み合わせる利点は、 画像キャプチャと成功した復号の間の時間が、大きい光レベルの範囲にわたって 最小化されることである。 ＣＭＯＳ処理を用いると、所望するならば信号処理回路とともに、図１５の適 応的露光コントロール画素と上述された適応的露光コントロールループ回路の両 方は、画像化アレイ１０２として同じ基板上に実装可能であろう。適応的露光コ ントロールループ回路は、非常に小さいパワーを消費するように設計することが でき、常時に使用することができる。この適応的露光コントロールループの別の 利点は、テストの読み取り期間で、使用者がバーコード読み取り器を使用する前 に、ほとんど最適に露光時間を設定して、バーコードを読み取る時間を相当に減 少させる。例えば、バーコード読み取り器は、使われていないとき（すなわち、 使用者によってトリガされてないとき）、周囲の光をサンプリングし、トリガす る前に露光時間をセットするためにサンプル光の読み取りを使用することが可能 である。 上述したシステムが、単一ラインの光学読み取り器及び交差してない複数ライ ンの光学読み取り器に適用されると、画素の交差するラインが使われる場所では 、交差点での画素を１度以上読み取る必要があるので、異なる接近法が必要とな るであろう。画素の交差ラインを有する可能性のある光学読み取り器の例は、例 えば、図３、４及び５に示されたものである。同じ画素を複数回読み取る必要が あるという問題を処理するための１つのアプローチは、高レベルの光の条件の下 では、画素の次のラインを処理する前に、画素の各ラインが露光され、読み出さ れるという方法である。しかしながら、このアプローチは、一般的に時間を消費 する露光処理では、画素の各ラインに対してシリアルで別々に実行する必要があ るので、低レベルの光では処理が遅いという点で幾分不満である。それゆえ、画 素の全ラインの露光を同時に行うことを可能にすることが好ましい。 複数の画素の複数のラインの非破壊的読み出し及び同時露光のために提供する 画素設計は、図１３及び図１４に示されている。図１４は、画素サイト回路３０ ０の回路図を図示しており、図１３は、電位グラフ３１５を用いてＭＯＳＦＥＴ Ｑ１”で蓄えられた電荷の表現を含む画素サイト回路の図を図示している。 図１３及び図１４では、１組の共通信号は、（例えば、図１の画像化アレイ１ ０２のような）画像化アレイの各画素に提供される。したがって、電圧源（ＶＤ Ｄ）信号３０１、リセット信号３０２、読み出しゲート（ＲＯＧ）信号３０３、 シャッタ信号３０４及び出力バスライン３１２は、画像化アレイの全画素に対し 共通である。別々の選択信号３１３は、各画素に固有である。 図１３−１４の画素回路の動作中において、ＭＯＳＦＥＴ Ｑ５”の拡張され たフォトゲート３０７で発生した自由電子は、シャッタ信号３０４を用いて、画 素の露光が開始されるまで、シャッタゲート３０６を活性化することにより、放 出される。そのようなとき、シャッタゲート３０６（すなわち、図１４において 図示されたＭＯＳＦＥＴ Ｑ６”のゲート）は閉じ、フォトゲート３０７は電荷 を蓄え始める。画素の露光を終させると、読み出しゲート３０８（すなわち、図 １４において図示されたＭＯＳＦＥＴ Ｑ４”のゲート）は、読み出し信号３０ ３を印加することによってイネーブルされる。次いで、読み出しゲート３０８は 、蓄積電荷を出力ソースフォロワーゲート３０９（すなわち、ＭＯＳＦＥＴ Ｑ １”のゲート）の下の蓄積領域３２０へ通過させる。（アクセスすべき特定の画 素に関連した選択信号３１３を印加することによって）その画素が選択されてい る間、この電荷は蓄積領域３２０で残り、多数回にわたり、その特定の画素が、 画素の全パターンの１つのメンバーである各画素ラインに対する電荷情報を読み 取る必要がある。選択信号３１３が印加されているとき、ソースフォロワーのＭ ＯＳＦＥＴ Ｑ１”は、選択ＭＯＳＦＥＴ Ｑ２”を介して出力バスライン３１ ２に接続され、これによって、蓄えられた電荷（すなわち、電圧）レベルの読み 取りを可能にしている。 このとき、画像化アレイの画素回路３００をリセットするための２つのオプシ ョンが可能である。最初のオプションは、全画像が読み込まれた後、共通のリセ ット信号３０２を印加することにより全画素を同時にリセットすることである。 このアプローチは２つの中でより簡単なものである。なぜなら、ただ一つのリセ ットライン３０２だけが、画像化アレイの全画素に必要とされているからである 。とって代わって、（例えば、図９について前述したように）リセットレベルを 信号レベルから減号することを可能にするように、その画素のリセット信号３０ ２を活性化することによって、最新の読み込みの後にすぐに、各画素は独立にリ セットされてもよい。この第２のオプションは、各画素に対する別々のリセット 信号３０２ラインを犠牲にして、より減少された固定されたパターンノイズを提 供する。 図２０は、集積化されたＣＭＯＳ回路を含む好ましい光学読み取り器の一部分 の図である。図２０の好ましい光学読み取り器６００は、集積化されたＣＭＯＳ 回路を含むＣＭＯＳチップ６０６上に装着されたプリント回路基板６０５を備え る。集積化されたＣＭＯＳ回路は、（例えば、図２から図５まで、もしくはその 他に示されたパターンを有する）画像化アレイ６０７と、種々雑多なＣＭＯＳ回 路６０８とを備える。種々雑多なＣＭＯＳ回路６０８は、前述されたように、一 つ若しくはそれ以上の露光コントロール回路、信号処理回路及び復号回路を備え てもよい。図２０の好ましい光学読み取り器６００は、記号（例えば、バーコー ドラベル）６１１から反射された光を集光し、集光した光を画像化アレイ６０７ に合焦させるレンズ６０１をさらに備える。 ここに記述された種々の実施例は、独立してアドレス指定可能な画素を表して いることを述べたが、複数の画素の選択されたグループのアドレス指定を可能に する直接的な変形例を為すことができることは、当業者に認識されるであろう。 ＣＭＯＳで実装された集積化回路のトポロジーを有するシングルチップの光学 読み取り器回路を備えた光学読み取り器の設計は、例えば、ＣＣＤを基礎とした 光学読み取り器及びフライングスポットレーザースキャナのような他の光学読み 取り器における数多くの利点を提供することができる。まず第一に、シングルチ ップのＣＭＯＳ光学読み取り器は、従来のＣＭＯＳ処理が非常に高度に発展し、 複数のＣＣＤのために用いられる処理より未だ一般的に簡単であり、シリコン欠 陥の影響を受けるのが少ないという事実のために、より低いコスト製造を可能に している。さらに、付加的に必要なサポート機能は、同じＣＭＯＳ回路上に集積 化することができ、これにより、同時にそれらのコストを低減し全体のシステム コストを軽減する。もう１つの利点は、サイズが小さくなることであり、これも また画像化に関する回路の集積化による結果である。例えば、完全な光学読み取 り器は、図１のシングルチップのＣＭＯＳ回路、レンズ（例えば、単一でゾーン 化され又は複数のゾーンでゾーン化されて焦点を合わせることが可能なレンズ） 及び比較的少数の外部受動コンポーネントから構築されてもよい。本装置の別の 利点は、減少された外部の相互接続数のためにより高く期待された信頼性である 。結局、そのような装置は、例えば、ＣＣＤチップより実質的により小さい電力 消費量を達成することができ、そのＣＣＤチップは、各画素サイト−重要な容量 性負荷−でのゲートを同時に駆動するために必要とされるそのクロックドライバ でそのほとんどのパワーを消費する。一方、（例えば、図１６に示されているよ うな）ＣＭＯＳ画像化アレイは、複数の画素の個々のアドレス指定を有する。 たとえあるとしても、ＣＭＯＳ画像化アレイ回路の潜在的な欠点は、画素サイ ト回路はかなり大きな面積量を占有する可能性があり（処理が改善されるにつれ て減少するが）、（コストがシリコン面積に直接に関係しているので）より小さ い充てんファクタ、より大きな画素のピッチ、及び結果的に低い解像度をもたら すことである。これらの潜在的な欠点は、（例えば、図２に示されたような）一 次元コードを読み取るために配置された一次元（すなわち、リニア）画像化アレ イではそれほど明らかではない。リニアＣＭＯＳアレイは、小さい画素ピッチを 有することが可能であり、さらに、ライン間であって、画素の側面に沿って画素 アクセス回路を配置することにより、１００％に近い充てんファクタ値を有する 。これらの実施例でのライン間の残存しているシリコン領域は、他のサポート回 路のために用いてもよい。改善された収集効率と目標のエッジ検出の誤差の許容 範囲は、画像化ラインに直交する長軸を有する長い長方形状の画素を用いること により、リニアアレイで実現されることが可能である。 さらに、二次元パターンを有する画像化アレイのために、優れた多方向パター ンは、全二次元空間（例えば、図３−図５）の比較的小さい部分だけを利用して 形成される。そのような二次元パターンでの画素間の空間は、（もし所望するな らば、非破壊読み取り能力を含む）個々の画素のアドレスの指定能力をサポート するために必要とされる画素サイト回路を配置するために用いられてもよく、こ れによって、ＣＭＯＳ画像化アレイの全領域を少なくとも２次元ＣＣＤアレイと 同じぐらい小さくすることが可能である。 フライングスポットレーザースキャナ、又は他のレーザーを基礎とするスキャ ニング製品と比較すると、幾つかのさらなる利点は、ここに記載された種々の実 施例のような集積化されたＣＭＯＳ回路の光学読み取り器によって実現されるで あろう。例えば、ＣＭＯＳ光学読み取り器は、レーザービームを走査するために 可動部（例えば、ディザリングミラー、回転するファセットホイールなど）は不 必要であって、レーザーは除去されるために、より小さい電力を消費し、かつよ り小さいコストを有する一方で、より高い信頼性を示すであろう。ヒートシンキ ング機構の必要性がなくなり、レーザードライブ回路、診断／安全に関連したハ ードウェア、ビーム形成レンズ、アパーチャ及び関連した装着装置もまた少なく することができるので、ＣＭＯＳ光学読み取り器は、いくつかの概念において、 より経済的でより簡単となるであろう。 好ましい実施例はここで開示され、本発明の概念及び範囲内で残る多くの変形 例が可能である。そのような変形例は、本明細書及び図面の熟読後、当業者の一 人に明らかになるであろう。それゆえ、本発明は、添付された特許請求の範囲で の精神及び範囲内を除いては、限定されるべきではない。

Claims (1)

1. 【特許請求の範囲】 １．共通出力バスと、 複数の画素を備えた画像化アレイとを備え、各画素は、上記共通出力バスに接 続され、光電素子と上記光電素子に接続された画素回路を備え、 上記複数の画素に接続され、読み出すべき画素を選択するための複数の画素選 択信号と、 上記画素に接続された複数の出力ラインを有するアドレス発生器を備え、上記 アドレス発生器は、個々のアクセスを上記複数の画素に提供する光学読み取り器 。 ２．上記画像化アレイは、ＣＭＯＳ処理を用いて形成された請求項１記載の光学 読み取り器。 ３．上記画像化アレイとアドレス発生器とは、同一のチップ基板上に配置された 請求項１記載の光学読み取り器。 ４．上記光学読み取り器は、上記チップ基板上に配置された低域通過フィルタと エッジ検出器とをさらに備えた請求項３記載の光学読み取り器。 ５．上記光学読み取り器は、上記エッジ検出器に接続され、上記チップ基板上に 配置された記号復号器をさらに備えた請求項４記載の光学読み取り器。 ６．適応的露光コントロール回路をさらに備えた請求項１記載の光学読み取り器 。 ７．上記適応的露光コントロール回路は、上記画像化アレイにおいて用いられて いない少なくとも１つの独立型光電検出器を備え、上記独立型光電検出器は比較 器に接続された請求項６記載の光学読み取り器。 ８．各画素は、各画素が読み取られた後、各画素をクリアするためのリセット信 号に接続された請求項１記載の光学読み取り器。 ９．ＣＭＯＳ処理を用いて形成され、チップ基板を有するＣＭＯＳチップ上に配 置された画像化アレイを備え、上記画像化アレイは、ランダムにアクセス可能な 複数の画素を備え、 上記画像化アレイに接続された画像化アレイ出力信号と、 上記画像化アレイ出力信号に接続された信号処理回路を備え、上記信号処理回 路は、ＣＭＯＳ処理を用いて形成され、上記ＣＭＯＳチップ上に配置された集積 化された光学読み取り回路。 １０．上記信号処理回路は、上記画像化アレイ出力信号に接続された増幅器と、 上記増幅器に接続された低域通過フィルタと、上記低域通過フィルタに接続され たエッジ検出器とを備えた請求項９記載の集積化された光学読み取り回路。 １１．上記集積化された光学読み取り器はさらにアドレス発生器を備え、これに よって、複数の画素は個々にアクセスされ、上記アドレス発生器はＣＭＯＳ処理 を用いて形成されかつ上記ＣＭＯＳチップ上に配置された請求項９記載の集積化 された光学読み取り器。 １２．上記複数の画素の露光時間を調整するための適応的露光コントロール回路 をさらに備え、上記適応的露光コントロール回路はＣＭＯＳ処理を用いて形成さ れかつ上記ＣＭＯＳチップ上に配置された請求項９記載の集積化された光学読み 取り器。 １３．上記適応的露光コントロール回路に接続されたクロック発生器をさらに備 え、上記クロック発生器は上記適応的露光コントロール回路の出力に応答してク ロック周波数を調整する請求項１２記載の集積化された光学読み取り器。 １４．上記適応的露光コントロール回路の出力に基づいて、画素充電時間のデュ ーティサイクルを調節するための手段をさらに備えた請求項１２記載の集積化さ れた光学読み取り器。 １５．上記信号処理回路に接続された復号器をさらに備え、上記復号器は、ＣＭ ＯＳ処理を用いて形成されかつ上記ＣＭＯＳチップ上に配置された請求項９記載 の集積化された光学読み取り器。 １６．上記画像化アレイは複数の画素の多次元パターンを備えた請求項９記載の 集積化された光学読み取り器。 １７．複数の画像化アレイ画素を備えた画像化アレイと、 上記複数の画像化アレイ画素とは異なる少なくとも１つの露光コントロール画 素とを備え、これによって、周囲光のレベルが測定され、これに応答して露光コ ントロール画素電圧が出力信号が出力され、 上記少なくとも１つの露光コントロール画素に接続された第１の入力と、しき い値信号に接続された第２の入力とを有する比較器を備え、上記比較器は、上記 しきい値信号を越える上記露光コントロール画素電圧出力信号に応答して出力状 態を変化し、 上記比較器に応答して、上記複数の画像化アレイ画素の露光時間量を調整する ためのクロック発生器を備えた光学読み取り回路。 １８．上記クロック発生器は、上記露光コントロール画素の露光時間量に基づい て、画像化アレイ画素の充電時間のデューティサイクルを調整することによって 、上記複数の画像化アレイ画素の上記露光時間量を調節する請求項１７記載の光 学読み取り回路。 １９．上記クロック発生器は、上記画像化アレイに接続された読み出しクロック のクロック周波数を調整することによって、上記複数の画像化アレイ画素の上記 露光時間量を調節し、上記読み出しクロックはまた上記画像化アレイの出力を受 信する信号処理回路に接続された請求項１７記載の光学読み取り回路。 ２０．上記画像化アレイと、露光コントロール画素と、比較器と、クロック発生 器は、ＣＭＯＳ処理を用いて形成されかつ同一のチップ上に結合された請求項１ ７記載の光学読み取り回路。 ２１．上記画像化アレイに接続された信号処理回路と、上記信号処理回路に接続 された復号器とをさらに備え、上記信号処理回路と上記復号器とは、上記ＣＭＯ Ｓチップ上で結合された請求項２０記載の光学読み取り回路。 ２２．レンズと、 上記レンズによって焦点を合わせられた光を受け取るように配置された画像化 アレイとを備え、上記画像化アレイは、個々にアクセス可能な複数の画素のパタ ーンを有する光学読み取り器。 ２３．上記複数の画素のパターンは、二次元パターンを備えた請求項２２記載の 光学読み取り器。 ２４．上記二次元パターンは、格子状パターンを備えた請求項２３記載の光学読 み取り器。 ２５．上記二次元パターンは、アスタリスクパターンを備えた請求項２３記載の 光学読み取り器。 ２６．上記二次元パターンは、少なくとも１つの画素にオーバーラップする複数 の画素からなる少なくとも２つのリニアアレイを備え、上記少なくとも１つの画 素は、非破壊方法で読み出されることが可能である請求項２３記載の光学読み取 り器。